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JP2014053505A - 半導体装置の製造方法、半導体ウェーハ及び半導体装置の製造装置 - Google Patents

半導体装置の製造方法、半導体ウェーハ及び半導体装置の製造装置 Download PDF

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JP2014053505A JP2012197920A JP2012197920A JP2014053505A JP 2014053505 A JP2014053505 A JP 2014053505A JP 2012197920 A JP2012197920 A JP 2012197920A JP 2012197920 A JP2012197920 A JP 2012197920A JP 2014053505 A JP2014053505 A JP 2014053505A
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Abstract

【課題】特性が安定した半導体装置の製造方法、半導体ウェーハ及び半導体装置の製造装置を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体ウェーハの主面における複数の位置においてそれぞれシート抵抗を測定する工程と、前記複数の位置における前記シート抵抗の測定値の平均値に基づいて、前記シート抵抗が高いほど前記半導体ウェーハ全体の最終厚さが厚くなるように、前記最終厚さを決定する工程と、前記最終厚さを目標として、前記半導体ウェーハを減厚する工程と、を備える。
【選択図】図3

Description

本発明の実施形態は、半導体装置の製造方法、半導体ウェーハ及び半導体装置の製造装置に関する。
従来、中耐圧MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属酸化物半導体電界効果トランジスタ)等の電力用半導体装置は、拡散ウェーハを用いて製造されてきた。拡散ウェーハとは、ラップドウェーハの両面から不純物を拡散させた後、片面を研削したウェーハである。しかしながら、拡散ウェーハは、拡散処理に時間を要するため製造コストが高く、また、常に供給のリスクが存在する。
そこで、拡散ウェーハに替えて、拡散処理が施されていない通常のウェーハ(ポリッシュドウェーハ)を用いることが考えられる。しかしながら、通常のウェーハを用いて電力用半導体装置を製造すると、製造された半導体装置の特性が大きくばらつくという問題がある。
特開2007−324194号公報
本発明の目的は、特性が安定した半導体装置の製造方法、半導体ウェーハ及び半導体装置の製造装置を提供することである。
実施形態に係る半導体装置の製造方法は、半導体ウェーハの主面における複数の位置においてそれぞれシート抵抗を測定する工程と、前記複数の位置における前記シート抵抗の測定値の平均値に基づいて、前記シート抵抗が高いほど前記半導体ウェーハ全体の最終厚さが厚くなるように、前記最終厚さを決定する工程と、前記最終厚さを目標として、前記半導体ウェーハを減厚する工程と、を備える。
実施形態に係る半導体ウェーハは、第1領域の不純物濃度が第2領域の不純物濃度よりも低く、前記第1領域の厚さが前記第2領域の厚さよりも厚い。
実施形態に係る半導体装置の製造装置は、半導体ウェーハの不純物濃度に関連した物理量を測定する測定手段と、前記半導体ウェーハを減厚する減厚手段と、前記物理量の測定結果に基づいて、前記半導体ウェーハの最終厚さを決定し、前記半導体ウェーハの厚さが前記最終厚さに近づくように前記減厚手段を制御する制御手段と、を備える。
第1の実施形態に係る半導体装置の製造装置を例示するブロック図である。 第1の実施形態に係る半導体装置の製造装置を模式的に例示する平面図である。 第1の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。 第2の実施形態に係る半導体装置の製造装置を例示するブロック図である。 第2の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。 第2の実施形態の第1の変形例におけるリセス手段を模式的に例示する図である。 (a)は、第2の実施形態の第1の変形例においてリセス処理する半導体ウェーハを例示する平面図であり、(b)〜(e)は、横軸に半導体ウェーハにおける位置をとり、縦軸に各変量をとって、半導体ウェーハにおける各変量の分布を例示するグラフ図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第1の実施形態について説明する。
図1は、本実施形態に係る半導体装置の製造装置を例示するブロック図であり、
図2は、本実施形態に係る半導体装置の製造装置を模式的に例示する平面図である。
図1及び図2に示すように、本実施形態に係る半導体装置の製造装置1においては、半導体ウェーハ(以下、単に「ウェーハ」ともいう)100を保持すると共に、ウェーハ100の中心軸Cを回転軸としてウェーハ100を回転させる回転手段11が設けられている。また、製造装置1には、減厚手段として、ウェーハ100を研削する研削手段12が設けられている。研削手段12においては、粗研削用砥石12a及び仕上げ研削用砥石12bが設けられている。粗研削用砥石12aの番手は例えば#300程度であり、仕上げ研削用砥石12bの番手は例えば#2000程度である。回転手段11及び研削手段12は、回転手段11がウェーハ100を保持した状態で、粗研削用砥石12a及び仕上げ研削用砥石12bのうちの一方を選択してウェーハ100に押し付けることができるように構成されている。更に、製造装置1には、ウェーハ100を製造装置1内で搬送する搬送手段(図示せず)が設けられている。搬送手段はウェーハ100を、回転手段11に対して着脱する。
更に、製造装置1には、ウェーハ100の主面のシート抵抗を測定する測定手段13が設けられている。測定手段13は、シート抵抗を例えばホール効果を利用して測定し、例えば、Van der Pauw法によって測定する。測定手段13には、1組の測定端子14と、これらの測定端子14を半導体ウェーハ100の半径方向に移動させる移動手段15が設けられている。例えば、Van der Pauw法を用いてシート抵抗を測定する場合には、測定端子14は4つ設けられている。移動手段15には、本体部15a及び棒状のアーム部15bが設けられている。アーム部15bの根元部は本体部15aに対して回動可能に連結されており、アーム部15bの先端部には測定端子14が取り付けられている。移動手段15の本体部15aがアーム部15bを回動させることにより、測定端子14は円弧状の軌道に沿って移動し、ウェーハ100の半径方向における位置を選択することができる。また、本体部15aはアーム部15b及び測定端子14を、ウェーハ100の直上域から退避させることもできる。
更にまた、製造装置1には、制御手段16が設けられている。制御手段16には、記憶手段17及び決定手段18が設けられている。記憶手段17は、例えば、RAM(Random Access Memory)又はハードディスク等のメモリによって構成されており、測定手段13から入力されたシート抵抗の測定値を記憶する。決定手段18は、記憶手段17に記憶されたシート抵抗の測定値を読み出し、この測定値又は複数の測定値の代表値に基づいて、ウェーハ100の減厚後の厚さの目標値(以下、「最終厚さ」という)を決定する。代表値は例えば平均値である。決定手段18には、例えば、シート抵抗と最終厚さとの対応が記載された変換テーブル、又は、シート抵抗を最終厚さに変換する変換式が記憶されており、シート抵抗の測定結果に基づき、変換テーブル又は変換式を利用して、最終厚さを決定する。本実施形態においては、シート抵抗が高いほど、最終厚さが厚くなるように変換する。決定手段18は、例えば、CPU(central processing unit:中央演算処理装置)及びメモリにより構成されている。
制御手段16は、回転手段11、移動手段15及び測定端子14を制御して、これらを協働させることにより、ウェーハ100の主面における複数の位置において、それぞれシート抵抗を測定する。また、制御手段16は、ウェーハ100の厚さが決定手段18によって決定された最終厚さに近づくように、研削手段12を制御する。
次に、本実施形態に係る半導体装置の製造装置の動作、すなわち、本実施形態に係る半導体装置の製造方法について説明する。
図3は、本実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
以下、図1〜図3を参照して、本実施形態に係る半導体装置の製造方法を説明する。
先ず、図3のステップS11に示すように、半導体ウェーハ100を用意する。半導体ウェーハ100は例えばシリコンウェーハであり、拡散処理を行っていないラップドウェーハである。ウェーハ100には、ドナー又はアクセプタとなる不純物がほぼ均一に導入されている。但し、ウェーハ100間において、不純物濃度は一定範囲内でばらついている。
次に、ステップS12に示すように、ウェーハ100の表面100aに、デバイス構造、例えば、中耐圧MOSFET(HV−MOS)を形成する。
次に、ステップS13に示すように、ウェーハ100の裏面100bに対して、粗研削を行う。具体的には、ウェーハ100の表面100aに接着剤(図示せず)を介して支持基板101を貼り合わせ、製造装置1に装入する。そうすると、製造装置1の搬送手段が、このウェーハ100を、裏面100bが上方に向くように、回転手段11に装着する。一方、研削手段12は、粗研削用砥石12aをウェーハ100の直上域に位置させる。なお、粗研削用砥石12a及び仕上げ研削用砥石12bの位置を固定しておき、複数の回転手段11が組み込まれた回転ステージを回転させることにより、ウェーハ100を任意の砥石の直下に移動させてもよい。
次に、回転手段11がウェーハ100を、その中心軸Cを回転軸として自転させる。一方、研削手段12が粗研削用砥石12aを、ウェーハ100の回転方向とは逆の方向に自転させる。この状態で、研削手段12が粗研削用砥石12aをウェーハ100の裏面100bに対して押し付ける。これにより、ウェーハ100の裏面100bが粗研削される。この粗研削は、ウェーハ100が、最終仕上げ厚さのおおよその目標値に例えば50μm程度を加えた厚さとなったときに、終了させる。粗研削が終了したら、粗研削用砥石12aが上方に移動し、ウェーハ100から離れる方向に退避する。
次に、ステップS14に示すように、測定手段13が、ウェーハ100の研削面、すなわち、裏面100bにおいて、シート抵抗をインラインで測定する。具体的には、移動手段15の本体部15aがアーム部15bを回動させて、測定端子14を半導体ウェーハ100の直上域に位置させる。そして、例えばVan der Pauw法により、ウェーハ100のシート抵抗を測定する。
このとき、制御手段16が回転手段11を制御することにより、ウェーハ100の姿勢角度を選択すると共に、移動手段15を制御して本体部15aにアーム部15bを回動させることにより、ウェーハ100の半径方向における測定端子14の位置を選択する。これにより、測定端子14をウェーハ100の裏面100bにおける任意に位置に対向させて、シート抵抗を測定する。次に、制御手段16は回転手段11及び測定手段13を制御することにより、裏面100bにおける他の任意の位置においてシート抵抗を測定する。以下、同様な手順を繰り返す。
このようにして、制御手段16は、回転手段11、移動手段15及び測定端子14を協働させることにより、裏面100bにおける相互に異なる複数の位置において、それぞれシート抵抗を測定する。測定手段13は、これらの測定値を制御手段16に対して出力する。制御手段16は、これらの測定値を記憶手段17に記憶させる。測定終了後、移動手段15の本外部15aがアーム部15bを回動させ、測定端子14をウェーハ100の直上域から退避させる。
次に、ステップS15に示すように、制御手段16が、シート抵抗の測定結果に基づいて、半導体ウェーハ100の最終厚さを決定する。具体的には、制御手段16の決定手段18が、記憶手段17からシート抵抗の測定値を読み出し、その代表値、例えば平均値を算出する。そして、決定手段18が、シート抵抗と最終厚さの対応が記載された変換テーブル又は変換式を参照して、シート抵抗の代表値に対応する最終厚さを決定する。変換テーブル又は変換式には、シート抵抗が高いほど、最終厚さが厚くなるような対応が記載されている。
後述するように、半導体ウェーハのシート抵抗は、この半導体ウェーハの不純物濃度と関連しており、不純物濃度が低いほど、シート抵抗は高くなる。このため、半導体ウェーハのシート抵抗を測定することにより、不純物濃度を少なくとも相対的に評価することができる。本実施形態においては、例えば、半導体ウェーハ全体の正味の不純物量(net dose)が一定となるように、最終厚さを決定する。正味の不純物量Nは、各点における不純物濃度をnとし、積分領域をVとするとき、下記数式1によって表すことができる。本実施形態においては、積分領域Vは半導体ウェーハ全体である。
Figure 2014053505
次に、ステップS16に示すように、上述の最終厚さを目標として、仕上げ研削を行う。具体的には、研削手段12が、仕上げ研削用砥石12bをウェーハ100の直上域に位置させ、ウェーハ100の裏面100bに対して押し付ける。このとき、制御手段16は研削手段12を制御し、ウェーハ100の厚さが決定手段18によって決定された最終厚さに達したときに、研削を停止する。これにより、シート抵抗の平均値が高いほど、最終厚さが厚くなるように、ウェーハ100を減厚する。その後、ウェーハ100から支持基板101及び接着剤(図示せず)を剥離し、洗浄する。
次に、ステップS17に示すように、ウェーハ100の裏面100bに、裏面構造を形成する。例えば、イオン注入により不純物を注入し、レーザアニールにより不純物を活性化させる。また、裏面電極を形成する。
次に、ステップS18に示すように、半導体ウェーハ100をダイシングする。これにより、半導体装置が製造される。
なお、上述の各工程の間に、適宜、洗浄工程及び乾燥工程等を挿入してもよい。
次に、本実施形態の作用効果について説明する。
本実施形態においては、拡散処理を行っていない半導体ウェーハを用いて、半導体装置を製造している。しかしながら、プロセス上の限界により、半導体ウェーハの不純物濃度には、一定範囲内のばらつきが存在する。このような不純物濃度のばらつきは、完成後の半導体装置の特性のばらつきに直結する。例えば、不純物濃度が相対的に低いと、空乏層が伸びやすくなり、パンチスルーに対する耐性が相対的に低下する。これに対して、半導体ウェーハの供給を受ける際に、不純物濃度のばらつきの許容範囲を狭くすることも考えられる。しかしながら、この場合は、半導体ウェーハの製造コストが増加してしまう。
そこで、本実施形態においては、図3のステップS13に示す粗研削の後、ステップS16に示す仕上げ研削の前に、ステップS14において、ウェーハ100のシート抵抗を測定する。上述の如く、シート抵抗はウェーハ100の不純物濃度を関連した物理量であり、不純物濃度が低いほど、シート抵抗は高くなる。このため、シート抵抗を測定することにより、不純物濃度を少なくとも相対的に評価することができる。
そして、ステップS15において、シート抵抗の測定結果に基づいて、ウェーハ100の最終厚さを決定する。このとき、ウェーハ100のシート抵抗が相対的に高い場合、すなわち、不純物濃度が低い場合は、空乏層が伸びやすいため、ウェーハ100の最終厚さを厚くする。逆に、シート抵抗が相対的に低い場合、すなわち、不純物濃度が高い場合は、空乏層が伸びにくいため、ウェーハ100の最終厚さを薄くする。これにより、複数枚のウェーハ100間で不純物濃度がばらついても、空乏層が伸びたときのマージンを揃えることができ、パンチスルーに対する耐性を均一化することができる。
この結果、拡散ウェーハと比較して製造コスト及び供給リスクが低い通常の半導体ウェーハを使用しても、特性が安定した半導体装置を製造することができる。特に、ウェーハ100間において、上記数式1によって与えられる不純物量Nを一定とすることにより、特性がより安定した半導体装置を得ることができる。
また、本実施形態においては、ウェーハ100の複数の位置においてシート抵抗を測定し、その平均値を用いて最終厚さを決定している。これにより、シート抵抗の測定結果として信頼性が高い結果を得ることができ、最終厚さを精度よく決定することができる。
更に、本実施形態においては、制御手段16が回転手段11を制御することによりウェーハ100の姿勢角度を選択し、移動手段15を制御することによりウェーハ100の半径方向における測定端子14の位置を選択しているため、測定端子14をウェーハ100の裏面100bにおける任意の位置に対向させることができる。これにより、半導体ウェーハ100の任意の位置において、シート抵抗を測定することができる。
更にまた、本実施形態においては、Van der Pauw法により、シート抵抗を測定している。この方法は、超越関数によりシート抵抗を補正するため、測定対象であるウェーハ100の形状のばらつき、例えば、研削面の粗さ及び厚さのばらつき等を吸収して、シート抵抗を測定することができる。
更にまた、本実施形態においては、製造装置1内に測定手段13を組み込み、インラインでシート抵抗の測定を行っている。これにより、半導体ウェーハを枚葉式に加工する場合、1つ前のウェーハに対して仕上げ研削を施している時間に、粗研削が終了した次のウェーハのシート抵抗を測定することができる。又は、1つ後のウェーハに対して粗研削を施している時間に、粗研削終了後、仕上げ研削前のウェーハのシート抵抗を測定することができる。例えば、製造装置1内に回転手段11を2つ以上設け、粗研削用砥石12a及び仕上げ研削用砥石12bを同時に使用して、2枚のウェーハに対してそれぞれ粗研削及び仕上げ研削を施す場合に、粗研削及び仕上げ研削のうち、所要時間がより長い方の処理にオーバーラップさせて、シート抵抗の測定を行うことができる。これにより、シート抵抗の測定に起因して、半導体ウェーハのスループットが低下することを抑制できる。
次に、第2の実施形態について説明する。
図4は、本実施形態に係る半導体装置の製造装置を例示するブロック図である。
図4に示すように、本実施形態に係る半導体装置の製造装置2においては、半導体ウェーハ100に対して粗研削及び仕上げ研削を施す研削手段21と、仕上げ研削後の半導体ウェーハ100のシート抵抗を測定する測定手段22と、半導体ウェーハ100をリセスして更に減厚する減厚手段としてのリセス手段23と、測定手段22によるシート抵抗の測定結果に基づいてリセス手段23を制御する制御手段24と、が設けられている。
研削手段21の構成は、前述の第1の実施形態に係る製造装置1(図1参照)から、測定手段13及び制御手段16を除いた構成である。測定手段22の構成は、図2に示す回転手段11及び測定手段13を合わせた構成である。リセス手段23は、本実施形態においては、ウェットエッチング装置である。制御手段24の構成は、製造装置1の制御手段16と同様であり、記憶手段17及び決定手段18を備えている。
次に、本実施形態に係る製造装置の動作、すなわち、本実施形態に係る半導体装置の製造方法について説明する。
図5は、本実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
以下、図4及び図5を参照して、本実施形態に係る半導体装置の製造方法を説明する。
先ず、図5のステップS21に示すように、半導体ウェーハ100を用意する。半導体ウェーハ100は例えばシリコンウェーハであり、拡散処理を行っていないウェーハである。
次に、ステップS22に示すように、ウェーハ100の表面100aに、デバイス構造、例えば、中耐圧MOSFET(HV−MOS)を形成する。
次に、ステップS23に示すように、研削手段21が、ウェーハ100の裏面100b(図1参照)に対して、粗研削を行う。このとき、使用する砥石の番手は例えば#300程度とする。
次に、ステップS24に示すように、研削手段21が、ウェーハ100の裏面100bに対して、仕上げ研削を行う。このとき、使用する砥石の番手は例えば#2000程度とする。
次に、ステップS25に示すように、測定手段22が、ウェーハ100の裏面100bのシート抵抗を測定する。シート抵抗の測定方法は前述の第1の実施形態と同様である。すなわち、測定手段22は、裏面100bにおける相互に異なる複数の位置においてそれぞれシート抵抗を測定し、その測定値を制御手段24に対して出力する。制御手段24は、これらの測定値を記憶手段17に記憶させる。
次に、ステップS26に示すように、制御手段24が、シート抵抗の測定結果に基づいて、半導体ウェーハ100の最終厚さを決定する。最終厚さの決定方法は、前述の第1の実施形態における方法と同様である。
次に、ステップS27に示すように、リセス手段23がウェーハ100の裏面100bに対してリセス処理を行い、最終厚さを目標として、ウェーハ100を減厚する。本実施形態においては、リセス処理として、ウェットエッチングを施す。このとき、制御手段24がリセス手段23を制御することにより、ウェーハ100の厚さを最終厚さに近づける。例えば、制御手段24がウェットエッチングの終点を判断する。
次に、ステップS28に示すように、ウェーハ100の裏面100bに、裏面構造を形成する。例えば、イオン注入により不純物を注入し、レーザアニールにより不純物を活性化させる。また、裏面電極を形成する。
次に、ステップS29に示すように、半導体ウェーハ100をダイシングする。これにより、半導体装置が製造される。
本実施形態によれば、リセス処理を行い、ウェーハ100の裏面100bを鏡面とする場合において、仕上げ研削後にシート抵抗を測定し、その結果に基づいてリセス処理を行っている。これにより、前述の第1の実施形態と同様に、ウェーハ100に含まれる不純物濃度が低いほど、ウェーハ100の最終的な厚さを厚くすることができる。この結果、ウェーハ100の不純物濃度がばらついても、パンチスルー耐性が均一な半導体装置を製造することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。
次に、第2の実施形態の第1の変形例について説明する。
本変形例は、前述の第2の実施形態と比較して、リセス手段がCMP(Chemical Mechanical Polishing:化学的機械研磨)装置である点、及び、制御手段24が仮想的にウェーハ100を同軸に配置された複数の円環状の領域に分割し、これらの領域毎にシート抵抗の平均値を算出し、これらの領域毎に最終厚さを決定する点が異なっている。
図6は、本変形例におけるリセス手段を模式的に例示する図である。
図6に示すように、本変形例におけるリセス手段23においては、パッド側回転手段31が設けられており、その上面に研磨パッド32が固定されている。パッド側回転手段31は研磨パッド32を回転させる。研磨パッド32の上方には、ウェーハ側回転手段33が設けられている。ウェーハ側回転手段33は、半導体ウェーハ100を保持しつつ、回転させる。なお、パッド側回転手段31の回転軸と、ウェーハ側回転手段33の回転軸とは、相互に一致していなくてもよい。ウェーハ側回転手段33においては、複数個の局所加圧手段34が設けられており、研磨パッド32の上面に対して平行な方向に沿って配列されている。局所加圧手段34は、例えばエアバッグである。また、リセス手段23には、ノズル35が設けられている。ノズル35は、研磨パッド32の上面に対してスラリー及び純水等を供給する。
次に、本変形例に係る半導体装置の製造装置の動作、すなわち、本変形例に係る半導体装置の製造方法について説明する。
図7(a)は、本変形例においてリセス処理する半導体ウェーハを例示する平面図であり、(b)〜(e)は、横軸に半導体ウェーハにおける位置をとり、縦軸に各変量をとって、半導体ウェーハにおける各変量の分布を例示するグラフ図であり、(b)は縦軸に不純物濃度をとり、(c)は縦軸にシート抵抗の平均値をとり、(d)は縦軸に最終厚さをとり、(e)は縦軸にパンチスルー耐性をとっている。
先ず、前述の第2の実施形態と同様な方法により、図5のステップS21〜S24に示す処理を実施する。すなわち、ウェーハ100に対する仕上げ研削までを実施する。
次に、図5のステップS25に示すシート抵抗の測定において、半導体ウェーハ100を仮想的に複数の領域に分割する。これらの領域は、局所加圧手段34の配列に対応させて決定する。例えば、図7(a)に示すように、半導体ウェーハ100を、同軸状に配列され、ウェーハ100の中心から外縁に向かって順番に配列された円環状の領域R1〜R4に分割する。そして、各領域において複数の位置で、測定手段22がシート抵抗を測定する。
次に、図5のステップS26に示す最終厚さの決定において、制御手段24は各領域のそれぞれについて、シート抵抗の測定値の平均値を算出する。これにより、シート抵抗の分布が得られる。例えば図7(b)に示すように、半導体ウェーハの不純物濃度は、領域R1において最も高く、次いで領域R2が高く、次いで領域R3が高く、領域R4が最も低いものとする。この場合、図7(c)に示すように、シート抵抗の平均値は、領域R1が最も低く、次いで領域R2が低く、次いで領域R3が低く、領域R4が最も高くなる。
次に、制御手段24が、各領域のシート抵抗の平均値に基づいて、各領域のそれぞれについて、最終厚さを決定する。例えば、領域R1の複数の位置において測定されたシート抵抗の測定値の平均値に基づいて、領域R1の最終厚さ、すなわち、リセス後のウェーハ100の厚さの目標値を決定する。このとき、シート抵抗が高い領域ほど、最終厚さを厚くする。制御手段24は、例えば、各領域の最終厚さを、各領域における単位面積当たりの不純物量が一定となるように決定する。この場合、上記数式1において、積分領域Vは各領域における厚さ方向全体の部分である。これにより、例えば、シート抵抗が図7(c)に示すように分布している場合、図7(d)に示すように、最終厚さは、領域R1において最も薄く、次いで領域R2が薄く、次いで領域R3が薄く、領域R4が最も厚くなる。
次に、図5のステップS27に示すリセス処理において、CMP処理を行う。具体的には、図6に示すように、ウェーハ側回転手段33の下面に半導体ウェーハ100を装着する。このとき、ウェーハ100の裏面100bを研磨パッド32に対向させる。次に、パッド側回転手段31を駆動して研磨パッド32を回転させ、ウェーハ側回転手段33を駆動してウェーハ100を回転させ、ノズル35からスラリー(図示せず)を吐出させて、研磨パッド32の上面に対して供給する。この状態で、ウェーハ側回転手段33がウェーハ100の裏面100bを研磨パッド32に対して押し付ける。これにより、裏面100bがリセスされ、ウェーハ100が減厚される。このとき、制御手段24がリセス手段23の局所加圧手段34を個別に制御し、ウェーハ100を研磨パッド32に押し付ける力を、領域R1〜R4のそれぞれについて調整する。これにより、リセス処理後のウェーハ100の厚さの分布が、図7(d)に示す最終厚さの分布と一致する。
図7(a)〜(d)に示すように、このようにしてリセス処理が施された半導体ウェーハ100においては、シート抵抗が高い領域ほど、すなわち、不純物濃度が低い領域ほど、厚さが厚くなっている。例えば、領域R4は領域R1よりもシート抵抗が高く、不純物濃度が低く、厚さが厚い。これにより、図7(e)に示すように、領域R1〜R4において、パンチスルー耐性がほぼ均一になる。
以後の製造方法は、前述の第2の実施形態と同様である。
本変形例によれば、1枚の半導体ウェーハ100を複数の領域に分割したときに、領域間で不純物濃度が異なる場合に、領域毎に最終厚さを決定することができるため、領域間でパンチスルー耐性を均一化することができる。すなわち、半導体ウェーハ100内で不純物濃度に分布が存在する場合に、これを補償することができる。これにより、チップ単位でパンチスルー耐性の均一化を図ることができる。
本変形例における上記以外の構成、動作及び効果は、前述の第2の実施形態と同様である。
次に、第2の実施形態の第2の変形例について説明する。
本変形例は、前述の第1の変形例に対して、図4に示すリセス手段23が、プラズマエッチング装置である点が異なっている。
プラズマエッチング装置は、局所的にエッチングの強度を制御することができる。これにより、前述の第1の変形例と同様に、1枚の半導体ウェーハ100を仮想的に複数の領域に分割したときに、領域毎に最終厚さを制御することができる。また、本変形例においては、ウェーハ100を仮想的に分割する複数の領域は、同軸状に配置された円環状の領域には限定されない。
本変形例における上記以外の構成、動作及び効果は、前述の第1の変形例と同様である。
なお、前述の第2の実施形態並びにその第1及び第2の変形例においては、測定手段22が研削手段21及びリセス手段23とは別に設けられている例を示したが、これには限定されず、測定手段22を研削手段21に内蔵させてもよい。但し、第2の実施形態においては、粗研削と仕上げ研削との間には、シート抵抗を測定しない。また、測定手段22をリセス手段23の入側に設けてもよい。
また、前述の第2の実施形態並びにその第1及び第2の変形例においては、制御手段24が、研削手段21、測定手段22及びリセス手段23とは別に設けられている例を示したが、これには限定されず、制御手段24を研削手段21、測定手段22又はリセス手段23に内蔵させてもよい。例えば、測定手段22及び制御手段24を研削手段21に内蔵させた場合には、研削手段21の構成は、前述の第1の実施形態における製造装置1(図1参照)と同様になる。また、制御手段24は、測定手段22及びリセス手段23に対して有線で接続されていてもよく、無線で接続されていてもよく、LAN(Local Area Network)等の通信手段を介して接続可能となっていてもよい。
次に、第3の実施形態について説明する。
本実施形態は、前述の第1及び第2の実施形態並びにその変形例と比較して、パンチスルー耐性ではなく、縦型MOSFETのオン抵抗を均一化する点が異なっている。
前述の如く、ある位置においてシート抵抗が相対的に高いということは、その位置における不純物濃度が相対的に低いことを示している。不純物濃度が低いと、その位置における厚さ方向の抵抗率が高くなる。仮に、ウェーハの厚さが一定であるとすると、縦型MOSFETのソース・ドレイン間のオン抵抗が高くなる。このため、不純物濃度のばらつきに起因して、縦型MOSFETのオン抵抗がばらついてしまう。
そこで、本実施形態においては、シート抵抗が相対的に高い場合には、ウェーハの厚さを相対的に薄くする。これにより、半導体ウェーハにおける厚さ方向の抵抗値が一定となり、縦型MOSFETのソース・ドレイン間のオン抵抗が均一になる。本実施形態におけるシート抵抗の測定方法及び最終厚さの決定方法は、前述の第1の実施形態と同様である。但し、前述の第1の実施形態と比較して、決定手段18(図1参照)に記憶されている変換テーブル又は変換式が異なっている。
本実施形態によれば、縦型MOSFETのオン抵抗を均一化することができる。これに対して、パンチスルー耐性を均一化したい場合は、前述の第1及び第2の実施形態並びにその変形例を実施すればよい。このように、均一化したい特性に応じて、実施形態を選択することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。また、本実施形態は、前述の第2の実施形態又はその変形例と組み合わせてもよい。
なお、前述の各実施形態においては、シート抵抗の測定値の代表値として平均値を用いる例を示したが、これには限定されず、ウェーハ毎又は領域毎のシート抵抗を精度よく表せる指標であればよく、何らかの統計量であってもよい。また、シート抵抗の測定値をそのまま使用してもよい。
また、前述の各実施形態においては、シート抵抗をVan der Pauw法によって測定する例を示したが、これには限定されない。例えば、半導体ウェーハの一方の面に対して交流磁場を印加し、他方の面上において交流磁場を測定することにより、半導体ウェーハの内部で発生する渦電流による損失を算出し、これに基づいてシート抵抗を求めてもよい。これにより、半導体ウェーハに対して非接触でシート抵抗を測定することができる。
更に、前述の各実施形態においては、不純物濃度に関連した物理量としてシート抵抗を採用する例を示したが、これには限定されず、不純物濃度に対して、再現性よく対応する物理量であればよい。例えば、非接触な方法により、不純物濃度自体を測定してもよい。
更にまた、前述の各実施形態においては、半導体装置として中耐圧の電力用半導体装置を製造する例を示したが、これには限定されず、前述の各実施形態は、ディスクリートデバイス等の製造プロセスにおいて、半導体ウェーハを薄化するプロセスに好適に適用可能である。
以上説明した実施形態によれば、特性が安定した半導体装置の製造方法、半導体ウェーハ及び半導体装置の製造装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
1、2:製造装置、11:回転手段、12:研削手段、12a:粗研削用砥石、12b:仕上げ研削用砥石、13:測定手段、14:測定端子、15:移動手段、15a:本体部、15b:アーム部、16:制御手段、17:記憶手段、18:決定手段、21:研削手段、22:測定手段、23:リセス手段、24:制御手段、31:パッド側回転手段、32:研磨パッド、33:ウェーハ側回転手段、34:局所加圧手段、35:ノズル、100:半導体ウェーハ、100a:表面、100b:裏面、101:支持基板、C:中心軸、R1〜R4:領域

Claims (20)

  1. 半導体ウェーハの主面における複数の位置においてそれぞれシート抵抗を測定する工程と、
    前記複数の位置における前記シート抵抗の測定値の平均値に基づいて、前記シート抵抗が高いほど前記半導体ウェーハ全体の最終厚さが厚くなるように、前記最終厚さを決定する工程と、
    前記最終厚さを目標として、前記半導体ウェーハを減厚する工程と、
    を備えた半導体装置の製造方法。
  2. 半導体ウェーハの不純物濃度に関連した物理量を測定する工程と、
    前記物理量の測定結果に基づいて、前記半導体ウェーハの最終厚さを決定する工程と、
    前記最終厚さを目標として、前記半導体ウェーハを減厚する工程と、
    を備えた半導体装置の製造方法。
  3. 前記決定する工程において、前記不純物濃度が低いほど前記最終厚さを厚くする請求項2記載の半導体装置の製造方法。
  4. 前記決定する工程において、前記不純物濃度が低いほど前記最終厚さを薄くする請求項2記載の半導体装置の製造方法。
  5. 前記物理量は前記半導体ウェーハのシート抵抗である請求項2〜4のいずれか1つに記載の半導体装置の製造方法。
  6. 前記測定する工程において、前記半導体ウェーハの主面における複数の位置においてそれぞれ前記物理量を測定し、
    前記決定する工程において、前記複数の位置における前記物理量の測定値の代表値に基づいて、前記半導体ウェーハ全体の最終厚さを決定する請求項2〜5のいずれか1つに記載の半導体装置の製造方法。
  7. 前記測定する工程において、前記半導体ウェーハ全体の不純物量が一定になるように、前記最終厚さを決定する請求項2〜6のいずれか1つに記載の半導体装置の製造方法。
  8. 前記測定する工程において、前記半導体ウェーハの表面における複数の位置においてそれぞれ前記物理量を測定し、
    前記決定する工程において、複数の領域のそれぞれにおいて、前記物理量の測定結果に基づいて前記最終厚さを決定する請求項2〜5のいずれか1つに記載の半導体装置の製造方法。
  9. 前記複数の領域は、同軸状に配置された複数の円環状の領域である請求項8記載の半導体装置の製造方法。
  10. 各前記領域における単位面積当たりの不純物量が一定となるように、前記最終厚さを決定する請求項8または9に記載の半導体装置の製造方法。
  11. 第1領域の不純物濃度が第2領域の不純物濃度よりも低く、
    前記第1領域の厚さが前記第2領域の厚さよりも厚い半導体ウェーハ。
  12. 第1領域のシート抵抗が第2領域のシート抵抗よりも高く、
    前記第1領域の厚さが前記第2領域の厚さよりも厚い半導体ウェーハ。
  13. 第1領域の不純物濃度が第2領域の不純物濃度よりも低く、
    前記第1領域の厚さが前記第2領域の厚さよりも薄い半導体ウェーハ。
  14. 第1領域のシート抵抗が第2領域のシート抵抗よりも高く、
    前記第1領域の厚さが前記第2領域の厚さよりも薄い半導体ウェーハ。
  15. 前記第1領域及び前記第2領域は、同軸状に配置された円環状の領域である請求項11〜14のいずれか1つに記載の半導体ウェーハ。
  16. 半導体ウェーハの不純物濃度に関連した物理量を測定する測定手段と、
    前記半導体ウェーハを減厚する減厚手段と、
    前記物理量の測定結果に基づいて、前記半導体ウェーハの最終厚さを決定し、前記半導体ウェーハの厚さが前記最終厚さに近づくように前記減厚手段を制御する制御手段と、
    を備えた半導体装置の製造装置。
  17. 前記制御手段は、前記不純物濃度が低いほど前記最終厚さを厚くする請求項16記載の半導体装置の製造装置。
  18. 前記制御手段は、前記不純物濃度が低いほど前記最終厚さを薄くする請求項16記載の半導体装置の製造装置。
  19. 前記物理量は前記半導体ウェーハのシート抵抗である請求項16〜18のいずれか1つに記載の半導体装置の製造装置。
  20. 前記半導体ウェーハを回転させる回転手段をさらに備え、
    前記測定手段は、
    前記物理量を測定する測定端子と、
    前記測定端子を前記半導体ウェーハの半径方向に移動させる移動手段と、
    を有し、
    前記制御手段は、前記回転手段、前記測定端子及び前記移動手段を協働させることにより、前記半導体ウェーハの主面における複数の位置においてそれぞれ前記物理量を測定する請求項16〜19のいずれか1つに記載の半導体装置の製造装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3096175B1 (fr) * 2019-05-13 2021-05-07 St Microelectronics Rousset Procédé de détection d’une atteinte éventuelle à l’intégrité d’un substrat semi-conducteur d’un circuit intégré depuis sa face arrière, et circuit intégré correspondant

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6327032A (ja) * 1986-07-18 1988-02-04 Yokogawa Electric Corp 半導体の特性測定装置
JPH01207929A (ja) * 1988-01-25 1989-08-21 Internatl Business Mach Corp <Ibm> 研摩方法および装置
JP2002066883A (ja) * 2000-08-29 2002-03-05 Nippei Toyama Corp 半導体ウェーハの研削作業方法および研削補助装置
US20050026543A1 (en) * 2003-08-02 2005-02-03 Han Jae Won Apparatus and method for chemical mechanical polishing process
JP2007324194A (ja) * 2006-05-30 2007-12-13 Shin Etsu Handotai Co Ltd Soiウエーハの評価方法
JP2008098528A (ja) * 2006-10-13 2008-04-24 Toshiba Corp 半導体装置の製造方法
JP2010141166A (ja) * 2008-12-12 2010-06-24 Covalent Materials Corp 拡散ウェーハの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6741076B2 (en) * 2000-04-07 2004-05-25 Cuong Duy Le Eddy current measuring system for monitoring and controlling a CMP process
US7101799B2 (en) * 2001-06-19 2006-09-05 Applied Materials, Inc. Feedforward and feedback control for conditioning of chemical mechanical polishing pad
US6912437B2 (en) * 2002-09-30 2005-06-28 Advanced Micro Devices, Inc. Method and apparatus for controlling a fabrication process based on a measured electrical characteristic
US20040110314A1 (en) * 2002-12-05 2004-06-10 Ravi Kramadhati V. Silicon-on-insulator devices and methods for fabricating the same
US7205216B2 (en) * 2004-07-29 2007-04-17 International Business Machines Corporation Modification of electrical properties for semiconductor wafers
US8084400B2 (en) * 2005-10-11 2011-12-27 Intermolecular, Inc. Methods for discretized processing and process sequence integration of regions of a substrate
US7509186B2 (en) * 2006-11-07 2009-03-24 International Business Machines Corporation Method and system for reducing the variation in film thickness on a plurality of semiconductor wafers having multiple deposition paths in a semiconductor manufacturing process
US7759773B2 (en) * 2007-02-26 2010-07-20 International Business Machines Corporation Semiconductor wafer structure with balanced reflectance and absorption characteristics for rapid thermal anneal uniformity

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6327032A (ja) * 1986-07-18 1988-02-04 Yokogawa Electric Corp 半導体の特性測定装置
JPH01207929A (ja) * 1988-01-25 1989-08-21 Internatl Business Mach Corp <Ibm> 研摩方法および装置
JP2002066883A (ja) * 2000-08-29 2002-03-05 Nippei Toyama Corp 半導体ウェーハの研削作業方法および研削補助装置
US20050026543A1 (en) * 2003-08-02 2005-02-03 Han Jae Won Apparatus and method for chemical mechanical polishing process
JP2007324194A (ja) * 2006-05-30 2007-12-13 Shin Etsu Handotai Co Ltd Soiウエーハの評価方法
JP2008098528A (ja) * 2006-10-13 2008-04-24 Toshiba Corp 半導体装置の製造方法
JP2010141166A (ja) * 2008-12-12 2010-06-24 Covalent Materials Corp 拡散ウェーハの製造方法

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