JP2013258188A - 基板処理方法と半導体装置の製造方法、および基板処理装置 - Google Patents
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Abstract
【解決手段】表面の少なくとも一部に絶縁膜を有するとともに基板上にソース部とドレイン部とゲート部を有し、前記ゲート部の下方に配置されたゲートチャネルに単結晶シリコンを用いた構造を有する基板を処理する基板処理方法であって、少なくともシリコン含有ガスとドーピングガスとを供給して非晶質のドープトシリコンと、単結晶のドープトシリコンとを成長させる工程と、前記非晶質のドープトシリコンと前記単結晶のドープトシリコンとを加熱することで前記単結晶のドープトシリコンを種として前記非晶質のドープトシリコンを単結晶化させる工程と、を有する基板処理方法。
【選択図】図3
Description
図1は、本発明に適用される基板処理装置の斜透視図として示されている。
図1に示されているように、シリコン等からなる基板(ウエハとも言う)200を収納したウエハキャリアとしてのカセット(FOUP、ポッドとも言う)110が使用されている本発明の基板処理装置101は、筐体111を備える。筐体111の正面壁111aの下方にはメンテナンス可能なように設けられた開口部としての正面メンテナンス口103が開設され、この正面メンテナンス口103を開閉する正面メンテナンス扉104が建て付けられている。正面メンテナンス扉104には、カセット搬入搬出口(基板収容器搬入搬出口)112が筐体111内外を連通するように開設されており、カセット搬入搬出口112はフロントシャッタ(基板収容器搬入搬出口開閉機構)113によって開閉されるようになっている。カセット搬入搬出口112の筐体111内側にはカセットステージ(基板収容器受渡し台)114が設置されている。カセット110はカセットステージ114上に工程内搬送装置(図示せず)によって搬入され、かつまた、カセットステージ114上から搬出されるようになっている。カセットステージ114は、工程内搬送装置によって、カセット110内のウエハ200が垂直姿勢となり、カセット110のウエハ出し入れ口が上方向を向くように載置されるように構成されている。
また、カセット棚105の上方にはバッファ棚(基板収容器保管棚)107が設置されており、カセット110を保管するように構成されている。
カセットステージ114とカセット棚105との間には、カセット搬送装置(基板収容器搬送装置)118が設置されている。カセット搬送装置118は、カセット110を保持したまま昇降可能なカセットエレベータ(基板収容器昇降機構)118aと搬送機構としてのカセット搬送機構(基板収容器搬送機構)118bとで構成されており、カセットエレベータ118aとカセット搬送機構118bとの連続動作により、カセットステージ114、カセット棚105、バッファ棚107との間で、カセット110を搬送するように構成されている。
図1に模式的に示されるように、ウエハ移載装置エレベータ125bは、耐圧筐体111左側端部に設置されている。これら、ウエハ移載装置エレベータ125bおよびウエハ移載装置125aの連続動作により、ウエハ移載装置125aのツイーザ(基板保持体)125cをウエハ200の載置部として、断熱部217aを有するボート(基板保持具)217に対してウエハ200を装填(チャージング)および脱装(ディスチャージング)するように構成されている。
耐圧筐体140の正面壁140aにはウエハ搬入搬出口(基板搬入搬出口)142が開設されており、ウエハ搬入搬出口142はゲートバルブ(基板搬入搬出口開閉機構)143によって開閉されるようになっている。耐圧筐体140の一対の側壁にはロードロック室141へ窒素ガス等の不活性ガスを給気するためのガス供給管144と、ロードロック室141を負圧に排気するためのガス排気管(図示せず)とがそれぞれ接続されている。
ボート217は複数本の保持部材を備えており、複数枚(例えば、50枚〜150枚程度)のウエハ200をその中心を揃えて垂直方向に整列させた状態で、それぞれ水平に保持するように構成されている。
図1に示されているように、カセット110がカセットステージ114に供給されるに先立って、カセット搬入搬出口112がフロントシャッタ113によって開放される。その後、カセット110はカセット搬入搬出口112から搬入され、カセットステージ114の上にウエハ200が垂直姿勢であって、カセット110のウエハ出し入れ口が上方向を向くように載置される。
次に、カセット110は、カセット搬送装置118によって、カセットステージ114から掬い上げられると共に、カセット110内のウエハ200が水平姿勢となり、カセット110のウエハ出し入れ口が筐体後方を向けるように、筐体後方に右周り縦方向90°回転させられる。
引き続いて、カセット110は、カセット搬送装置118によって、カセット棚105ないしバッファ棚107の指定された棚位置へ自動的に搬送されて受け渡され、一時的に保管された後、カセット搬送装置118によってカセット棚105に移載されるか、もしくは直接、カセット棚105に搬送される。
予め内部が大気圧状態とされていたロードロック室141のウエハ搬入搬出口142がゲートバルブ143の動作により開放されると、ウエハ200はカセット110からウエハ移載装置125aのツイーザ125cによってウエハ出し入れ口を通じてピックアップされ、ウエハ搬入搬出口142を通じてロードロック室141に搬入され、ボート217へ移載されて装填(ウエハチャージング)される。ボート217にウエハ200を受け渡したウエハ移載装置125aはカセット110に戻り、次のウエハ200をボート217に装填する。
処理後は、ボートエレベータ115によりボート217が引き出され、さらに、ロードロック室141内部を大気圧に復圧させた後にゲートバルブ143が開かれる。その後は、概上述の逆の手順で、ウエハ200およびカセット110は筐体111の外部へ払出される。
ヒータ206は円筒形状であり、ヒータ素線とその周囲に設けられた断熱部材より構成され、図示しない保持体に支持されることにより垂直に据え付けられている。
ガス排気管231の下流側には、図示しない圧力検出器としての圧力センサ及び圧力調整器としてのAPCバルブ242を介して真空ポンプ等の真空排気装置246が接続されている。
圧力センサ及びAPCバルブ242には、圧力制御部236が電気的に接続されており、圧力制御部236は、圧力センサにより検出された圧力に基づいてAPCバルブ242の開度を調節することにより、処理室201内の圧力が所望の圧力となるよう所望のタイミングにて制御するよう構成されている。
シールキャップ219には、回転機構254が設けられている。
回転機構254の回転軸255はシールキャップ219を貫通して前記ボート217に接続されており、ボート217を回転させることでウエハ200を回転させるように構成されている。
シールキャップ219は、処理炉202の外側に設けられた昇降機構としての後述する昇降モータ248によって垂直方向に昇降されるように構成されており、これによりボート217を処理室201に対し搬入搬出することが可能となっている。
回転機構254及び昇降モータ248には、駆動制御部237が電気的に接続されており、所望の動作をするよう所望のタイミングにて制御するよう構成されている。
ヒータ206及び温度センサには、電気的に温度制御部238が接続されており、温度センサにより検出された温度情報に基づきヒータ206への通電具合を調節することにより処理室201内の温度が所望の温度分布となるよう所望のタイミングにて制御するように構成されている。
また、第2の処理ガスは、第2のガス供給源181から供給され、MFC184でその流量が調節された後、バルブ178を介してガス供給管232により処理室201内に供給される。
第3の処理ガスは、第3のガス供給源182から供給され、MFC185でその流量が調節された後、バルブ179を介してガス供給管232より処理室201内に供給される。
また、処理室201内のガスは、ガス排気管231に接続された真空排気装置246としての真空ポンプにより、処理室201から排気される。
下基板245には昇降台249と嵌合するガイドシャフト264及び昇降台249と螺合するボール螺子244が設けられる。下基板245に立設したガイドシャフト264及びボール螺子244の上端に上基板247が設けられる。
ボール螺子244は上基板247に設けられた昇降モータ248により回転される。ボール螺子244が回転することにより昇降台249が昇降するように構成されている。
ロードロック室141と昇降台249との間には昇降シャフト250の周囲を覆うように伸縮性を有する中空伸縮体としてのベローズ265がロードロック室141を気密に保つために設けられる。
ベローズ265は昇降台249の昇降量に対応できる充分な伸縮量を有し、ベローズ265の内径は昇降シャフト250の外形に比べ充分に大きくベローズ265の伸縮で接触することがないように構成されている。
なお、以下の説明において、基板処理装置101を構成する各部の動作は、コントローラ240により制御される。
処理ガスは、処理室201内を通過する際にウエハ200と接触し、ウエハ200の表面上にSiCP(P doped SiC)膜が堆積(デポジション)される(STEP06)。
前記ガス供給管232のガス供給口は、処理室201の天井近傍の位置より、処理室201の下部に臨んで鉛直下向きに開口している。なお、ガス供給管232の先端部を閉塞し、上下方向において相隣接する上下のウエハ200間にそれぞれ処理ガスが供給されるよう、複数のガス供給口をガス供給管232の側壁部に設けるようにしてもよい。また、この場合は、各ガス供給口からウエハ200間に供給される処理ガスの流量が同じになるようにガス供給管の開口面積ないし開口径をガス供給管232の圧力損失に基づいて調節してもよい。さらに、前記ガス供給管232は処理室下部に設けられて処理室下部から上部方向にガスを供給するように構成されていても良い。
まず、図5(a)に記載されているようにBOX層501を有するSOI(Silicon on Insulator)基板上にMOSトランジスタを形成する。このMOSトランジスタは、エッチングによってソース/ドレイン部を掘り下げ、ソース/ドレイン部の底部においてBOX層501が露出するように構成し、かつ、絶縁キャップ502下部に設けられるゲート部のチャネルとなる単結晶Si504は少なくとも側壁がSiを露出するように構成している。
また、単結晶のSiCPは高P濃度により成膜速度が遅くなってしまうが、非晶質のSiCPは成長速度が遅くならないので、所望のP濃度で厚く成膜することができる。
例えば、本発明を使用しなかった場合、すなわち、所望のP濃度としてEpi−Si膜を成膜しようとすると1Å/minというDRにて成膜することとなるが、本発明を使用することで15〜20Å/min程度の成膜速度を維持することが可能となる。
このとき、処理温度を上述の温度帯域以上の高温で熱処理してしまうと非晶質のSiCPは多結晶化してしまい、単結晶のSiCPを得ることが出来なくなってしまうため、上記のような非晶質のSiCPが多結晶にならず、かつ、SPEが行われて単結晶SiCPが生成される低い温度帯で熱処理を行うことが重要である。
このとき、ソース/ドレイン部のSiC膜にドーピングすべきPの濃度は1×1020〜1×1021atoms/cm3となるように成膜することが望ましい。
次に、本発明の第2の実施の形態について説明する。
第2の実施の形態は、SOI基板ではなくSi基板を対象とし、Si基板のソース/ドレイン部を掘り下げた底部に酸化膜を形成させて単結晶SiCPを成膜する点において第1の実施の形態と異なる。
処理対象となるMOSトランジスタは絶縁膜であるSTI(Shallow Trench Isolation)膜602を有し、Si基板601のソース/ドレイン部を掘下げた状態で、ソース/ドレイン部の底部に酸化膜603(例えばSiO2)を形成し、絶縁キャップ604の下部に設けられたゲートチャネル部である単結晶Si部601の側壁には単結晶Siが露出された状態の構造を有している。
すなわち、基板処理装置101によってSiH4などのシリコン含有ガス、CH3SiH3などの炭素含有ガス、ドーピングガスであるPH3などのリン含有ガスを450〜600℃の温度帯、1〜1000Paの圧力帯、例えば処理温度530℃、圧力90Pa、SiH4供給流量2000scccm、1%PH3流量100sccmで供給し、成膜処理することによって、酸化膜上には非晶質のSiCP(amorphous−P doped SiC)膜が成長し、ゲートチャネルのSi膜601の側壁部には、単結晶のSiCP(Epitaxial−P doped Silicon)606が成長する。
このとき、処理温度を上述の温度帯域以上の高温で熱処理してしまうと非晶質のSiCPは多結晶化してしまい、単結晶のSiCPを得ることが出来なくなってしまうため、上記のような非晶質のSiCPが多結晶にならず、かつ、SPEが行われて単結晶SiCPが生成される低い温度帯で熱処理を行うことが重要である。
このとき、ソース/ドレイン部のSiC膜にドーピングすべきPの濃度は1×1020〜1×1021atoms/cm3となるように成膜することが望ましい。
次に、第3の実施の形態について説明する。
第3の実施の形態は、成膜処理と熱処理(アニール処理)とを別装置で実施する場合、すなわちex−situアニールにて基板処理を行う点において第1の実施の形態と異なる。
本実施例ではSTEP:07である処理室内のパージまでは上述した第1および第2の実施の形態と同一の処理を行うため、詳細な説明は省略する。
例えば上記した第1および第2の実施の形態では、ゲートチャネル部分の単結晶Si部に絶縁キャップ(Insulator cap)を設けて記載したが、この絶縁キャップを設けずにゲートチャネル部の単結晶Si表面においてもSiを露出させて成膜処理を行っても良い。
また、上述した本発明にかかる一実施の形態では、3種類のガスを混合して1本のガス供給管によって処理室内にガスを供給するように説明したが、これに限らず、ガス供給管を複数本設けても良いし、ガス種毎に独立したガス供給管を設けて処理室内に供給した後に混合されるようにしても良い。
さらに、上述した本発明にかかる一実施の形態では、導電性の不純物を含んだドープトシリコンを成膜するためにドーパントとしてリン(P)を利用して説明したが、これに限らず、ヒ素(As)や、アンチモン(Sb)をドーパントとしてこれらの元素を含むガスをドーピングガスとして利用することで不純物をドーピングしても良い。
表面の少なくとも一部に絶縁膜を有するとともにソース部とドレイン部とゲート部を有する基板を処理する基板処理方法であって、
少なくともシリコン含有ガスとドーピングガスとを供給して非晶質のドープトシリコンと、前記ゲート部に設けられたゲートチャネルに単結晶のドープトシリコンとを成長させる工程と、
前記非晶質のドープトシリコンと前記単結晶のドープトシリコンとを加熱することで前記単結晶のドープトシリコンを種として前記非晶質のドープトシリコンを単結晶化させる工程と、
を有する基板処理方法。
前記ゲートチャネルの側壁部には単結晶シリコンが露出しており、前記単結晶のドープトシリコンは、露出されている部分に成膜される付記1に記載の基板処理方法。
前記非晶質のドープトシリコンを単結晶化させる工程は、400℃〜700℃の温度帯で行われる付記1または2に記載の基板処理方法。
前記ソース部と前記ドレイン部の底部には酸化膜が成膜され、前記ゲートチャネルの側壁部には前記単結晶シリコンが露出している付記1〜3に記載の基板処理方法。
前記単結晶化させる工程は、固相エピタキシャル成長によって行われる付記1〜4に記載の基板処理方法。
表面の少なくとも一部に絶縁膜を有するとともにソース部とドレイン部とゲート部を有する基板を処理する半導体装置の製造方法であって、
少なくともシリコン含有ガスとドーピングガスとを供給して非晶質のドープトシリコンと、前記ゲート部の下方に設けられたゲートチャネルに単結晶のドープトシリコンとを成長させる工程と、
前記非晶質のドープトシリコンと前記単結晶のドープトシリコンとを加熱することで前記単結晶のドープトシリコンを種として前記非晶質のドープトシリコンを単結晶化させる工程と、を有する半導体装置の製造方法。
表面の少なくとも一部に絶縁膜を有するとともにソース部とドレイン部とゲート部を有する基板と、
前記基板を処理する処理室と、
前記処理室に少なくともシリコン含有ガスとドーピングガスとを供給するガス供給部と、
少なくとも前記ガス供給部を制御する制御部と、を有し、
前記制御部は、前記シリコン含有ガスと前記ドーピングガスとを供給することで非晶質のドープトシリコンと、前記ゲート部に設けられたゲートチャネルに単結晶のドープトシリコンを成長させるように前記ガス供給部を制御する基板処理装置。
前記処理室内を加熱する加熱機構をさらに有し、
前記制御部は、前記非晶質のドープトシリコンと単結晶のドープトシリコンを成長させた後、前記非晶質のドープトシリコンと単結晶のドープトシリコンを加熱することで前記非晶質のドープトシリコンを単結晶化させるように前記加熱機構を制御する付記7に記載の基板処理装置。
Claims (4)
- 表面の少なくとも一部に絶縁膜を有するとともにソース部とドレイン部とゲート部を有する基板を処理する基板処理方法であって、
少なくともシリコン含有ガスとドーピングガスとを供給して非晶質のドープトシリコンと、前記ゲート部に設けられたゲートチャネルに単結晶のドープトシリコンとを成長させる工程と、
前記非晶質のドープトシリコンと前記単結晶のドープトシリコンとを加熱することで前記単結晶のドープトシリコンを種として前記非晶質のドープトシリコンを単結晶化させる工程と、
を有する基板処理方法。
- 表面の少なくとも一部に絶縁膜を有するとともにソース部とドレイン部とゲート部を有する基板を処理する半導体装置の製造方法であって、
少なくともシリコン含有ガスとドーピングガスとを供給して非晶質のドープトシリコンと、前記ゲート部に設けられたゲートチャネルに単結晶のドープトシリコンとを成長させる工程と、
前記非晶質のドープトシリコンと前記単結晶のドープトシリコンとを加熱することで前記単結晶のドープトシリコンを種として前記非晶質のドープトシリコンを単結晶化させる工程と、
を有する半導体装置の製造方法。
- 表面の少なくとも一部に絶縁膜を有するとともにソース部とドレイン部とゲート部を有する基板と、
前記基板を処理する処理室と、
前記処理室に少なくともシリコン含有ガスとドーピングガスとを供給するガス供給部と、
少なくとも前記ガス供給部を制御する制御部と、を有し、
前記制御部は、前記シリコン含有ガスと前記ドーピングガスとを供給することで非晶質のドープトシリコンと、前記ゲート部に設けられたゲートチャネルに単結晶のドープトシリコンを成長させるように前記ガス供給部を制御する基板処理装置。
- 前記処理室内を加熱する加熱機構をさらに有し、
前記制御部は、前記非晶質のドープトシリコンと単結晶のドープトシリコンを成長させた後、前記非晶質のドープトシリコンと単結晶のドープトシリコンを加熱することで前記非晶質のドープトシリコンを単結晶化させるように前記加熱機構を制御する請求項3に記載の基板処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012131857A JP2013258188A (ja) | 2012-06-11 | 2012-06-11 | 基板処理方法と半導体装置の製造方法、および基板処理装置 |
| KR1020130060848A KR101455251B1 (ko) | 2012-06-11 | 2013-05-29 | 기판 처리 방법과 반도체 장치의 제조 방법 및 기판 처리 장치 |
| TW102120506A TWI497610B (zh) | 2012-06-11 | 2013-06-10 | Semiconductor device manufacturing method and substrate processing device |
| US13/915,054 US20130344689A1 (en) | 2012-06-11 | 2013-06-11 | Method for processing substrate, method for manufacturing semiconductor device, and substrate processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012131857A JP2013258188A (ja) | 2012-06-11 | 2012-06-11 | 基板処理方法と半導体装置の製造方法、および基板処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013258188A true JP2013258188A (ja) | 2013-12-26 |
| JP2013258188A5 JP2013258188A5 (ja) | 2015-07-30 |
Family
ID=49774780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012131857A Pending JP2013258188A (ja) | 2012-06-11 | 2012-06-11 | 基板処理方法と半導体装置の製造方法、および基板処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20130344689A1 (ja) |
| JP (1) | JP2013258188A (ja) |
| KR (1) | KR101455251B1 (ja) |
| TW (1) | TWI497610B (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR101455251B1 (ko) | 2014-10-27 |
| TWI497610B (zh) | 2015-08-21 |
| KR20130138674A (ko) | 2013-12-19 |
| TW201405669A (zh) | 2014-02-01 |
| US20130344689A1 (en) | 2013-12-26 |
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