JP2013138123A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】コンデンサを備えた半導体装置を高性能化する。
【解決手段】半導体装置１００は、デバイス層１１が形成された半導体ウェハ１２が複数積層されて構成されている。バルク層１０の裏面１０ｂには、コンデンサ用パターン４１とアライメント用パターン４２とが形成されている。コンデンサ用パターン４１の凹部には、回路１３の電源用貫通電極３１ａに接続される第１の電極６０ａと、回路１３の接地用貫通電極３１ｂに接続される第２の電極６０ｂとが形成されている。これら第１の電極６０ａと第２の電極６０ｂが対向電極として機能し、バルク層１０の裏面１０ｂにコンデンサが形成されている。
【選択図】図２０

Description

本発明は、半導体装置の製造方法及びその製造方法で製造される半導体装置に関する。

例えばＬＳＩ（大規模集積回路）チップ等の半導体チップを収容した半導体装置を、電子機器内の基板上に搭載して動作させる際、半導体チップの回路のスイッチング動作時に生じる過渡電流により、半導体チップが電気的に損傷を受けることがある。また、半導体チップの高周波動作によるスイッチングノイズにより、回路が誤動作することがある。

かかる半導体チップの損傷や回路の誤動作を回避するため、バイパスコンデンサ、デカップリングコンデンサ、或いは平滑コンデンサと称されるコンデンサを電源、接地間に挿入接続することが行われている。そして、このコンデンサに過渡電流の電荷が吸収、蓄積される。

ところで、近年、上述したバイパスコンデンサ等を備えた半導体装置の高性能化が進んでいる。そこで、第１の半導体チップと、第１の半導体チップと積層状態に配置される第２の半導体チップとの間において、第１の半導体チップと第２の半導体チップとを接着する接着材層を誘電体とし、第１の半導体チップに配設される導体層を一方の電極とし、第２の半導体チップに配設される導体層を他方の電極とするコンデンサを支持基板上に形成した半導体装置が提案されている（特許文献１）。

特許第４３９５１６６号公報

しかしながら、特許文献１に記載の半導体装置のコンデンサは第１の半導体チップの導体層と第２の半導体チップの導体層で形成されるため、第１の半導体チップと第２の半導体チップの鉛直方向又は水平方向の相対的な位置がずれると、コンデンサの容量が変動する。すなわち、コンデンサの容量が所望の容量とならない場合がある。かかる場合、コンデンサがバイパスコンデンサ等として機能しない。したがって、半導体装置を高性能化することができない。また、この方法でバイパスコンデンサを形成するためには、必ず対向する第２の半導体チップを必要とする。すなわち、ダミー半導体チップを用意するなどしないと、半導体装置は、積層する半導体チップの総数から１を引いた数しかバイパスコンデンサを持つことができない。

本発明は、かかる点に鑑みてなされたものであり、コンデンサを備えた半導体装置を高性能化することを目的とする。

前記の目的を達成するため、本発明は、半導体装置の製造方法であって、基板の同一平面内において、回路の電源用電極に接続される第１の電極と、回路の接地用電極に接続される第２の電極と、前記第１の電極と前記第２の電極の間に挟まれるコンデンサ用絶縁膜とを形成し、前記第１の電極、前記第２の電極、及び前記絶縁膜とでコンデンサを形成することを特徴としている。

本発明によれば、基板の同一平面内に第１の電極と第２の電極を形成するので、従来のように電極間の相対的な位置がずれることがなく、第１の電極と第２の電極を適切な位置に形成することができる。したがって、基板上に所望の容量のコンデンサを形成することができる。しかも、第１の電極と第２の電極は、それぞれ電源用電極と接地用電極に直接接続されているので、第１の電極と電源用電極間の配線、及び第２の電極と接地用電極間の配線に係る寄生インダクタンスと抵抗を最小にすることができる。そうすると、少なくともコンデンサの容量を大きくし、又は寄生インダクタンスと抵抗を小さくすることができるため、高周波帯域におけるインピーダンスを下げることができ、当該コンデンサをバイパスコンデンサ等として使用可能な周波数帯域を広くすることができる。したがって、本発明によれば、半導体装置を高性能化することができる。

前記電源用電極と前記接地用電極は、それぞれ基板を厚み方向に貫通する貫通電極であり、前記コンデンサは、前記回路が形成された基板の表面と反対側の裏面に形成されてもよい。

前記半導体装置の製造方法は、前記コンデンサを形成するために基板上の薄膜にコンデンサ用パターンを形成するコンデンサ用パターン形成工程を有し、前記コンデンサ用パターン形成工程で形成されたパターンの少なくとも一部を利用して、前記回路を有する基板に対向配置される部材に対する位置調整を行ってもよい。

前記コンデンサ用パターン形成工程において、前記薄膜にテンプレートの位置調整を行うためのアライメント用パターンをさらに形成し、その後、前記テンプレートを基板に対向するように配置し、その後、前記アライメント用パターンと前記テンプレートとの間にアライメント液を供給し、基板に対する前記テンプレートの位置調整を行い、その後、前記テンプレートの開口部から処理液を供給してもよい。

前記薄膜は絶縁体膜であり、前記処理液はめっき液であり、前記コンデンサ用パターンを形成するコンデンサ用パターン形成工程は、前記絶縁体膜をパターニングすることにより前記コンデンサ用絶縁膜を形成し、前記半導体装置の製造方法は、その後、前記コンデンサ用パターンに前記めっき液を供給することで前記第１の電極と前記第２の電極を形成して、前記コンデンサを形成するコンデンサ形成工程と、を有していてもよい。

前記薄膜は導体膜であり、前記処理液はめっき液であり、前記コンデンサ用パターンを形成するパターン形成工程は、前記導体膜をパターニングすることによりなり、前記半導体装置の製造方法は、その後、前記コンデンサ用パターンに前記めっき液を供給し、めっき処理することで前記導体膜を通じて前記回路の電気的検査を行う電気的検査工程、を有していてもよい。

別な観点による本発明は、半導体装置であって、基板の同一平面内において、回路の電源用電極に接続される第１の電極と、回路の接地用電極に接続される第２の電極とが形成され、前記第１の電極と前記第２の電極が対向電極となり、前記第１の電極と前記第２の電極の間に挟まれた絶縁膜によりコンデンサが形成されていることを特徴としている。

前記電源用電極と前記接地用電極は、それぞれ基板を厚み方向に貫通する貫通電極であり、前記コンデンサは、前記回路が形成された基板の表面と反対側の裏面に形成されていてもよい。

基板の同一平面には、アライメント用パターンが形成されており、前記アライメント用パターンは前記コンデンサと同一の材料から形成されていてもよい。

前記コンデンサは、並列に複数形成されていてもよい。

前記回路に対して複数の前記電源用電極が接続され、前記第１の電極は前記複数の電源用電極に接続され、前記回路に対して複数の前記接地用電極が接続され、前記第２の電極は前記複数の接地用電極に接続されていてもよい。

本発明によれば、コンデンサを備えた半導体装置を高性能化することができる。

本実施の形態にかかる半導体装置の製造方法の各工程を示したフローチャートである。 半導体ウェハにデバイス層を形成した様子を示す縦断面の説明図である。 支持ウェハを配設した様子を示す縦断面の説明図である。 バルク層を薄化し、半導体ウェハに貫通孔を形成した様子を示す縦断面の説明図である。 半導体ウェハに貫通電極を形成した様子を示す縦断面の説明図である。 半導体ウェハの裏面に絶縁膜を形成した様子を示す縦断面の説明図である。 半導体ウェハの絶縁膜をコンデンサ用パターンとアライメント用パターンにパターニングした様子を示す縦断面の説明図である。 半導体ウェハにおける貫通電極領域と、コンデンサ領域と、アライメント領域とを模式的に示した説明図である。 半導体ウェハの裏面側にテンプレートを配設した様子を示す縦断面の説明図である。 テンプレートに復元力が作用する様子を示す縦断面の説明図である。 半導体ウェハのアライメント用パターン上に純水を供給した様子を示す説明図である。 半導体ウェハに対するテンプレートの位置調整が行われた様子を示す縦断面の説明図である。 テンプレートから半導体ウェハの裏面にめっき液を供給した様子を示す縦断面の説明図である。 コンデンサ用パターン間の凹部に電極を形成した様子を示す縦断面の説明図である。 半導体ウェハのコンデンサを模式的に示した説明図である。 半導体ウェハのコンデンサの配置を具体的に示した説明図である。 テンプレートの検査用電極にテスタが接続された様子を示す説明図である。 半導体ウェハの裏面に絶縁膜を形成した様子を示す縦断面の説明図である。 半導体ウェハの裏面にバックバンプを形成した様子を示す縦断面の説明図である。 半導体装置の構成の概略を示す縦断面図である。 他の実施の形態にかかる半導体ウェハのコンデンサを模式的に示した説明図である。 他の実施の形態にかかる半導体ウェハのコンデンサの配置を具体的に示した説明図である。 他の実施の形態においてテンプレートから半導体ウェハの裏面にめっき液を供給した様子を示す縦断面の説明図である。 他の実施の形態において半導体ウェハの裏面にプログラム配線を形成した様子を示す縦断面の説明図である。 他の実施の形態にかかる半導体装置の構成の概略を示す縦断面図である。 他の実施の形態において半導体ウェハの裏面にテンプレートを配設した様子を示す縦断面の説明図である。 他の実施の形態において半導体ウェハの裏面にバックバンプを形成した様子を示す縦断面の説明図である。 他の実施の形態にかかる半導体装置の構成の概略を示す縦断面図である。 他の実施の形態にかかる半導体装置の構成の概略を示す縦断面図である。 他の実施の形態において半導体ウェハの裏面に金属膜を形成した様子を示す縦断面の説明図である。 他の実施の形態において半導体ウェハの金属膜をコンデンサ用パターンとアライメント用パターンにパターニングした様子を示す縦断面の説明図である。 他の実施の形態において半導体ウェハの裏面側にテンプレートを配設した様子を示す縦断面の説明図である。 他の実施の形態においてテンプレートから半導体ウェハの裏面にめっき液を供給した様子を示す縦断面の説明図である。 他の実施の形態においてテンプレートの検査用電極にテスタが接続された様子を示す説明図である。 他の実施の形態において半導体ウェハの裏面に絶縁膜を形成した様子を示す縦断面の説明図である。 他の実施の形態において半導体ウェハの絶縁膜をコンデンサ用パターンにパターニングした様子を示す縦断面の説明図である。 他の実施の形態において半導体ウェハの裏面に絶縁膜を形成した様子を示す縦断面の説明図である。 他の実施の形態において半導体ウェハの裏面にコンデンサを形成した様子を示す縦断面の説明図である。 他の実施の形態において半導体ウェハの裏面にバックバンプを形成した様子を示す縦断面の説明図である。 他の実施の形態において半導体ウェハの裏面に金属膜を形成した様子を示す縦断面の説明図である。 他の実施の形態において半導体ウェハの裏面にコンデンサを形成した様子を示す縦断面の説明図である。 他の実施の形態において半導体ウェハの裏面にバックバンプを形成した様子を示す縦断面の説明図である。

以下、本発明の実施の形態について説明する。本実施の形態では、本発明にかかる半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。図１は、本実施の形態にかかる半導体装置の製造方法の主な処理フローを示している。なお、以下の説明で用いる図面において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも実際の寸法に対応していない。

先ず、図２に示すように基板としての半導体ウェハ１２にデバイス層１１を形成する。デバイス層１１の下の層をバルク層１０とする。以下、バルク層１０において、デバイス層１１側の面を表面１０ａといい、デバイス層１１と反対側の面を裏面１０ｂという。また、デバイス層１１において、バルク層１０と反対側の面を表面１１ａといい、バルク層１０側の面を裏面１１ｂという（図１の工程Ｓ１）。なお、図示はしないが、半導体ウェハ１２には、水平面内に同一のデバイス層１１が複数形成されている。そして、本実施の形態では、後述するように半導体チップを積層するにあたり、半導体ウェハ１２を個々のデバイス層１１からなる半導体チップに切り出す前に当該半導体ウェハ１２をウェハレベルで積層するウェハ積層方式が用いられる。

半導体ウェハ１２のデバイス層１１には、回路１３と配線１４が形成される。回路１３内には、複数のトランジスタやメモリセル（図示せず）が配置されている。配線１４は、導電性を有し、一部がデバイス層１１の表面１１ａから露出すると共に、回路１３と後述する貫通電極３１と接続される。なお、デバイス層１１には、回路１３や配線１４のほか、種々の回路や配線、電極等（図示せず）も形成されている。また、回路１３や配線１４は、一連のデバイス層１１の形成工程において、同時に形成される。

半導体ウェハ１２にデバイス層１１が形成されると、図３に示すようにデバイス層１１の表面１１ａに支持基板としての支持ウェハ２０を配設する（図１の工程Ｓ２）。支持ウェハ２０は、例えば剥離可能な接着剤によってデバイス層１１と接着される。なお、支持基板はシリコンウェハやガラス基板が用いられ、半導体ウェハ１２が薄化された後でも搬送できるようにすることを主な目的として取り付けられる。

その後、図４に示すようにバルク層１０の裏面１０ｂを研磨し、半導体ウェハ１２を薄化する（図１の工程Ｓ３）。なお、図４の例においては、半導体ウェハ１２の表裏面を反転させ、バルク層１０の下方にデバイス層１１を配置している。

その後、図４に示すようにバルク層１０を厚み方向に貫通する貫通孔３０を形成する（図１の工程Ｓ４）。貫通孔３０は、配線１４に接続されるようにデバイス層１１にも形成される。また、貫通孔３０は、半導体ウェハ１２において複数形成される。これら複数の貫通孔３０は、例えばフォトリソグラフィー処理及びエッチング処理によって同時に形成される。すなわち、フォトリソグラフィー処理によってデバイス層１１上に所定のレジストパターンを形成した後、当該レジストパターンをマスクとしてデバイス層１１とバルク層１０をエッチングして、貫通孔３０が形成される。貫通孔３０の形成後、レジストパターンは、例えばアッシングされて除去される。

その後、各貫通孔３０内に導電性材料を充填して、図５に示すように貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）３１を形成する（図１の工程Ｓ５）。貫通電極３１としては、後述するように回路１３に対する電源用貫通電極３１ａと接地用貫通電極３１ｂが形成される。これら電源用貫通電極３１ａと接地用貫通電極３１ｂは、デバイス層１１の配線１４に接続される。また、その他の貫通電極３１として、後述するように他の各種信号を伝送する貫通電極３１ｃも形成される。実際には、導電性材料が充填される前に各貫通孔３０の内壁にバリア膜や絶縁膜等が形成されるが、説明を簡略化させるために割愛する。

その後、図６に示すようにバルク層１０の裏面１０ｂ上に絶縁膜４０を形成する（図１の工程Ｓ６）。なお、図６以降の図面については、支持ウェハ２０の図示を省略しているが、実際にはデバイス層１１の表面１１ａに支持ウェハ２０が配設されている。絶縁膜４０の一部は、後述するようにコンデンサ６１における誘電体となるので、絶縁膜４０は所望の比誘電率を有する材料を選択する。シリコン酸化膜などから材料を適宜選択し、ＣＶＤ（化学気相蒸着）などの方法で成膜すればよい。なお、絶縁膜４０は、本発明における薄膜であって、絶縁体膜である。

その後、図７に示すように絶縁膜４０を所定のパターンにパターニングする（図１の工程Ｓ７）。これら所定のパターンとしては、後述するコンデンサ６１における誘電体を構成するコンデンサ用パターン４１と、後述するテンプレート５０の位置調整を行うためのアライメント用パターン４２とが形成される。なお、絶縁膜４０のパターニングは、例えばフォトリソグラフィー処理及びエッチング処理によって行われる。また、コンデンサ用パターン４１は、本発明におけるコンデンサ用絶縁膜としても機能する。なお、コンデンサ６１における誘電体を構成するコンデンサ用パターン４１は、コンデンサ６１の容量を大きくするため、バルク層１０の裏面１０ｂ上に帯状に長く形成する。アライメント用パターン４２もまた同様で、バルク層１０の裏面１０ｂ上に帯状に長く形成する。これは、コンデンサ用パターン４１の縁部を長くすることで、後述するピン止め効果の作用を大きくするためである。

そして、例えば図８に示すようにバルク層１０の裏面１０ｂには、貫通電極３１が形成される貫通電極領域Ｒ１と、コンデンサ用パターン４１が形成されるコンデンサ領域Ｒ２と、アライメント用パターン４２が形成されるアライメント領域Ｒ３とが形成される。なお、これら領域Ｒ１〜Ｒ３の配置は、図示の例に限定されず、種々の配置を取り得る。

その後、図９に示すようにバルク層１０の裏面１０ｂ側にテンプレート５０を配設する（図１の工程Ｓ８）。テンプレート５０は、例えばバルク層１０の裏面１０ｂとの距離が約５μｍの位置に配設される。

テンプレート５０には、その表面５０ａから裏面５０ｂまで厚み方向に貫通し、処理液としてのめっき液を流通させるためのめっき液流通路５１が複数形成されている。各めっき液流通路５１は、バルク層１０の裏面１０ｂに形成されたコンデンサ用パターン４１間の凹部に対応する位置に形成されている。流通経路５１の内壁面及び表面５０ａと裏面５０ｂの開口周囲には、検査用電極５６が形成されている。また、テンプレート５０には、その表面５０ａから裏面５０ｂまで厚み方向に貫通し、アライメント液としての純水を流通させるための純水流通路５２が複数形成されている。各純水流通路５２は、アライメント用パターン４２に対応する位置に形成されている。なお、テンプレート５０において、めっき液流通路５１と純水流通路５２は、例えば機械加工を行ったり、或いはフォトリソグラフィー処理とエッチング処理を一括して行うことで形成され、高い位置精度で形成される。また、本実施の形態では、アライメント液として純水を用いたが、他の種々の液、例えばめっき液等を用いることもできる。

そして、テンプレート５０は、めっき液流通路５１がコンデンサ用パターン４１間の凹部に対応し、純水流通路５２がアライメント用パターン４２に対応するように配置される。なお、めっき液流通路５１の位置とコンデンサ用パターン４１間の凹部の位置、及び純水流通路５２の位置とアライメント用パターン４２の位置は、それぞれ厳密に対応している必要はない。これらの位置が多少ずれている場合でも、後述する工程Ｓ９においてテンプレート５０と半導体ウェハ１２の位置調整が行われる。

その後、図１０に示すようにテンプレート５０の純水流通路５２からアライメント用パターン４２上に所定量の純水Ｐを供給する。純水Ｐは、アライメント用パターン４２の縁部において、その表面張力により大きな所定の接触角を持つ。そうすると、純水Ｐはアライメント用パターン４２上に留まる。このように純水Ｐの広がりを抑える現象は、いわゆるピン止め効果として知られている。そして、例えば図１１に示すようにアライメント領域Ｒ３において、純水Ｐは格子状に形成されたアライメント用パターン４２上に拡散する。なお、純水Ｐをアライメント用パターン４２上に留めるため、アライメント用パターン４２間の凹部をアライメント用パターン４２の表面よりも相対的に疎水性にしてもよい。また、アライメント用パターン４２の配置は、図示の例に限定されず、種々の配置を取り得る。例えばアライメント用パターン４２は櫛状に配置されていてもよい。

その後、上述したテンプレート５０とアライメント用パターン４２との間に充填された純水Ｐの表面張力によって、図１０に示すようにテンプレート５０を移動させる復元力（図１０の矢印）がテンプレート５０に作用する。そうすると、めっき液流通路５１の位置とコンデンサ用パターン４１間の凹部の位置、及び純水流通路５２の位置とアライメント用パターン４２の位置がずれている場合でも、これらが対向するようにテンプレート５０が移動し、図１２に示すようにテンプレート５０と半導体ウェハ１２の位置調整が行われる（図１の工程Ｓ９）。そして、コンデンサ用パターン４１間の凹部の上方にめっき液流通路５１が配置される。なお、説明の便宜上、純水Ｐの供給とテンプレート５０の移動を順に説明したが、実際にはこれらの現象はほぼ同時に進行する。

その後、図１３に示すようにめっき液流通路５１からコンデンサ用パターン４１間の凹部に所定量のめっき液Ｍを供給する。なお、めっき液Ｍには種々のめっき液を用いることができる。本実施の形態では、例えば銅のめっき液Ｍが用いられる場合について説明するが、めっき液Ｍには、例えばＣｕＳＯ_４五水和物と硫酸からなるめっき液や、硝酸銀、アンモニア水及びグルコースからなるめっき液や、無電解銅めっき液などを用いてもよい。

その後、電源装置（図示せず）によってコンデンサ用パターン４１間の凹部に充填されためっき液Ｍに電圧が印加される。そうすると、めっき液Ｍが反応し、当該コンデンサ用パターン４１間の凹部においてめっき処理が行われる。そして、図１４に示すようにコンデンサ用パターン４１間の凹部に電極６０が形成される。なお、本実施の形態においては、電極６０を通じて回路１３と貫通電極３１の電気的試験も行うため、電極６０がコンデンサ用パターン４１から突出する程度に形成しておき、電極６０をテンプレート５０の表面５０aの検査用電極５６と接続させておく。

電極６０は、図１５に示すように電源用貫通電極３１ａに接続される第１の電極６０ａと、接地用貫通電極３１ｂに接続される第２の電極６０ｂとを有している。そして、これら第１の電極６０ａと第２の電極６０ｂが対向配置されて対向電極となり、その間に誘電体として機能するコンデンサ用パターン４１が位置することで、コンデンサ６１が形成される（図１の工程Ｓ１０）。

なお、図１５は第１の電極６０ａと第２の電極６０ｂで構成されるコンデンサ６１を模式的に示した説明図である。実際には、例えば図１６に示すようにコンデンサ領域Ｒ２において、一の電源用貫通電極３１ａから第１の電極６０ａが櫛状に複数分岐し、一の接地用貫通電極６０ｂが櫛状に複数分岐している。そして、分岐した第１の電極６０ａと分岐した第２の電極６０ｂとが交互に対向して配置されている。これら第１の電極６０ａと第２の電極６０ｂでコンデンサ６１が構成されている。また、上述したように半導体ウェハ１２にはデバイス層１１（回路１３）が複数形成されている。このため、電源用貫通電極３１ａと接地用貫通電極３１ｂも複数形成されており、さらに第１の電極６０ａと第２の電極６０ｂも複数形成されている。なお、第１の電極６０ａと第２の電極６０ｂの配置は、図示の例に限定されず、第１の電極６０ａと第２の電極６０ｂが対向配置されていれば種々の配置を取り得る。

このようにコンデンサ６１（第１の電極６０ａと第２の電極６０ｂ）が形成されると、図１７に示すようにテンプレート５０の裏面５０ｂにおいて、各検査用電極５６にテスタ５７が接続される。そして、電極６０とデバイス層１１側の電極（図示せず）との間に電圧を印加し、テスタ５７から回路１３と貫通電極３１に検査用の電気信号を送信する。こうして半導体ウェハ１２の回路１３と貫通電極３１の電気的試験が行われる（図1の工程Ｓ１１）。

その後、テンプレート５０をバルク層１０の上方から退避させ、さらにバルク層１０の裏面１０ｂを洗浄する。必要に応じて、電極６０のコンデンサ用パターン４１から突出している部分を、ＣＭＰなどで除去してもよい。そして、図１８に示すようにバルク層１０の裏面１０ｂ上にウェハ間絶縁膜７０を形成する（図１の工程Ｓ１２）。具体的には、コンデンサ用パターン４１、アライメント用パターン４２、電極６０上にウェハ間絶縁膜７０を形成する。

その後、図１９に示すようにウェハ間絶縁膜７０に対して、貫通電極３１及び電極６０に対応する位置であって、バックバンプ８０を形成する（図１の工程Ｓ１３）。そして、貫通電極３１が電極６０を介してバックバンプ８０に電気的に接続される。

その後、図２０に示すようにデバイス層１１が形成された半導体ウェハ１２を積層する（図１の工程Ｓ１４）。このとき、貫通電極３１が電極６０とバックバンプ８０を介して導通するように、複数の半導体ウェハ１２が積層される。これまで取り付けられていた支持ウェハ２０を剥離した後に半導体ウェハ２０を積層してもよいし、半導体ウェハ１２を積層した後に剥離してもよい。こうして、半導体装置１００が製造される（図１の工程Ｓ１５）。なお、図示の例においては、半導体ウェハ１２を３層に積層する場合について説明するが、半導体ウェハ１２の積層数はこれに限定されず任意に設定することができる。

以上の実施の形態によれば、半導体ウェハ１２の同一平面内に第１の電極６０ａと第２の電極６０ｂを形成するので、第１の電極６０ａと第２の電極６０ｂを適切な位置に形成することができる。したがって、半導体ウェハ１２上に所望の容量のコンデンサ６１を形成することができる。しかも、第１の電極６０ａと第２の電極６０ｂは、それぞれ電源用貫通電極３１ａと接地用貫通電極３１ｂに直接接続されているので、第１の電極６０ａと電源用貫通電極３１ａ間の配線、及び第２の電極６０ｂと接地用貫通電極３１ｂ間の配線に係る寄生インダクタンスと抵抗を最小にすることができる。そうすると、少なくともコンデンサ６１の容量を大きくし、又は寄生インダクタンスと抵抗を小さくすることができるため、高周波帯域におけるインピーダンスを下げることができ、当該コンデンサ６１をバイパスコンデンサ等として使用可能な周波数帯域を広くすることができる。したがって、本実施の形態によれば、半導体装置１００を高性能化することができる。

また、コンデンサ６１はバルク層１０の裏面１０ｂに形成されている、すなわちデバイス層１１が形成されたバルク層１０の表面１０ａと反対側の面に形成されている。このため、コンデンサ６１をデバイス層１１の形成工程（ＢＥＯＬ工程）と別の工程で形成することができ、コンデンサ６１を形成する第１の電極６０ａと第２の電極６０ｂとの間に設けられる誘電体として機能するコンデンサ用パターン４１の比誘電率を大きくすることができる。

ここで、例えばデバイス層１１の形成工程でコンデンサを形成することもできるが、かかる場合、絶縁膜の比誘電率を小さくする必要がある。一般的に、デバイス層１１内部の絶縁体層（層間絶縁膜と呼ばれる）は、できるだけ低い比誘電率が求められる。デバイス層１１内部には多数の配線があり、配線間の寄生容量が信号遅延の原因となってしまうからである。そうすると、当該コンデンサの容量を大きくすることができず、所望の容量にできない場合がある。この点、本実施の形態によれば、誘電体として機能するコンデンサ用パターン４１の比誘電率を大きくすることができるので、コンデンサ６１の容量を大きくでき、所望の容量にすることができる。さらに、コンデンサ６１は、バルク層１０を挟んでデバイス層１１の反対側に配置されるので、デバイス層１１の配線間の寄生容量の原因になりにくい。

また、工程Ｓ７において絶縁膜４０を所定のパターンに形成する際、コンデサ用パターン４１とアライメント用パターン４２を形成している。そして、アライメント用パターン４２上に供給された純水Ｐの表面張力によって、テンプレート５０に復元力を作用させ、半導体ウェハ１２に対するテンプレート５０の位置調整を行うことができる。このようにテンプレート５０と半導体ウェハ１２の位置調整を高精度で行うことができるので、その後の工程Ｓ１０において、テンプレート５０からコンデンサ用パターン４１間の凹部に高い位置精度で適切にめっき液Ｍを供給することができる。したがって、当該めっき液Ｍを用いて第１の電極６０ａと第２の電極６０ｂを適切に形成することができ、コンデンサ６１を適切に形成することができる。

しかも、これらコンデサ用パターン４１とアライメント用パターン４２はバルク層１０の裏面１０ｂに同時に形成されるので、半導体装置１００の製造のスループットを向上させることができる。

以上の実施の形態では、一の回路１３に対して一のコンデンサ６１が形成されていたが、図２１に示すように一の回路１３に対して複数のコンデンサ６１が並列に形成されていてもよい。かかる場合、複数のコンデンサ６１によって回路１３の電源とＧＮＤ（接地）間の所望の周波数帯域でのインピーダンスを下げることができる。

また、図２２に示すように一の回路１３に対して複数の電源用貫通電極３１ａが接続され、第１の電極６０ａはこれら複数の電源用貫通電極３１ａに接続されていてもよい。また、一の回路１３に対して複数の接地用貫通電極３１ｂが接続され、第２の電極６０ｂはこれら複数の接地用貫通電極３１ｂに接続されていてもよい。かかる場合、複数の電源用貫通電極３１ａを一体にでき、或いは複数の接地用貫通電極３１ｂを一体にできるので、電源供給をより安定させ、回路１３をより安定させることができる。

なお、半導体ウェハ１２が積層されるに際して、電極６０間が短絡する恐れがなければ、ウェハ間絶縁膜７０及びバックバンプ８０がなくてもよい。この場合、デバイス層１１の表面１１ａに、アライメント用パターン４２と同様の段差を有するパターン、或いは親水／疎水領域を形成しておく。アライメント用パターン４２上に純水Ｐを供給しておき、デバイス層１１の表面１１ａに同様のパターンが形成された別の半導体ウェハ１２を積層する。この領域において同様の復元力が発生するので、複数の半導体ウェハ１２を積層する際の位置調整にも利用することができる。

以上の実施の形態では、バルク層１０の裏面１０ｂにコンデンサ用パターン４１とアライメント用パターン４２を形成していたが、コンデンサ用パターン４１のみを形成してもよい。そして、コンデンサ用パターン４１を用いて、テンプレート５０の位置調整を行ってもよい。具体的には、コンデンサ用パターン４１上に純水Ｐを供給し、当該純水Ｐの表面張力によって、テンプレート５０に復元力を作用させる。かかる場合でも、半導体ウェハ１２に対するテンプレート５０の位置調整を適切に行うことができる。コンデンサ６１における誘電体として機能するコンデンサ用パターン４１は、コンデンサ６１の容量を大きくするため、バルク層１０の裏面１０ｂ上に帯状に長く形成されている。従って、コンデンサ用パターン４１であっても、十分なピン止め効果を得られる長さの縁部を得ることができるのである。

以上の実施の形態の半導体装置１００の製造工程において、工程Ｓ１１において半導体ウェハ１２の回路１３と貫通電極３１の電気的試験を行った後に、所定のプログラマブルな配線を設けてもよい。なお、工程Ｓ１〜Ｓ１１は、上記実施の形態の工程Ｓ１〜Ｓ１１と同様であるので詳細な説明を省略する。

上述したように半導体ウェハ１２のデバイス層１１には回路１３や配線１４のほかに種々の回路や配線等が形成されているが、例えば図２３に示すようにデバイス層１１の表面１１ａにはフロントバンプ２００が形成されている。フロントバンプ２００は、配線を介して、デバイス層１１に形成された第１の共有配線２０２に接続されている。また、デバイス層１１には、チップ選択信号を受けて、当該半導体チップをアクティブにする回路である回路（図示せず）が形成されている。回路（図示せず）は、第２の共有配線２０４に接続されている。なお、図２３においては、回路１３と配線１４の図示を省略している。

また貫通電極３１ｃとして、一対の第１の貫通電極２１０と一対の第２の貫通電極２１１が形成されている。一対の第１の貫通電極２１０は第１の共有配線２０２に接続され、一対の第２の貫通電極２１１は第２の共有配線２０４に接続されている。以下、説明の便宜上、一対の第１の貫通電極２１０のうち、外部に接続されて信号を伝送する貫通電極を第１の貫通電極２１０ａと呼び、他の貫通電極を第１の貫通電極２１０ｂと呼ぶ。また、一対の第２の貫通電極２１１のうち、後述するプログラム配線２２０が接続される貫通電極を第２の貫通電極２１１ａと呼び、他の貫通電極を第２の貫通電極２１１ｂと呼ぶ。

さらにバルク層１０の裏面１０ｂ側には、テンプレート５０が配設されている。テンプレート５０には、上述しためっき液流通路５１と純水流通路５２の他に、貫通電極２１０、２１１に対応する位置にめっき液Ｍを供給するためのめっき液流通路５３が形成されている。めっき液流通路５３は、テンプレート５０の表面５０ａから裏面５０ｂまで厚み方向に貫通している。

そして、工程Ｓ１１において半導体ウェハ１２の回路１３と貫通電極３１の電気的試験を行った後に、めっき液流通路５３から貫通電極２１０、２１１上にめっき液Ｍを供給する。このとき、バルク層１０の裏面１０ｂにおいて、例えばめっきが形成される貫通電極２１０、２１１の周囲、及び後述するプログラム配線２２０が形成される場所は、他の場所に比べて相対的に親水化されている。プログラム配線２２０の形成されうる場所とは、例えば、貫通電極２１０ｂと貫通電極２１１ａの間を結ぶ直線部のことである。この相対的な親水化はめっきが形成される場所を積極的に親水化処理してもよいし、他のめっきが形成されない場所を疎水化処理してもよい。或いは、上記親水化処理と疎水化処理を両方行ってもよい。

その後、例えば一の第１の貫通電極２１０ｂと一の第２の貫通電極２１１ａ上のめっき液Ｍにのみに電圧を印加する。そうすると、図２４に示すように所定のプログラム配線２２０が形成される。同様に、例えば別の第１の貫通電極２１０ｂと別の第２の貫通電極２１１ａ上のめっき液Ｍのみに電圧を印加すると、他のプログラム配線２２０が形成される。このように、本実施の形態では、任意の貫通電極２１０、２１１にプログラム配線２２０を選択的に形成することができる。

その後、図２５に示すようにデバイス層１１が形成された半導体ウェハ１２を積層する。このとき、一の半導体ウェハ１２のフロントバンプ２００と、当該一の半導体ウェハ１２に対向して積層される他の半導体ウェハ１２の裏面１０ｂにおける第１の貫通電極２１０ａとが接続される。こうして半導体装置１００が製造される。

かかる半導体装置１００では、第１の貫通電極２１０ａに対して、積層された複数の半導体チップ（半導体ウェハ１２）のうち一の半導体チップを選択する選択信号が伝送される。なお、半導体チップの選択は、例えば工程Ｓ１１での半導体ウェハ１２の回路１３と貫通電極３１の電気的試験の結果に基づいて行われる。

本実施の形態によれば、第１の貫通電極２１０ｂと第２の貫通電極２１１ａとを接続するプログラム配線２２０を、プログラマブルな配線として機能させることができる。すなわち、選択的にプログラム配線２２０を形成することによって、当該プログラム配線２２０に接続される回路を選択してアクティブにできる。したがって、半導体チップを適切に選択することができる。

以上の実施の形態では、貫通電極３１ｃ（２１０、２１１）を接続するプログラム配線２２０をプログラマブルな配線として機能させていたが、バックバンプをプログラマブルな配線として機能させてもよい。

上述したように半導体ウェハ１２のデバイス層１１には回路１３や配線１４のほかに種々の回路や配線等が形成されているが、例えば図２６に示すようにデバイス層１１の表面１１ａには一対のデバイス側バンプとしてのフロントバンプ２３０〜２３２が複数対、例えば３対形成されている。一対の第１のフロントバンプ２３０のうち、一の第１のフロントバンプ２３０ａは第１の信号線としての電源線の場所に連通し、他の第１のフロントバンプ２３０ｂはプログラム用配線の場所に連通している。すなわち、第１のフロントバンプ２３０ａ、２３０ｂは、それぞれ異なる場所につながっている。また、一対の第２のフロントバンプ２３１のうち、一の第２のフロントバンプ２３１ａは第２の信号線としての接地線の場所に連通し、他の第２のフロントバンプ２３１ｂはプログラム用配線の場所に連通している。すなわち、第２のフロントバンプ２３１ａ、２３１ｂは、それぞれ異なる場所につながっている。また、一対の第３のフロントバンプ２３２の各第３のフロントバンプ２３２ａ、２３２ｂは、それぞれ異なるプログラム用配線の場所に連通している。

一対の第１のフロントバンプ２３０は、配線を介して、デバイス層１１の裏面１１ｂ側に形成された第１の共有配線２３３に接続されている。また、一対の第２のフロントバンプ２３１は、配線を介して、デバイス層１１の裏面１１ｂ側に形成された第２の共有配線２３４に接続されている。また、一対の第３のフロントバンプ２３２は、配線を介して、デバイス層１１の裏面１１ｂ側に形成された第３の共有配線２３５に接続されている。なお、図２６においては、回路１３と配線１４の図示を省略している。

また、第１の共有配線２３３には、電極用貫通電極３１ａと貫通電極３１ｃが接続されている。電極用貫通電極３１ａは第１のフロントバンプ２３０ａに対応し、貫通電極３１ｃは第２のフロントバンプ２３０ｂに対応している。第２の共有配線２３４には、接地用貫通電極３１ｂと貫通電極３１ｃが接続されている。接地用貫通電極３１ｂは第２のフロントバンプ２３１ａに対応し、貫通電極３１ｃは第２のフロントバンプ２３１ｂに対応している。第３の共有配線２３５には、一対の貫通電極３１ｃが接続されている。一の接地用貫通電極３１ｂは第３のフロントバンプ２３２ａに対応し、他の貫通電極３１ｃは第３のフロントバンプ２３２ｂに対応している。

さらにバルク層１０の裏面１０ｂ側には、テンプレート５０が配設されている。テンプレート５０には、上述しためっき液流通路５１、５３と純水流通路５２の他に、各貫通電極３１に対応する位置にめっき液Ｍを供給するためのめっき液流通路５４が形成されている。めっき液流通路５４は、テンプレート５０の表面５０ａから裏面５０ｂまで厚み方向に貫通している。

そして、工程Ｓ１１において半導体ウェハ１２の回路１３と貫通電極３１の電気的試験を行った後に、めっき液流通路５４から貫通電極３１上にめっき液Ｍを供給する。このとき、バルク層１０の裏面１０ｂにおいて、例えばめっきが形成される貫通電極３１の周囲は、他の場所に比べて相対的に親水化されている。この相対的な親水化はめっきが形成される場所を積極的に親水化処理してもよいし、他のめっきが形成されない場所を疎水化処理してもよい。或いは、上記親水化処理と疎水化処理を両方行ってもよい。

その後、例えば電極用貫通電極３１ａ、接地用貫通電極３１ｂ、及び第３の共有配線２３５に接続される一の貫通電極３１ｃ上のめっき液Ｍに対して電圧を印加する。そうすると、図２７に示すように電極用貫通電極３１ａ上に基板側バンプとしての第１のバックバンプ２４０が形成される。また、接地用貫通電極３１ｂ上に第２のバックバンプ２４１が形成される。また、一の貫通電極３１ｃ上に第３のバックバンプ２４２が形成される。同様に、第３の共有配線２３５に接続される他の貫通電極３１ｃ上のめっき液Ｍに対して電圧を印加すると、他の貫通電極３１ｃ上に第３のバックバンプ２４２が形成される。なお、いずれの貫通電極３１ｃ上に第３のバックバンプ２４２を形成するかについては、工程Ｓ１１での回路１３の電気的試験で検出された不良メモリセルのアドレスに基づいて決定される。

その後、図２８に示すようにデバイス層１１が形成された半導体ウェハ１２を積層する。このとき、一の半導体ウェハ１２の第１のバックバンプ２４０と、当該一の半導体ウェハ１２に対向して積層される他の半導体ウェハ１２の第１のフロントバンプ２３０ａとが接続される。また、一の半導体ウェハ１２の第２のバックバンプ２４１と、他の半導体ウェハ１２の第２のフロントバンプ２３１ａとが接続される。また、一の半導体ウェハ１２の第３のバックバンプ２４２と、他の半導体ウェハ１２の第１のフロントバンプ２３０ｂ又は第２のフロントバンプ２３１ｂとが接続される。こうして半導体装置１００が製造される。

かかる半導体装置１００では、複数の半導体チップ（半導体ウェハ１２）を積層することにより、プログラム“０、１”が形成される。例えば第３のバックバンプ２４２が第２のフロントバンプ２３１ｂに接続された場合、プログラム用の第３の共有配線２３５に接続される貫通電極３１ｃは接地線に接続される接地用貫通電極３１ｂに連通する。したがって、プログラム“０”が記録される。一方、例えば第３のバックバンプ２４２が第１のフロントバンプ２３０ｂに接続された場合、プログラム用の第３の共有配線２３５に接続される貫通電極３１ｃは電源線に接続される電源用貫通電極３１ａに連通する。したがって、プログラム“１”が記録される。このようにプログラムを行うことによって、上述した工程Ｓ１１での回路１３の電気的試験で検出された不良メモリセルのアドレスをデータとして記録することができる。そして、不良メモリセルのアドレスが記録されると、当該不良メモリセルがデバイス層１１の冗長回路（図示せず）の冗長メモリセルに置換して救済される。

本実施の形態によれば、第３のバックバンプ２４２と第１のフロントバンプ２３０ｂ又は第２のフロントバンプ２３１ｂとを接続する際に、第３のバックバンプ２４２をプログラマブルな配線として機能させることができる。例えば複数の半導体チップのいずれもが同じデバイス層１１を有していても、第３のバックバンプ２４２の接続先を選択でき、プログラムすることができる。そして、不良メモリセルのアドレスを記録して、当該不良メモリセルが冗長メモリセルに救済されるので、半導体装置１００の歩留まりを向上させることができる。特に本実施の形態のようにウェハ積層方式を用いた場合でも、半導体ウェハ１２を積層する際に不良メモリセルを救済することができ、かかるウェハ積層方式において本実施の形態は特に有用である。なお、本実施の形態では不良メモリセルのアドレスをデータとして記録したが、上述した半導体装置１００を用いた場合、他のデータを記録することもできる。

なお、以上の実施の形態では、電子素子としてメモリセル（メモリ素子）を用いた場合について説明したが、他の電子素子、例えばロジック素子などに対しても本実施の形態を適用することができる。すなわち、本実施の形態の方法を用いて、不良ロジック素子を冗長ロジック素子に置換して救済することができる。

以上の実施の形態では、バックバンプをプログラマブルな配線として機能させ、プログラムにより不良メモリセルのアドレスを記録していたが、バックバンプの接続方法を代えることで他の用途にも用いることができる。例えば半導体チップにＩＤを付与する際にも本発明は有用である。

上述したように半導体ウェハ１２のデバイス層１１には回路１３や配線１４のほかに種々の回路や配線等が形成されているが、例えば図２９に示すようにデバイス層１１にはカウンタ２５０が形成されている。デバイス層１１の表面１１ａには、一対のフロントバンプ２６０が形成されている。一対のフロントバンプ２６０のうち、第１のフロントバンプ２６０ａは、配線２６１を介して、デバイス層１１の裏面１１ｂ側に形成された共有配線２６２に接続されている。また、配線２６１には、カウンタ２５０の入力側に接続される配線２６３が接続されている。一方、一対のフロントバンプ２６０のうち、第２のフロントバンプ２６０ｂは、配線２６４を介して、カウンタ２５０の出力側に接続されている。

また、共有配線２６２には一対の貫通電極３１ｃが接続されている。一対の貫通電極３１ｃのうちの一の貫通電極３１ｃは、配線２６１を介して第１のフロントバンプ２６０ａに接続され、且つ配線２６３を介してカウンタ１２０の入力側に接続されている。

そして、工程Ｓ１１において半導体ウェハ１２の回路１３と貫通電極３１の電気的試験を行った後に、バルク層１０の裏面１０ｂ側に配置されたテンプレート５０からフロントバンプ２６０上にめっき液Ｍを供給し、一対の貫通電極３１ｃのうちの他の貫通電極３１ｃ上のめっき液Ｍに電圧を印加する。そうすると、当該他の貫通電極３１ｃ上にバックバンプ２７０が形成される。

その後、デバイス層１１が形成された半導体ウェハ１２を積層する。このとき、一の半導体ウェハ１２のバックバンプ２７０と、当該一の半導体ウェハ１２に対向して積層される他の半導体ウェハ１２の第２のフロントバンプ１２０ｂとが接続される。こうして半導体装置１００が製造される。

かかる半導体装置１００、複数の半導体チップ（半導体ウェハ１２）において、バックバンプ２７０を介してデバイス層１１のカウンタ２５０が直列にシリアルに接続される。これによって、半導体チップを接続する貫通電極３１ｃのパスに直列にカウンタ２５０を割り込ませることができる。貫通電極３１ｃのパスに信号が与えられると、前記信号は各半導体チップ上のカウンタ２５０を順次通過していく。前記信号が各カウンタ２５０を通過する際に、カウント機能により各半導体チップを特定するＩＤ信号が生成され、コンパレータ（図示せず）に出力される。前記コンパレータにおいては、別途の貫通電極から与えられるチップ選択信号と比較され、一致する場合は当該半導体チップが選択される。一方、不一致の場合は、当該半導体チップは選択されない。このようにして、半導体チップにＩＤを付与することができる。

本実施の形態においても、積層された複数の半導体ウェハ１２は、全て同じ構造を有している。すなわち、フォトリソグラフィー工程時に使用するマスクを含めて、全く同じプロセスで複数の半導体ウェハ１２を作ることができる。同一の半導体ウェハ１２を複数積層させても、バックバンプ２７０の位置を選択的に形成することで、貫通電極３１ｃのバスに所望の回路を直列に割り込ませることが可能になる。したがって、各半導体チップ（半導体ウェハ１２）にＩＤ信号を付与することができ、半導体チップを識別することができる。

以上の実施の形態では、プログラマブルな配線やバンプの形成を工程Ｓ１１の後に行ったが、これに限られず、工程Ｓ１０においてコンデンサ６１の形成と同時に行ってもよい。上述したように、電源用貫通電極３１ａと接地用貫通電極３１ｂ上には電極６０が形成されて、それぞれ第１の電極６０ａと第２の電極６０ｂに接続される。この時同時に、各種信号が送られる貫通電極３１ｃ上においては、プログラム配線２２０やバックバンプ２７０を形成すれば、よりスループットを高めることが可能である。工程Ｓ１１の電気的試験に依存しないプログラムであれば、同時に行うことは可能である。この時、絶縁膜４０はプログラム配線２２０を受け入れられるようにパターニングされる。

以上の実施の形態では、バルク層１０の裏面１０ｂ上に絶縁膜４０を形成していたが、工程Ｓ６において絶縁膜４０に代えて、図３０に示すように裏面１０ｂ上に金属膜３００、例えば銅からなる金属膜を形成してもよい。この金属膜３００は、本発明における薄膜であって、導体膜である。なお、工程Ｓ１〜Ｓ５は、上記実施の形態の工程Ｓ１〜Ｓ５と同様であるので詳細な説明を省略する。

その後工程Ｓ７において、図３１に示すように金属膜３００を所定のパターンにパターニングする。これら所定のパターンとしては、コンデンサ用パターン３０１とアライメント用パターン３０２とが形成される。この金属膜３００のパターニングは、例えばフォトリソグラフィー処理及びエッチング処理によって行われる。なお、本実施の形態では、コンデンサ用パターン３０１が第１の電極と第２の電極を構成し、この対向するコンデンサ用パターン３０１によってコンデンサ３０３の対向電極が形成される。そして、コンデンサ用パターン３０１、すなわちコンデンサ３０３とアライメント用パターン３０２は、同一の材料から形成される。

その後工程Ｓ８において、図３２に示すようにバルク層１０の裏面１０ｂ側にテンプレート５０を配設する。上述した実施の形態と同様に、めっき液流通路５１の内壁面及び表面５０ａと裏面５０ｂの開口周囲には、検査用電極５６が形成されている。そして、工程Ｓ９においてアライメント用パターン３０２上に所定量の純水Ｐを供給し、純水Ｐの表面張力によって、テンプレート５０に復元力を作用させ、半導体ウェハ１２に対するテンプレート５０の位置調整を行う。そうすると、コンデンサ用パターン３０１の上方にめっき液流通路５１が配置される。

その後工程Ｓ１１において、図３３に示すようにめっき液流通路５１からコンデンサ用パターン３０１上にめっき液Ｍが供給される。めっき液Ｍには同様のピン止め効果が働くため、めっき液Ｍはコンデンサ用パターン３０１上にとどまる。電界をかけることにより、銅がコンデンサ用パターン３０１上で成長し、最終的にはテンプレート５０の表面５０ａの検査用電極５６との導通が取られる。その後、図３４に示すようにテンプレート５０にテスタ５７が接続される。そして、電極としてのコンデンサ用パターン３０１とデバイス層１１側の電極（図示せず）との間に電圧を印加し、テスタから回路１３と貫通電極３１に検査用の電気信号を送信する。こうして半導体ウェハ１２の回路１３と貫通電極３１の電気的試験が行われる。なお、その後の工程Ｓ１２〜１５については、上記実施の形態と同様であるので詳細な説明を省略する。また、工程Ｓ１１の後に、上述したプログラマブルな配線（プログラム配線２２０、第３のバックバンプ２４２、バックバンプ２７０）を形成してもよい。

本実施の形態によっても、上記実施の形態の効果を享受することができる。すなわち、バルク層１０の裏面１０ｂにコンデンサ３０３を形成するので、少なくともコンデンサ３０３の容量を大きくし、又は寄生インダクタンスと抵抗を小さくすることができる。そうすると、高周波帯域におけるインピーダンスを下げることができ、当該コンデンサ３０３をバイパスコンデンサ等として使用可能な周波数帯域を広くすることができる。したがって、半導体装置１００を高性能化することができる。また、テンプレート５０は半導体ウェハ１２における回路１３と貫通電極３１の電気的試験にのみに使用されているが、コンデンサ用パターン３０１を利用して、テンプレート５０の検査用電極５６とデバイス層１１側の電極との位置調整を行うことができる。

以上の実施の形態では、ウェハ処理を行うに際してテンプレート５０を用いていたが、テンプレート５０を用いずにバルク層１０の裏面１０ｂにコンデンサを形成してもよい。

例えば図３５に示すように、半導体ウェハ１２にデバイス層１１と貫通電極３１を形成した後、バルク層１０の裏面１０ｂ上に絶縁膜４００を形成してもよい。その後、図３６に示すように絶縁膜４００を所定のコンデンサ用パターン４０１にパターニングする。

その後、図３７に示すようにバルク層１０の裏面１０ｂ上に、金属膜４１０、例えば銅からなる金属膜を形成する。具体的には、コンデンサ用パターン４０１上に、例えばダマシンプロセスによって金属膜４１０を形成する。そして、金属膜４１０がコンデンサ用パターン４０１の凹部に充填される。

その後、図３８に示すようにコンデンサ用パターン４０１の表面が露出するように、金属膜４１０が研磨されて平坦化される。そうすると、コンデンサ用パターン４０１の凹部に埋め込まれた金属膜４１０が第１の電極第１の電極と第２の電極を構成し、この対向する金属膜４１０によってコンデンサ４１１が形成される。

その後、図３９に示すように金属膜４１０上にウェハ間絶縁膜４２０を形成し、さらにウェハ間絶縁膜４２０に対して貫通電極３１に対応する位置にバックバンプ４３０を形成する。このようにして製造された半導体ウェハ１２を複数積層し、半導体装置１００が製造される。

また、例えば図４０に示すように、半導体ウェハ１２にデバイス層１１と貫通電極３１を形成した後、バルク層１０の裏面１０ｂ上に金属膜５００を形成してもよい。その後、図４１に示すように金属膜５００を所定のパターンコンデンサ用パターン５０１にパターニングする。なお、本実施の形態では、コンデンサ用パターン５０１が第１の電極と第２の電極を構成し、この対向するコンデンサ用パターン５０１によってコンデンサ５０２が形成される。

その後、図４２に示すようにコンデンサ用パターン５０１上に絶縁膜５１０を形成し、さらに絶縁膜５１０に対して貫通電極３１に対応する位置にバックバンプ５２０を形成する。このようにして製造された半導体ウェハ１２を複数積層し、半導体装置１００が製造される。

以上のようにバルク層１０の裏面１０ｂ上に絶縁膜４００又は金属膜５００のいずれを形成する場合でも、上記実施の形態の効果を享受することができる。すなわち、バルク層１０の裏面１０ｂにコンデンサ４１１、５０２を形成するので、少なくともコンデンサ４１１、５０２の容量を大きくし、又は寄生インダクタンスと抵抗を小さくすることができる。そうすると、高周波帯域におけるインピーダンスを下げることができ、当該コンデンサ４１１、５０２をバイパスコンデンサ等として使用可能な周波数帯域を広くすることができる。したがって、半導体装置１００を高性能化することができる。

以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。本発明はこの例に限らず種々の態様を採りうるものである。

１０ バルク層
１１ デバイス層
１２ 半導体ウェハ
１３ 回路
３１ａ 電源用貫通電極
３１ｂ 接地用貫通電極
３１ｃ 貫通電極
４０ 絶縁膜
４１ コンデンサ用パターン
４２ アライメント用パターン
５０ テンプレート
６０ａ 第１の電極
６０ｂ 第２の電極
６１ コンデンサ
１００ 半導体装置
２２０ プログラム配線
２４２ 第３のバックバンプ
２７０ バックバンプ
３００ 金属膜
３０１ コンデンサ用パターン
３０２ アライメント用パターン
３０３ コンデンサ
４００ 絶縁膜
４０１ コンデンサ用パターン
４１０ 金属膜
４１１ コンデンサ
５００ 金属膜
５０１ コンデンサ用パターン
５０２ コンデンサ
Ｍ めっき液
Ｐ 純水

Claims (11)

1. 半導体装置の製造方法であって、
   基板の同一平面内において、回路の電源用電極に接続される第１の電極と、回路の接地用電極に接続される第２の電極と、前記第１の電極と前記第２の電極の間に挟まれるコンデンサ用絶縁膜とを形成し、前記第１の電極、前記第２の電極、及び前記絶縁膜とでコンデンサを形成することを特徴とする、半導体装置の製造方法。
2. 前記電源用電極と前記接地用電極は、それぞれ基板を厚み方向に貫通する貫通電極であり、
   前記コンデンサは、前記回路が形成された基板の表面と反対側の裏面に形成されることを特徴とする、請求項１に記載の半導体装置の製造方法。
3. 前記コンデンサを形成するために基板上の薄膜にコンデンサ用パターンを形成するコンデンサ用パターン形成工程を有し、前記コンデンサ用パターン形成工程で形成されたパターンの少なくとも一部を利用して、前記回路を有する基板に対向配置される部材に対する位置調整を行うことを特徴とする、請求項１又は２に記載の半導体装置の製造方法。
4. 前記コンデンサ用パターン形成工程において、前記薄膜にテンプレートの位置調整を行うためのアライメント用パターンをさらに形成し、その後、前記テンプレートを基板に対向するように配置し、その後、前記アライメント用パターンと前記テンプレートとの間にアライメント液を供給し、基板に対する前記テンプレートの位置調整を行い、その後、前記テンプレートの開口部から処理液を供給することを特徴とする、請求項３に記載の半導体装置の製造方法。
5. 前記薄膜は絶縁体膜であり、
   前記処理液はめっき液であり、
   前記コンデンサ用パターンを形成するコンデンサ用パターン形成工程は、前記絶縁体膜をパターニングすることにより前記コンデンサ用絶縁膜を形成し、
   その後、前記コンデンサ用パターンに前記めっき液を供給することで前記第１の電極と前記第２の電極を形成して、前記コンデンサを形成するコンデンサ形成工程と、を有することを特徴とする、請求項３又は４に記載の半導体装置の製造方法。
6. 前記薄膜は導体膜であり、
   前記処理液はめっき液であり、
   前記コンデンサ用パターンを形成するパターン形成工程は、前記導体膜をパターニングすることによりなり、
   その後、前記コンデンサ用パターンに前記めっき液を供給し、めっき処理することで前記導体膜を通じて前記回路の電気的検査を行う電気的検査工程、を有することを特徴とする、請求項３又は４に記載の半導体装置の製造方法。
7. 半導体装置であって、
   基板の同一平面内において、回路の電源用電極に接続される第１の電極と、回路の接地用電極に接続される第２の電極とが形成され、前記第１の電極と前記第２の電極が対向電極となり、前記第１の電極と前記第２の電極の間に挟まれた絶縁膜によりコンデンサが形成されていることを特徴とする、半導体装置。
8. 前記電源用電極と前記接地用電極は、それぞれ基板を厚み方向に貫通する貫通電極であり、
   前記コンデンサは、前記回路が形成された基板の表面と反対側の裏面に形成されていることを特徴とする、請求項７に記載の半導体装置。
9. 基板の同一平面には、アライメント用パターンが形成されており、前記アライメント用パターンは前記コンデンサと同一の材料から形成されていることを特徴とする、請求項７又は８に記載の半導体装置。
10. 前記コンデンサは、並列に複数形成されていることを特徴とする、請求項７〜９のいずれかに記載の半導体装置。
11. 前記回路に対して複数の前記電源用電極が接続され、前記第１の電極は前記複数の電源用電極に接続され、
    前記回路に対して複数の前記接地用電極が接続され、前記第２の電極は前記複数の接地用電極に接続されていることを特徴とする、請求項７〜１０のいずれかに記載の半導体装置。

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