TW201640976A - 堆疊電子裝置及其製造方法 - Google Patents

Abstract

本揭露提供一種堆疊電子裝置之製造方法，包括進行一第一三維列印，以在一第一基底上形成一第一絕緣層以及複數第一重佈線層。進行一第二三維列印，以於第一絕緣層上形成一第二基底以及電性連接至第一重佈線層的複數基底通孔電極。進行一第三三維列印，以於第二基底上形成一第二絕緣層以及電性連接至基底通孔電極的複數第二重佈線層。將一第三基底的複數接點接合至第二重佈線層，使第三基底裝設於第二絕緣層上。本揭露亦提供以上述方法製造的堆疊電子裝置。

Description

堆疊電子裝置及其製造方法

本發明係關於一種半導體技術，且特別是關於一種利用三維列印技術製造堆疊電子裝置的方法。

由於半導體技術的向上發展，因此積體電路的集積度(integration)或是電子元件(例如，電晶體、二極體、電阻、電容等等)的密度得以不斷提升。為了提升積體電路的集積度，目前已開始發展出三維積體電路(3DIC)。一般來說，三維積體電路可透過基底通孔電極(through substrate via,TSV)作為電性連接路徑，以實現晶圓或晶片堆疊結構，進而達到提升集積度的目的。

在三維積體電路製程中，晶片與基底(例如，晶片、晶圓或印刷電路板)或晶圓與基底彼此接合，且在每一晶片/晶圓與基底上的接點之間形成電性連接。再者，一般的基底通孔電極的製造是以乾蝕刻或雷射方式在基底(例如，晶圓或晶片)內形成鑽孔(via hole)並以導電材料填入鑽孔內。接著，將基底與其他晶圓/晶片以及承載基底進行堆疊並以化學機械研磨(CMP)進行基底薄化製程，使上述鑽孔變成通孔(through hole)並露出填入的導電材料而形成基底通孔電極。最後將承載基底移除而構成三維堆疊電子裝置。相較於傳統利 用打線接合的電子裝置而言，具有基底通孔電極的三維堆疊電子裝置可縮短內部電性連接路徑，進而增加裝置的傳輸速度、降低雜訊及提升裝置效能。

然而，如上所述，基底通孔電極的製造包括鑽孔製作、鑽孔充填導電材料、基底薄化以及移除承載基底等步驟，因而無法有效縮短製造時間、簡化製程步驟及降低製造成本。因此，有必要尋求一種堆疊電子裝置之製造方法，其可改善上述的問題。

本發明一實施例提供一種堆疊電子裝置之製造方法，包括：提供一第一基底；進行一第一三維列印，以於第一基底上形成一第一絕緣層以及複數第一重佈線層，其中第一重佈線層嵌入於第一絕緣層內；進行一第二三維列印，以於第一絕緣層上形成一第二基底以及複數基底通孔電極，其中基底通孔電極貫穿第二基底且電性連接至第一重佈線層；進行一第三三維列印，以於第二基底上形成一第二絕緣層以及複數第二重佈線層，其中第二重佈線層嵌入於第二絕緣層內且電性連接至基底通孔電極；以及將一第三基底的複數接點接合至第二重佈線層，使第三基底裝設於第二絕緣層上。

本發明另一實施例提供一種堆疊電子裝置，包括：一第一基底；一第一絕緣層以及複數第一重佈線層，設置於第一基底上，其中第一重佈線層嵌入於第一絕緣層內；一第二基底以及複數基底通孔電極，設置於第一絕緣層上，其中基底通孔電極貫穿第二基底且電性連接至第一重佈線層；一第二 絕緣層以及複數第二重佈線層，設置於第二基底上，其中第二重佈線層嵌入於第二絕緣層內且電性連接至基底通孔電極；以及一第三基底，裝設於第二絕緣層上，其中第三基底具有複數接點接合至第二重佈線層。第一絕緣層、第一重佈線層、第二基底、基底通孔電極、第二絕緣層及第二重佈線層係透過三維列印所使用的材料所構成。

10‧‧‧三維列印機

10a‧‧‧第一列印噴頭

10b‧‧‧第二列印噴頭

20‧‧‧第一三維列印

20’‧‧‧第二三維列印

20”‧‧‧第三三維列印

100‧‧‧第一基底

102‧‧‧第一絕緣層

104‧‧‧第一重佈線層

106‧‧‧第二基底

108‧‧‧基底通孔電極

110‧‧‧第二絕緣層

112‧‧‧第二重佈線層

200‧‧‧堆疊電子裝置

300‧‧‧方法

301、303、305、307、309‧‧‧步驟

第1A至1D圖係繪示出根據本發明一實施例之堆疊電子裝置之製造方法剖面示意圖。

第2圖係繪示出根據本發明一實施例之堆疊電子裝置之製造方法流程圖。

以下說明本發明實施例之堆疊電子裝置之製造方法。然而，可輕易了解本發明所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。

請參照第1D圖，其繪示出根據本發明一實施例之堆疊電子裝置剖面示意圖。堆疊電子裝置200包括：一第一基底100、一第一絕緣層102、複數第一重佈線層(redistribution layer,RDL)104、一第二基底106、複數基底通孔電極108、一第二絕緣層110、複數第二重佈線層112以及一第三基底130。在一實施例中，第一基底100可為一印刷電路板、一晶圓、一晶片或其組合。

第一絕緣層102以及第一重佈線層104設置於第一 基底100上，其中第一重佈線層104嵌入於第一絕緣層102內且電性連接至第一基底100的接點(未繪示)。第一基底100的接點可包括接墊、焊料凸塊、導電柱或其組合。此處為簡化圖式，僅以二個單層導電結構表示第一重佈線層104。然而，需注意的是第一重佈線層104可為單層或多層導電結構，且第一重佈線層104的數量可取決於設計需求而不局限於第1D圖所示。

在本實施例中，第一絕緣層102以及第一重佈線層104係透過三維列印所使用的材料所構成。舉例來說，第一絕緣層102包括適用於三維列印技術的陶瓷材料、高分子材料、樹脂材料或介電材料。再者，第一重佈線層104包括適用於三維列印技術的導電金屬，例如鋁、銅、金、無鉛銲錫或其合金或其他金屬合金。

第二基底106以及基底通孔電極108設置於第一絕緣層104上，其中基底通孔電極108貫穿第二基底106且電性連接至第一重佈線層104。此處為簡化圖式，僅繪示出二個基底通孔電極108。然而，需注意的是基底通孔電極108的數量可取決於設計需求而不局限於第1D圖所示。

在本實施例中，第二基底106內不具有任何主動或被動元件。再者，第二基底106以及基底通孔電極108係透過三維列印所使用的材料所構成。舉例來說，第二基底106包括適用於三維列印技術的模塑成型(molding compound)材料、陶瓷材料、高分子材料、樹脂材料或介電材料。再者，基底通孔電極108包括適用於三維列印技術的導電金屬，例如鎢、鋁、銅、金、無鉛銲錫或其合金或其他金屬合金。在其他實施例中， 第二基底106可包括半導體材料，例如矽或矽鍺。在此情形中，堆疊電子裝置200更包括一絕緣間隔層(spacer)，以電性隔離第二基底106與基底通孔電極108。絕緣間隔層包括適用於三維列印技術的陶瓷材料、高分子材料、樹脂材料或介電材料。

第二絕緣層110以及第二重佈線層112設置於第二基底106上，其中第二重佈線層112嵌入於第二絕緣層110內且電性連接至基底通孔電極108。此處為簡化圖式，僅以二個單層導電結構表示第二重佈線層112。然而，需注意的是第二重佈線層112可為單層或多層導電結構，且第二重佈線層112的數量可取決於設計需求而不局限於第1D圖所示。

在本實施例中，第二絕緣層110以及第二重佈線層112係透過三維列印所使用的材料所構成。舉例來說，第二絕緣層110包括適用於三維列印技術的陶瓷材料、高分子材料、樹脂材料或介電材料。再者，第二重佈線層112包括適用於三維列印技術的導電金屬，例如鋁、銅、金、無鉛銲錫或其合金或其他金屬合金。

第三基底130裝設於第二絕緣層110上。在本實施例中，第三基底130可為一晶圓、一晶片或其組合。再者，第三基底130具有複數接點120接合至第二重佈線層112。接點120可包括接墊、焊料凸塊、導電柱或其組合，且此處係以焊料凸塊作為範例。

接下來，請參照第1A至1D圖及第2圖，其中第1A至1D圖係繪示出根據本發明一實施例之堆疊電子裝置之製造方法剖面示意圖，且第2圖係繪示出根據本發明一實施例之堆 疊電子裝置之製造方法300流程圖。在本實施例中，方法300開始於步驟301，提供一第一基底100，如第1A圖所示。在一實施例中，第一基底100可為一印刷電路板、一晶圓、一晶片或其組合。第一基底100可具有複數接點(未繪示)，例如接墊、焊料凸塊、導電柱或其組合。

接著，仍請參照第1A及2圖，進行步驟303，透過一三維列印機10進行一第一三維列印20，以於第一基底100上形成一第一絕緣層102以及複數第一重佈線層104，其中第一重佈線層104嵌入於第一絕緣層102內，且電性連接至第一基底100的接點(未繪示)。在本實施例中，三維列印機10可具有多重列印噴頭，以在進行第一三維列印20之後，可同時形成第一絕緣層102以及第一重佈線層104。舉例來說，在進行第一三維列印20期間，三維列印機10沿著平行於第一基底100的方向來回移動，利用第一列印噴頭10a來形成第一絕緣層102，而利用第二列印噴頭10b來形成第一重佈線層104。在本實施例中，第一絕緣層102包括陶瓷材料、高分子材料、樹脂材料或介電材料。再者，第一重佈線層104包括導電金屬，例如鋁、銅、金或其合金或其他金屬合金。

接著，請參照第1B及2圖，進行步驟305，透過三維列印機10進行相似於第一三維列印20的一第二三維列印20’，以於第一絕緣層102上形成一第二基底106以及複數基底通孔電極108，其中基底通孔電極108貫穿第二基底106且電性連接至第一重佈線層104。在本實施例中，在進行第二三維列印20’之後，可同時形成第二基底106以及基底通孔電極108。 舉例來說，在進行第二三維列印20’期間，三維列印機10利用第一列印噴頭10a來形成第二基底106，而利用第二列印噴頭10b來形成基底通孔電極108。在本實施例中，第二基底106包括模塑成型材料、陶瓷材料、高分子材料、樹脂材料或介電材料。再者，基底通孔電極108包括導電金屬，例如鎢、鋁、銅、金、無鉛銲錫或其合金或其他金屬合金。在本實施例中，可透過調整第二三維列印20’的時間，使形成的第二基底106具有所需的厚度。再者，形成的基底通孔電極108因貫穿第二基底106而露出於其表面。因此，無須再藉由任何研磨製程(例如，CMP)來調整第二基底106的厚度來形成基底通孔電極108。

在其他實施例中，第二基底106可包括適用於三維列印技術的半導體材料，例如矽或矽鍺。在此情形中，三維列印機10可包括至少三個列印噴頭，且第二三維列印20’更包括形成一絕緣間隔層，以電性隔離第二基底106與基底通孔電極108。絕緣間隔層包括陶瓷材料、高分子材料、樹脂材料或介電材料。

接著，請參照第1C及2圖，進行步驟307，透過三維列印機10進行相似於第一三維列印20的一第三三維列印20”，以於第二基底106上形成一第二絕緣層110以及複數第二重佈線層112，其中第二重佈線層112嵌入於第二絕緣層110內且電性連接至基底通孔電極108。在本實施例中，在進行第三三維列印20”之後，可同時形成第二絕緣層110以及第二重佈線層112。舉例來說，在進行第三三維列印20”期間，三維列印機10利用第一列印噴頭10a來形成第二絕緣層110，而利用第二列 印噴頭10b來形成第二重佈線層112。在本實施例中，第二絕緣層110可包括相同或不同於第一絕緣材料102的材料。再者，第二重佈線層112可包括相同或不同於第一重佈線層104的材料。

接著，請參照第1D及2圖，進行步驟309，將一第三基底130的複數接點120接合至第二重佈線層112，使第三基底130裝設於第二絕緣層110上。在本實施例中，第三基底130可為一晶圓、一晶片或其組合。再者，接點120可包括接墊、焊料凸塊、導電柱或其組合。舉例來說，第三基底130為一晶片且接點120為焊料凸塊。再者，透過覆晶(flip chip)技術，將接點120接合至第二重佈線層112。

根據上述實施例，由於第一絕緣層102及第一重佈線層104、第二基底106及基底通孔電極108以及第二絕緣層110及第二重佈線層112係依序透過三維列印製作而成，因此可有效縮短堆疊電子裝置的製造時間。另外，利用三維列印製作基底通孔電極可排除因深寬比所引起的填洞困難度(gap-filling difficulty)，因而獲得高可靠度的基底通孔電極。再者，相較於傳統的基底通孔電極的製造，利用三維列印製作基底通孔電極無須額外進行鑽孔製作、鑽孔充填導電材料、基底薄化以及移除承載基底等步驟，因此可有效簡化製程步驟及降低製造成本，同時排除上述額外步驟所引起的技術問題。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

300‧‧‧方法

301、303、305、307、309‧‧‧步驟

Claims (14)

1. 一種堆疊電子裝置之製造方法，包括：提供一第一基底；進行一第一三維列印，以於該第一基底上形成一第一絕緣層以及複數第一重佈線層，其中該等第一重佈線層嵌入於該第一絕緣層內；進行一第二三維列印，以於該第一絕緣層上形成一第二基底以及複數基底通孔電極，其中該等基底通孔電極貫穿該第二基底且電性連接至該等第一重佈線層；進行一第三三維列印，以於該第二基底上形成一第二絕緣層以及複數第二重佈線層，其中該等第二重佈線層嵌入於該第二絕緣層內且電性連接至該等基底通孔電極；以及將一第三基底的複數接點接合至該等第二重佈線層，使該第三基底裝設於該第二絕緣層上。
2. 如申請專利範圍第1項所述之堆疊電子裝置之製造方法，其中該第一基底包括：一印刷電路板、一晶圓、一晶片或其組合。
3. 如申請專利範圍第1項所述之堆疊電子裝置之製造方法，其中該第一絕緣層及該第二絕緣層包括陶瓷材料、高分子材料、樹脂材料或介電材料。
4. 如申請專利範圍第1項所述之堆疊電子裝置之製造方法，其中該等第一重佈線層及該等第二重佈線層包括鋁、銅、金或其合金。
5. 如申請專利範圍第1項所述之堆疊電子裝置之製造方法，其 中該第二基底包括模塑成型材料、陶瓷材料、高分子材料、樹脂材料或介電材料。
6. 如申請專利範圍第1項所述之堆疊電子裝置之製造方法，其中該第二基底包括半導體材料，且該製造方法更包括形成一絕緣間隔層，以電性隔離該第二基底與該等基底通孔電極。
7. 如申請專利範圍第1項所述之堆疊電子裝置之製造方法，其中該等基底通孔電極包括鎢、鋁、銅、金、無鉛銲錫或其合金。
8. 如申請專利範圍第1項所述之堆疊電子裝置之製造方法，其中用以進行該第一三維列印、該第二三維列印及該第三三維列印的一三維列印機具有至少二個列印噴頭，使每一三維列印進行期間同時形成至少二種不同的材料。
9. 一種堆疊電子裝置，包括：一第一基底；一第一絕緣層以及複數第一重佈線層，設置於該第一基底上，其中該等第一重佈線層嵌入於該第一絕緣層內；一第二基底以及複數基底通孔電極，設置於該第一絕緣層上，其中該等基底通孔電極貫穿該第二基底且電性連接至該等第一重佈線層；一第二絕緣層以及複數第二重佈線層，設置於該第二基底上，其中該等第二重佈線層嵌入於該第二絕緣層內且電性連接至該等基底通孔電極；以及一第三基底，裝設於該第二絕緣層上，其中該第三基底具 有複數接點接合至該等第二重佈線層；其中該第一絕緣層、該等第一重佈線層、該第二基底、該等基底通孔電極、該第二絕緣層及該等第二重佈線層係透過三維列印所使用的材料所構成。
10. 如申請專利範圍第9項所述之堆疊電子裝置，其中該第一絕緣層及該第二絕緣層包括陶瓷材料、高分子材料、樹脂材料或介電材料。
11. 如申請專利範圍第9項所述之堆疊電子裝置，其中該等第一重佈線層及該等第二重佈線層包括鋁、銅、金、無鉛銲錫或其合金。
12. 如申請專利範圍第9項所述之堆疊電子裝置，其中該第二基底包括模塑成型材料、陶瓷材料、高分子材料、樹脂材料或介電材料。
13. 如申請專利範圍第9項所述之堆疊電子裝置，其中該第二基底包括半導體材料，且該堆疊電子裝置更包括一絕緣間隔層，以電性隔離該第二基底與該等基底通孔電極。
14. 如申請專利範圍第9項所述之堆疊電子裝置，其中該等基底通孔電極包括鎢、鋁、銅、金、無鉛銲錫或其合金。