TWI902841B - 電子裝置、靜電放電保護裝置及形成靜電放電保護裝置的方法 - Google Patents

Abstract

一種靜電放電（ESD）保護裝置及器件及形成靜電放電保護器件的方法。在一些實施例中，靜電放電保護裝置包括：多個電晶體，在前段（FEOL）製程期間在半導體襯底上圖案化；金屬內連線，在後段（BEOL）製程期間形成於多個電晶體的頂部上且配置成使多個電晶體內連；以及多個被動組件，在背側後段（B-BEOL）製程期間在背側層中形成於半導體襯底之下，其中多個被動組件通過多個通孔連接到多個電晶體。

Description

電子裝置、靜電放電保護裝置及形成靜電放電保護裝置的方法

在本發明的實施例中闡述的技術大體來說涉及積體電路，且更具體來說，涉及靜電放電保護裝置及器件及形成靜電放電保護器件的方法。

隨著積體電路(integrated circuit；IC)製造技術的進步，越來越多的電路整合在單個晶片中。此外，單個IC晶片可包含配置成保護積體電路免受靜電放電(electrostatic discharge；ESD)事件影響的ESD保護電路。然而，ESD保護電路的被動元件(例如，觸發電路的電容器和電阻器)可消耗IC晶片上的大量區域。舉例來說，ESD保護電路的傳統RC組件可利用15%至30%的矽區域。例如電壓控制振盪器(voltage-controlled oscillator；VCO)、類比至數位轉換器(analog-to-digital converter；ADC)或濾波器的電路還可包含其設計的一或多個電阻(R)、電感(L)以及電容(C)。 因而，歸因於需要分配給被動組件的大量矽區域和佈局資源，整合各種電路的IC晶片可能受區域限制。

由於矽區域是IC生產中的重要成本控制因素，因此需要減少被動組件(例如，ESD保護電路)所需的矽區域的量。因此，需要提供一種用於被動元件的半導體結構，所述半導體結構更好地利用垂直整合且提供改進的晶片上佈局區域利用率。

此背景技術部分中所公開的信息僅期望為下文所描述的本發明的各種實施例提供上下文，且因此，此背景技術部分可包含未必為現有技術信息(即，本領域的普通技術人員已知的信息)的信息。因此，在此背景技術部分中描述工作的範圍內，當前署名的發明人的工作以及在提交時可能沒有以其它方式作為現有技術的資格的描述的方面既不明確也不隱含地被認為是針對本公開的現有技術。

本發明實施例提供一種靜電放電保護裝置，包括：多個電晶體，形成於半導體襯底上；金屬內連線，形成於所述多個電晶體的頂部上且配置成使所述多個電晶體內連；以及多個被動組件，在背側層中形成於所述半導體襯底之下，其中所述多個被動組件通過多個通孔連接到所述多個電晶體。

本發明實施例提供一種靜電放電保護器件，包括：多個電晶體，形成於半導體襯底上，其中所述多個電晶體配置成在靜電放 電事件期間箝位靜電放電電壓，以便保護在所述半導體襯底上圖案化的積體電路免受所述靜電放電事件影響；金屬內連線，形成於所述多個電晶體的頂部上且配置成使所述多個電晶體與所述積體電路內連；以及觸發網路，包括與電阻器串聯連接的電容器且在背側層中形成於所述半導體襯底之下，其中所述觸發網路在高電源軌與低電源軌之間電連接。

本發明實施例提供一種形成靜電放電保護器件的方法，包括：在前段製程期間在半導體襯底上形成多個電晶體，其中所述多個電晶體配置成在靜電放電事件期間箝位靜電放電電壓，以便保護在所述半導體襯底上圖案化的積體電路免受所述靜電放電事件影響；在後段製程期間在所述多個電晶體的頂部上形成金屬內連線，其中所述金屬內連線配置成使所述多個電晶體與所述積體電路內連；以及形成包括與電阻器串聯連接的電容器的觸發網路，其中所述觸發網路在背側後段製程期間在背側層中形成於所述半導體襯底之下，且其中所述觸發網路在高電源軌與低電源軌之間電連接。

100:ESD電源箝位電路

101:高電源節點/電源VDD節點

102:RC觸發網路

103:低電源節點/電源VSS節點

105、305:電阻器

107:電容器

109:反相器

111:高電流容量場效電晶體

200:晶圓堆疊

201:FEOL和MEOL層

203、325:背側層

205:被動組件

209:銲錫凸塊端子/銲錫凸塊襯墊

211:電源輸送網路

213:第一導電內連線層

300:橫截面

301:電源VDD觸點/錐形通孔

303:電源VSS觸點/錐形通孔

307:第一FET的閘極

309、317:矽穿孔

311:第二FET的閘極

313:共享區

319:第二通孔

323:第一通孔

326:FEOL層

327:氧化物層

329:第一金屬結構

331:第二金屬結構

401、403、405、407:操作

C:電容

R:電阻

VDD、VSS:電源

參考以下圖式在下文詳細描述本公開的各種示例性實施例。圖式僅出於說明的目的被提供且僅描繪本公開的示例性實施例以促進讀者對本公開的理解。因此，圖式不應視為限制本公開的廣度、範圍或可應用性。應注意，出於說明的清楚性和簡易性起見， 這些圖式未必按比例繪製。

圖1示出根據一些實施例的ESD電源箝位電路的示意圖。

圖2示出根據一些實施例的用於在晶圓堆疊的背側層中實施ESD電源箝位電路的被動組件的示例性晶圓堆疊的橫截面圖。

圖3示出根據一些實施例的具有在背側層中實施的觸發網路的ESD電源箝位電路的橫截面圖。

圖4示出根據一些實施例的形成靜電放電(ESD)電源箝位器件的方法的流程圖。

參考隨附圖式在下文描述本公開的各種示例性實施例以使本領域的普通技術人員能夠製造且使用本公開。如本領域的普通技術人員將顯而易見，在閱讀本公開之後，可在不脫離本公開的範圍的情況下對本文中所描述的實例進行各種改變或修改。因此，本公開不限於本文中所描述和示出的示例性實施例和應用。另外，本文中所公開的方法中的步驟的特定次序和/或層次僅為示例性方法。基於設計偏好，所公開的方法或製程的步驟的特定次序或層次可在保持在本公開的範圍內的情況下重新佈置。因此，本領域的普通技術人員將理解，本文中所公開的方法和技術以示例次序呈現各種步驟或動作，且除非明確陳述，否則本公開不限於所呈現的特定次序或層次。

圖1示出根據一些實施例的可實施為ESD保護電路的部 分的ESD電源箝位電路100的示意圖。在一些實施例中，ESD電源箝位電路100包含分別在高(例如，VDD引腳)電源節點101和低(例如，VSS引腳)電源節點103兩端電連接的高電流容量場效電晶體(field-effect transistor；FET)111。根據其它實施例，ESD電源箝位電路100可包含在電源節點101與電源節點103之間串聯連接的多個高電流容量場效電晶體(FET)。在另外的實施例中，FET電晶體111可提供用於在ESD事件期間從高電源節點101放電電流的電流路徑。因而，FET電晶體111可具有約2,000微米(μm)到9,000微米(μm)的溝道寬度，以便處置在ESD事件期間存在的大電流。

此外，如圖1中所繪示，ESD電源箝位電路100包含RC觸發網路102，所述RC觸發網路102包括與電阻器105串聯的電容器107。RC觸發網路102分別在高電源節點101與低電源節點103之間連接。ESD電源箝位電路100可更包含在RC觸發網路102與FET電晶體111的閘極端子之間耦合的反相器109。在一些實施例中，反相器109可包含串聯連接的兩個電晶體(例如，PMOS)和(例如，NMOS)。

在一些實施例中，ESD保護電路可實施為ESD電源箝位電路100的陣列。在另外的實施例中，ESD電源箝位電路100的被動組件(例如，電阻、電感以及電容)可在背側後段(back end-of-line；“BEOL”)製造製程期間在半導體晶圓的背側上圖案化。下文還進一步詳細解釋此實施例。ESD電源箝位電路100的上述 實施結構的一個示例性優點為增加了晶圓的內連線層中可用於其它專用電路的佈線資源。

圖2示出根據一些實施例的用於在晶圓堆疊200的背側層203中實施ESD電源箝位電路100的被動組件的示例性晶圓堆疊200的橫截面圖。在一些實施例中，背側層203還可用於圖案化電壓控制振盪器(VCO)、類比至數位轉換器(ADC)或濾波器的被動組件。

如圖2中所繪示，晶圓堆疊200可使用後段(“BEOL”)製造製程來製造第一導電內連線層213。因而，第一導電內連線層213可用於使積體電路(IC)的組件與在前段製程(front-end-of-line；“FEOL”)和中段製程(mid-end-of-line“MEOL”)層201的FEOL部分中圖案化的其它微器件內連。在其它實施例中，第一導電內連線層213可包含適合於使積體電路(IC)與在FEOL和MEOL層201的FEOL部分中製造的圖案化的其它微器件內連的觸點(襯墊)、內連線導線以及垂直導電路徑(通孔)。根據一個實施例，第一導電內連線層213也可包含配置成使積體電路與在FEOL和MEOL層201的FEOL部分中製造的微器件內連的觸點、絕緣層、多個金屬層級以及鍵結位置。

在另外的實施例中，BEOL製造製程可使用例如鋁(Al)、銅(Cu)或銅類合金的導電材料以在第一導電內連線層213中產生金屬化線和通孔。此外，在深次微米BEOL製程中，第一導電內連線層213可使用呈現良好間隙填充能力、低介電常數以及低 缺陷密度的高密度等離子體(high-density plasma；HDP)氧化物來絕緣。

在另外的實施例中，晶圓堆疊200可使用MEOL製造製程來製造第二導電內連線層。在一些實施例中，第二導電內連線層可包含閘極觸點以及在層201的FEOL和MEOL部分的MEOL部分的源極區和汲極區中製造的觸點結構。

在一些實施例中，層201的FEOL部分可包括半導體襯底和部分埋入半導體襯底中的內連線軌。在一些實施例中，FEOL和MEOL層201形成於第一導電內連線層213之下。

在各種實施例中，晶圓堆疊200可包含可形成於前段製程(“FEOL”)和中段製程(“MEOL”)層201之下的背側層203。在一些實施例中，背側層203可使用背側後段(backside back end-of-line；“B-BEOL”)製程來形成。在一些實施例中，B-BEOL製程可大體上類似於BEOL。在另外的實施例中，背側層203可包含配置成將電源輸送到個別積體電路和微器件的電源輸送網路(power delivery network；“PDN”)211。在一些實施例中，PDN 211形成於FEOL和MEOL層201之下。此外，PDN 211中的電源輸送網路可借助於金屬填充TSV(半導體穿孔)或借助於鑲嵌型觸點而連接到FEOL和MEOL層201的掩埋內連線軌。此外，FEOL和MEOL層201也可包含配置成將信號從PDN 211路由到第一導電內連線層的層內連線通孔。在一些實施例中，層內連線通孔可與形成於FEOL和MEOL層201中的積體電路及其內連線屏蔽。

在一些實施例中，背側層203可包含一或多個金屬內連線層級。因而，背側層203的一或多個金屬內連線層級可由銅(Cu)、鋁(Al)或其合金(例如，Cu-Al合金)構成。一或多個金屬內連線層級可利用例如CVD、PECVD、濺鍍、化學溶液沉積或電鍍的沉積製程來形成。

如圖2中所示出，被動組件205可在背側層203中圖案化。在一些實施例中，被動組件205可為電感器、電容器、電阻器或包括內連的電感器、電容器以及電阻器的網路。舉例來說，被動組件205可為平面電阻器。作為另一實例，被動組件205可為具有位於金屬內連線層級之間的可調諧電阻值的垂直電阻。在又另一實例中，被動組件205可為形成於一或多個金屬內連線層級上的垂直平行板金屬氧化物金屬(Metal-Oxide-Metal；MOM)電容器。在一些實施例中，MOM電容器可使用形成於一或多個金屬內連線層級上的多個叉合指狀件(interdigitated finger)來圖案化。在另外的實施例中，形成MOM電容器的指狀件可通過通孔連接。在背側層203中製造被動組件205的一個示例性優點為增加了允許將更多功能性整合到FEOL和MEOL層201以及第一導電內連線層213中的佈線資源。

在另外的實施例中，晶圓堆疊200也可包含稱為凸塊襯墊的多個銲錫凸塊端子209，其用作輸入/輸出(I/O)端子以及電源(VDD和VSS)觸點。在一個實施例中，銲錫凸塊襯墊209可形成於背側層203的底表面上方。在一些實施例中，銲錫凸塊襯 墊209可為線性對準凸塊襯墊陣列，其中各線性對準凸塊襯墊陣列可具有一或多個I/O凸塊襯墊、一或多個VDD凸塊襯墊以及一或多個VSS凸塊襯墊。在一些實施例中，ESD保護電路可形成於背側層203中，如下文進一步詳細描述。

圖3示出根據一些實施例的具有在背側層325中實施的觸發網路102(圖1)的ESD電源箝位電路100的橫截面圖300。在一些實施例中，背側層325可形成於包含積體電路和微器件的FEOL層326下方。在另外的實施例中，背側層325可具有多個層且可通過本領域中已知的任何方法(包含但不限於化學氣相沉積、濺鍍沉積、電鍍等等)形成。背側金屬化物層325可包括多層材料，且在一些實施例中包括一或多個鋁(Al)層、銅(Cu)層或鈦層、二氧化矽(SiO2)層以及高電阻多晶矽層。

如圖3中所繪示，觸發網路102的電容器107(圖1)可在背側層325中圖案化。因而，電容器107可圖案化為金屬氧化物金屬(MOM)電容器，其包括連接到電源VSS觸點303的第一金屬結構329和連接到電阻器305的第一端子的第二金屬結構331。在一些實施例中，第一金屬結構329和第二金屬結構331可由氧化物層327分隔開。在一些實施例中，氧化物層327可由呈現高K介電常數的材料形成。舉例來說，氧化物層327可為氧化矽類材料，例如未摻雜矽酸鹽玻璃(undoped silicate glass；USG)、氟化矽酸鹽玻璃(fluorinated silicate glass；FSG)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)氧 化矽。如圖3中所進一步繪示，觸發網路102(圖1)的電阻器305可在背側層325中圖案化。在一些實施例中，電阻器305的第二端子可連接到電源VDD觸點301。在另外的實施例中，電阻器305可為高電阻多晶矽電阻器。

在一些實施例中，電阻器305的第一端子和MOM電容器107的第二金屬結構331可連接到第一通孔323，所述第一通孔323隨後通過第二通孔319連接到反相器109的輸入。在一些實施例中，第二通孔319可為矽穿孔(through-silicon via；TSV)。在一些實施例中，第一通孔323可具有錐形輪廓，所述錐形輪廓具有暴露於第二通孔319的底表面的窄端和暴露於電阻器305的第一端子的其寬端。

在另外的實施例中，ESD電源電路100(圖1)的高電流容量FET 111可構建為串聯連接的兩個FET。舉例來說，第一FET的閘極307和第二FET的閘極311可由反相器109控制。此外，第一FET的汲極和第二FET的源極圖案化為共享區313。此外，第二FET的汲極可通過TSV 317連接到形成於背側層325中且連接到電源VDD節點101的錐形通孔301。另外，第一FET的源極可通過TSV 309連接到形成於背側層325中且連接到電源VSS節點103的錐形通孔303。

在其它實施例中，ESD電源電路100的高電流容量FET111可構建為具有多個閘極的FinFET器件。舉例來說，反相器109的輸出可連接到FinFET器件的多個閘極。此外，FinFET器件多 個閘極可跨越鰭片。在一些實施例中，多個閘極可通過介電層與鰭片分隔開。

在另外的實施例中，例如VSO、ADC或濾波器的各種其它積體電路的被動組件也可在背側層325中圖案化，且由此釋放佈線資源且允許整合更多功能電路。

圖4示出根據一些實施例的形成靜電放電(ESD)電源箝位器件的方法的流程圖。儘管相對於圖1到圖3描述圖4中所繪示的示例性方法，但應瞭解，此示例性方法不限於圖1到圖3中所公開的此類結構，且可獨立於圖1到圖3中所公開的結構而獨立使用。另外，除本文中所示出和/或描述的那些次序之外，圖4中所示出的示例性方法的一些操作可以不同次序發生和/或與其它操作或事件同時發生。此外，可能不需要所有示出的操作來實施本公開的一或多個方面或實施例。此外，本文中所描繪的操作中的一或多個可以一或多個單獨的操作和/或階段進行。

在操作401處，可在前段(FEOL)製程期間形成多個電晶體器件(例如，圖1的FET 111)。在一些實施例中，在FEOL製程期間，可形成可包括半導體襯底和圖案化電晶體以及矽穿孔(TSV)的層201(圖2)。在一些實施例中，圖案化電晶體器件可為ESD電源箝位電路、VSO、ADC或濾波器的部分。

在操作403處，可在後段(BEOL)製程期間形成金屬內連線層。在一些實施例中，金屬內連線層可用於使多個電晶體的組件與在FEOL製程期間圖案化的其它微器件內連。在其它實施例 中，金屬內連線層可包含適合於使多個電晶體內連的觸點(襯墊)、內連線導線以及垂直導電路徑(通孔)。根據一個實施例，金屬內連線層也可包含配置成使多個電晶體內連的觸點、絕緣層、多個金屬層級以及鍵結位置。在另外的實施例中，在操作403期間，導電材料(例如，鋁(Al)、銅(Cu)或銅類合金)可用於產生金屬化線和通孔。

在操作405處，背側層可形成於在操作401處的FEOL製程期間形成的圖案化的多個電晶體器件之下。更具體地說，可在用於圖案化多個電晶體的半導體表面的底表面處形成背側層。在一些實施例中，可通過大體上類似於BEOL製程的背側後段(B-BEOL)製程形成背側層。在一些實施例中，背側層可包含配置成將電源輸送到在操作401期間形成的多個電晶體器件的電源輸送網路(PDN)層。在一些實施例中，可在背側層中形成包括銅(Cu)、鋁(Al)或其合金(例如，Cu-Al合金)的一或多個金屬內連線層級。另外，一或多個金屬內連線層級可利用例如CVD、PECVD、濺鍍、化學溶液沉積或電鍍的沉積製程來形成。

在操作407處，多個被動組件可形成於背側層中。在一些實施例中，多個被動組件可為電感器、電容器、電阻器或包括內連的電感器、電容器以及電阻器的網路。舉例來說，被動組件205(圖2)可形成於背側層中。在一些實施例中，多個被動組件可為平面電阻器。在又另一實施例中，多個被動組件可為形成於背側層的一或多個金屬內連線層級上的垂直平行板金屬氧化物金屬 (MOM)電容器。在一些實施例中，MOM電容器可使用形成於一或多個金屬內連線層級上的多個叉合指狀件來圖案化。在另外的實施例中，形成MOM電容器的指狀件可通過通孔連接。在一些實施例中，形成於背側層中的多個被動組件為IC晶片提供晶片上ESD保護電路。

在一實例中，一種靜電放電保護裝置，包括：多個電晶體，形成於半導體襯底上；金屬內連線，形成於所述多個電晶體的頂部上且配置成使所述多個電晶體內連；以及多個被動組件，在背側層中形成於所述半導體襯底之下，其中所述多個被動組件通過多個通孔連接到所述多個電晶體。

在相關實施例中，所述背側層包括由一或多個介電層分隔開的一或多個金屬內連線層級。

在相關實施例中，所述多個被動組件包含形成於所述一或多個金屬內連線層級上的垂直平行板金屬氧化物金屬電容器。

在相關實施例中，所述多個被動組件包含所述一或多個金屬內連線層級中的至少一個上的多晶矽電阻器。

在相關實施例中，所述垂直平行板金屬氧化物金屬電容器包括由呈現高K介電常數的材料分隔開的第一金屬結構和第二金屬結構。

在另一實例中，一種靜電放電保護器件，包括：多個電晶體，形成於半導體襯底上，其中所述多個電晶體配置成在靜電放電事件期間箝位靜電放電電壓，以便保護在所述半導體襯底上圖案 化的積體電路免受所述靜電放電事件影響；金屬內連線，形成於所述多個電晶體的頂部上且配置成使所述多個電晶體與所述積體電路內連；以及觸發網路，包括與電阻器串聯連接的電容器且在背側層中形成於所述半導體襯底之下，其中所述觸發網路在高電源軌與低電源軌之間電連接。

在相關實施例中，所述多個電晶體在所述高電源軌與所述低電源軌之間串聯連接，且配置成在靜電放電電流期間在所述高電源軌與所述低電源軌之間提供電流路徑。

在相關實施例中，所述背側層包括由一或多個介電層分隔開的一或多個金屬內連線層級。

在相關實施例中，所述電容器為形成於所述一或多個金屬內連線層級上的平行板金屬氧化物金屬電容器。

在相關實施例中，所述平行板金屬氧化物金屬電容器更包括由呈現高K介電常數的材料分隔開的第一金屬結構和第二金屬結構。

在相關實施例中，所述電阻器由所述一或多個金屬內連線層級中的至少一個上的多晶矽材料形成。

在相關實施例中，所述平行板金屬氧化物金屬電容器的所述第一金屬結構連接到所述低電源軌，且所述第二金屬結構連接到所述電阻器的第一端子。

在相關實施例中，所述電阻器的第二端子連接到所述高電源軌。

在相關實施例中，所述電阻器的所述第一端子和所述平行板金屬氧化物金屬電容器的所述第二金屬結構通過矽穿孔連接到配置成控制所述多個電晶體的閘極的反相器的輸入。

在又一實例中，一種形成靜電放電保護器件的方法，包括：在前段製程期間在半導體襯底上形成多個電晶體，其中所述多個電晶體配置成在靜電放電事件期間箝位靜電放電電壓，以便保護在所述半導體襯底上圖案化的積體電路免受所述靜電放電事件影響；在後段製程期間在所述多個電晶體的頂部上形成金屬內連線，其中所述金屬內連線配置成使所述多個電晶體與所述積體電路內連；以及形成包括與電阻器串聯連接的電容器的觸發網路，其中所述觸發網路在背側後段製程期間在背側層中形成於所述半導體襯底之下，且其中所述觸發網路在高電源軌與低電源軌之間電連接。

在相關實施例中，所述的方法更包括：在所述背側層中形成由一或多個介電層分隔開的一或多個金屬內連線層級。

在相關實施例中，所述電容器形成於所述一或多個金屬內連線層級上。

在相關實施例中，所述電容器的第一金屬結構和第二金屬結構由呈現高K介電常數的材料分隔開。

在相關實施例中，所述的方法更包括：在所述一或多個金屬內連線層級中的至少一個上由多晶矽材料形成所述電阻器。

在相關實施例中，所述的方法更包括：通過通孔在所述電容器的所述第一金屬結構與所述低電源軌之間以及在所述電容器 的所述第二金屬結構與所述電阻器的第一端子之間形成電連接。

儘管上文已描述本公開的各種實施例，但應理解，所述實施例已僅借助於實例而非借助於限制呈現。同樣地，各種圖可描繪實例架構或配置，提供所述實例架構或配置以使得本領域的普通技術人員能夠理解本公開的示例性特徵和功能。然而，此類技術人員將理解，本公開不限於所示出的實例架構或配置，而可使用各種替代架構和配置來實施。另外，如本領域的普通技術人員將理解，一個實施例的一或多個特徵可與本文中所描述的另一實施例的一或多個特徵組合。因此，本公開的廣度和範圍不應受任何上述示例性實施例限制。

還應理解，本文中使用例如“第一”、“第二”等名稱對元件進行的任何提及通常不限制那些元件的數量或次序。相反，這些名稱在本文中用作區別兩個或大於兩個元件或元件的例子的方便方式。因此，對第一元件和第二元件的提及不意味著僅可採用兩個元件或第一元件必須以某一方式先於第二元件。

另外，本領域的普通技術人員將理解，可使用多種不同技術和技藝中的任一者來表示信息和信號。舉例來說，可通過電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合來表示例如在上文描述中可能參考的數據、指令、命令、信息、信號、位元以及符號。

本領域的普通技術人員將進一步瞭解，可由電子硬體(例如，數位實施方案、類比實施方案或兩者的組合)、韌體、併入有 指令的各種形式的程式或設計代碼(為方便起見，在本文中可稱為“軟體”或“軟體模組”)或這些技術的任何組合來實施結合本文中所公開的各方面描述的各種說明性邏輯塊、模組、處理器、構件、電路、方法以及功能中的任一個。

為清楚地示出硬體、韌體以及軟體的此可互換性，上文已大體在其功能性方面描述了各種說明性組件、塊、模組、電路以及步驟。此類功能性是否實施為硬體、韌體或軟體或這些技術的組合，取決於施加於整個系統上的特定應用和設計約束條件。本領域的技術人員可針對每一特定應用以不同方式來實施所描述的功能性，但此類實施方案決策並不導致脫離本公開的範圍。根據各種實施例，處理器、器件、組件、電路、結構、機器、模組等可配置成執行本文中所描述的功能中的一個或多個。如本文中所使用的相對於指定操作或功能的術語“配置成”或“配置成用於”是指以物理方式構建、程式化、佈置和/或格式化以執行指定操作或功能的處理器、器件、組件、電路、結構、機器、模組、信號等。

此外，本領域的普通技術人員將理解，本文中所描述的各種說明性邏輯塊、模組、器件、組件以及電路可實施在積體電路(IC)內或由積體電路執行，所述積體電路可包含數位信號處理器(digital signal processor；DSP)、專用積體電路(application specific integrated circuit；ASIC)、現場可程式閘陣列(field programmable gate array；FPGA)或其它可程式邏輯器件或其任何組合。邏輯塊、模組以及電路可進一步包含天線和/或收發器以與網路內或器件內 的各個組件通信。程式化以執行本文中的功能的處理器將變為特殊程式化的或特殊目的處理器，且可實施為計算器件的組合，例如，DSP與微處理器的組合、多個微處理器、與DSP核心結合的一或多個微處理器或任何其它適合的配置來執行本文中所描述的功能。

如果實施於軟體中，則可將功能作為一或多個指令或代碼儲存在電腦可讀取媒體上。因此，本文中所公開的方法或算法的步驟可實施為儲存在電腦可讀取媒體上的軟體。電腦可讀取媒體包含電腦儲存媒體和通信媒體兩者，所述通信媒體包含可使得電腦程式或代碼能夠從一個地點轉移到另一地點的任何媒體。儲存媒體可為可由電腦存取的任何可用媒體。借助於實例而非限制，此類電腦可讀取媒體可包含RAM、ROM、EEPROM、CD-ROM或其它光碟儲存裝置、磁碟儲存裝置或其它磁性儲存器件，或可用於儲存呈指令或數據結構形式的所要程式代碼且可由電腦存取的任何其它媒體。

在此文件中，如本文中所使用的術語“模組”是指用於執行本文中所描述的相關聯功能的軟體、韌體、硬體以及這些元件的任何組合。另外，出於論述的目的，將各種模組描述為離散模組；然而，如將對本領域的普通技術人員顯而易見的是，可將兩個或大於兩個模組進行組合以形成執行根據本公開的實施例的相關聯功能的單個模組。

本公開中所描述的實施方案的各種修改對本領域的技術 人員將易於顯而易見，且在不脫離本公開的範圍的情況下，本文中所定義的一般原理可應用於其它實施方案。因此，本公開並不意圖限於本文中所繪示的實施方案，而應被賦予與本文中所公開的新穎特徵和原理相一致的最廣泛範圍，如下文發明申請專利範圍中所述。

100:ESD電源箝位電路101:高電源節點/電源VDD節點102:RC觸發網路103:低電源節點/電源VSS節點105:電阻器107:電容器109:反相器111:高電流容量場效電晶體C:電容R:電阻VDD、VSS:電源

Claims (10)

1. 一種電子裝置，包括：多個電晶體，形成於半導體襯底上；反相器，包括輸出，所述輸出耦接至對應的所述多個電晶體的閘極；金屬內連線，形成於所述多個電晶體的頂部上且配置成使所述多個電晶體內連；以及多個被動組件，在背側層中形成於所述半導體襯底之下，其中所述多個被動組件通過多個通孔連接到所述多個電晶體，並且，其中所述多個被動組件包括電阻及金屬氧化物金屬（MOM）電容器，其中所述電阻的第一端與所述MOM電容器的第一金屬結構通過延伸穿過所述背側層的矽穿孔（TSV）而連接到所述反相器的輸入。
2. 如請求項1所述的電子裝置，其中所述背側層包括由一或多個介電層分隔開的一或多個金屬內連線層級，所述MOM電容器形成在所述一或多個金屬內連線層級中。
3. 如請求項2所述的電子裝置，其中所述電阻包含所述一或多個金屬內連線層級中的至少一個上的多晶矽電阻器。
4. 如請求項2所述的電子裝置，其中所述MOM電容器還包括第二金屬結構，且所述第一金屬結構與所述第二金屬結構由呈現高K介電常數的材料分隔開。
5. 一種靜電放電保護裝置，包括：多個電晶體，形成於半導體襯底上，其中所述多個電晶體配置成在靜電放電事件期間箝位靜電放電電壓，以便保護在所述半導體襯底上圖案化的積體電路免受所述靜電放電事件影響；反相器，包括輸出，所述輸出耦接至對應的所述多個電晶體的閘極；金屬內連線，形成於所述多個電晶體的頂部上且配置成使所述多個電晶體與所述積體電路內連；以及觸發網路，包括與電阻器串聯連接的電容器且在背側層中形成於所述半導體襯底之下，其中所述觸發網路在高電源軌與低電源軌之間電連接，並且，其中所述電阻的第一端與所述電容器的第一金屬結構通過延伸穿過所述背側層的第一矽穿孔而連接到所述反相器的輸入。
6. 如請求項5所述的靜電放電保護裝置，其中所述多個電晶體在所述高電源軌與所述低電源軌之間串聯連接，且配置成在靜電放電電流期間在所述高電源軌與所述低電源軌之間提供電流路徑。
7. 一種形成靜電放電保護裝置的方法，包括：在前段製程期間在半導體襯底上形成多個電晶體，其中所述多個電晶體配置成在靜電放電事件期間箝位靜電放電電壓，以便保護在所述半導體襯底上圖案化的積體電路免受所述靜電放電事件影響；形成反相器，所述反相器包括輸出，所述輸出耦接至對應的所述多個電晶體的閘極；在後段製程期間在所述多個電晶體的頂部上形成金屬內連線，其中所述金屬內連線配置成使所述多個電晶體與所述積體電路內連；以及形成包括與電阻器串聯連接的電容器的觸發網路，其中所述觸發網路在背側後段製程期間在背側層中形成於所述半導體襯底之下，且其中所述觸發網路在高電源軌與低電源軌之間電連接，並且，其中所述電阻的第一端與所述電容器的第一金屬結構通過延伸穿過所述背側層的第一矽穿孔而連接到所述反相器的輸入。
8. 一種電子裝置，包括：多個電晶體，形成於半導體襯底上；反相器，包括輸出，所述輸出耦接至對應的所述多個電晶體的閘極；以及多個被動組件，在背側層中形成於所述半導體襯底之下，其中所述多個被動組件包括電阻及金屬氧化物金屬（MOM）電容器，其中所述電阻的第一端與所述MOM電容器的第一金屬結構通過延伸穿過所述背側層的矽穿孔而連接到所述反相器的輸入。
9. 一種靜電放電保護裝置，包括：多個電晶體，形成於半導體襯底上，其中所述多個電晶體配置成在靜電放電事件期間箝位靜電放電電壓，以便保護在所述半導體襯底上圖案化的積體電路免受所述靜電放電事件影響；反相器，包括輸出，所述輸出耦接至對應的所述多個電晶體的閘極；以及觸發網路，包括與電阻器串聯連接的電容器且在背側層中形成於所述半導體襯底之下，其中所述電阻的第一端與所述電容器的第一金屬結構通過延伸穿過所述背側層的矽穿孔而連接到所述反相器的輸入。
10. 一種形成靜電放電保護裝置的方法，包括：在半導體襯底上形成多個電晶體，其中所述多個電晶體配置成在靜電放電事件期間箝位靜電放電電壓，以便保護在所述半導體襯底上圖案化的積體電路免受所述靜電放電事件影響；形成反相器，所述反相器包括輸出，所述輸出耦接至對應的所述多個電晶體的閘極，其中金屬內連線配置成使所述多個電晶體與所述積體電路內連；形成包括與電阻器串聯連接的電容器的觸發網路，其中所述觸發網路形成於所述半導體襯底之下，且其中所述觸發網路在高電源軌與低電源軌之間電連接，並且，其中所述電阻的第一端與所述電容器的第一金屬結構連接到所述反相器的輸入；以及通過通孔以在所述電容器的第一金屬結構與所述低電源軌之間以及在所述電容器的第二金屬結構與所述電阻的所述第一端之間形成電連結。