JP2013128140A - 半導体装置 - Google Patents

Abstract

【課題】水分や腐食性ガスの浸入を防止することのできる最上層の金属壁構造を有する半導体装置の提供。
【解決手段】本発明に係る半導体装置は、半導体基板と、前記半導体基板上または半導体層上に形成された少なくとも一つの回路素子と、前記回路素子と電気的に接続された状態において前記半導体基板または半導体層上に形成された多層配線構造と、前記多層配線構造の外側において前記多層配線構造を囲むようにして形成された金属壁と、を備える半導体装置であって、前記金属壁の最上層はアルミニウムを主成分とする金属からなり、前記金属は前記半導体基板の外周にわたって連続的に延在する溝状コンタクトホールに埋め込まれ、下層金属壁と接続され、前記金属壁が前記多層配線構造を中心とする半径方向において２個以上形成されており、相互に隣接する前記金属壁の最上層は、前記溝状コンタクトホールの上方にて相互に一体化して形成されている。
【選択図】図９

Description

本発明は、半導体装置に関し、特に、耐湿性及び実装性に優れた半導体装置に関する。

シリコン基板又はシリコン層に多数の回路素子が集積された大規模集積回路（ＬＳＩ）においては、従来、配線材料としてアルミニウム（Ａｌ）又はＡｌ合金が広く用いられてきた。

今日では、集積回路における回路素子の集積度の増大に伴って配線寸法の微細化が進んだことから、配線抵抗の低減と配線自体の高信頼化が必要となり、配線材料としてもアルミニウムに代わって銅（Ｃｕ）が使用されるようになってきている。

ただし、銅は、シリコン半導体集積回路において素子分離膜や層間絶縁膜等として多用されるシリコン酸化膜中に容易に拡散してリーク電流の発生要因となる。このため、一般的には、銅配線はその周囲をバリア膜で囲まれて形成される。具体的には、銅配線の側面及び底面には、銅の酸化を防止すると共に銅の拡散を防止する導電性バリアメタル膜が設けられ、銅配線の上面には絶縁性バリア膜が設けられる。

また、近年では、同時に配線間容量の増大が問題となってきており、この配線間容量を低減させるために、層間絶縁膜としてＨＳＱ（ハイドロゲンシルセスキオキサン（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ））膜、ＣＤＯ（カーボンドープトオキサイド（Ｃａｒｂｏｎ Ｄｏｐｅｄ Ｏｌｉｄｅ））膜及び有機膜等の低誘電率膜や、それらの多孔質膜などを用いることも進められている。この低誘電率膜は、例えば、スピン塗布法や気相成長法等により形成される。

一方、半導体の製造プロセスにおいては、一枚の半導体ウェハ上に複数の同一チップを形成した後に、半導体ウェハをダイシングラインに沿って切断し、個々のＬＳＩチップに分離する手法が用いられている。

前述のように、層間絶縁膜が低誘電率化された半導体装置においては、ダイシングされた側面から、多層（複数層）配線構造を構成する低誘電率膜を介して、あるいは、それらの界面を伝って水分や腐食性のガスが半導体装置内部に侵入し、銅配線の酸化による腐食や、絶縁膜の絶縁特性の劣化などを引き起こすことがある。

このため、ダイシングによって切り出されたチップ外周部の全周に渡って、多層配線によって構成される金属壁を設け、半導体回路内部への水分や腐食性のガスの浸入を阻止することが一般に行われている。

このような金属壁は、ガードリング、シールリング、耐湿リング、金属リング等と呼ばれている。

図１は多層配線構造を有する従来の半導体装置１５０の一例を示す断面図である。

半導体装置１５０は、半導体基板１００と、半導体基板１００の半導体回路形成領域４において半導体基板１００上に形成されたＭＯＳＦＥＴ９９（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、半導体基板１００及びＭＯＳＦＥＴ９９上に形成された多層配線構造と、半導体基板１００の半導体回路形成領域４を囲むチップ外周領域５において、ＭＯＳＦＥＴ９９及び多層配線構造を外側から囲むようにして形成されている金属壁２と、から構成されている。

多層配線構造は、上下方向に積層された絶縁膜としての複数のシリコン酸化膜１１１、１１２、１１３、１１４及びＳｉＯＣＨ膜１３１、１３２、１３３、１３４と、複数のシリコン酸化膜またはＳｉＯＣＨ膜の各膜の間に挟まれて形成されているシリコン窒化膜１２１、１２２、１２３、１２４、１２５、１２６、１２７と、最上層に形成された保護膜としてのシリコン酸窒化膜１４１と、最下層のシリコン酸化膜１１１の厚さ方向に貫通して形成されたタングステンプラグ２１１と、最下層の直上の層であるシリコン酸化膜１１２の厚さ方向に貫通して形成された銅層１８１及び銅層１８１とタングステン１６１との間に形成されたバリアメタル膜１７１からなる配線パターン１１と、シリコン酸化膜１１３及びＳｉＯＣＨ膜１３１、１３２、１３３、１３４の各々に形成されたデュアルダマシンパターン１２と、シリコン酸化膜１１４に形成されたタングステンプラグ２１２と、最上層のシリコン酸窒化膜１４１に形成されたＴｉ／ＴｉＮ層１９１、Ａｌ−Ｃｕ層２０１、Ｔｉ／ＴｉＮ層１９２の積層構造体２１５と、から構成されている。

タングステンプラグ２１１は、タングステン層１６１と、タングステン層１６１の側面及び底面を覆うＴｉＮ１５１と、からなる。

シリコン酸化膜１１３及びＳｉＯＣＨ膜１３１、１３２、１３３、１３４の各々に形成されたデュアルダマシンパターン１２は、ＳｉＯＣＨ膜１３１、１３２、１３３、１３４の各々に形成されたデュアルダマシン溝２２１、２２２、２２３、２２４、２２５に埋められた銅１８２、１８３、１８４、１８５、１８６と、銅１８２、１８３、１８４、１８５、１８６の側面及び底面を覆うバリアメタル１７２、１７３、１７４、１７５、１７６と、からなる。

タングステンプラグ２１２は、タングステン層１６２と、タングステン層１６２の側面及び底面を囲むＴｉＮ層１５２と、からなる。

タングステンプラグ２１１、配線パターン１１、各デュアルダマシンパターン１２、タングステンプラグ２１２及び積層構造体２１５は上下方向に整列して形成されており、各プラグ及び各パターンは上層及び下層のプラグまたはパターンと電気的に接続されている。

図１に示すように、金属壁２は多層配線構造と同一の構造を有しており、シリコン窒化膜１２７と境界として、シリコン窒化膜１２７よりも下方の構造である下層金属壁６と、シリコン窒化膜１２７よりも上方の構造である最上層金属壁７とから構成されている。

図１に示す半導体装置１５０は以下のようにして製造される。

まず、半導体基板１００上にＭＯＳＦＥＴ９９を形成した後、ＭＯＳＦＥＴ９９を覆うようにして半導体基板１００をシリコン酸化膜１１１で覆い、シリコン酸化膜１１１にビアホールを形成する。

このビアホールの内部には、ＴｉＮ１５１によって周囲を囲まれたタングステン１６１からなるタングステンプラグ２１１が形成される。

次いで、シリコン酸化膜１１１上にシリコン窒化膜１２１、シリコン酸化膜１１２をこの順番に成膜する。

次いで、シリコン酸化膜１１２上にフォトレジスト（図示せず）を堆積させ、フォトレジストをパターニングする。パターニングしたフォトレジストをマスクとして、ドライエッチングによって、シリコン窒化膜１２１及びシリコン酸化膜１１２の内部に配線溝を形成する。

このようにして形成された配線溝の内部にバリアメタル１７１、Ｃｕ１８１を埋め込み、ＣＭＰ法を用いて、Ｃｕ１８１を研磨し、配線パターン１１を形成する。

続いて、シリコン酸化膜１１２上にシリコン窒化膜１２２、ＳｉＯＣＨ膜１３１をこの順番に成膜する。

次いで、ＳｉＯＣＨ膜１３１上にフォトレジスト（図示せず）を堆積させ、フォトレジストをパターニングする。パターニングしたフォトレジストをマスクとして、ドライエッチングによって、シリコン窒化膜１２２及びＳｉＯＣＨ膜１３１の内部に配線溝及びビアホール（溝状ビア）からなるデュアルダマシン溝２２１を形成する。

次いで、デュアルダマシン溝２２１の内部にバリアメタル１７２、Ｃｕ１８２を埋め込み、ＣＭＰ法を用いて、Ｃｕ１８２を研磨し、デュアルダマシンパターン１２を形成する。

前述のデュアルダマシンパターン１２の形成工程をＳｉＯＣＨ膜１３２、１３３、１３４及びシリコン酸化膜１１３の各々に対して繰り返すことにより、多層配線を形成する。

さらに、シリコン酸化膜１１３上にはシリコン酸化膜１１４を形成し、シリコン酸化膜１１４の厚さ方向を貫通して、ＴｉＮ１５２によって周囲を囲まれたタングステン１６２からなるタングステンプラグ２１２が形成される。

次いで、シリコン酸化膜１１４上にＴｉ／ＴｉＮ膜１９１、Ａｌ−Ｃｕ膜２０１、Ｔｉ／ＴｉＮ膜１９２をこの順番に成膜する。

次いで、Ｔｉ／ＴｉＮ膜１９２上にフォトレジスト（図示せず）を堆積させ、フォトレジストをパターニングする。

次いで、パターニングしたフォトレジストをマスクとして、ドライエッチングによって、Ｔｉ／ＴｉＮ膜１９１、Ａｌ−Ｃｕ膜２０１、Ｔｉ／ＴｉＮ膜１９２をパターニングし、積層構造体２１５を形成する。

次いで、積層構造体２１５を覆ってシリコン酸化膜１１４上に保護膜としてのシリコン酸窒化膜１４１を成長させる。

このようにして形成された半導体装置１５０においては、ＭＯＳＦＥＴ９９及び多層配線構造を囲むようにして、チップ外周領域５において、多層配線からなる金属壁２が多層配線構造と同時に形成される。

この金属壁２は、ＭＯＳＦＥＴ９９及び多層配線構造の内部に水分や腐食性のガスが浸入することを阻止する。

図２に示すように、通常の半導体の製造プロセスにおいては、一枚の半導体ウェハ１に複数の同一チップを形成した後に、各半導体回路形成領域４を分割して切り出すことが行われる。

具体的には、図３に示すように、半導体ウェハ１をダイシングライン３に沿ってダイシングし、個々のＬＳＩチップに分離する手法が用いられる。

個々のチップにダイシングする際、金属壁２が半導体回路形成領域４を外側から囲んでいるため、ダイシングに起因する各チップにおけるクラックの発生、あるいは、各チップの内部への水分の浸入を防止することができる。

例えば、特許文献１には、金属壁の構造に関して、バリアメタルを切れ目なく形成することにより、密着性を向上させ、クラックの発生及び水分の浸入を防止する方法が記載されている。

また、特許文献２には、金属壁の構造に関して、複数の金属壁を分割して形成することにより、金属壁に欠陥が生じた場合にも、回路領域への水分の侵入を防止することができる方法が記載されている。

特開２００４−６４０４６号公報 特開２００４−３０４１２４号公報

しかしながら、従来の半導体装置は、最上層金属壁７の構造に関して、以下に示すような課題を有していた。

第一に、図１に示すような従来の金属壁２の構造では、配線間容量のさらなる低減を行うため、シリコン酸化膜１１３、シリコン窒化膜１２７、シリコン酸化膜１１４の低誘電率化が必要となる。この場合、下層金属壁６だけでなく、最上層金属壁７も優れた耐水性及びクラック耐性を有することが必要となる。しかしながら、従来の半導体装置においては、これら低誘電率膜の導入とデバイスの信頼性の両立は困難であるという問題点があった。

第二に、最上層の金属配線としては、銅の酸化の問題から、銅配線を用いないことが望ましい。このため、最上層の金属壁には銅配線を用いることができない、という問題点を有していた。

第三に、水分が侵入しやすいという問題点がある。

図４は、図１に示した半導体装置１５０の上層部の拡大断面図である。

図４に示すように、従来の半導体装置１５０においては、シリコン酸化膜１１４に形成されたタングステンプラグ２１２と、シリコン酸化膜１１４上に形成された積層構造体２１５とは別個の層として形成される。このため、タングステンプラグ２１２のタングステン１６２とＴｉ／ＴｉＮ１９１との界面に水分または腐食性ガスの侵入経路２２０が形成され、この侵入経路２２０を伝わって水分や腐食性ガスが浸入するという問題点があった。

第四に、銅配線の上層部にタングステンを用いることは好ましくないという問題点があった。

タングステンプラグ２１２はＣＶＤ法によって形成されるが、成膜温度は４００℃以上である。このため、低誘電率膜を導入した銅微細配線の上層に形成すると、銅の凝集や低誘電率膜からのデガスなどを引き起こす原因となる。このため、銅配線の上層部にタングステンを用いることは好ましくないという問題点があった。

本発明は、上記の問題点に鑑みてなされたものであり、水分や腐食性ガスの浸入を防止することのできる最上層の金属壁構造を有する半導体装置及びその製造方法を提供することを目的とする。

この目的を達成するため、本発明は、半導体基板と、前記半導体基板上または半導体層上に形成された少なくとも一つの回路素子と、前記回路素子と電気的に接続された状態において前記半導体基板または半導体層上に形成された多層配線構造と、前記多層配線構造の外側において前記多層配線構造を囲むようにして形成された金属壁と、を備える半導体装置であって、前記金属壁の最上層はアルミニウムを主成分とする金属からなり、前記金属は前記半導体基板の外周にわたって連続的に延在する溝状コンタクトホールに埋め込まれ、下層金属壁と接続され、前記金属壁が前記多層配線構造を中心とする半径方向において２個以上形成されており、相互に隣接する前記金属壁の最上層は、前記溝状コンタクトホールの上方にて相互に一体化して形成されていることを特徴とする半導体装置を提供する。

本発明に係る半導体装置によれば、層間絶縁膜に低誘電率膜を使用した場合に、金属壁が基板の外周部からの水分や腐食性ガスの半導体装置内部への侵入を防止し、クラックの発生を防止し、配線間容量を低く保ち、配線性能を維持し、配線の信頼性を高く保つことが可能になる。

さらに、金属壁は半導体回路形成領域において形成される配線と同時に、すなわち、同一工程において、形成することができるため、金属壁を形成するための追加の工程を実施する必要はない。

また、本発明に係る半導体装置の製造方法によれば、上述の効果を有する半導体装置の製造を可能にする。

多層配線構造を有する従来の半導体装置の一例を示す断面図である。 半導体ウェハの切り出しの一例を示す概略図である。 半導体ウェハのダイシングの一例を示す概略図である。 従来の半導体装置における侵入経路の形成状況を示す断面図である。 本発明の第一の実施例に係る半導体装置の断面図である。 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。 本発明の第二の実施例に係る半導体装置の断面図である。 本発明の第三の実施例に係る半導体装置の断面図である。 本発明の第四の実施例に係る半導体装置の断面図である。

（第一の実施例）
図５は、本発明の第一の実施例に係る半導体装置３０１の断面図である。

本発明の第一の実施例に係る半導体装置３０１は、半導体基板１００と、半導体基板１００の半導体回路形成領域４において半導体基板１００上に形成されたＭＯＳＦＥＴ９９（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、半導体基板１００及びＭＯＳＦＥＴ９９上に形成された多層配線構造と、半導体基板１００の半導体回路形成領域４を囲むチップ外周領域５において、ＭＯＳＦＥＴ９９及び多層配線構造を外側から囲むようにして形成されている金属壁２と、から構成されている。

多層配線構造は、上下方向に積層された絶縁膜としての複数のシリコン酸化膜１１１、１１３、１１４及びＳｉＯＣＨ膜２６１、２６２、２６３、２６４、２６５と、これらの複数のシリコン酸化膜またはＳｉＯＣＨ膜の各膜の間に挟まれて形成されているシリコン炭窒化（ＳｉＣＮ）膜２５１、２５２、２５３、２５４、２５５、２５６、２５７と、最上層に形成された保護膜としてのシリコン酸窒化膜１４１と、最下層のシリコン酸化膜１１１の厚さ方向に貫通して形成されたタングステンプラグ２１１と、最下層の直上の層であるＳｉＯＣＨ膜２６１の厚さ方向に貫通して形成された銅層１８１及び銅層１８１とタングステンプラグ２１１のタングステン１６１との間に形成されたバリアメタル膜としてのＴａ／ＴａＮ膜２７１からなる配線パターン１１と、ＳｉＯＣＨ膜２６２、２６３、２６４、２６５及びシリコン酸化膜１１３の各々に形成されたデュアルダマシンパターン１２と、シリコン酸化膜１１４及び最上層のシリコン酸窒化膜１４１にわたって形成された最上層配線１０と、から構成されている。

タングステンプラグ２１１は、タングステン層１６１と、タングステン層１６１の側面及び底面を覆うＴｉＮ層１５１と、からなる。

ＳｉＯＣＨ膜２６２、２６３、２６４、２６５及びシリコン酸化膜１１３の各々に形成されたデュアルダマシンパターン１２は、ＳｉＯＣＨ膜２６２、２６３、２６４、２６５及びシリコン酸化膜１１３の各々に形成されたデュアルダマシン溝２２１、２２２、２２３、２２４、２２５に埋められた銅１８２、１８３、１８４、１８５、１８６と、銅１８２、１８３、１８４、１８５、１８６の側面及び底面を覆うバリアメタル膜としてのＴａ／ＴａＮ膜２７２、２７３、２７４、２７５、２７６と、からなる。

最上層配線１０は、シリコン酸化膜１１４及び最上層のシリコン酸窒化膜１４１にわたって形成された溝状ビア２２６に埋め込まれたＡｌ−Ｃｕ層２０１と、シリコン酸化膜１１４内におけるＡｌ−Ｃｕ層２０１の側面及び底面と、シリコン酸化膜１１４とシリコン酸窒化膜１４１との間の境界面とを覆うバリアメタル膜としてのＴｉ／ＴｉＮ層１９１と、シリコン酸窒化膜１４１内におけるＡｌ−Ｃｕ層２０１の上面を覆うバリアメタル膜としてのＴｉ／ＴｉＮ層１９２と、から構成されている。

ただし、Ｔｉ／ＴｉＮ層１９１及びＴｉ／ＴｉＮ層１９２は、必要に応じて、省略することが可能である。

最上層配線１０を構成するＡｌ−Ｃｕ層２０１の上面には接続パッド用の凹部１０ａが形成されており、この凹部１０ａに対応して、シリコン酸窒化膜１４１には接続パッド用開口部１３が形成されている。

最上層配線１０、各デュアルダマシンパターン１２、配線パターン１１、タングステンプラグ２１２は上下方向に整列して形成されており、最上層配線１０、タングステンプラグ２１２及び各パターン１１、１２は上層及び下層の配線、プラグまたはパターンと電気的に接続されている。

金属壁２は、ＳｉＣＮ膜２５７よりも下方の構造である下層金属壁６と、ＳｉＣＮ膜２５７よりも上方の構造である最上層金属壁８とから構成されている。

すなわち、最上層金属壁８は、ＳｉＣＮ膜２５７、シリコン酸化膜１１４、Ａｌ−Ｃｕ２０１からなり、Ｔｉ／ＴｉＮ１９１及びＴｉ／ＴｉＮ１９２は任意に設けられる。

金属壁２は多層配線構造と同一の工程により製造され、多層配線構造と同一の構造を有している。このため、下層金属壁６はＳｉＣＮ膜２５７よりも下方の多層配線構造と同一の構造を有しており、最上層金属壁８は最上層配線１０と同一の構造を有している。

図５に示す第一の実施例に係る半導体装置３０１は以下のようにして製造される。

まず、半導体基板１００上にＭＯＳＦＥＴ９９を形成した後、ＭＯＳＦＥＴ９９を覆うようにして半導体基板１００をシリコン酸化膜１１１で覆い、シリコン酸化膜１１１にビアホールを形成する。

このビアホールの内部には、ＴｉＮ１５１によって周囲を囲まれたタングステン１６１からなるタングステンプラグ２１１が形成される。

次いで、シリコン酸化膜１１１上にＳｉＣＮ膜２５１、ＳｉＯＣＨ膜２６１をこの順番に成膜する。

ＳｉＣＮ膜２５１は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により成膜される絶縁膜であり、比誘電率は５以下である。ＳｉＣＮ膜２５１は、少なくともシリコンと炭素からなる絶縁膜であり、シリコン炭化物、シリコン炭窒化物、有機物、シリコンを含んだ有機物またはジビニルシロキサンベンゾシクロブテンからなるものとすることができる。

ＳｉＣＮ膜２５１の膜厚は約０．０１乃至約０．０５ミクロン（μｍ）が好ましい。

ＳｉＯＣＨ膜２６１は、例えば、ＣＶＤ法により成膜される低誘電率膜であり、比誘電率は３以下である。ＳｉＯＣＨ膜２６１は、例えば、Ａｕｒｏｒａ−ＵＬＫ（商品名）、Ｂｌａｃｋ ｄｉａｍｏｎｄ（商品名）、ＣＯＲＡＬ（商品名）などの材料、あるいは、それらを多孔質にした材料からなる膜である。

ＳｉＯＣＨ膜２６１の膜厚は約０．１乃至約０．３μｍが好ましい。加工性を向上させるために、ＳｉＯＣＨ膜２６１は、シリコン酸化膜、シリコン炭化膜またはシリコン炭窒化膜とＳｉＯＣＨ膜との積層構造にすることもできる。

次いで、ＳｉＯＣＨ膜２６１上にフォトレジスト（図示せず）を堆積させ、フォトレジストをパターニングする。パターニングしたフォトレジストをマスクとして、ドライエッチングによって、ＳｉＣＮ膜２５１及びＳｉＯＣＨ膜２６１の内部に配線溝を形成する。

配線溝の内部に、ＰＶＤ法により、Ｔａ／ＴａＮ膜（Ｔａ／ＴａＮ＝１５／５ｎｍ）と銅膜（Ｃｕ＝５０ｎｍ）を成膜した後、電解めっき法によりＣｕを埋め込む。

続いて、窒素などの不活性雰囲気中において２００℃乃至３００℃の温度で５乃至３０分間の熱処理を行い、ＣＭＰ法を用いて研磨を行い、銅層１８１と、銅層１８１の側面及び底面を囲むＴａ／ＴａＮ層２７１とからなる配線パターン１１を形成する。

続いて、ＳｉＯＣＨ膜２６１上にＳｉＣＮ膜２５２、ＳｉＯＣＨ膜２６２をこの順番に成膜する。

次いで、ＳｉＯＣＨ膜２６２上にフォトレジスト（図示せず）を堆積させ、フォトレジストをパターニングする。パターニングしたフォトレジストをマスクとして、ドライエッチングによって、ＳｉＣＮ膜２５２及びＳｉＯＣＨ膜２６２の内部に配線溝及びビアホール（溝状ビア）からなるデュアルダマシン溝２２１を形成する。

ＳｉＯＣＨ膜２６２は、例えば、ドライエッチングによる加工性を向上させるため、あるいは、ＣＭＰ時のオーバー研磨を防止するため、シリコン酸化膜、シリコン炭化膜、シリコン炭窒化膜との積層構造にすることもできる。

次いで、デュアルダマシン溝２２１の内部に、上述と同様の方法により、バリアメタル膜としてのＴａ／ＴａＮ２７２を形成し、Ｃｕ１８２を埋め込み、ＣＭＰ法を用いて、Ｃｕ１８２を研磨し、デュアルダマシンパターン１２を形成する。

前述のデュアルダマシンパターン１２の形成工程をＳｉＯＣＨ膜２６３、２６４、２６５及びシリコン酸化膜１１３の各々に対して繰り返すことにより、多層配線を形成する。

本実施例に係る半導体装置３０１においては、５層のデュアルダマシンパターンを形成しているが、デュアルダマシンパターンの層数は任意に選択することが可能である。

次いで、シリコン酸化膜１１３上にＳｉＣＮ膜２５７、シリコン酸化膜１１４がこの順に形成される。

後述するように、ＳｉＣＮ膜２５７及びシリコン酸化膜１１４の厚さ方向をン貫通し、さらに、シリコン酸化膜１１４上にはアルミニウムを主成分とする最上層配線１０が形成される。

ＳｉＣＮ膜２５７は、比誘電率５．０以下であり、銅の拡散耐性、シリコン酸化膜エッチング時のエッチング停止層としての役割を果たすが、その吸水耐性はシリコン窒素化膜（比誘電率７．０）やシリコン酸窒素化膜（比誘電率６．０）に比べて劣ることが知られている。

このため、水分や腐食性のガスが多層配線構造の内部に浸入することを防止することが必要であり、最上層金属壁８を有する金属壁２が水分や腐食性ガスの侵入を防止している。

すなわち、本実施例に係る半導体装置３０１における金属壁２は、ＳｉＣＮ膜２５７の吸水耐性に関わらず、外部から水分または腐食性ガスが多層配線構造の内部に侵入することを防止することができる。

このため、ＳｉＣＮ膜２５７を比誘電率が約２．７乃至約３．５の膜として形成し、あるいは、ＳｉＣＮ膜２５７として有機シリコン膜（比誘電率２．７）やプラズマ重合により形成したジビニルシロキサンベンゾシクロブテン膜（比誘電率２．７、以下「ＢＣＢ膜」と記載）を用いることが可能になり、配線間容量の低減を行うことができるようになる。

最上層金属壁８（または最上層配線１０）を構成するアルミニウムと絶縁膜との密着性や安定性の観点から、チタン、タンタルまたはそれらの窒化物（例えば、窒化チタン）、あるいは、それらの積層膜を最上層金属壁８の上下に挿入することも有効である。

最上層配線１０は以下のようにして形成される。

例えば、シリコン酸化膜１１４に溝状ビアホール２２６を開口した後に、溝状ビアホール２２６の内部にＴｉ／ＴｉＮ膜１９１、Ａｌ−Ｃｕ膜２０１、Ｔｉ／ＴｉＮ膜１９２をこの順番に成膜する。

次いで、最上層配線１０の最上層であるＴｉ／ＴｉＮ膜１９２上にフォトレジスト（図示せず）を堆積させ、フォトレジストをパターニングする。パターニングしたフォトレジストをマスクとして、ドライエッチングによって、Ｔｉ／ＴｉＮ膜１９１、Ａｌ−Ｃｕ膜２０１、Ｔｉ／ＴｉＮ膜１９２からなる最上層配線１０を形成する。

その後、最上層配線１０を覆ってシリコン酸化膜１１４上に保護膜としてのシリコン酸窒化膜１４１を成長させる。

その後、外部との接続を得るため、接続パッド開口部１３をフォトリソグラフィー及びドライエッチングによって形成する。

本実施例においては、多層配線構造と金属壁２、特に、最上層金属壁８と最上層配線１０とは同一工程で作成されるため、最上層金属壁８を含む金属壁２を形成するための追加の工程は発生しない。

このようにして形成された半導体基板１００上の多層配線構造においては、多層配線構造の周囲のチップ外周領域５において、全ての配線層及び絶縁層にわたって、耐湿性に優れる金属壁２を連続して形成することにより、半導体回路形成領域４に形成されたＭＯＳＦＥＴ９９及び多層配線構造の内部への水分や腐食性ガスの浸入を阻止することができる。

すなわち、従来の半導体装置１５０においては、図４に示したように、シリコン酸化膜１１４に形成されたタングステンプラグ２１２とシリコン酸化膜１１４上に形成された積層構造体２１５とは別個の層として形成されるため、タングステンプラグ２１２のタングステン１６２とＴｉ／ＴｉＮ１９１との界面に水分または腐食性ガスの侵入経路２２０が形成され、この侵入経路２２０を伝わって水分や腐食性ガスが浸入するという問題点があった。

これに対して、本実施例に係る半導体装置３０１においては、最上層金属壁８におけるＡｌ−Ｃｕ層２０１はシリコン酸窒化膜１４１とシリコン酸化膜１１４の双方にわたって形成されているため、従来の半導体装置１５０とは異なり、侵入経路２２０が形成されることはない。このため、本実施例に係る半導体装置３０１によれば、最上層金属壁８を含む金属壁２によって、半導体回路形成領域４に形成されたＭＯＳＦＥＴ９９及び多層配線構造の内部への水分や腐食性ガスの浸入を阻止することができる。

なお、半導体装置３０１の上面には保護膜（例えば、シリコン酸窒化膜１４１）が形成されているため、半導体装置３０１の上方から水分や腐食性ガスが浸入することはない。

本実施例に係る半導体装置３０１における最上層金属壁８の効果を実証するため、図１に示した従来の半導体装置１５０を比較例として作製し、本実施例に係る半導体装置３０１及び従来の半導体装置１５０に対して比較実験を行った。

（第１の実験）
まず、最下層の配線層において、０．１μｍ配線間に１２５℃で３ＭＶ／ｃｍの電解を印加するＴＤＤＢ信頼性試験を行った。

１０乃至６Ａ／ｃｍ以上の電流が流れた場合を故障と判定したところ、従来の半導体装置１５０における平均寿命は約２時間であった。これに対して、本実施例に係る半導体装置３０１においては約２５時間の寿命となり、絶縁寿命は１１５０％の伸びを示した。すなわち、本実施例に係る半導体装置３０１における絶縁寿命は従来の半導体装置１５０における絶縁寿命と比較して飛躍的に向上していることが確認された。

（第２の実験）
さらに、幅０．１μｍ、長さ１００μｍの最下層の配線に直径０．１μｍのビアを接続し、３５０℃で０．３ｍＡの電流を印加するエレクトロマイグレーション信頼性の比較を行った。

従来の半導体装置１５０においては、５時間程度で３％以上の抵抗上昇が発生した。

これに対して、本実施例に係る半導体装置３０１においては、同程度の抵抗上昇の発生には４０時間が必要であった。

すなわち、本実施例に係る半導体装置３０１において同程度の抵抗上昇の発生に要する時間は従来の半導体装置１５０のほぼ８倍であった。この事実から、本実施例に係る半導体装置３０１におけるエレクトロマイグレーション寿命は従来の半導体装置１５０におけるエレクトロマイグレーション寿命と比較して、飛躍的に向上していることを確認した。

以上説明したように、最上層にアルミニウムからなる最上層金属壁８を形成することにより、半導体基板から最上層配線までの全層において、耐湿性に優れる金属壁を切れ目なく連続的に形成することができ、絶縁膜の低誘電率化が進んだ場合にも、金属壁２がチップ外周部からの水分や腐食性ガスなどの浸入を十分に防止することが可能になる。その結果、上方の配線層のまでの層間絶縁膜の低誘電率化を達成することができ、配線間容量を低く保ち、配線性能を維持しつつ、配線の信頼性を高く維持することが可能になる。

なお、金属壁２の下層金属壁６は、全ての配線層及び絶縁層において、チップ外周部の全周に渡って構成されていることが必要であるが、多層配線構造の内部への水分や腐食性ガスの浸入を阻止することができるものであれば、下層金属壁６の構造は限定されない。例えば、下層金属壁６は、デュアルダマシン構造であっても、シングルダマシン構造であってもよく、あるいは、各層によってデュアルダマシン構造とシングルダマシン構造とを使い分けても良く、さらには、少なくとも一部の絶縁膜に有機膜を用いることもできる。

なお、本実施例に係る半導体装置３０１は、上述した構造に限定されるものではない。

例えば、本実施例に係る半導体装置３０１は、半導体基板１００上に多数の回路素子（ＭＯＳＦＥＴ９９）が形成されたものであってもよいし、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やアクティブマトリックス駆動タイプの液晶表示パネルの基板におけるように、半導体層上に多数の回路素子が形成されたものであってもよい。

具体的には、本実施例に係る半導体装置３０１は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＦＲＡＭ（Fｅｒｒｏ Ｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、抵抗変化型メモリ等のようなメモリ回路を有する半導体装置や、マイクロプロセッサ等の論理回路を有する半導体装置、あるいは、これらの半導体装置が複数搭載された混載型半導体装置、もしくは、これらの半導体装置が複数積層されたＳＩＰ（Ｓｉｌｉｃｏｎ ｉｎ Ｐａｃｋａｇｅ）として構成することが可能である。

あるいは、上述した液晶表示パネルの基板のようなアクティブマトリックス駆動タイプの表示装置におけるパネル基板として用いることも可能である。

また、図２に示すように、通常の半導体の製造プロセスにおいては、一枚の半導体ウェハ１に複数の同一チップを形成した後に、各半導体回路形成領域４を分割して切り出すことが行われる。この際、図３に示すように、半導体ウェハ１をダイシングライン３に沿ってダイシングし、個々のＬＳＩチップに分離する手法が用いられる。このダイシングの際、最上層金属壁８を有する金属壁２によって半導体回路形成領域４が外側からか囲まれるため、ダイシング時のクラックの発生や水分などの多層配線構造への浸入を防止することができる。

図６（Ａ）乃至図６（Ｆ）及び図７は最上配線１０及び最上層金属壁８の各製造工程を示す断面図である。

以下、図６（Ａ）乃至図６（Ｆ）及び図７を参照して、最上配線１０及び最上層金属壁８の製造工程を説明する。

まず、少なくとも１つの回路素子（ＭＯＳＦＥＴ９９）が形成された半導体基板１００を用意する。あるいは、半導体基板１００に代えて、回路素子（ＭＯＳＦＥＴ９９）が形成された半導体層を用いることもできる。

次いで、その回路素子に電気的に接続した状態で半導体基板１００上に多層配線構造のうち半導体基板１００からシリコン酸化膜１１３までの構造と下層金属壁６とを形成する。

次いで、以下のようにして、最上配線１０及び最上層金属壁８が形成される。最上配線１０及び最上層金属壁８は同様のプロセスにより製造されるため、以下、説明を単純化するため、最上層金属壁８のみについて説明する。

図６（Ａ）はチップ外周領域５におけるシリコン酸化膜１１３と、シリコン酸化膜１１４と、シリコン酸化膜１１３、１１４の間に挟まれて形成された低誘電率絶縁性バリア膜９の断面図である。

シリコン酸化膜１１３には、厚さ方向に貫通する溝状ビアホール２２５が形成されており、溝状ビアホール２２５の内部には、溝状ビアホール２２５に埋め込まれたＣｕ１８６と、Ｃｕ１８６の側面及び底面を囲むバリアメタル膜２７６とからなるデュアルダマシンパターン１２が形成されている。

シリコン酸化膜１１３上には低誘電率絶縁性バリア膜９が成膜され、低誘電率絶縁性バリア膜９の上にはシリコン酸化膜１１４が成膜されている。

シリコン酸化膜１１３に代えて、ハイドロゲンシルセスキオキサン（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、シリコン酸炭化物（ＳｉＯＣ）、水素化シリコン酸炭化物（ＳｉＯＣＨ）等の無機物や、ポリアリルエーテル等の有機物、あるいは、上記の無機物の少なくとも１つと有機物とを含んだ有機−無機複合物、あるいは、それらに微細な空孔を含んだ多孔質膜からなる絶縁膜を用いることも可能である。

シリコン酸化膜１１３の厚さは約０．５μｍ乃至約２μｍであることが好ましい。

低誘電率絶縁性バリア膜９は、下層に形成されるデュアルダマシンパターン１２のＣｕ１８６を酸化させることなく形成されることが必要であるため、少なくともシリコンと炭素からなる絶縁膜であることが好ましく、例えば、比誘電率５．０以下のシリコン炭化物、シリコン炭窒化物などからなることが好ましい。

特に、配線間容量を低減するためには、低誘電率絶縁性バリア膜９は有機物、シリコンを含んだ有機物、あるいは、ＢＣＢからなることが好ましい。

低誘電率絶縁性バリア膜９の厚さは約０．０３μｍ乃至約０．１μｍであることが好ましい。

なお、上述の第一の実施例に係る半導体装置３０１においては、低誘電率絶縁性バリア膜９としてＳｉＣＮ膜２５７が用いられている。

本実施例に係る半導体装置３０１における最上層金属壁８は、特に、低誘電率絶縁性バリア膜９を従来のシリコン窒化膜（比誘電率７．０）よりも低い誘電率にすることにより配線間容量を低減する場合において、チップ外周部から多層配線構造の内部への水分や腐食性ガスなどの浸入を防止するのに有効である。

また、Ｃｕ１８６は、例えば、スパッタ法やＣＶＤ法によって銅（Ｃｕ）を堆積させることにより、あるいは、スパッタ法やＣＶＤ法により薄く堆積させた銅（Ｃｕ）を電極として用いた電解めっき法等によって銅（Ｃｕ）を堆積させることにより、形成することができる。

Ｃｕ１８６にアルミニウム（Ａｌ）、錫（Ｓｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、銀（Ａｇ）、ジルコニウム（Ｚｎ）、インジウム（Ｉｎ）又はマグネシウム（Ｍｇ）を含有させることも有効である。

さらには、銅以外の導電性材料、例えば、タングステン（Ｗ）やコバルトタングステンリン（ＣｏＷＰ）からなる密着層をＣｕ１８６と低誘電率絶縁性バリア膜９との間に形成してもよい。

シリコン酸化膜１１４を形成した後、図６（Ｂ）に示すように、シリコン酸化膜１１４上にフォトレジスト２３１を堆積させ、次いで、フォトレジスト２３１をパターニングする。

次いで、図６（Ｃ）に示すように、パターニングしたフォトレジスト２３１をマスクとして、ドライエッチングによって、シリコン酸化膜１１４及び低誘電率絶縁性バリア膜９を貫通する溝状ビアホール２４１を形成する。この際、半導体回路形成領域４においても、フォトレジスト２３１をマスクとするドライエッチングによって、回路接続に必要なビアホール（図示せず）が同時に形成されている。

溝状ビアホール２４１は、チップ外周に沿って、すなわち、多層配線構造を囲んで、溝状に連続的に形成される。

溝状ビアホール２４１の幅は約０．５μｍ乃至約２．０μｍであることが好ましい。

溝状ビアホール２４１を形成するためのドライエッチング方法に関して以下に説明する。

例えば、シリコン酸化膜１１４のドライエッチングは、テトラフルオロカーボン（ＣＦ_４）とアルゴン（Ａｒ）とをガス流量比で４０：１０００の割合で混合したものをエッチングガスとして用い、平行平板型のドライエッチング装置により、以下の条件下で行うことができる。
（１）ソースパワー：１０００Ｗ
（２）ソース周波数：６０ＭＨｚ
（３）バイアスパワー：３００Ｗ
（４）バイアス周波数：２ＭＨｚ
（５）チャンバー圧力：５０ｍＴｏｒｒ（約６．７Ｐａ）
（６）基板温度：２０℃

低誘電率絶縁性バリア膜９がエッチングストップ膜として機能するため、シリコン酸化膜１１４のみがエッチングされ、この段階においては、銅層１８６は露出していない。

続いて、Ｏ_２アッシングによって、シリコン酸化膜１１４のエッチング後にシリコン酸化膜１１４上に残ったフォトレジスト２３１を除去する。

特に、低誘電率絶縁性バリア膜９として、炭素を多く含む絶縁膜、例えば、ＢＣＢ膜を用いる場合には、低誘電率絶縁性バリア膜９を直接Ｏ_２アッシングに曝すことは好ましくないため、Ｏ_２アッシング耐性のある膜を上層、低誘電率絶縁性バリア膜９を下層とする積層構造にしたり、あるいは、Ｏ_２アッシングに代えてＮ_２／Ｈ_２アッシングを用いることが好ましい。

続いて、低誘電率絶縁性バリア膜９をエッチングする。

低誘電率絶縁性バリア膜９のエッチングは、低誘電率絶縁性バリア膜９がＳｉＣＮ膜である場合には、トリフルオロカーボン（ＣＨＦ_３）と酸素（Ｏ_２）とアルゴン（Ａｒ）とをガス流量比で２５：１０：４００の割合で混合したものをエッチングガスとして用い、平行平板型のドライエッチング装置により、以下の条件下で行うことができる。
（１）ソースパワー：７００Ｗ
（２）ソース周波数：６０ＭＨｚ
（３）バイアスパワー：１００Ｗ
（４）バイアス周波数：２ＭＨｚ
（５）チャンバー圧力：４０ｍＴｏｒｒ（約５．３Ｐａ）
（６）基板温度：２０℃

あるいは、低誘電率絶縁性バリア膜９がプラズマ重合法で形成したＢＣＢ膜である場合
には、高分子フルオロカーボン（Ｃ_４Ｆ_８）と窒素（Ｎ_２）と酸素（Ｏ_２）とをガス流量
比で５：１５０：２５の割合で混合したものをエッチングガスとして用い、平行平板型の
ドライエッチング装置により、以下の条件下で行うことができる。
（１）ソースパワー：１８００Ｗ
（２）ソース周波数：６０ＭＨｚ
（３）バイアスパワー：１５０Ｗ
（４）バイアス周波数：２ＭＨｚ
（５）チャンバー圧力：２５ｍＴｏｒｒ（約３．３Ｐａ）
（６）基板温度：２０℃

次いで、図６（Ｄ）に示すように、ＰＶＤ法によって、シリコン酸化膜１１４及び露出した銅層１８６の全面にＴｉ／ＴｉＮ膜１９１、Ａｌ−Ｃｕ膜２０１、Ｔｉ／ＴｉＮ膜１９２を形成する。

Ｔｉ／ＴｉＮ膜１９１の厚さは約０．１μｍ乃至約０．３μｍ、Ａｌ−Ｃｕ２０１膜の厚さは約１μｍ乃至約２μｍ、Ｔｉ／ＴｉＮ膜１９２の厚さは約０．１μｍ乃至約０．３μｍであることが好ましい。

溝状ビアホール２４１の内部には上記の３つの金属が連続的に埋め込まれている。

なお、ここではＡｌを主成分とする金属としてＡｌ−Ｃｕ膜２０１を用いたが、Ａｌを主成分とする金属としてはＡｌ−Ｃｕには限定されない。ＡｌとＣｕ以外の金属との合金を用いることも可能である。

また、Ａｌ−Ｃｕ膜２０１を形成する前後にＴｉ／ＴｉＮ膜１９１、１９２を形成したが、Ｔｉ／ＴｉＮ膜１９１、１９２に代えて、チタン、タンタルもしくはそれらの窒化物、あるいは、それらの積層膜を用いることができる。

次いで、図６（Ｅ）に示すように、Ｔｉ／ＴｉＮ膜１９２上にフォトレジスト２３２を堆積させ、次いで、フォトレジスト２３２をパターニングする。

次いで、図６（Ｆ）に示すように、パターニングしたフォトレジスト２３２をマスクとして、ドライエッチングによって、Ｔｉ／ＴｉＮ膜１９１、Ａｌ−Ｃｕ膜２０１、Ｔｉ／ＴｉＮ膜１９２をパターニングすることにより、最上層金属壁８が形成される。

この際、半導体回路形成領域４においても、フォトレジスト２３２をマスクとするドライエッチングによって、回路接続に必要なビアホール（図示せず）が同時に形成されている。

残存したフォトレジスト２３２を除去した後、図７に示すように、最上層金属壁８を覆ってシリコン酸化膜１１４上にシリコン酸窒化膜１４１からなる保護膜を成膜する。

（第二の実施例）
図８は、本発明の第二の実施例に係る半導体装置３０２の断面図である。

図５に示したように、本発明の第一の実施例に係る半導体装置３０１は１個の金属壁２を有するものとして形成されているが、金属壁２の個数は１個には限定されない。本発明に係る半導体装置は２個以上の金属壁を有するものとして形成することが可能である。

図８に示すように、本発明の第二の実施例に係る半導体装置３０２は２個の金属壁２ａ、２ｂを有するものとして形成されている。２個の金属壁２ａ、２ｂが形成されている点を除いて、第二の実施例に係る半導体装置３０２は第一の実施例に係る半導体装置３０１と同一の構造を有している。

２個の金属壁２ａ、２ｂは多層配線構造を中心とする半径方向において多層配線構造を囲むようにして形成されている。

このように、２個の金属壁２ａ、２ｂを形成することにより、一方の金属壁（例えば、金属壁２ａ）に欠陥が生じた場合であっても、他方の金属壁（例えば、金属壁２ｂ）により、水分や腐食性ガスの多層配線構造の内部への浸入を防止することができる。

また、２個の金属壁２ａ、２ｂを形成する場合、各金属壁２ａ、２ｂは同一の製造工程により形成することができるため、金属壁の個数の増大に伴う工程数の増加はない。

なお、金属壁の個数は２に限定されるものではなく、多層配線構造を中心とする半径方向において多層配線構造を囲むようにして、３個以上の金属壁を形成することが可能である。

２個以上の金属壁を形成する場合、各金属壁を部分的に接続し、半導体装置の上方から見た場合に、金属壁の構造が網目状になっていることが好ましい。

（第三の実施例）
図９は、本発明の第三の実施例に係る半導体装置３０３の断面図である。

第三の実施例に係る半導体装置３０３は、図８に示した第二の実施例に係る半導体装置３０２と同様に、２個の金属壁２ａ、２ｂを有するものとして形成されており、さらに、各金属壁２ａ、２ｂの最上層金属壁８は相互に一体的に形成されている。２個の金属壁２ａ、２ｂが形成されている点及び各金属壁２ａ、２ｂの最上層金属壁８が一体化されている点を除いて、第三の実施例に係る半導体装置３０３は第一の実施例に係る半導体装置３０１と同一の構造を有している。

２個の金属壁２ａ、２ｂの各最上層金属壁８が相互に一体的に形成されていることにより、ダイシング時に発生するクラックに対する耐性を向上させることができ、結果として、水分や腐食性ガスの多層配線構造の内部への浸入を防止することができる。

なお、金属壁の個数は２に限定されるものではなく、多層配線構造を中心とする半径方向において多層配線構造を囲むようにして、３個以上の金属壁を形成することが可能であり、その場合、相互に隣接する金属壁の各最上層金属壁８を相互に一体的に形成することができる。

（第四の実施例）
図１０は、本発明の第四の実施例に係る半導体装置３０４の断面図である。

第四の実施例に係る半導体装置３０４においては、最上層金属壁８の下端が最上層金属壁８の下層であるシリコン酸化膜１１３の内部に食い込むように形成されている。すなわち、最上層金属壁８の下端は、ＳｉＣＮ膜２５７を貫通し、バリアメタル膜としてのＴａ／ＴａＮ膜２７６を介して銅膜１８６の側面と接触している。

最上層金属壁８の下端が最上層金属壁８の下層であるシリコン酸化膜１１３の内部に食い込むように形成されている点を除いて、第四の実施例に係る半導体装置３０４は第一の実施例に係る半導体装置３０１と同一の構造を有している。

このように、最上層金属壁８の下端を下層の絶縁膜（シリコン酸化膜１１３）の内部に食い込むように形成することにより、ＳｉＣＮ膜２５７とシリコン酸化膜１１３との間の界面における侵入経路２２０（図４参照）の形成を阻止し、水分や腐食性ガスの多層配線構造の内部への浸入を防止することができる。

第一乃至第四の実施例においては、本発明を半導体装置に適用した例を説明したが、本発明は、少なくとも一部に低誘電率絶縁膜を有する光回路装置、量子回路装置、マイクロマシンその他これらに類する回路または装置にも適用することができる。

１ 半導体ウェハ
２ 金属壁
３ ダイシングライン
４ 半導体回路形成領域
５ チップ外周領域
６ 下層金属壁
８ 最上層金属壁
９ 低誘電率絶縁性バリア膜
１０ 最上層配線
１１ 配線パターン
１２ デュアルダマシンパターン
１３ 接続パッド開口部
９９ ＭＯＳＦＥＴ
１００ 半導体基板
１１１、１１２、１１３、１１４ シリコン酸化膜
１２１、１２２、１２３、１２４、１２５、１２６、１２７ シリコン窒化膜
１３１、１３２、１３３、１３４ ＳｉＯＣＨ膜
１４１ シリコン酸窒化膜
１５１、１５２ ＴｉＮ
１６１、１６２ タングステン
１７１、１７２、１７３、１７４、１７５、１７６ バリアメタル
１８１、１８２、１８３、１８４、１８５、１８６ Ｃｕ
１９１、１９２ Ｔｉ／ＴｉＮ
２０１ Ａｌ−Ｃｕ
２１１、２１２ タングステンプラグ
２２１、２２２、２２３、２２４、２２５、２２６ デュアルダマシン溝
２３１、２３２ フォトレジスト
２４１ 溝状ビアホール
２５１、２５２、２５３、２５３、２５４、２５５、２５６、２５７ ＳｉＣＮ膜
２６１、２６２、２６３、２６４、２６５ ＳｉＯＣＨ膜
２７１、２７２、２７３、２７４、２７５、２７６ Ｔａ／ＴａＮ
３０１ 本発明の第一の実施例に係る半導体装置
３０２ 本発明の第二の実施例に係る半導体装置
３０３ 本発明の第三の実施例に係る半導体装置
３０４ 本発明の第四の実施例に係る半導体装置

この目的を達成するため、本発明は、半導体基板と、前記半導体基板上または半導体層上に形成された少なくとも一つの回路素子と、前記回路素子と電気的に接続された状態において前記半導体基板または半導体層上に形成された多層配線構造と、前記多層配線構造の外側において前記多層配線構造を囲むようにして形成された金属壁と、を備える半導体装置であって、前記金属壁が前記多層配線構造を中心とする半径方向において二個以上形成されており、前記金属壁はそれぞれ、最上層金属壁と下層金属壁とからなり、前記最上層金属壁はアルミニウムを主成分とする金属を含み、前記下層金属層と接続されており、前記二個以上の隣接する金属壁の最上層金属壁は一体化されていることを特徴とする半導体装置を提供する。

Claims (1)

1. 半導体基板と、前記半導体基板上または半導体層上に形成された少なくとも一つの回路素子と、前記回路素子と電気的に接続された状態において前記半導体基板または半導体層上に形成された多層配線構造と、前記多層配線構造の外側において前記多層配線構造を囲むようにして形成された金属壁と、を備える半導体装置であって、
   前記金属壁の最上層はアルミニウムを主成分とする金属からなり、
   前記金属は前記半導体基板の外周にわたって連続的に延在する溝状コンタクトホールに埋め込まれ、下層金属壁と接続され、
   前記金属壁が前記多層配線構造を中心とする半径方向において２個以上形成されており、
   相互に隣接する前記金属壁の最上層は、前記溝状コンタクトホールの上方にて相互に一体化して形成されていることを特徴とする半導体装置。

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