JP2002280450A

JP2002280450A - 半導体装置とその製造方法

Info

Publication number: JP2002280450A
Application number: JP2001076816A
Authority: JP
Inventors: Daisuke Komada; 大輔駒田
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 2001-03-16
Filing date: 2001-03-16
Publication date: 2002-09-27
Anticipated expiration: 2021-03-16
Also published as: JP4211910B2

Abstract

(57)【要約】【課題】配線溝エッチング時に、エッチングストッパ
層を用いず、下層配線を保護しつつ、かつビア孔形状を
良好に保って、配線溝のエッチングを行なえる、デュア
ルダマシン配線を有する半導体集積回路装置の製造方法
を提供する。【解決手段】半導体装置の製造方法は、（ａ）半導体
基板を含み、表面に導電性領域を有する下地の上に、エ
ッチングストッパ膜と層間絶縁膜とを堆積する工程と、
（ｂ）前記層間絶縁膜、エッチングストッパ膜を貫通
し、前記導電性領域に達するビア孔を形成する工程と、
（ｃ）前記ビア孔底面上に第１バリアメタル層を形成す
る工程と、（ｄ）前記層間絶縁膜に、平面視上前記ビア
孔と重複する配線溝を形成する工程と、（ｅ）前記配線
溝、前記ビア孔を埋め込んで第２バリアメタル層、主配
線層を含むデュアルダマシン配線を形成する工程とを含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特にダマシン配線を有する半導体装置
とその製造方法に関する。

【０００２】

【従来の技術】半導体集積回路装置は、半導体チップ内
に多数の素子を形成し、半導体チップ上に多層配線を形
成することによって作成される。多層配線は、多層の配
線層と、配線層間を絶縁する層間絶縁膜によって形成さ
れる。従来、異なる層間の電気的接続を形成するため、
層間絶縁膜上に上層の配線層を形成する前に、層間絶縁
膜を貫通するビア孔が形成される。上層配線を形成する
際に、ビア孔内も配線層で埋められる。

【０００３】配線パターンの形成は、層間絶縁膜上に配
線層を形成し、その上にレジストマスクを形成し、レジ
ストマスクをエッチングマスクとして配線層をエッチン
グすることによって行なわれる。配線パターン側壁上の
堆積物等は、アルカリ薬液等によって除去される。その
後、同層内の配線パターン間及び上層及び下層の配線パ
ターン間を絶縁するために、酸化シリコン等で形成され
る層間絶縁膜をプラズマＣＶＤ等を用いて形成する。

【０００４】従来、配線材料としては、エッチングの可
能なアルミニウム（Ａｌ）やタングステン（Ｗ）等が用
いられた。配線パターン形成後、レジストマスクを除去
するためのアッシングにおいて、配線パターン表面が酸
化されるのを防止するため、ＡｌやＷの主配線層の上
に、ＴｉＮ等の酸化防止層を形成することも行なわれ
る。

【０００５】半導体集積回路装置においては、常に集積
度の向上が求められている。集積度を向上するため、半
導体素子は微細化され、単位面積内により多くの半導体
素子を形成する。半導体素子が微細化され、集積度が向
上すると、その上に形成される配線の密度も増加する。
配線密度が増加すると、各配線の幅及び同層内の隣接す
る配線間の間隔は減少する。

【０００６】配線層の厚さを同一に保つと、配線幅の減
少は抵抗の増加を伴う。また、隣接する配線間の間隔の
減少は、配線間の容量の増加を伴う。配線抵抗の増加を
低減するためには、配線層の厚さを厚くすることが必要
である。配線の断面積を一定に保とうとすれば、配線幅
の減少分を配線層厚さの増加により補償しなければなら
ない。

【０００７】しかしながら、配線層の厚さを増加する
と、隣接する配線間の対向面積が増大し、配線間の容量
をさらに増加させることになる。配線抵抗の増大および
配線間容量の増大は、信号伝達スピードを減少させるこ
とになる。メモリー装置においては、高集積化と低消費
電力化が主な課題であるため、従来通りＡｌ等の配線材
料が用いられている。

【０００８】ロジック回路においては演算速度が主な課
題であり、信号伝達スピードの減少は極力防がなければ
ならない。このため、配線の抵抗を低減し、付随容量を
低減することが望まれる。配線の抵抗を低減するために
は、配線材料としてＡｌよりも抵抗率の低いＣｕ等の高
融点金属を用いることが提案されている。配線の付随容
量を低減するためには、配線間を絶縁する絶縁膜の誘電
率を低減することが提案されている。例えば、低誘電率
の絶縁膜として、弗素を含むシリコン酸化膜（ＦＳＧ）
等が用いられる。

【０００９】Ｃｕ配線は、エッチングによってパターニ
ングすることが困難である。このため、Ｃｕ層のパター
ンを形成するために、絶縁膜に溝（トレンチ）を形成
し、溝を埋め戻すようにＣｕ層を形成し、絶縁膜上の不
要のＣｕ層を化学機械研磨（ＣＭＰ）等によって除去す
るダマシンプロセスが用いられる。ダマシンプロセスと
して、シングルダマシンプロセスとデュアルダマシンプ
ロセスとが知られている。

【００１０】シングルダマシンプロセスでは、下層絶縁
膜上にビア孔用ホトレジストパターンを形成し、ビア孔
をエッチングし、ホトレジストパターンを除去した後ビ
ア孔を埋め込んでＣｕ層を形成し、下層絶縁膜上の不要
のＣｕ層をＣＭＰで除去し、さらに上層絶縁膜を形成
し、配線溝用ホトレジストパターンを形成し、上の絶縁
膜に配線溝をエッチングし、ホトレジストパターンを除
去した後配線溝を埋め込んでＣｕ層を形成し、上層絶縁
膜上の不要のＣｕ層をＣＭＰで除去する。

【００１１】デュアルダマシンプロセスでは、絶縁膜上
にビア孔用ホトレジストパターンを形成し、ビア孔をエ
ッチングし、同一絶縁膜上に配線溝用ホトレジストパタ
ーンを形成し、配線溝をエッチングし、その後同一プロ
セスでビア孔と配線溝とを埋め戻すＣｕ層を形成し、Ｃ
ＭＰにより絶縁膜上の不要Ｃｕ層を除去する。

【００１２】なお、ビア孔を形成した後、ホトレジスト
パターンをアッシングで除去する時、下層Ｃｕ配線層が
露出していると、露出しているＣｕ配線表面が酸化され
てしまう。Ｃｕ配線表面の酸化を防止するために、Ｃｕ
配線パターンを形成した後、Ｃｕ配線表面を覆ってエッ
チングストッパの機能を有する酸化防止膜を形成する。
このエッチングストッパ兼用酸化防止膜は、例えばＳｉ
Ｎ層によって形成される。

【００１３】エッチングストッパ兼用酸化防止膜を絶縁
膜の下に配置した場合、絶縁膜を貫通し、エッチングス
トッパ兼用酸化防止膜を露出するビア孔をエッチングに
より形成し、この段階でホトレジストパターンはアッシ
ングにより除去する。その後ビア孔底に露出したエッチ
ングストッパ兼用酸化防止膜を除去する。簡単のため、
エッチングストッパ兼用酸化防止膜をエッチングストッ
パ膜（層）と呼ぶ。

【００１４】なお、Ｃｕは酸化シリコン等の絶縁膜中に
拡散し、絶縁膜の誘電特性を劣化させる性質を有する。
Ｃｕの拡散を防止するために、Ｃｕ配線層形成前にＴｉ
Ｎ、ＴａＮ等のバリア層を形成し、その上にＣｕ配線層
を形成する。Ｃｕ配線上のエッチングストッパ（Ｓｉ
Ｎ）膜もＣｕの拡散を防止する機能を有する。

【００１５】配線溝エッチング時の深さ制御のため、層
間絶縁膜中間深さにエッチングストッパ層を介在させる
方法が知られている。エッチングストッパ層としては、
例えばプラズマＳｉＮ膜が用いられる。このエッチング
ストッパ膜上方の層間絶縁膜をエッチングした後、レレ
ジストマスクをアッシングし、配線溝底面に露出したエ
ッチングストッパ膜を除去する。しかしながら、配線溝
側面には、エッチングストッパ膜が露出し、配線間容量
を増加させる原因となる。そこで、エッチングストッパ
膜なしで配線溝深さをコントロールする方法が提案され
ている。

【００１６】デュアルダマシン法においては、ビア孔と
配線溝の位置ずれによるビア孔の開口面積が変わらない
方式が有利である。このため、先ずレジストパターンを
エッチングマスクとしてビア孔をエッチング加工し、次
にレジストパターンをエッチングマスクとして配線溝を
エッチングする方式（先ビア方式デュアルダマシン法と
呼ぶ）が提案されている。この先ビア方式の場合には、
ビア孔加工後に配線溝のエッチングを行なうので、配線
溝エッチング時にビア孔底面がエッチングされてしまう
問題がある。ビア孔に有機材料を埋め込んで配線溝エッ
チング時のビア孔底面を保護する方法がとられる。

【００１７】ビア孔に有機材料を埋め込んで配線溝エッ
チングを行なう場合、有機材料の詰物の高さを制御する
ことが必要となる。有機材料の詰物の埋め込み高さが低
いと、溝エッチング時に有機材料の詰物が消滅し、ビア
孔底面の保護の役割が不充分となる。保護詰物の高さが
高いと、有機材料の保護詰物がマスクとなり、シャドー
イングと呼ばれる異常エッチングを生じる。すなわち、
詰物周辺が深くエッチングされるが、この時詰物に接し
た部分の層間絶縁膜が残されてしまう。この残る層間絶
縁膜は、詰物を除去した後上方に鋭く突出する形状を有
する。このエッチング残りがビア孔周辺に残ると、Ｃｕ
等の高融点金属層形成時に埋め込み不良が発生してしま
う。

【００１８】図５を参照して配線溝エッチング時にエッ
チングストッパ層を用いない先ビア方式デュアルダマシ
ン法を説明する。

【００１９】図５（Ａ）に示すように、表面にＣｕ配線
等の導電性領域Ｌを有する下地表面上に、例えば厚さ約
５０ｎｍのプラズマＳｉＮ膜ｓをエッチングストッパ膜
として成膜し、その上に例えば厚さ１５００ｎｍの弗素
含有シリケートガラス（ＦＳＧ）で形成された層間絶縁
膜ｄを成膜する。層間絶縁膜ｄの表面上に、例えば厚さ
５０ｎｍのＳｉＮ膜で形成された反射防止膜ａｒを成膜
する。

【００２０】反射防止膜ａｒ上にレジストパターンＭ１
を作成する。レジストパターンＭ１をエッチングマスク
とし、反射防止膜ａｒ、層間絶縁膜ｄをエッチングして
ビア孔ＶＨを形成し、エッチングストッパ膜ｓを露出す
る。この段階でレジストパターンＭ１をアッシングによ
り除去する。

【００２１】図５（Ｂ）に示すように、ビア孔ＶＨ内に
有機材料の詰物ｐｐを装填し、反射防止膜ａｒ上に配線
溝を形成するためのレジストパターンＭ２を作成する。

【００２２】図５（Ｃ）に示すように、レジストパター
ンＭ２をエッチングマスクとし、反射防止膜ａｒ、層間
絶縁膜ｄの厚さ８００ｎｍ分をエッチングし、配線溝Ｗ
Ｔを形成する。この際、配線溝ＷＴ下面にはエッチング
ストッパ膜が存在しないため、ビア孔ＶＨ肩部のエッチ
ングも進行し、有機材料の保護詰物ｐｐ上面よりも下ま
でエッチングが進行する。この時、保護詰物ｐｐの周辺
に上方に鋭く突出する層間絶縁膜のエッチング残りｘが
形成される。

【００２３】配線溝エッチングの後、レジストパターン
Ｍ２、保護詰物ｐｐをアッシングで除去し、反射防止膜
ａｒとビア孔内に露出したエッチングストッパｓをエッ
チングで除去する。

【００２４】図５（Ｄ）がＳｉＮの反射防止膜及びエッ
チングストッパ膜を除去した状態を示す。ビア孔ＶＨの
周辺に上方に鋭く突出するエッチング残りｘが形成され
ている。

【００２５】図５（Ｅ）に示すように、例えば厚さ約２
５ｎｍのＴａＮ膜をバリアメタル層ｂとしてスッパッタ
リングで成膜し、続いて厚さ約２００ｎｍのＣｕ層をシ
ード層としてスッパッタリングで成膜する。

【００２６】次に、シード層上に、Ｃｕメッキ層を厚さ
約１３００ｎｍ成膜し、Ｃｕの主配線層を形成する。こ
のメッキ工程において、エッチング残りｘの周辺にボイ
ドｖｄが形成されることがある。ボイドｖｄが形成され
ると、下地の導電性領域Ｌから配線への接続抵抗が増加
してしまう。

【００２７】図５（Ｆ）に示すように、層間絶縁膜ｄ上
面上に堆積した主配線層ｗ、バリアメタル層ｂを化学機
械研磨（ＣＭＰ）で除去する。このようにして、デュア
ルダマシン配線が形成される。ボイドｖｄが形成される
と、導電性領域Ｌから配線パターンへの抵抗が増大して
しまう。

【００２８】ボイド発生を防止するため、有機材料の保
護詰物の高さを制御してビア孔肩部のエッチングよりも
低くなるようにすると、配線溝エッチング時に有機材料
の保護詰物が消滅し、ビア孔低部のエッチングストッパ
膜がエッチングされ、下地の導電性領域Ｌ表面に悪影響
を与えることがある。

【００２９】多層配線では、上層配線ほど配線ルールは
緩くなる。しかし、上層配線ほど配線幅、厚さ（高さ）
は大きくなる。つまり深い配線溝形成が必要となる。深
い配線溝をエッチングするほどビア孔肩部のエッチング
量も多くなる。一方、長いエッチング時間に耐えるた
め、有機材料の保護詰物の高さも高くする必要がある。
従って、有機材料の保護詰物の高さとビア孔内部のエッ
チング残りの発生はトレードオフの関係となり、上層配
線程難しくなる。

【００３０】

【発明が解決しようとする課題】エッチングストッパ膜
を用いず、先ビア方式のデュアルダマシン配線を形成す
る場合、ビア孔下部を保護し、かつ異常エッチングを防
止することが望まれる。

【００３１】本発明の目的は、配線溝エッチングのため
にエッチングストッパ膜を用いることなく、ビア孔周辺
にエッチング残りを生じることなく、下地の導電性領域
に悪影響を与えることの無い半導体装置の製造方法を提
供することである。

【００３２】本発明の他の目的は、上述の製造方法によ
り製造するのに適した構造を有する半導体装置を提供す
ることである。

【００３３】

【課題を解決するための手段】本発明の一観点によれ
ば、（ａ）半導体基板を含み、表面に導電性領域を有す
る下地の上に、エッチングストッパ膜と層間絶縁膜とを
堆積する工程と、（ｂ）前記層間絶縁膜、エッチングス
トッパ膜を貫通し、前記導電性領域に達するビア孔を形
成する工程と、（ｃ）前記ビア孔底面上に第１バリアメ
タル層を形成する工程と、（ｄ）前記層間絶縁膜に、平
面視上前記ビア孔と重複する配線溝を形成する工程と、
（ｅ）前記配線溝、前記ビア孔を埋め込んで第２バリア
メタル層、主配線層を含むデュアルダマシン配線を形成
する工程とを含む半導体装置の製造方法が提供される。

【００３４】本発明の他の観点によれば、半導体基板を
含み、表面に導電性領域を有する下地と、前記下地上に
形成されたエッチングストッパ膜と層間絶縁膜を含む積
層と、前記積層表面から前記層間絶縁膜中間深さまで形
成された配線溝と、前記配線溝底面から前記層間絶縁膜
の残りの厚さ及び前記エッチングストッパ膜を貫通し、
前記導電性領域に達するビア孔と、前記ビア孔底面上に
形成された第１バリアメタル層と、前記第１バリアメタ
ル層上方の前記ビア孔および前記配線溝を埋め込んで形
成され、第２バリアメタル層と主配線領域とを含むデュ
アルダマシン配線とを有する半導体装置が提供される。

【００３５】ビア孔底面上に第１バリアメタル層を形成
した後、配線溝を形成するため、ビア孔に有機材料の保
護詰物を装填する必要がなくなる。有機材料の保護詰物
を用いず、第１バリアメタル層によってエッチングスト
ッパ膜を保護するため、ビア孔周辺の層間絶縁膜中にエ
ッチング残りは発生せず、エッチング異常を防止でき
る。

【００３６】配線溝のエッチングを制御するためにエッ
チングストッパ膜を用いないため、配線溝エッチングと
共に上部の肩が削られて間口が広くなる。すなわち、ビ
ア孔の断面形状はワイングラス状になる。このため、ス
トレスマイグレーションに対して耐性の高い配線構造が
得られる。

【００３７】

【発明の実施の形態】以下、図面を参照して本発明の実
施例による半導体装置及びその製造方法を説明する。

【００３８】図１（Ａ）に示すように、表面に導電性領
域Ｌを有する下地Ｕを準備する。下地Ｕは、半導体基板
を含み、半導体基板中には複数のトラジスタＱが形成さ
れている。なお、導電性領域ＬがトランジスタＱの電極
領域であってもよい。

【００３９】下地Ｕの導電性領域Ｌを覆って、エッチン
グストッパ膜ｓを形成し、その上に層間絶縁膜ｄを形成
する。層間絶縁膜は、例えば酸化シリコン、弗素含有シ
リケートガラス（ＦＳＧ）、水素シルセスキオキサン
（ＨＳＱ）から形成した酸化シリコン、テトラエトキシ
シリケート（ＴＥＯＳ）から形成した酸化シリコン等で
形成できる。エッチングストッパ膜ｓは、層間絶縁膜ｄ
のエッチングに対し、エッチングストッパの機能を有す
る膜であり、例えば窒化シリコン、シリコンカーバイト
等で形成される。

【００４０】層間絶縁膜ｄの上に、ビア孔を形成するた
めの開口を有するマスクＭ１を作成する。マスクＭ１
は、例えばレジストパターンで形成される。マスクＭ１
の開口は、下地Ｕの導電性領域Ｌと位置合わせされてい
る。

【００４１】マスクＭ１をエッチングマスクとし、層間
絶縁膜ｄのエッチングを行なう。エッチングストッパｓ
を露出させてエッチングを停止し、マスクＭ１をアッシ
ング等により除去する。その後、形成したビア孔ＶＨ底
面に露出したエッチングストッパ膜ｓを除去する。

【００４２】図１（Ｂ）に示すように、このようにして
形成したビア孔ＶＨの底面上にＴｉＮ、ＴａＮ等の第１
バリアメタルｂ１を形成する。第１バリアメタル層ｂ１
は、層間絶縁膜ｄのエッチングに対し、著しく低いエッ
チングレート比を有する材料で形成される。

【００４３】図１（Ｃ）に示すように、層間絶縁膜ｄの
表面上に配線溝に対応する開口を有するマスクＭ２を作
成する。マスクＭ２の開口は、ビア孔を完全に含むこと
が望ましく、少なくともビア孔と重複することが必要で
ある。マスクＭ２は、第１バリアメタル層と同一材料で
形成しても、レジスト等で形成しても良い。マスクＭ２
をエッチングマスクとし、層間絶縁膜ｄのエッチングを
行なう。層間絶縁膜ｄの所定厚さをエッチングし、配線
溝ＷＴを形成する。この時、ビア孔ＶＨの肩部のエッチ
ングも進行し、ビア孔上部では断面形状が上方に向うに
従って次第に広がるワイングラス型ビア孔となる。

【００４４】配線溝のエッチングにおいて、ビア孔底面
は第１バリアメタル層ｂ１により覆われているため、下
地Ｕの導電性領域Ｌがエッチングの影響を受けることが
防止される。

【００４５】図１（Ｄ）に示すように、第１バリアメタ
ル層ｂ１を残したまま、ビア孔ＶＨ、配線溝ＷＴ内に第
２バリアメタル層ｂ２、主配線層ｗの形成を行なう。例
えば、ＴａＮ、ＴｉＮ等のバリアメタル層ｂ２をスパッ
タリングで形成し、続いてＣｕのシード層をスパッタリ
ングで形成し、Ｃｕのメッキを行なって主配線層ｗを形
成する。

【００４６】その後、層間絶縁膜ｄ上に堆積した不要の
バリアメタル層、主配線層をＣＭＰ、エッチバック等よ
り除去する。なお、マスクＭ２は、配線溝のエッチング
後アッシング、ＣＭＰ等により除去する。

【００４７】以上説明した工程によれば、図１（Ｃ）に
示す配線用エッチング時、ビア孔ＶＨ底面は第１バリア
メタル層ｂ１により覆われているため、下地Ｕの導電性
領域Ｌ表面を保護するために、エッチングストッパ膜、
有機材料の保護詰物等を設ける必要がなくなる。有機材
料の保護詰物を用いないため、エッチング異常（エッチ
ング残り）を生じることも無い。

【００４８】図２（Ａ）〜（Ｈ）は、より具体的な半導
体装置の製造方法を示す断面図である。銅配線Ｌを表面
に有する下地上に、厚さ約５０ｎｍの窒化シリコン膜で
形成されたエッチングストッパ膜ｓが形成されている。
エッチングストッパ膜ｓの上に、厚さ約１５００ｎｍの
ＦＳＧ膜で形成された層間絶縁膜ｄを成膜する。層間絶
縁膜ｄ表面に厚さ約５０ｎｍの窒化シリコン膜で形成さ
れた反射防止膜ａｒを形成する。反射防止膜ａｒ上に、
レジスト膜を塗布、露光、現像し、ビア孔に対応する開
口を有するレジストパターンＭ１を作成する。

【００４９】レジストパターンＭ１をエッチングマスク
とし、ＣＨＦ₃＋Ｏ₂を主エッチングガスとするエッチン
グを行ない、窒化シリコンの反射防止膜ａｒをエッチン
グする。

【００５０】次に、Ｃ₄Ｆ₈を主エッチングガスとして、
層間絶縁膜ｄのエッチングを行なって、ビア孔ＶＨを形
成する。エッチングストッパ膜ｓが露出した段階でエッ
チングを停止する。エッチングストッパ膜でエッチング
を自動停止させるには［Ｃ］／［Ｆ］比の大きいＣ_xＦ_y
ガスを用いるのが好ましい。例えばＣ₄Ｆ₈、Ｃ₅Ｆ₈ガス
等を用いる。レジストマスクＭ１をアッシングで除去す
る。このアッシングにおいて、銅配線Ｌ表面はエッチン
グストッパ膜ｓで覆われているため、酸化を防止され
る。

【００５１】図２（Ｂ）に示すように、ＣＨＦ₃＋Ｏ₂を
エッチングガスとし、窒化シリコン膜のエッチングを行
なう。層間絶縁膜ｄ表面上の反射防止膜ａｒ及びビア孔
ＶＨ底面に露出したエッチングストッパｓが除去され
る。

【００５２】図２（Ｃ）に示すように、上方より指向性
を高めたイオン化スパッタリング（イオン化物理気相堆
積ｉＰＶＤ）により、ＴｉＮ層から形成された第１バリ
アメタル層ｂ１を層間絶縁膜ｄ表面上で厚さ約２００ｎ
ｍ成膜する。なお、層間絶縁膜ｄ表面上に厚さ約２００
ｎｍのＴｉＮ層が成膜された時、ビア孔底面には厚さ約
６０ｎｍの第１バリアメタル層ｂ１が成膜される。な
お、第１バリアメタル層をＴｉ／ＴｉＮの積層で形成し
ても良い。

【００５３】第１バリアメタル層ｂ１を成膜したビア孔
ＶＨ内に有機材料の保護詰物ｐｐを装填する。

【００５４】図２（Ｄ）に示すように、層間絶縁膜ｄ上
に形成した第１バリアメタル層ｂ１の表面上に、レジス
ト膜を塗布、露光、現像し、配線溝をエッチングするた
めのレジストパターンＭ２を作成する。

【００５５】図２（Ｅ）に示すように、レジストパター
ンＭ２をエッチングマスクとし、Ｃｌ₂＋ＢＣｌ₃を主エ
ッチングガスとしたエッチングを行ない、層間絶縁膜ｄ
表面上の第１バリアメタル層ｂ１のエッチングを行な
う。なお、有機材料の保護詰物ｐｐは、第１バリアメタ
ル層よりもエッチングレートが速く、ビア孔ＶＨ上部の
保護詰物はエッチングにより消失する。しかしながら、
保護詰物ｐｐ下に配置された第１バリアメタル層ｂ１は
エッチングされず残る。

【００５６】このエッチングにおいては、保護詰物ｐｐ
のエッチングレートが速いため、エッチング異常は発生
し難い。その後レジストパターンＭ１及び保護詰物ｐｐ
をアッシング等により除去する。層間絶縁膜ｄ上に第１
バリアメタル層ｂ１で形成されたハードマスクが残る。

【００５７】図２（Ｆ）に示すように、層間絶縁膜ｄ表
面上に形成された第１バリアメタル層ｂ１のハードマス
クをエッチングマスクとし、層間絶縁膜ｄを深さ約８０
０ｎｍエッチングする。このエッチングにおいて、ビア
孔ＶＨの肩部のエッチングも進行し、ビア孔ＶＨ上部は
断面がワイングラス形状となる。又、ビア孔ＶＨ底面に
は第１バリアメタル層ｂ１が形成されており、下地の銅
配線Ｌがエッチングの悪影響を受けることが防止され
る。このようにして、ビア孔ＶＨの上部に配線溝ＷＴが
形成される。

【００５８】図２（Ｇ）に示すように、配線溝ＷＴ及び
ビア孔ＶＨ表面に指向性を弱めたイオン化スパッタリン
グにより、例えば厚さ約２５ｎｍのＴｉＮ層で形成され
た第２バリアメタル層ｂ２を堆積し、続いて厚さ約２５
０ｎｍのＣｕ層で形成されたシード層を形成する。指向
性を弱めたスパッタリングにより、ビア孔ＶＨおよび配
線溝ＷＴの側壁上にも堆積が生じる。シード層上に厚さ
約１３００ｎｍのＣｕ層をメッキにより成膜し、主配線
層ｗを形成する。

【００５９】図２（Ｈ）に示すように、層間絶縁膜ｄ上
面上に堆積したＣｕ層ｗ、バリアメタル層ｂ２、ｂ１を
化学機械研磨（ＣＭＰ）により除去する。

【００６０】なお、バリアメタルとしてＴｉＮを用いる
場合を説明したが、バリアメタルはチタン、チタン化合
物、タンタル、タンタル化合物からなる群から選択する
ことができる。主配線としてＣｕを用いる場合を説明し
たが、主配線の材料として金、銀、白金、銅、アルミニ
ウム、アルミニウム合金、タングステン、タングステン
化合物、モリブデン、モリブデン化合物、チタン、チタ
ン化合物、タンタル、タンタル化合物からなる群から選
択した材料を用いることができる。

【００６１】層間絶縁膜は、プラズマＳｉＯ₂、燐含有
シリケートガラス（ＰＳＧ）、ボロンー燐含有シリケー
トガラス（ＢＰＳＧ）、弗素含有シリケートガラス（Ｆ
ＳＧ）、水素シルセキオキサン（ＨＳＱ）、テトラエト
キシシリケート（ＴＥＯＳ）からなら群から選択するこ
とができる。又、バリアメタル層、シードメタル層の堆
積は、イオン化物理気相堆積、ロングスロースパッタリ
ング、コリメータースパッタリング等により行なうこと
ができる。イオン化物理堆積とロングスロースパッタリ
ングを組み合わせることも有効である。

【００６２】図３（Ａ）〜（Ｆ）は、本発明の他の実施
例による半導体装置の製造方法を示す断面図である。

【００６３】図３（Ａ）は、図２（Ｃ）と同様の状態を
示す。すなわち、層間絶縁膜ｄ、エッチングストッパ膜
ｓにはビア孔ＶＨが形成され、ビアＶＨ底面及び層間絶
縁膜ｄ上面上にＴｉＮに代え、ＴａＮの第１バリアメタ
ル層ｂ１が成膜されている。又、ビア孔ＶＨ内には、有
機材料の保護詰物ｐｐが装填されている。

【００６４】図３（Ｂ）に示すように、層間絶縁膜ｄ表
面上の第１バリアメタル層ｂ１をＣＭＰにより除去す
る。その後、ビア孔ＶＨ内の保護詰物ｐｐもアッシング
等により除去する。なお、本実施例において保護詰物ｐ
ｐは、ＣＭＰにおいてビア孔ＶＨ内面を保護するもので
あるが、必須の構成要件ではない。

【００６５】図３（Ｃ）に示すように、層間絶縁膜ｄ上
面上に配線溝の開口を有するレジストパターンＭ２を作
成する。

【００６６】レジストパターンＭ２をエッチングマスク
とし、Ｃ₄Ｆ₈を主エッチングガスとし、層間絶縁膜ｄを
深さ約８００ｎｍエッチングする。このエッチングにお
いて、ビア孔ＶＨの肩部のエッチングも進行し、ビア孔
ＶＨはワイングラス形状となる。

【００６７】図３（Ｄ）に示すように、エッチング終了
後レジストパターンＭ２をアッシングにより除去する。
この時、下地銅配線Ｌの表面は第１バリアメタル層ｂ１
に覆われており、酸化を防止される。

【００６８】図３（Ｅ）に示すように、イオン化スパッ
タリングにより、厚さ約２５ｎｍのＴａＮ層で形成され
た第２バリアメタル層ｂ２、厚さ約２５０ｎｍのＣｕ層
で形成されたシード層を成膜する。続いて、厚さ約１３
００ｎｍのＣｕ層をメッキで成膜する。このようにし
て、主配線層ｗが形成される。

【００６９】図３（Ｆ）に示すように、層間絶縁膜ｄ上
面上に堆積した不要な主配線層ｗ、バリアメタル層ｂ２
をＣＭＰにより除去する。

【００７０】本実施例においても、図３（Ｃ）に示す配
線溝エッチング工程において、ビア孔ＶＨ内部には保護
詰物を装填しておらず、ビア孔ＶＨ周辺にエッチング異
常を生じることがない。ビア孔底面は第１バリアメタル
層で保護されているため、下地配線に悪影響を与えるこ
とも防止される。

【００７１】ビア孔上部がワイングラス状に広がるた
め、配線層の堆積と、配線層に接する部分のビア導電体
の体積の比が小さくなり、ストレスマイグレーションが
緩和される。

【００７２】以上説明した実施例においては、１つのデ
ュアルダマシン配線を形成した。実際の半導体装置にお
いては、多層の配線層を形成し、各配線層において複数
のデュアルダマシン構造を形成する。

【００７３】図４は、半導体集積回路装置の構成例を示
す断面図である。シリコン基板１０の表面には、シャロ
ートレンチアイソレーションにより素子分離領域ＳＴＩ
が形成され、活性領域が画定されている。図に示す構造
においては、１つの活性領域内にｎチャネルＭＯＳトラ
ンジスタｎ‐ＭＯＳが形成され、他の活性領域内にｐチ
ャネルＭＯＳトランジスタｐ‐ＭＯＳが形成されてい
る。

【００７４】各トランジスタは、基板表面上に絶縁ゲー
ト電極構造を有し、ゲート電極の両側の基板内にｎ型又
はｐ型のソース／ドレイン領域１１が形成されている。
これらのソース／ドレイン領域は、前述の実施例におけ
る導電性領域である。

【００７５】シリコン基板１０表面上に第１エッチスト
ッパ層１２、第１層間絶縁膜１５の積層が形成され、上
述の実施例同様、バリアメタル層１８、１９、主配線層
２０のデュアルダマシン第１配線構造が形成されてい
る。これらのデュアルダマシン配線も、その上方に形成
される配線に対しては前述の実施例における導電性領域
となる。

【００７６】図においては、両端の導電性領域１１上に
それぞれ引き出し配線構造が形成され、中央の２つの導
電領域１１上に相互を接続する他の配線構造が形成され
ている。すなわち、図に示す２つのＭＯＳトランジスタ
は、コンプリメンタリＭＯＳ（ＣＭＯＳ）トランジスタ
を構成している。

【００７７】以上説明した第１配線層の上に、第２エッ
チストッパ層２２、第２層間絶縁膜２５の積層が形成さ
れ、この積層内に、第１配線層同様、バリアメタル層２
８、２９、主配線層３０のデュアルダマシン第２配線構
造が形成されている。

【００７８】さらに上層には、第３エッチストッパ層３
２、第３層間絶縁膜３５が積層され、この積層内にバリ
アメタル層３８、３９、主配線層４０のデュアルダマシ
ン第３配線構造が形成されている。

【００７９】さらに上層には、第４エッチストッパ層４
２、第４層間絶縁膜４５の積層が形成され、この積層内
にバリアメタル層４８、４９、主配線層５０のデュアル
ダマシン第４配線構造が形成されている。このデュアル
ダマシン配線構造の表面を覆って、保護膜５２が形成さ
れている。

【００８０】これらのデュアルダマシン配線も、前述の
実施例のデュアルダマシン配線に相当する。このよう
に、多層配線構造をデュアルダマシン配線構造を用いて
形成することにより、高集積度で付随容量が小さく、配
線抵抗の小さい配線構造を形成することができる。

【００８１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。銅配線を用
いた高速動作可能な半導体集積回路装置を説明したが、
デュアルダマシン配線はアルミニウム配線を高密度に形
成するのにも有効である。高速動作の要求が緩和される
場合、配線材料、層間絶縁膜材料等は、より広い範囲か
ら選択できる。

【００８２】例えば層間絶縁膜は、シリコン酸化膜、弗
素、燐、ボロン等を添加した添加物含有シリコン酸化
膜、水素シルセスキオキサン（ＨＳＱ），テトラエトキ
シシリケート（ＴＥＯＳ）など原料の異なるシリコン酸
化膜、シリコン窒化膜、シリコン酸化窒化膜、シロキサ
ン結合を有する無機化合物膜、有機化合物膜等から選択
する事ができる。エッチストップ層として、シリコン窒
化膜の他、シリコン酸化窒化膜、シリコンカーバイド
（ＳｉＣ，ＳｉＣ：Ｈ）等を用いてもよい。

【００８３】デュアルダマシン配線は、金属または金属
化合物で形成できる。金属としては、金、銀、白金、
銅、アルミニウム、タングステン、チタン、タンタル、
モリブデン等、またはこれらの合金を用いることができ
る。金属化合物としては、チタンナイトライド、タンタ
ルナイトライド、タングステンナイトライド、またはモ
リブデンナイトライド等を用いることができる。

【００８４】その他、種々の変更、改良、組み合わせが
可能なことは当業者に自明であろう。

【００８５】

【発明の効果】以上説明したように、本発明によれば、
デュアルダマシン配線構造を有する半導体集積回路装置
において、下地配線層の表面を酸化させず、良好なビア
孔形状を有するデュアルダマシン配線構造を作成するこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施例による半導体集積回路装置の
製造方法を概略的に示す断面図である。

【図２】本発明の他の実施例による半導体集積回路装
置の製造を説明する断面図である。

【図３】本発明の他の実施例による半導体集積回路装
置の製造を説明する断面図である。

【図４】半導体集積回路装置の構成を示す断面図であ
る。

【図５】従来の技術によるデュアルダマシンプロセス
の例を示す断面図である。

【符号の説明】

Ｕ下地Ｌ導電性領域ｓエッチングストッパ膜ｄ層間絶縁膜ａｒ反射防止膜ＭマスクＶＨビア孔ＷＴ配線溝ｂバリアメタル層ｗ主配線層

フロントページの続きＦターム(参考） 4M104 BB04 BB30 BB32 CC01 DD08 DD16 DD17 DD37 DD51 EE14 EE17 FF22 HH20 5F033 HH07 HH08 HH09 HH11 HH13 HH14 HH18 HH19 HH20 HH21 HH32 HH33 JJ01 JJ07 JJ08 JJ09 JJ11 JJ13 JJ14 JJ18 JJ19 JJ20 JJ21 JJ32 JJ33 KK01 KK11 MM02 MM12 MM13 NN03 NN06 NN07 PP15 PP21 PP22 PP26 QQ04 QQ09 QQ10 QQ12 QQ21 QQ25 QQ35 QQ37 QQ48 RR01 RR04 RR06 RR11 RR14 RR15 XX00

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体基板を含み、表面に導電性
領域を有する下地の上に、エッチングストッパ膜と層間
絶縁膜とを堆積する工程と、（ｂ）前記層間絶縁膜、エッチングストッパ膜を貫通
し、前記導電性領域に達するビア孔を形成する工程と、（ｃ）前記ビア孔底面上に第１バリアメタル層を形成す
る工程と、（ｄ）前記層間絶縁膜に、平面視上前記ビア孔と重複す
る配線溝を形成する工程と、（ｅ）前記配線溝、前記ビア孔を埋め込んで第２バリア
メタル層、主配線層を含むデュアルダマシン配線を形成
する工程とを含む半導体装置の製造方法。
【請求項２】前記工程（ｂ）が、前記層間絶縁膜上に
第１レジストパターンを形成し、該レジストパターンを
エッチングマスクとして該層間絶縁膜をエッチングし、
該レジストパターンを除去した後、前記エッチングスト
ッパ膜をエッチングし、前記工程（ｃ）が前記ビア孔底面上と前記層間絶縁膜上
面上に前記第１バリアメタル層を形成し、前記工程（ｄ）が、前記ビア孔内の第１バリアメタル層
上に保護詰物を装填し、前記層間絶縁膜上面上の前記第
１バリアメタル層上に第２レジストパターンを形成し、
該第２レジストパターンをエッチングマスクとして前記
層間絶縁膜上面上の該第１バリアメタル層をエッチング
してハードマスクを形成し、該第２レジストパターンを
除去し、該ハードマスクをエッチングマスクとして該層
間絶縁膜をエッチングする請求項１記載の半導体装置の
製造方法。
【請求項３】前記工程（ｂ）が、前記層間絶縁膜上に
第１レジストパターンを形成し、該レジストパターンを
エッチングマスクとして該層間絶縁膜をエッチングし、
該レジストパターン除去した後、前記エッチングストッ
パ膜をエッチングし、前記工程（ｃ）が前記ビア孔底面上と前記層間絶縁膜上
面上に前記第１バリアメタル層を形成し、前記層間絶縁
膜上面上の第１バリアメタル層を除去し、前記工程（ｄ）が、露出した層間絶縁膜上面上に第２レ
ジストパターンを形成し、該第２レジストパターンをエ
ッチングマスクとして該層間絶縁膜をエッチングする請
求項１記載の半導体装置の製造方法。
【請求項４】前記工程（ｄ）が、前記配線溝形成と同
時に前記ビア孔上部を配線溝に向って広がる形状にエッ
チングする請求項１〜３のいずれか１項記載の半導体装
置の製造方法。
【請求項５】半導体基板を含み、表面に導電性領域を
有する下地と、前記下地上に形成されたエッチングストッパ膜と層間絶
縁膜を含む積層と、前記積層表面から前記層間絶縁膜中間深さまで形成され
た配線溝と、前記配線溝底面から前記層間絶縁膜の残りの厚さ及び前
記エッチングストッパ膜を貫通し、前記導電性領域に達
するビア孔と、前記ビア孔底面上に形成された第１バリアメタル層と、前記第１バリアメタル層上方の前記ビア孔および前記配
線溝を埋め込んで形成され、第２バリアメタル層と主配
線領域とを含むデュアルダマシン配線とを有する半導体
装置。