JP2013128140A

JP2013128140A - Semiconductor device

Info

Publication number: JP2013128140A
Application number: JP2013026127A
Authority: JP
Inventors: Munehiro Tada; 宗弘多田; Hiroto Otake; 浩人大竹; Yoshihiro Hayashi; 喜宏林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2005-05-13
Filing date: 2013-02-13
Publication date: 2013-06-27
Anticipated expiration: 2026-05-11
Also published as: JPWO2006121129A1; JP5613272B2; WO2006121129A1; JP5438899B2

Abstract

【課題】水分や腐食性ガスの浸入を防止することのできる最上層の金属壁構造を有する半導体装置の提供。
【解決手段】本発明に係る半導体装置は、半導体基板と、前記半導体基板上または半導体層上に形成された少なくとも一つの回路素子と、前記回路素子と電気的に接続された状態において前記半導体基板または半導体層上に形成された多層配線構造と、前記多層配線構造の外側において前記多層配線構造を囲むようにして形成された金属壁と、を備える半導体装置であって、前記金属壁の最上層はアルミニウムを主成分とする金属からなり、前記金属は前記半導体基板の外周にわたって連続的に延在する溝状コンタクトホールに埋め込まれ、下層金属壁と接続され、前記金属壁が前記多層配線構造を中心とする半径方向において２個以上形成されており、相互に隣接する前記金属壁の最上層は、前記溝状コンタクトホールの上方にて相互に一体化して形成されている。
【選択図】図９A semiconductor device having an uppermost metal wall structure capable of preventing intrusion of moisture and corrosive gas.
A semiconductor device according to the present invention includes a semiconductor substrate, at least one circuit element formed on the semiconductor substrate or a semiconductor layer, and the semiconductor substrate in a state of being electrically connected to the circuit element. Or a semiconductor device comprising a multilayer wiring structure formed on a semiconductor layer and a metal wall formed so as to surround the multilayer wiring structure outside the multilayer wiring structure, wherein the uppermost layer of the metal wall is aluminum The metal is embedded in a groove-shaped contact hole continuously extending over the outer periphery of the semiconductor substrate, connected to a lower metal wall, and the metal wall is centered on the multilayer wiring structure. Two or more metal walls are formed in the radial direction, and the uppermost layers of the metal walls adjacent to each other are flush with each other above the grooved contact hole. It turned into and are formed.
[Selection] Figure 9

Description

本発明は、半導体装置に関し、特に、耐湿性及び実装性に優れた半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device excellent in moisture resistance and mountability.

シリコン基板又はシリコン層に多数の回路素子が集積された大規模集積回路（ＬＳＩ）においては、従来、配線材料としてアルミニウム（Ａｌ）又はＡｌ合金が広く用いられてきた。 In a large scale integrated circuit (LSI) in which a large number of circuit elements are integrated on a silicon substrate or silicon layer, conventionally, aluminum (Al) or an Al alloy has been widely used as a wiring material.

今日では、集積回路における回路素子の集積度の増大に伴って配線寸法の微細化が進んだことから、配線抵抗の低減と配線自体の高信頼化が必要となり、配線材料としてもアルミニウムに代わって銅（Ｃｕ）が使用されるようになってきている。 Today, with the increasing integration of circuit elements in integrated circuits, the miniaturization of wiring dimensions has progressed, so it is necessary to reduce wiring resistance and increase the reliability of the wiring itself, and instead of aluminum as the wiring material. Copper (Cu) is being used.

ただし、銅は、シリコン半導体集積回路において素子分離膜や層間絶縁膜等として多用されるシリコン酸化膜中に容易に拡散してリーク電流の発生要因となる。このため、一般的には、銅配線はその周囲をバリア膜で囲まれて形成される。具体的には、銅配線の側面及び底面には、銅の酸化を防止すると共に銅の拡散を防止する導電性バリアメタル膜が設けられ、銅配線の上面には絶縁性バリア膜が設けられる。 However, copper easily diffuses into a silicon oxide film that is frequently used as an element isolation film, an interlayer insulating film, etc. in a silicon semiconductor integrated circuit, and causes leakage current. For this reason, generally, the copper wiring is formed so as to be surrounded by a barrier film. Specifically, a conductive barrier metal film for preventing copper oxidation and copper diffusion is provided on the side and bottom surfaces of the copper wiring, and an insulating barrier film is provided on the upper surface of the copper wiring.

また、近年では、同時に配線間容量の増大が問題となってきており、この配線間容量を低減させるために、層間絶縁膜としてＨＳＱ（ハイドロゲンシルセスキオキサン（ＨｙｄｒｏｇｅｎＳｉｌｓｅｓｑｕｉｏｘａｎｅ））膜、ＣＤＯ（カーボンドープトオキサイド（ＣａｒｂｏｎＤｏｐｅｄＯｌｉｄｅ））膜及び有機膜等の低誘電率膜や、それらの多孔質膜などを用いることも進められている。この低誘電率膜は、例えば、スピン塗布法や気相成長法等により形成される。 In recent years, an increase in inter-wiring capacitance has become a problem at the same time. In order to reduce the inter-wiring capacitance, an HSQ (Hydrogen Silsesquioxane) film, CDO (carbon) is used as an interlayer insulating film. Low dielectric constant films such as doped oxide (Carbon Doped Olide) films and organic films, and porous films thereof are also being used. This low dielectric constant film is formed by, for example, a spin coating method or a vapor phase growth method.

一方、半導体の製造プロセスにおいては、一枚の半導体ウェハ上に複数の同一チップを形成した後に、半導体ウェハをダイシングラインに沿って切断し、個々のＬＳＩチップに分離する手法が用いられている。 On the other hand, in a semiconductor manufacturing process, after a plurality of identical chips are formed on a single semiconductor wafer, the semiconductor wafer is cut along dicing lines and separated into individual LSI chips.

前述のように、層間絶縁膜が低誘電率化された半導体装置においては、ダイシングされた側面から、多層（複数層）配線構造を構成する低誘電率膜を介して、あるいは、それらの界面を伝って水分や腐食性のガスが半導体装置内部に侵入し、銅配線の酸化による腐食や、絶縁膜の絶縁特性の劣化などを引き起こすことがある。 As described above, in a semiconductor device in which an interlayer insulating film has a low dielectric constant, a low dielectric constant film constituting a multilayer (multiple layer) wiring structure or an interface between them is formed from a diced side surface. Moisture or corrosive gas may enter the semiconductor device and cause corrosion due to oxidation of the copper wiring or deterioration of the insulating characteristics of the insulating film.

このため、ダイシングによって切り出されたチップ外周部の全周に渡って、多層配線によって構成される金属壁を設け、半導体回路内部への水分や腐食性のガスの浸入を阻止することが一般に行われている。 For this reason, it is a general practice to provide a metal wall composed of multilayer wiring over the entire circumference of the outer periphery of the chip cut out by dicing to prevent moisture and corrosive gas from entering the semiconductor circuit. ing.

このような金属壁は、ガードリング、シールリング、耐湿リング、金属リング等と呼ばれている。 Such a metal wall is called a guard ring, a seal ring, a moisture-resistant ring, a metal ring, or the like.

図１は多層配線構造を有する従来の半導体装置１５０の一例を示す断面図である。 FIG. 1 is a cross-sectional view showing an example of a conventional semiconductor device 150 having a multilayer wiring structure.

半導体装置１５０は、半導体基板１００と、半導体基板１００の半導体回路形成領域４において半導体基板１００上に形成されたＭＯＳＦＥＴ９９（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）と、半導体基板１００及びＭＯＳＦＥＴ９９上に形成された多層配線構造と、半導体基板１００の半導体回路形成領域４を囲むチップ外周領域５において、ＭＯＳＦＥＴ９９及び多層配線構造を外側から囲むようにして形成されている金属壁２と、から構成されている。 The semiconductor device 150 includes a semiconductor substrate 100, a MOSFET 99 (Metal Oxide Field Effect Transistor) formed on the semiconductor substrate 100 in the semiconductor circuit formation region 4 of the semiconductor substrate 100, and a multilayer formed on the semiconductor substrate 100 and the MOSFET 99. In the chip outer peripheral region 5 surrounding the semiconductor circuit forming region 4 of the semiconductor substrate 100, the MOSFET 99 and the metal wall 2 formed so as to surround the multilayer wiring structure from the outside are configured.

多層配線構造は、上下方向に積層された絶縁膜としての複数のシリコン酸化膜１１１、１１２、１１３、１１４及びＳｉＯＣＨ膜１３１、１３２、１３３、１３４と、複数のシリコン酸化膜またはＳｉＯＣＨ膜の各膜の間に挟まれて形成されているシリコン窒化膜１２１、１２２、１２３、１２４、１２５、１２６、１２７と、最上層に形成された保護膜としてのシリコン酸窒化膜１４１と、最下層のシリコン酸化膜１１１の厚さ方向に貫通して形成されたタングステンプラグ２１１と、最下層の直上の層であるシリコン酸化膜１１２の厚さ方向に貫通して形成された銅層１８１及び銅層１８１とタングステン１６１との間に形成されたバリアメタル膜１７１からなる配線パターン１１と、シリコン酸化膜１１３及びＳｉＯＣＨ膜１３１、１３２、１３３、１３４の各々に形成されたデュアルダマシンパターン１２と、シリコン酸化膜１１４に形成されたタングステンプラグ２１２と、最上層のシリコン酸窒化膜１４１に形成されたＴｉ／ＴｉＮ層１９１、Ａｌ−Ｃｕ層２０１、Ｔｉ／ＴｉＮ層１９２の積層構造体２１５と、から構成されている。 The multilayer wiring structure includes a plurality of silicon oxide films 111, 112, 113, 114 and SiOCH films 131, 132, 133, 134 as insulating films stacked in the vertical direction, and a plurality of silicon oxide films or SiOCH films. Silicon nitride films 121, 122, 123, 124, 125, 126, 127 formed between them, a silicon oxynitride film 141 as a protective film formed in the uppermost layer, and a silicon oxide film in the lowermost layer A tungsten plug 211 formed so as to penetrate in the thickness direction of the film 111 and a copper layer 181 and a copper layer 181 formed so as to penetrate in the thickness direction of the silicon oxide film 112 which is a layer immediately above the lowermost layer and tungsten 161, a wiring pattern 11 made of a barrier metal film 171 formed between the silicon oxide film 113 and the SiOCH films 131, 1 2, 133, 134, dual damascene pattern 12 formed on silicon oxide film 114, tungsten plug 212 formed on silicon oxide film 114, Ti / TiN layer 191 formed on uppermost silicon oxynitride film 141, Al− And a laminated structure 215 of a Cu layer 201 and a Ti / TiN layer 192.

タングステンプラグ２１１は、タングステン層１６１と、タングステン層１６１の側面及び底面を覆うＴｉＮ１５１と、からなる。 The tungsten plug 211 includes a tungsten layer 161 and TiN 151 that covers the side and bottom surfaces of the tungsten layer 161.

シリコン酸化膜１１３及びＳｉＯＣＨ膜１３１、１３２、１３３、１３４の各々に形成されたデュアルダマシンパターン１２は、ＳｉＯＣＨ膜１３１、１３２、１３３、１３４の各々に形成されたデュアルダマシン溝２２１、２２２、２２３、２２４、２２５に埋められた銅１８２、１８３、１８４、１８５、１８６と、銅１８２、１８３、１８４、１８５、１８６の側面及び底面を覆うバリアメタル１７２、１７３、１７４、１７５、１７６と、からなる。 The dual damascene pattern 12 formed in each of the silicon oxide film 113 and the SiOCH films 131, 132, 133, and 134 has dual damascene grooves 221, 222, 223, formed in each of the SiOCH films 131, 132, 133, and 134. And copper 182, 183, 184, 185 and 186 buried in 224 and 225, and barrier metals 172, 173, 174, 175 and 176 covering the side and bottom surfaces of the copper 182, 183, 184, 185 and 186 .

タングステンプラグ２１２は、タングステン層１６２と、タングステン層１６２の側面及び底面を囲むＴｉＮ層１５２と、からなる。 The tungsten plug 212 includes a tungsten layer 162 and a TiN layer 152 that surrounds the side and bottom surfaces of the tungsten layer 162.

タングステンプラグ２１１、配線パターン１１、各デュアルダマシンパターン１２、タングステンプラグ２１２及び積層構造体２１５は上下方向に整列して形成されており、各プラグ及び各パターンは上層及び下層のプラグまたはパターンと電気的に接続されている。 The tungsten plug 211, the wiring pattern 11, each dual damascene pattern 12, the tungsten plug 212, and the laminated structure 215 are formed to be aligned in the vertical direction, and each plug and each pattern is electrically connected to an upper layer and a lower layer plug or pattern. It is connected to the.

図１に示すように、金属壁２は多層配線構造と同一の構造を有しており、シリコン窒化膜１２７と境界として、シリコン窒化膜１２７よりも下方の構造である下層金属壁６と、シリコン窒化膜１２７よりも上方の構造である最上層金属壁７とから構成されている。 As shown in FIG. 1, the metal wall 2 has the same structure as the multilayer wiring structure, and the lower metal wall 6, which is a structure below the silicon nitride film 127, and the silicon nitride film 127 as a boundary, silicon The uppermost metal wall 7 is a structure above the nitride film 127.

図１に示す半導体装置１５０は以下のようにして製造される。 The semiconductor device 150 shown in FIG. 1 is manufactured as follows.

まず、半導体基板１００上にＭＯＳＦＥＴ９９を形成した後、ＭＯＳＦＥＴ９９を覆うようにして半導体基板１００をシリコン酸化膜１１１で覆い、シリコン酸化膜１１１にビアホールを形成する。 First, after forming the MOSFET 99 on the semiconductor substrate 100, the semiconductor substrate 100 is covered with the silicon oxide film 111 so as to cover the MOSFET 99, and a via hole is formed in the silicon oxide film 111.

このビアホールの内部には、ＴｉＮ１５１によって周囲を囲まれたタングステン１６１からなるタングステンプラグ２１１が形成される。 Inside this via hole, a tungsten plug 211 made of tungsten 161 surrounded by TiN 151 is formed.

次いで、シリコン酸化膜１１１上にシリコン窒化膜１２１、シリコン酸化膜１１２をこの順番に成膜する。 Next, a silicon nitride film 121 and a silicon oxide film 112 are formed in this order on the silicon oxide film 111.

次いで、シリコン酸化膜１１２上にフォトレジスト（図示せず）を堆積させ、フォトレジストをパターニングする。パターニングしたフォトレジストをマスクとして、ドライエッチングによって、シリコン窒化膜１２１及びシリコン酸化膜１１２の内部に配線溝を形成する。 Next, a photoresist (not shown) is deposited on the silicon oxide film 112, and the photoresist is patterned. Using the patterned photoresist as a mask, wiring trenches are formed in the silicon nitride film 121 and the silicon oxide film 112 by dry etching.

このようにして形成された配線溝の内部にバリアメタル１７１、Ｃｕ１８１を埋め込み、ＣＭＰ法を用いて、Ｃｕ１８１を研磨し、配線パターン１１を形成する。 The barrier metal 171 and Cu 181 are buried in the wiring groove formed in this way, and the Cu 181 is polished by CMP to form the wiring pattern 11.

続いて、シリコン酸化膜１１２上にシリコン窒化膜１２２、ＳｉＯＣＨ膜１３１をこの順番に成膜する。 Subsequently, a silicon nitride film 122 and a SiOCH film 131 are formed in this order on the silicon oxide film 112.

次いで、ＳｉＯＣＨ膜１３１上にフォトレジスト（図示せず）を堆積させ、フォトレジストをパターニングする。パターニングしたフォトレジストをマスクとして、ドライエッチングによって、シリコン窒化膜１２２及びＳｉＯＣＨ膜１３１の内部に配線溝及びビアホール（溝状ビア）からなるデュアルダマシン溝２２１を形成する。 Next, a photoresist (not shown) is deposited on the SiOCH film 131, and the photoresist is patterned. Using the patterned photoresist as a mask, a dual damascene groove 221 including a wiring groove and a via hole (groove via) is formed in the silicon nitride film 122 and the SiOCH film 131 by dry etching.

次いで、デュアルダマシン溝２２１の内部にバリアメタル１７２、Ｃｕ１８２を埋め込み、ＣＭＰ法を用いて、Ｃｕ１８２を研磨し、デュアルダマシンパターン１２を形成する。 Next, a barrier metal 172 and Cu 182 are embedded in the dual damascene groove 221, and the Cu 182 is polished by CMP to form a dual damascene pattern 12.

前述のデュアルダマシンパターン１２の形成工程をＳｉＯＣＨ膜１３２、１３３、１３４及びシリコン酸化膜１１３の各々に対して繰り返すことにより、多層配線を形成する。 A multilayer wiring is formed by repeating the process of forming the dual damascene pattern 12 for each of the SiOCH films 132, 133, 134 and the silicon oxide film 113.

さらに、シリコン酸化膜１１３上にはシリコン酸化膜１１４を形成し、シリコン酸化膜１１４の厚さ方向を貫通して、ＴｉＮ１５２によって周囲を囲まれたタングステン１６２からなるタングステンプラグ２１２が形成される。 Further, a silicon oxide film 114 is formed on the silicon oxide film 113, and a tungsten plug 212 made of tungsten 162 is formed so as to penetrate the thickness direction of the silicon oxide film 114 and is surrounded by TiN 152.

次いで、シリコン酸化膜１１４上にＴｉ／ＴｉＮ膜１９１、Ａｌ−Ｃｕ膜２０１、Ｔｉ／ＴｉＮ膜１９２をこの順番に成膜する。 Next, a Ti / TiN film 191, an Al—Cu film 201, and a Ti / TiN film 192 are formed in this order on the silicon oxide film 114.

次いで、Ｔｉ／ＴｉＮ膜１９２上にフォトレジスト（図示せず）を堆積させ、フォトレジストをパターニングする。 Next, a photoresist (not shown) is deposited on the Ti / TiN film 192, and the photoresist is patterned.

次いで、パターニングしたフォトレジストをマスクとして、ドライエッチングによって、Ｔｉ／ＴｉＮ膜１９１、Ａｌ−Ｃｕ膜２０１、Ｔｉ／ＴｉＮ膜１９２をパターニングし、積層構造体２１５を形成する。 Next, using the patterned photoresist as a mask, the Ti / TiN film 191, the Al—Cu film 201, and the Ti / TiN film 192 are patterned by dry etching to form a stacked structure 215.

次いで、積層構造体２１５を覆ってシリコン酸化膜１１４上に保護膜としてのシリコン酸窒化膜１４１を成長させる。 Next, a silicon oxynitride film 141 as a protective film is grown on the silicon oxide film 114 so as to cover the laminated structure 215.

このようにして形成された半導体装置１５０においては、ＭＯＳＦＥＴ９９及び多層配線構造を囲むようにして、チップ外周領域５において、多層配線からなる金属壁２が多層配線構造と同時に形成される。 In the semiconductor device 150 thus formed, the metal wall 2 made of the multilayer wiring is formed simultaneously with the multilayer wiring structure in the chip outer peripheral region 5 so as to surround the MOSFET 99 and the multilayer wiring structure.

この金属壁２は、ＭＯＳＦＥＴ９９及び多層配線構造の内部に水分や腐食性のガスが浸入することを阻止する。 This metal wall 2 prevents moisture and corrosive gas from entering the MOSFET 99 and the multilayer wiring structure.

図２に示すように、通常の半導体の製造プロセスにおいては、一枚の半導体ウェハ１に複数の同一チップを形成した後に、各半導体回路形成領域４を分割して切り出すことが行われる。 As shown in FIG. 2, in a normal semiconductor manufacturing process, after a plurality of identical chips are formed on a single semiconductor wafer 1, each semiconductor circuit formation region 4 is divided and cut out.

具体的には、図３に示すように、半導体ウェハ１をダイシングライン３に沿ってダイシングし、個々のＬＳＩチップに分離する手法が用いられる。 Specifically, as shown in FIG. 3, a method is used in which the semiconductor wafer 1 is diced along the dicing line 3 and separated into individual LSI chips.

個々のチップにダイシングする際、金属壁２が半導体回路形成領域４を外側から囲んでいるため、ダイシングに起因する各チップにおけるクラックの発生、あるいは、各チップの内部への水分の浸入を防止することができる。 When dicing into individual chips, since the metal wall 2 surrounds the semiconductor circuit formation region 4 from the outside, the occurrence of cracks in each chip due to dicing or the entry of moisture into each chip is prevented. be able to.

例えば、特許文献１には、金属壁の構造に関して、バリアメタルを切れ目なく形成することにより、密着性を向上させ、クラックの発生及び水分の浸入を防止する方法が記載されている。 For example, Patent Document 1 discloses a method for improving the adhesion and preventing the generation of cracks and the intrusion of moisture by forming a barrier metal seamlessly with respect to the structure of a metal wall.

また、特許文献２には、金属壁の構造に関して、複数の金属壁を分割して形成することにより、金属壁に欠陥が生じた場合にも、回路領域への水分の侵入を防止することができる方法が記載されている。 Further, in Patent Document 2, regarding the structure of the metal wall, it is possible to prevent moisture from entering the circuit region even when a defect occurs in the metal wall by dividing the plurality of metal walls. A possible method is described.

特開２００４−６４０４６号公報JP 2004-64046 A 特開２００４−３０４１２４号公報JP 2004-304124 A

しかしながら、従来の半導体装置は、最上層金属壁７の構造に関して、以下に示すような課題を有していた。 However, the conventional semiconductor device has the following problems with respect to the structure of the uppermost metal wall 7.

第一に、図１に示すような従来の金属壁２の構造では、配線間容量のさらなる低減を行うため、シリコン酸化膜１１３、シリコン窒化膜１２７、シリコン酸化膜１１４の低誘電率化が必要となる。この場合、下層金属壁６だけでなく、最上層金属壁７も優れた耐水性及びクラック耐性を有することが必要となる。しかしながら、従来の半導体装置においては、これら低誘電率膜の導入とデバイスの信頼性の両立は困難であるという問題点があった。 First, in the structure of the conventional metal wall 2 as shown in FIG. 1, it is necessary to lower the dielectric constant of the silicon oxide film 113, the silicon nitride film 127, and the silicon oxide film 114 in order to further reduce the inter-wiring capacitance. It becomes. In this case, not only the lower metal wall 6 but also the uppermost metal wall 7 needs to have excellent water resistance and crack resistance. However, the conventional semiconductor device has a problem that it is difficult to achieve both the introduction of the low dielectric constant film and the reliability of the device.

第二に、最上層の金属配線としては、銅の酸化の問題から、銅配線を用いないことが望ましい。このため、最上層の金属壁には銅配線を用いることができない、という問題点を有していた。 Second, it is desirable not to use copper wiring as the uppermost metal wiring because of the problem of copper oxidation. For this reason, there has been a problem that copper wiring cannot be used for the uppermost metal wall.

第三に、水分が侵入しやすいという問題点がある。 Third, there is a problem that moisture easily enters.

図４は、図１に示した半導体装置１５０の上層部の拡大断面図である。 FIG. 4 is an enlarged cross-sectional view of the upper layer portion of the semiconductor device 150 shown in FIG.

図４に示すように、従来の半導体装置１５０においては、シリコン酸化膜１１４に形成されたタングステンプラグ２１２と、シリコン酸化膜１１４上に形成された積層構造体２１５とは別個の層として形成される。このため、タングステンプラグ２１２のタングステン１６２とＴｉ／ＴｉＮ１９１との界面に水分または腐食性ガスの侵入経路２２０が形成され、この侵入経路２２０を伝わって水分や腐食性ガスが浸入するという問題点があった。 As shown in FIG. 4, in the conventional semiconductor device 150, the tungsten plug 212 formed on the silicon oxide film 114 and the stacked structure 215 formed on the silicon oxide film 114 are formed as separate layers. . Therefore, a moisture or corrosive gas intrusion path 220 is formed at the interface between the tungsten 162 of the tungsten plug 212 and Ti / TiN191, and moisture and corrosive gas enter through the intrusion path 220. It was.

第四に、銅配線の上層部にタングステンを用いることは好ましくないという問題点があった。 Fourth, there is a problem that it is not preferable to use tungsten for the upper layer portion of the copper wiring.

タングステンプラグ２１２はＣＶＤ法によって形成されるが、成膜温度は４００℃以上である。このため、低誘電率膜を導入した銅微細配線の上層に形成すると、銅の凝集や低誘電率膜からのデガスなどを引き起こす原因となる。このため、銅配線の上層部にタングステンを用いることは好ましくないという問題点があった。 The tungsten plug 212 is formed by a CVD method, but the film forming temperature is 400 ° C. or higher. For this reason, if it is formed in the upper layer of the copper fine wiring into which the low dielectric constant film is introduced, it causes agglomeration of copper and degassing from the low dielectric constant film. For this reason, there is a problem that it is not preferable to use tungsten in the upper layer portion of the copper wiring.

本発明は、上記の問題点に鑑みてなされたものであり、水分や腐食性ガスの浸入を防止することのできる最上層の金属壁構造を有する半導体装置及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device having an uppermost metal wall structure capable of preventing intrusion of moisture and corrosive gas, and a method for manufacturing the same. And

この目的を達成するため、本発明は、半導体基板と、前記半導体基板上または半導体層上に形成された少なくとも一つの回路素子と、前記回路素子と電気的に接続された状態において前記半導体基板または半導体層上に形成された多層配線構造と、前記多層配線構造の外側において前記多層配線構造を囲むようにして形成された金属壁と、を備える半導体装置であって、前記金属壁の最上層はアルミニウムを主成分とする金属からなり、前記金属は前記半導体基板の外周にわたって連続的に延在する溝状コンタクトホールに埋め込まれ、下層金属壁と接続され、前記金属壁が前記多層配線構造を中心とする半径方向において２個以上形成されており、相互に隣接する前記金属壁の最上層は、前記溝状コンタクトホールの上方にて相互に一体化して形成されていることを特徴とする半導体装置を提供する。 In order to achieve this object, the present invention provides a semiconductor substrate, at least one circuit element formed on the semiconductor substrate or on a semiconductor layer, and the semiconductor substrate or in a state of being electrically connected to the circuit element. A semiconductor device comprising: a multilayer wiring structure formed on a semiconductor layer; and a metal wall formed so as to surround the multilayer wiring structure outside the multilayer wiring structure, wherein the uppermost layer of the metal wall is made of aluminum. The metal is composed of a metal as a main component, and the metal is embedded in a groove-like contact hole continuously extending over the outer periphery of the semiconductor substrate and connected to a lower metal wall, and the metal wall is centered on the multilayer wiring structure. Two or more are formed in the radial direction, and the uppermost layers of the metal walls adjacent to each other are integrated with each other above the groove-shaped contact hole. That it is formed Te to provide a semiconductor device according to claim.

本発明に係る半導体装置によれば、層間絶縁膜に低誘電率膜を使用した場合に、金属壁が基板の外周部からの水分や腐食性ガスの半導体装置内部への侵入を防止し、クラックの発生を防止し、配線間容量を低く保ち、配線性能を維持し、配線の信頼性を高く保つことが可能になる。 According to the semiconductor device of the present invention, when a low dielectric constant film is used as the interlayer insulating film, the metal wall prevents moisture and corrosive gas from entering the semiconductor device from the outer peripheral portion of the substrate, and cracks. Can be prevented, capacitance between wirings can be kept low, wiring performance can be maintained, and wiring reliability can be kept high.

さらに、金属壁は半導体回路形成領域において形成される配線と同時に、すなわち、同一工程において、形成することができるため、金属壁を形成するための追加の工程を実施する必要はない。 Furthermore, since the metal wall can be formed simultaneously with the wiring formed in the semiconductor circuit formation region, that is, in the same process, it is not necessary to perform an additional process for forming the metal wall.

また、本発明に係る半導体装置の製造方法によれば、上述の効果を有する半導体装置の製造を可能にする。 Moreover, according to the method for manufacturing a semiconductor device according to the present invention, it is possible to manufacture a semiconductor device having the above-described effects.

多層配線構造を有する従来の半導体装置の一例を示す断面図である。It is sectional drawing which shows an example of the conventional semiconductor device which has a multilayer wiring structure. 半導体ウェハの切り出しの一例を示す概略図である。It is the schematic which shows an example of cutting out of a semiconductor wafer. 半導体ウェハのダイシングの一例を示す概略図である。It is the schematic which shows an example of the dicing of a semiconductor wafer. 従来の半導体装置における侵入経路の形成状況を示す断面図である。It is sectional drawing which shows the formation condition of the penetration | invasion path | route in the conventional semiconductor device. 本発明の第一の実施例に係る半導体装置の断面図である。1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 1st Example of this invention. 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 1st Example of this invention. 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 1st Example of this invention. 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 1st Example of this invention. 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 1st Example of this invention. 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 1st Example of this invention. 本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 1st Example of this invention. 本発明の第二の実施例に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 2nd Example of this invention. 本発明の第三の実施例に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 3rd Example of this invention. 本発明の第四の実施例に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 4th Example of this invention.

（第一の実施例）
図５は、本発明の第一の実施例に係る半導体装置３０１の断面図である。 (First embodiment)
FIG. 5 is a sectional view of the semiconductor device 301 according to the first embodiment of the present invention.

本発明の第一の実施例に係る半導体装置３０１は、半導体基板１００と、半導体基板１００の半導体回路形成領域４において半導体基板１００上に形成されたＭＯＳＦＥＴ９９（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）と、半導体基板１００及びＭＯＳＦＥＴ９９上に形成された多層配線構造と、半導体基板１００の半導体回路形成領域４を囲むチップ外周領域５において、ＭＯＳＦＥＴ９９及び多層配線構造を外側から囲むようにして形成されている金属壁２と、から構成されている。 A semiconductor device 301 according to the first embodiment of the present invention includes a semiconductor substrate 100, a MOSFET 99 (Metal Oxide Semiconductor Field Effect Transistor) formed on the semiconductor substrate 100 in the semiconductor circuit formation region 4 of the semiconductor substrate 100, a semiconductor A multilayer wiring structure formed on the substrate 100 and the MOSFET 99, and a metal wall 2 formed so as to surround the MOSFET 99 and the multilayer wiring structure from the outside in the chip outer peripheral region 5 surrounding the semiconductor circuit formation region 4 of the semiconductor substrate 100; It is composed of

多層配線構造は、上下方向に積層された絶縁膜としての複数のシリコン酸化膜１１１、１１３、１１４及びＳｉＯＣＨ膜２６１、２６２、２６３、２６４、２６５と、これらの複数のシリコン酸化膜またはＳｉＯＣＨ膜の各膜の間に挟まれて形成されているシリコン炭窒化（ＳｉＣＮ）膜２５１、２５２、２５３、２５４、２５５、２５６、２５７と、最上層に形成された保護膜としてのシリコン酸窒化膜１４１と、最下層のシリコン酸化膜１１１の厚さ方向に貫通して形成されたタングステンプラグ２１１と、最下層の直上の層であるＳｉＯＣＨ膜２６１の厚さ方向に貫通して形成された銅層１８１及び銅層１８１とタングステンプラグ２１１のタングステン１６１との間に形成されたバリアメタル膜としてのＴａ／ＴａＮ膜２７１からなる配線パターン１１と、ＳｉＯＣＨ膜２６２、２６３、２６４、２６５及びシリコン酸化膜１１３の各々に形成されたデュアルダマシンパターン１２と、シリコン酸化膜１１４及び最上層のシリコン酸窒化膜１４１にわたって形成された最上層配線１０と、から構成されている。 The multilayer wiring structure includes a plurality of silicon oxide films 111, 113, 114 and SiOCH films 261, 262, 263, 264, 265 as insulating films stacked in the vertical direction, and a plurality of these silicon oxide films or SiOCH films. Silicon carbonitride (SiCN) films 251, 252, 253, 254, 255, 256, 257 formed between the films, and a silicon oxynitride film 141 as a protective film formed in the uppermost layer A tungsten plug 211 formed penetrating in the thickness direction of the lowermost silicon oxide film 111, a copper layer 181 formed penetrating in the thickness direction of the SiOCH film 261 which is a layer immediately above the lowermost layer, and A Ta / TaN film 271 as a barrier metal film formed between the copper layer 181 and the tungsten 161 of the tungsten plug 211 is formed. The uppermost layer formed over the wiring pattern 11, the dual damascene pattern 12 formed on each of the SiOCH films 262, 263, 264, and 265 and the silicon oxide film 113, and the silicon oxide film 114 and the uppermost silicon oxynitride film 141. And wiring 10.

タングステンプラグ２１１は、タングステン層１６１と、タングステン層１６１の側面及び底面を覆うＴｉＮ層１５１と、からなる。 The tungsten plug 211 includes a tungsten layer 161 and a TiN layer 151 that covers the side and bottom surfaces of the tungsten layer 161.

ＳｉＯＣＨ膜２６２、２６３、２６４、２６５及びシリコン酸化膜１１３の各々に形成されたデュアルダマシンパターン１２は、ＳｉＯＣＨ膜２６２、２６３、２６４、２６５及びシリコン酸化膜１１３の各々に形成されたデュアルダマシン溝２２１、２２２、２２３、２２４、２２５に埋められた銅１８２、１８３、１８４、１８５、１８６と、銅１８２、１８３、１８４、１８５、１８６の側面及び底面を覆うバリアメタル膜としてのＴａ／ＴａＮ膜２７２、２７３、２７４、２７５、２７６と、からなる。 The dual damascene pattern 12 formed in each of the SiOCH films 262, 263, 264, 265 and the silicon oxide film 113 is a dual damascene groove 221 formed in each of the SiOCH films 262, 263, 264, 265 and the silicon oxide film 113. , 222, 223, 224, 225 buried in copper 182, 183, 184, 185, 186, and Ta / TaN film 272 as a barrier metal film covering the side and bottom surfaces of copper 182, 183, 184, 185, 186 273, 274, 275, 276.

最上層配線１０は、シリコン酸化膜１１４及び最上層のシリコン酸窒化膜１４１にわたって形成された溝状ビア２２６に埋め込まれたＡｌ−Ｃｕ層２０１と、シリコン酸化膜１１４内におけるＡｌ−Ｃｕ層２０１の側面及び底面と、シリコン酸化膜１１４とシリコン酸窒化膜１４１との間の境界面とを覆うバリアメタル膜としてのＴｉ／ＴｉＮ層１９１と、シリコン酸窒化膜１４１内におけるＡｌ−Ｃｕ層２０１の上面を覆うバリアメタル膜としてのＴｉ／ＴｉＮ層１９２と、から構成されている。 The uppermost layer wiring 10 includes an Al—Cu layer 201 embedded in a groove-like via 226 formed over the silicon oxide film 114 and the uppermost silicon oxynitride film 141, and an Al—Cu layer 201 in the silicon oxide film 114. Ti / TiN layer 191 as a barrier metal film that covers the side and bottom surfaces and the boundary surface between silicon oxide film 114 and silicon oxynitride film 141, and the upper surface of Al—Cu layer 201 in silicon oxynitride film 141 And a Ti / TiN layer 192 as a barrier metal film covering the substrate.

ただし、Ｔｉ／ＴｉＮ層１９１及びＴｉ／ＴｉＮ層１９２は、必要に応じて、省略することが可能である。 However, the Ti / TiN layer 191 and the Ti / TiN layer 192 can be omitted as necessary.

最上層配線１０を構成するＡｌ−Ｃｕ層２０１の上面には接続パッド用の凹部１０ａが形成されており、この凹部１０ａに対応して、シリコン酸窒化膜１４１には接続パッド用開口部１３が形成されている。 A connection pad recess 10a is formed on the upper surface of the Al-Cu layer 201 constituting the uppermost layer wiring 10, and the connection pad opening 13 is formed in the silicon oxynitride film 141 corresponding to the recess 10a. Is formed.

最上層配線１０、各デュアルダマシンパターン１２、配線パターン１１、タングステンプラグ２１２は上下方向に整列して形成されており、最上層配線１０、タングステンプラグ２１２及び各パターン１１、１２は上層及び下層の配線、プラグまたはパターンと電気的に接続されている。 The uppermost layer wiring 10, each dual damascene pattern 12, the wiring pattern 11, and the tungsten plug 212 are formed to be aligned in the vertical direction, and the uppermost layer wiring 10, tungsten plug 212 and each pattern 11, 12 are the upper layer and lower layer wirings. , Electrically connected with plug or pattern.

金属壁２は、ＳｉＣＮ膜２５７よりも下方の構造である下層金属壁６と、ＳｉＣＮ膜２５７よりも上方の構造である最上層金属壁８とから構成されている。 The metal wall 2 is composed of a lower layer metal wall 6 having a structure below the SiCN film 257 and an uppermost layer metal wall 8 having a structure above the SiCN film 257.

すなわち、最上層金属壁８は、ＳｉＣＮ膜２５７、シリコン酸化膜１１４、Ａｌ−Ｃｕ２０１からなり、Ｔｉ／ＴｉＮ１９１及びＴｉ／ＴｉＮ１９２は任意に設けられる。 That is, the uppermost metal wall 8 is composed of the SiCN film 257, the silicon oxide film 114, and the Al—Cu 201, and Ti / TiN 191 and Ti / TiN 192 are arbitrarily provided.

金属壁２は多層配線構造と同一の工程により製造され、多層配線構造と同一の構造を有している。このため、下層金属壁６はＳｉＣＮ膜２５７よりも下方の多層配線構造と同一の構造を有しており、最上層金属壁８は最上層配線１０と同一の構造を有している。 The metal wall 2 is manufactured by the same process as the multilayer wiring structure, and has the same structure as the multilayer wiring structure. Therefore, the lower layer metal wall 6 has the same structure as the multilayer wiring structure below the SiCN film 257, and the uppermost layer metal wall 8 has the same structure as the uppermost layer wiring 10.

図５に示す第一の実施例に係る半導体装置３０１は以下のようにして製造される。 The semiconductor device 301 according to the first embodiment shown in FIG. 5 is manufactured as follows.

次いで、シリコン酸化膜１１１上にＳｉＣＮ膜２５１、ＳｉＯＣＨ膜２６１をこの順番に成膜する。 Next, a SiCN film 251 and a SiOCH film 261 are formed in this order on the silicon oxide film 111.

ＳｉＣＮ膜２５１は、例えば、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により成膜される絶縁膜であり、比誘電率は５以下である。ＳｉＣＮ膜２５１は、少なくともシリコンと炭素からなる絶縁膜であり、シリコン炭化物、シリコン炭窒化物、有機物、シリコンを含んだ有機物またはジビニルシロキサンベンゾシクロブテンからなるものとすることができる。 The SiCN film 251 is an insulating film formed by, for example, a CVD (Chemical Vapor Deposition) method, and has a relative dielectric constant of 5 or less. The SiCN film 251 is an insulating film made of at least silicon and carbon, and can be made of silicon carbide, silicon carbonitride, organic material, organic material containing silicon, or divinylsiloxane benzocyclobutene.

ＳｉＣＮ膜２５１の膜厚は約０．０１乃至約０．０５ミクロン（μｍ）が好ましい。 The film thickness of the SiCN film 251 is preferably about 0.01 to about 0.05 microns (μm).

ＳｉＯＣＨ膜２６１は、例えば、ＣＶＤ法により成膜される低誘電率膜であり、比誘電率は３以下である。ＳｉＯＣＨ膜２６１は、例えば、Ａｕｒｏｒａ−ＵＬＫ（商品名）、Ｂｌａｃｋｄｉａｍｏｎｄ（商品名）、ＣＯＲＡＬ（商品名）などの材料、あるいは、それらを多孔質にした材料からなる膜である。 The SiOCH film 261 is a low dielectric constant film formed by a CVD method, for example, and has a relative dielectric constant of 3 or less. The SiOCH film 261 is, for example, a film made of a material such as Aurora-ULK (trade name), Black diamond (trade name), CORAL (trade name), or a porous material thereof.

ＳｉＯＣＨ膜２６１の膜厚は約０．１乃至約０．３μｍが好ましい。加工性を向上させるために、ＳｉＯＣＨ膜２６１は、シリコン酸化膜、シリコン炭化膜またはシリコン炭窒化膜とＳｉＯＣＨ膜との積層構造にすることもできる。 The film thickness of the SiOCH film 261 is preferably about 0.1 to about 0.3 μm. In order to improve the workability, the SiOCH film 261 can have a silicon oxide film, a silicon carbide film, or a stacked structure of a silicon carbonitride film and a SiOCH film.

次いで、ＳｉＯＣＨ膜２６１上にフォトレジスト（図示せず）を堆積させ、フォトレジストをパターニングする。パターニングしたフォトレジストをマスクとして、ドライエッチングによって、ＳｉＣＮ膜２５１及びＳｉＯＣＨ膜２６１の内部に配線溝を形成する。 Next, a photoresist (not shown) is deposited on the SiOCH film 261, and the photoresist is patterned. Using the patterned photoresist as a mask, wiring trenches are formed in the SiCN film 251 and the SiOCH film 261 by dry etching.

配線溝の内部に、ＰＶＤ法により、Ｔａ／ＴａＮ膜（Ｔａ／ＴａＮ＝１５／５ｎｍ）と銅膜（Ｃｕ＝５０ｎｍ）を成膜した後、電解めっき法によりＣｕを埋め込む。 After a Ta / TaN film (Ta / TaN = 15/5 nm) and a copper film (Cu = 50 nm) are formed in the wiring trench by PVD, Cu is embedded by electrolytic plating.

続いて、窒素などの不活性雰囲気中において２００℃乃至３００℃の温度で５乃至３０分間の熱処理を行い、ＣＭＰ法を用いて研磨を行い、銅層１８１と、銅層１８１の側面及び底面を囲むＴａ／ＴａＮ層２７１とからなる配線パターン１１を形成する。 Subsequently, heat treatment is performed at a temperature of 200 ° C. to 300 ° C. for 5 to 30 minutes in an inert atmosphere such as nitrogen, and polishing is performed using a CMP method, so that the copper layer 181 and the side and bottom surfaces of the copper layer 181 are formed. A wiring pattern 11 composed of the surrounding Ta / TaN layer 271 is formed.

続いて、ＳｉＯＣＨ膜２６１上にＳｉＣＮ膜２５２、ＳｉＯＣＨ膜２６２をこの順番に成膜する。 Subsequently, a SiCN film 252 and a SiOCH film 262 are formed in this order on the SiOCH film 261.

次いで、ＳｉＯＣＨ膜２６２上にフォトレジスト（図示せず）を堆積させ、フォトレジストをパターニングする。パターニングしたフォトレジストをマスクとして、ドライエッチングによって、ＳｉＣＮ膜２５２及びＳｉＯＣＨ膜２６２の内部に配線溝及びビアホール（溝状ビア）からなるデュアルダマシン溝２２１を形成する。 Next, a photoresist (not shown) is deposited on the SiOCH film 262, and the photoresist is patterned. Using the patterned photoresist as a mask, a dual damascene groove 221 including a wiring groove and a via hole (groove via) is formed in the SiCN film 252 and the SiOCH film 262 by dry etching.

ＳｉＯＣＨ膜２６２は、例えば、ドライエッチングによる加工性を向上させるため、あるいは、ＣＭＰ時のオーバー研磨を防止するため、シリコン酸化膜、シリコン炭化膜、シリコン炭窒化膜との積層構造にすることもできる。 For example, the SiOCH film 262 can have a laminated structure of a silicon oxide film, a silicon carbide film, and a silicon carbonitride film in order to improve workability by dry etching or prevent over-polishing during CMP. .

次いで、デュアルダマシン溝２２１の内部に、上述と同様の方法により、バリアメタル膜としてのＴａ／ＴａＮ２７２を形成し、Ｃｕ１８２を埋め込み、ＣＭＰ法を用いて、Ｃｕ１８２を研磨し、デュアルダマシンパターン１２を形成する。 Next, Ta / TaN272 as a barrier metal film is formed in the dual damascene groove 221 by the same method as described above, Cu182 is embedded, and Cu182 is polished by CMP to form a dual damascene pattern 12. To do.

前述のデュアルダマシンパターン１２の形成工程をＳｉＯＣＨ膜２６３、２６４、２６５及びシリコン酸化膜１１３の各々に対して繰り返すことにより、多層配線を形成する。 A multilayer wiring is formed by repeating the process of forming the dual damascene pattern 12 for each of the SiOCH films 263, 264, 265 and the silicon oxide film 113.

本実施例に係る半導体装置３０１においては、５層のデュアルダマシンパターンを形成しているが、デュアルダマシンパターンの層数は任意に選択することが可能である。 In the semiconductor device 301 according to the present embodiment, five layers of dual damascene patterns are formed, but the number of layers of the dual damascene patterns can be arbitrarily selected.

次いで、シリコン酸化膜１１３上にＳｉＣＮ膜２５７、シリコン酸化膜１１４がこの順に形成される。 Next, a SiCN film 257 and a silicon oxide film 114 are formed in this order on the silicon oxide film 113.

後述するように、ＳｉＣＮ膜２５７及びシリコン酸化膜１１４の厚さ方向をン貫通し、さらに、シリコン酸化膜１１４上にはアルミニウムを主成分とする最上層配線１０が形成される。 As will be described later, the uppermost wiring 10 mainly composed of aluminum is formed on the silicon oxide film 114 through the thickness direction of the SiCN film 257 and the silicon oxide film 114.

ＳｉＣＮ膜２５７は、比誘電率５．０以下であり、銅の拡散耐性、シリコン酸化膜エッチング時のエッチング停止層としての役割を果たすが、その吸水耐性はシリコン窒素化膜（比誘電率７．０）やシリコン酸窒素化膜（比誘電率６．０）に比べて劣ることが知られている。 The SiCN film 257 has a relative dielectric constant of 5.0 or less and serves as a copper diffusion resistance and an etching stop layer at the time of etching a silicon oxide film, but its water absorption resistance is a silicon nitride film (relative dielectric constant of 7. 0) and a silicon oxynitride film (relative dielectric constant 6.0) are known to be inferior.

このため、水分や腐食性のガスが多層配線構造の内部に浸入することを防止することが必要であり、最上層金属壁８を有する金属壁２が水分や腐食性ガスの侵入を防止している。 For this reason, it is necessary to prevent moisture and corrosive gas from entering the inside of the multilayer wiring structure, and the metal wall 2 having the uppermost metal wall 8 prevents intrusion of moisture and corrosive gas. Yes.

すなわち、本実施例に係る半導体装置３０１における金属壁２は、ＳｉＣＮ膜２５７の吸水耐性に関わらず、外部から水分または腐食性ガスが多層配線構造の内部に侵入することを防止することができる。 That is, the metal wall 2 in the semiconductor device 301 according to the present embodiment can prevent moisture or corrosive gas from entering the multilayer wiring structure from the outside regardless of the water absorption resistance of the SiCN film 257.

このため、ＳｉＣＮ膜２５７を比誘電率が約２．７乃至約３．５の膜として形成し、あるいは、ＳｉＣＮ膜２５７として有機シリコン膜（比誘電率２．７）やプラズマ重合により形成したジビニルシロキサンベンゾシクロブテン膜（比誘電率２．７、以下「ＢＣＢ膜」と記載）を用いることが可能になり、配線間容量の低減を行うことができるようになる。 For this reason, the SiCN film 257 is formed as a film having a relative dielectric constant of about 2.7 to about 3.5, or the SiCN film 257 is an organic silicon film (relative dielectric constant 2.7) or divinyl formed by plasma polymerization. A siloxane benzocyclobutene film (relative dielectric constant: 2.7, hereinafter referred to as “BCB film”) can be used, and the inter-wiring capacitance can be reduced.

最上層金属壁８（または最上層配線１０）を構成するアルミニウムと絶縁膜との密着性や安定性の観点から、チタン、タンタルまたはそれらの窒化物（例えば、窒化チタン）、あるいは、それらの積層膜を最上層金属壁８の上下に挿入することも有効である。 Titanium, tantalum or nitrides thereof (for example, titanium nitride), or a laminate thereof, from the viewpoint of adhesion and stability between the aluminum constituting the uppermost metal wall 8 (or uppermost wiring 10) and the insulating film It is also effective to insert the film above and below the uppermost metal wall 8.

最上層配線１０は以下のようにして形成される。 The uppermost layer wiring 10 is formed as follows.

例えば、シリコン酸化膜１１４に溝状ビアホール２２６を開口した後に、溝状ビアホール２２６の内部にＴｉ／ＴｉＮ膜１９１、Ａｌ−Ｃｕ膜２０１、Ｔｉ／ＴｉＮ膜１９２をこの順番に成膜する。 For example, after opening the grooved via hole 226 in the silicon oxide film 114, the Ti / TiN film 191, the Al—Cu film 201, and the Ti / TiN film 192 are formed in this order in the grooved via hole 226.

次いで、最上層配線１０の最上層であるＴｉ／ＴｉＮ膜１９２上にフォトレジスト（図示せず）を堆積させ、フォトレジストをパターニングする。パターニングしたフォトレジストをマスクとして、ドライエッチングによって、Ｔｉ／ＴｉＮ膜１９１、Ａｌ−Ｃｕ膜２０１、Ｔｉ／ＴｉＮ膜１９２からなる最上層配線１０を形成する。 Next, a photoresist (not shown) is deposited on the Ti / TiN film 192 which is the uppermost layer of the uppermost layer wiring 10, and the photoresist is patterned. Using the patterned photoresist as a mask, the uppermost layer wiring 10 composed of the Ti / TiN film 191, the Al—Cu film 201, and the Ti / TiN film 192 is formed by dry etching.

その後、最上層配線１０を覆ってシリコン酸化膜１１４上に保護膜としてのシリコン酸窒化膜１４１を成長させる。 Thereafter, a silicon oxynitride film 141 as a protective film is grown on the silicon oxide film 114 so as to cover the uppermost layer wiring 10.

その後、外部との接続を得るため、接続パッド開口部１３をフォトリソグラフィー及びドライエッチングによって形成する。 Thereafter, in order to obtain connection with the outside, the connection pad opening 13 is formed by photolithography and dry etching.

本実施例においては、多層配線構造と金属壁２、特に、最上層金属壁８と最上層配線１０とは同一工程で作成されるため、最上層金属壁８を含む金属壁２を形成するための追加の工程は発生しない。 In the present embodiment, the multilayer wiring structure and the metal wall 2, in particular, the uppermost layer metal wall 8 and the uppermost layer wiring 10 are formed in the same process, so that the metal wall 2 including the uppermost layer metal wall 8 is formed. This additional step does not occur.

このようにして形成された半導体基板１００上の多層配線構造においては、多層配線構造の周囲のチップ外周領域５において、全ての配線層及び絶縁層にわたって、耐湿性に優れる金属壁２を連続して形成することにより、半導体回路形成領域４に形成されたＭＯＳＦＥＴ９９及び多層配線構造の内部への水分や腐食性ガスの浸入を阻止することができる。 In the multilayer wiring structure on the semiconductor substrate 100 formed in this way, the metal wall 2 having excellent moisture resistance is continuously provided over all wiring layers and insulating layers in the chip outer peripheral region 5 around the multilayer wiring structure. By forming, it is possible to prevent moisture and corrosive gas from entering the MOSFET 99 and the multilayer wiring structure formed in the semiconductor circuit formation region 4.

すなわち、従来の半導体装置１５０においては、図４に示したように、シリコン酸化膜１１４に形成されたタングステンプラグ２１２とシリコン酸化膜１１４上に形成された積層構造体２１５とは別個の層として形成されるため、タングステンプラグ２１２のタングステン１６２とＴｉ／ＴｉＮ１９１との界面に水分または腐食性ガスの侵入経路２２０が形成され、この侵入経路２２０を伝わって水分や腐食性ガスが浸入するという問題点があった。 That is, in the conventional semiconductor device 150, as shown in FIG. 4, the tungsten plug 212 formed on the silicon oxide film 114 and the stacked structure 215 formed on the silicon oxide film 114 are formed as separate layers. Therefore, there is a problem that a moisture or corrosive gas intrusion path 220 is formed at the interface between the tungsten 162 of the tungsten plug 212 and Ti / TiN 191, and moisture or corrosive gas enters through the intrusion path 220. there were.

これに対して、本実施例に係る半導体装置３０１においては、最上層金属壁８におけるＡｌ−Ｃｕ層２０１はシリコン酸窒化膜１４１とシリコン酸化膜１１４の双方にわたって形成されているため、従来の半導体装置１５０とは異なり、侵入経路２２０が形成されることはない。このため、本実施例に係る半導体装置３０１によれば、最上層金属壁８を含む金属壁２によって、半導体回路形成領域４に形成されたＭＯＳＦＥＴ９９及び多層配線構造の内部への水分や腐食性ガスの浸入を阻止することができる。 On the other hand, in the semiconductor device 301 according to the present embodiment, the Al—Cu layer 201 in the uppermost metal wall 8 is formed over both the silicon oxynitride film 141 and the silicon oxide film 114, so that the conventional semiconductor Unlike the device 150, the intrusion path 220 is not formed. For this reason, according to the semiconductor device 301 of the present embodiment, the metal wall 2 including the uppermost metal wall 8 causes moisture and corrosive gas to enter the MOSFET 99 and the multilayer wiring structure formed in the semiconductor circuit formation region 4. Can be prevented from entering.

なお、半導体装置３０１の上面には保護膜（例えば、シリコン酸窒化膜１４１）が形成されているため、半導体装置３０１の上方から水分や腐食性ガスが浸入することはない。 Note that since a protective film (eg, silicon oxynitride film 141) is formed on the upper surface of the semiconductor device 301, moisture and corrosive gas do not enter from above the semiconductor device 301.

本実施例に係る半導体装置３０１における最上層金属壁８の効果を実証するため、図１に示した従来の半導体装置１５０を比較例として作製し、本実施例に係る半導体装置３０１及び従来の半導体装置１５０に対して比較実験を行った。 In order to verify the effect of the uppermost metal wall 8 in the semiconductor device 301 according to the present example, the conventional semiconductor device 150 shown in FIG. 1 is manufactured as a comparative example, and the semiconductor device 301 according to the present example and the conventional semiconductor A comparative experiment was performed on the device 150.

（第１の実験）
まず、最下層の配線層において、０．１μｍ配線間に１２５℃で３ＭＶ／ｃｍの電解を印加するＴＤＤＢ信頼性試験を行った。 (First experiment)
First, in the lowermost wiring layer, a TDDB reliability test was performed in which electrolysis of 3 MV / cm was applied at 125 ° C. between 0.1 μm wirings.

１０乃至６Ａ／ｃｍ以上の電流が流れた場合を故障と判定したところ、従来の半導体装置１５０における平均寿命は約２時間であった。これに対して、本実施例に係る半導体装置３０１においては約２５時間の寿命となり、絶縁寿命は１１５０％の伸びを示した。すなわち、本実施例に係る半導体装置３０１における絶縁寿命は従来の半導体装置１５０における絶縁寿命と比較して飛躍的に向上していることが確認された。 When a current of 10 to 6 A / cm or more flows was determined as a failure, the average life of the conventional semiconductor device 150 was about 2 hours. On the other hand, in the semiconductor device 301 according to this example, the lifetime was about 25 hours, and the insulation lifetime increased by 1150%. In other words, it was confirmed that the insulation life of the semiconductor device 301 according to this example was dramatically improved compared to the insulation life of the conventional semiconductor device 150.

（第２の実験）
さらに、幅０．１μｍ、長さ１００μｍの最下層の配線に直径０．１μｍのビアを接続し、３５０℃で０．３ｍＡの電流を印加するエレクトロマイグレーション信頼性の比較を行った。 (Second experiment)
Furthermore, a 0.1 μm diameter via was connected to the lowermost wiring having a width of 0.1 μm and a length of 100 μm, and electromigration reliability was compared by applying a current of 0.3 mA at 350 ° C.

従来の半導体装置１５０においては、５時間程度で３％以上の抵抗上昇が発生した。 In the conventional semiconductor device 150, a resistance increase of 3% or more occurred in about 5 hours.

これに対して、本実施例に係る半導体装置３０１においては、同程度の抵抗上昇の発生には４０時間が必要であった。 On the other hand, in the semiconductor device 301 according to this example, it took 40 hours to generate the same increase in resistance.

すなわち、本実施例に係る半導体装置３０１において同程度の抵抗上昇の発生に要する時間は従来の半導体装置１５０のほぼ８倍であった。この事実から、本実施例に係る半導体装置３０１におけるエレクトロマイグレーション寿命は従来の半導体装置１５０におけるエレクトロマイグレーション寿命と比較して、飛躍的に向上していることを確認した。 That is, in the semiconductor device 301 according to the present example, the time required for the occurrence of the same level of resistance increase was approximately 8 times that of the conventional semiconductor device 150. From this fact, it was confirmed that the electromigration lifetime in the semiconductor device 301 according to this example was dramatically improved as compared with the electromigration lifetime in the conventional semiconductor device 150.

以上説明したように、最上層にアルミニウムからなる最上層金属壁８を形成することにより、半導体基板から最上層配線までの全層において、耐湿性に優れる金属壁を切れ目なく連続的に形成することができ、絶縁膜の低誘電率化が進んだ場合にも、金属壁２がチップ外周部からの水分や腐食性ガスなどの浸入を十分に防止することが可能になる。その結果、上方の配線層のまでの層間絶縁膜の低誘電率化を達成することができ、配線間容量を低く保ち、配線性能を維持しつつ、配線の信頼性を高く維持することが可能になる。 As described above, by forming the uppermost layer metal wall 8 made of aluminum as the uppermost layer, the metal wall having excellent moisture resistance can be continuously formed in all layers from the semiconductor substrate to the uppermost layer wiring. Even when the dielectric constant of the insulating film is reduced, the metal wall 2 can sufficiently prevent moisture and corrosive gas from entering from the outer periphery of the chip. As a result, it is possible to reduce the dielectric constant of the interlayer insulating film up to the upper wiring layer, and to maintain high wiring reliability while maintaining low wiring capacitance and maintaining wiring performance. become.

なお、金属壁２の下層金属壁６は、全ての配線層及び絶縁層において、チップ外周部の全周に渡って構成されていることが必要であるが、多層配線構造の内部への水分や腐食性ガスの浸入を阻止することができるものであれば、下層金属壁６の構造は限定されない。例えば、下層金属壁６は、デュアルダマシン構造であっても、シングルダマシン構造であってもよく、あるいは、各層によってデュアルダマシン構造とシングルダマシン構造とを使い分けても良く、さらには、少なくとも一部の絶縁膜に有機膜を用いることもできる。 The lower metal wall 6 of the metal wall 2 is required to be configured over the entire circumference of the chip outer peripheral portion in all wiring layers and insulating layers. The structure of the lower metal wall 6 is not limited as long as it can prevent the intrusion of the corrosive gas. For example, the lower metal wall 6 may have a dual damascene structure or a single damascene structure, or may use a dual damascene structure or a single damascene structure depending on each layer. An organic film can also be used for the insulating film.

なお、本実施例に係る半導体装置３０１は、上述した構造に限定されるものではない。 Note that the semiconductor device 301 according to the present embodiment is not limited to the structure described above.

例えば、本実施例に係る半導体装置３０１は、半導体基板１００上に多数の回路素子（ＭＯＳＦＥＴ９９）が形成されたものであってもよいし、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板やアクティブマトリックス駆動タイプの液晶表示パネルの基板におけるように、半導体層上に多数の回路素子が形成されたものであってもよい。 For example, the semiconductor device 301 according to the present embodiment may have a large number of circuit elements (MOSFETs 99) formed on the semiconductor substrate 100, an SOI (Silicon on Insulator) substrate, or an active matrix drive type liquid crystal. As in the substrate of the display panel, a large number of circuit elements may be formed on the semiconductor layer.

具体的には、本実施例に係る半導体装置３０１は、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、フラッシュメモリ、ＦＲＡＭ（FｅｒｒｏＥｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＭＲＡＭ（ＭａｇｎｅｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、抵抗変化型メモリ等のようなメモリ回路を有する半導体装置や、マイクロプロセッサ等の論理回路を有する半導体装置、あるいは、これらの半導体装置が複数搭載された混載型半導体装置、もしくは、これらの半導体装置が複数積層されたＳＩＰ（ＳｉｌｉｃｏｎｉｎＰａｃｋａｇｅ）として構成することが可能である。 Specifically, the semiconductor device 301 according to this embodiment includes a DRAM (Dynamic Random Access Memory), an SRAM (Static Random Access Memory), a flash memory, a FRAM (Ferro Electric Random Access Memory), and a RAM. , A semiconductor device having a memory circuit such as a resistance change memory, a semiconductor device having a logic circuit such as a microprocessor, a mixed semiconductor device in which a plurality of these semiconductor devices are mounted, or these semiconductor devices Can be configured as a SIP (Silicon in Package) in which a plurality of layers are stacked.

あるいは、上述した液晶表示パネルの基板のようなアクティブマトリックス駆動タイプの表示装置におけるパネル基板として用いることも可能である。 Alternatively, it can also be used as a panel substrate in an active matrix drive type display device such as the substrate of a liquid crystal display panel described above.

また、図２に示すように、通常の半導体の製造プロセスにおいては、一枚の半導体ウェハ１に複数の同一チップを形成した後に、各半導体回路形成領域４を分割して切り出すことが行われる。この際、図３に示すように、半導体ウェハ１をダイシングライン３に沿ってダイシングし、個々のＬＳＩチップに分離する手法が用いられる。このダイシングの際、最上層金属壁８を有する金属壁２によって半導体回路形成領域４が外側からか囲まれるため、ダイシング時のクラックの発生や水分などの多層配線構造への浸入を防止することができる。 As shown in FIG. 2, in a normal semiconductor manufacturing process, after a plurality of identical chips are formed on a single semiconductor wafer 1, each semiconductor circuit formation region 4 is divided and cut out. At this time, as shown in FIG. 3, a technique is used in which the semiconductor wafer 1 is diced along the dicing line 3 and separated into individual LSI chips. During this dicing, the semiconductor circuit formation region 4 is surrounded from the outside by the metal wall 2 having the uppermost metal wall 8, so that it is possible to prevent the occurrence of cracks during the dicing and the penetration of moisture into the multilayer wiring structure. it can.

図６（Ａ）乃至図６（Ｆ）及び図７は最上配線１０及び最上層金属壁８の各製造工程を示す断面図である。 FIGS. 6A to 6F and 7 are cross-sectional views showing respective manufacturing steps of the uppermost wiring 10 and the uppermost metal wall 8.

以下、図６（Ａ）乃至図６（Ｆ）及び図７を参照して、最上配線１０及び最上層金属壁８の製造工程を説明する。 Hereinafter, the manufacturing process of the uppermost wiring 10 and the uppermost metal wall 8 will be described with reference to FIGS.

まず、少なくとも１つの回路素子（ＭＯＳＦＥＴ９９）が形成された半導体基板１００を用意する。あるいは、半導体基板１００に代えて、回路素子（ＭＯＳＦＥＴ９９）が形成された半導体層を用いることもできる。 First, a semiconductor substrate 100 on which at least one circuit element (MOSFET 99) is formed is prepared. Alternatively, a semiconductor layer in which a circuit element (MOSFET 99) is formed can be used instead of the semiconductor substrate 100.

次いで、その回路素子に電気的に接続した状態で半導体基板１００上に多層配線構造のうち半導体基板１００からシリコン酸化膜１１３までの構造と下層金属壁６とを形成する。 Next, a structure from the semiconductor substrate 100 to the silicon oxide film 113 and the lower metal wall 6 in the multilayer wiring structure are formed on the semiconductor substrate 100 in a state of being electrically connected to the circuit element.

次いで、以下のようにして、最上配線１０及び最上層金属壁８が形成される。最上配線１０及び最上層金属壁８は同様のプロセスにより製造されるため、以下、説明を単純化するため、最上層金属壁８のみについて説明する。 Next, the uppermost wiring 10 and the uppermost metal wall 8 are formed as follows. Since the uppermost wiring 10 and the uppermost metal wall 8 are manufactured by the same process, only the uppermost metal wall 8 will be described below for the sake of simplicity.

図６（Ａ）はチップ外周領域５におけるシリコン酸化膜１１３と、シリコン酸化膜１１４と、シリコン酸化膜１１３、１１４の間に挟まれて形成された低誘電率絶縁性バリア膜９の断面図である。 6A is a cross-sectional view of the low dielectric constant insulating barrier film 9 formed between the silicon oxide film 113, the silicon oxide film 114, and the silicon oxide films 113 and 114 in the chip outer peripheral region 5. FIG. is there.

シリコン酸化膜１１３には、厚さ方向に貫通する溝状ビアホール２２５が形成されており、溝状ビアホール２２５の内部には、溝状ビアホール２２５に埋め込まれたＣｕ１８６と、Ｃｕ１８６の側面及び底面を囲むバリアメタル膜２７６とからなるデュアルダマシンパターン１２が形成されている。 A groove-like via hole 225 that penetrates in the thickness direction is formed in the silicon oxide film 113. Inside the groove-like via hole 225, Cu 186 embedded in the groove-like via hole 225, and the side surface and the bottom surface of the Cu 186 are surrounded. A dual damascene pattern 12 composed of the barrier metal film 276 is formed.

シリコン酸化膜１１３上には低誘電率絶縁性バリア膜９が成膜され、低誘電率絶縁性バリア膜９の上にはシリコン酸化膜１１４が成膜されている。 A low dielectric constant insulating barrier film 9 is formed on the silicon oxide film 113, and a silicon oxide film 114 is formed on the low dielectric constant insulating barrier film 9.

シリコン酸化膜１１３に代えて、ハイドロゲンシルセスキオキサン（ＨｙｄｒｏｇｅｎＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、シリコン酸炭化物（ＳｉＯＣ）、水素化シリコン酸炭化物（ＳｉＯＣＨ）等の無機物や、ポリアリルエーテル等の有機物、あるいは、上記の無機物の少なくとも１つと有機物とを含んだ有機−無機複合物、あるいは、それらに微細な空孔を含んだ多孔質膜からなる絶縁膜を用いることも可能である。 In place of the silicon oxide film 113, inorganic substances such as hydrogen silsesquioxane, silicon oxycarbide (SiOC), hydrogenated silicon oxycarbide (SiOCH), organic substances such as polyallyl ether, or the above inorganic substances It is also possible to use an organic-inorganic composite containing at least one of the above and an organic substance, or an insulating film made of a porous film containing fine pores therein.

シリコン酸化膜１１３の厚さは約０．５μｍ乃至約２μｍであることが好ましい。 The thickness of the silicon oxide film 113 is preferably about 0.5 μm to about 2 μm.

低誘電率絶縁性バリア膜９は、下層に形成されるデュアルダマシンパターン１２のＣｕ１８６を酸化させることなく形成されることが必要であるため、少なくともシリコンと炭素からなる絶縁膜であることが好ましく、例えば、比誘電率５．０以下のシリコン炭化物、シリコン炭窒化物などからなることが好ましい。 Since the low dielectric constant insulating barrier film 9 needs to be formed without oxidizing Cu 186 of the dual damascene pattern 12 formed in the lower layer, it is preferably an insulating film made of at least silicon and carbon. For example, it is preferably made of silicon carbide or silicon carbonitride having a relative dielectric constant of 5.0 or less.

特に、配線間容量を低減するためには、低誘電率絶縁性バリア膜９は有機物、シリコンを含んだ有機物、あるいは、ＢＣＢからなることが好ましい。 In particular, in order to reduce the capacitance between wirings, the low dielectric constant insulating barrier film 9 is preferably made of an organic material, an organic material containing silicon, or BCB.

低誘電率絶縁性バリア膜９の厚さは約０．０３μｍ乃至約０．１μｍであることが好ましい。 The thickness of the low dielectric constant insulating barrier film 9 is preferably about 0.03 μm to about 0.1 μm.

なお、上述の第一の実施例に係る半導体装置３０１においては、低誘電率絶縁性バリア膜９としてＳｉＣＮ膜２５７が用いられている。 In the semiconductor device 301 according to the first embodiment described above, the SiCN film 257 is used as the low dielectric constant insulating barrier film 9.

本実施例に係る半導体装置３０１における最上層金属壁８は、特に、低誘電率絶縁性バリア膜９を従来のシリコン窒化膜（比誘電率７．０）よりも低い誘電率にすることにより配線間容量を低減する場合において、チップ外周部から多層配線構造の内部への水分や腐食性ガスなどの浸入を防止するのに有効である。 The uppermost metal wall 8 in the semiconductor device 301 according to the present embodiment is formed by making the low dielectric constant insulating barrier film 9 have a dielectric constant lower than that of the conventional silicon nitride film (relative dielectric constant 7.0). This is effective in preventing moisture and corrosive gas from entering from the outer periphery of the chip to the inside of the multilayer wiring structure when reducing the inter capacitance.

また、Ｃｕ１８６は、例えば、スパッタ法やＣＶＤ法によって銅（Ｃｕ）を堆積させることにより、あるいは、スパッタ法やＣＶＤ法により薄く堆積させた銅（Ｃｕ）を電極として用いた電解めっき法等によって銅（Ｃｕ）を堆積させることにより、形成することができる。 In addition, Cu 186 is formed by, for example, depositing copper (Cu) by sputtering or CVD, or by electrolytic plating using thinly deposited copper (Cu) as an electrode by sputtering or CVD. It can be formed by depositing (Cu).

Ｃｕ１８６にアルミニウム（Ａｌ）、錫（Ｓｎ）、チタン（Ｔｉ）、タングステン（Ｗ）、銀（Ａｇ）、ジルコニウム（Ｚｎ）、インジウム（Ｉｎ）又はマグネシウム（Ｍｇ）を含有させることも有効である。 It is also effective to include Cu (186) in aluminum (Al), tin (Sn), titanium (Ti), tungsten (W), silver (Ag), zirconium (Zn), indium (In), or magnesium (Mg).

さらには、銅以外の導電性材料、例えば、タングステン（Ｗ）やコバルトタングステンリン（ＣｏＷＰ）からなる密着層をＣｕ１８６と低誘電率絶縁性バリア膜９との間に形成してもよい。 Furthermore, an adhesion layer made of a conductive material other than copper, for example, tungsten (W) or cobalt tungsten phosphorus (CoWP) may be formed between Cu 186 and the low dielectric constant insulating barrier film 9.

シリコン酸化膜１１４を形成した後、図６（Ｂ）に示すように、シリコン酸化膜１１４上にフォトレジスト２３１を堆積させ、次いで、フォトレジスト２３１をパターニングする。 After the silicon oxide film 114 is formed, as shown in FIG. 6B, a photoresist 231 is deposited on the silicon oxide film 114, and then the photoresist 231 is patterned.

次いで、図６（Ｃ）に示すように、パターニングしたフォトレジスト２３１をマスクとして、ドライエッチングによって、シリコン酸化膜１１４及び低誘電率絶縁性バリア膜９を貫通する溝状ビアホール２４１を形成する。この際、半導体回路形成領域４においても、フォトレジスト２３１をマスクとするドライエッチングによって、回路接続に必要なビアホール（図示せず）が同時に形成されている。 Next, as shown in FIG. 6C, using the patterned photoresist 231 as a mask, a trench-shaped via hole 241 penetrating the silicon oxide film 114 and the low dielectric constant insulating barrier film 9 is formed by dry etching. At this time, also in the semiconductor circuit formation region 4, via holes (not shown) necessary for circuit connection are simultaneously formed by dry etching using the photoresist 231 as a mask.

溝状ビアホール２４１は、チップ外周に沿って、すなわち、多層配線構造を囲んで、溝状に連続的に形成される。 The grooved via hole 241 is continuously formed in a groove shape along the outer periphery of the chip, that is, surrounding the multilayer wiring structure.

溝状ビアホール２４１の幅は約０．５μｍ乃至約２．０μｍであることが好ましい。 The width of the grooved via hole 241 is preferably about 0.5 μm to about 2.0 μm.

溝状ビアホール２４１を形成するためのドライエッチング方法に関して以下に説明する。 A dry etching method for forming the grooved via hole 241 will be described below.

例えば、シリコン酸化膜１１４のドライエッチングは、テトラフルオロカーボン（ＣＦ_４）とアルゴン（Ａｒ）とをガス流量比で４０：１０００の割合で混合したものをエッチングガスとして用い、平行平板型のドライエッチング装置により、以下の条件下で行うことができる。
（１）ソースパワー：１０００Ｗ
（２）ソース周波数：６０ＭＨｚ
（３）バイアスパワー：３００Ｗ
（４）バイアス周波数：２ＭＨｚ
（５）チャンバー圧力：５０ｍＴｏｒｒ（約６．７Ｐａ）
（６）基板温度：２０℃ For example, the dry etching of the silicon oxide film 114 uses a mixture of tetrafluorocarbon (CF ₄ ) and argon (Ar) in a gas flow ratio of 40: 1000 as an etching gas, and is a parallel plate type dry etching apparatus. Can be carried out under the following conditions.
(1) Source power: 1000W
(2) Source frequency: 60 MHz
(3) Bias power: 300W
(4) Bias frequency: 2 MHz
(5) Chamber pressure: 50 mTorr (about 6.7 Pa)
(6) Substrate temperature: 20 ° C

低誘電率絶縁性バリア膜９がエッチングストップ膜として機能するため、シリコン酸化膜１１４のみがエッチングされ、この段階においては、銅層１８６は露出していない。 Since the low dielectric constant insulating barrier film 9 functions as an etching stop film, only the silicon oxide film 114 is etched, and the copper layer 186 is not exposed at this stage.

続いて、Ｏ_２アッシングによって、シリコン酸化膜１１４のエッチング後にシリコン酸化膜１１４上に残ったフォトレジスト２３１を除去する。 Subsequently, the photoresist 231 remaining on the silicon oxide film 114 after the etching of the silicon oxide film 114 is removed by O ₂ ashing.

特に、低誘電率絶縁性バリア膜９として、炭素を多く含む絶縁膜、例えば、ＢＣＢ膜を用いる場合には、低誘電率絶縁性バリア膜９を直接Ｏ_２アッシングに曝すことは好ましくないため、Ｏ_２アッシング耐性のある膜を上層、低誘電率絶縁性バリア膜９を下層とする積層構造にしたり、あるいは、Ｏ_２アッシングに代えてＮ_２／Ｈ_２アッシングを用いることが好ましい。 In particular, when an insulating film containing a large amount of carbon, for example, a BCB film, is used as the low dielectric constant insulating barrier film 9, it is not preferable to directly expose the low dielectric constant insulating barrier film 9 to O ₂ ashing. It is preferable to have a laminated structure in which the O ₂ ashing resistant film is the upper layer and the low dielectric constant insulating barrier film 9 is the lower layer, or N ₂ / H ₂ ashing is used instead of O ₂ ashing.

続いて、低誘電率絶縁性バリア膜９をエッチングする。 Subsequently, the low dielectric constant insulating barrier film 9 is etched.

低誘電率絶縁性バリア膜９のエッチングは、低誘電率絶縁性バリア膜９がＳｉＣＮ膜である場合には、トリフルオロカーボン（ＣＨＦ_３）と酸素（Ｏ_２）とアルゴン（Ａｒ）とをガス流量比で２５：１０：４００の割合で混合したものをエッチングガスとして用い、平行平板型のドライエッチング装置により、以下の条件下で行うことができる。
（１）ソースパワー：７００Ｗ
（２）ソース周波数：６０ＭＨｚ
（３）バイアスパワー：１００Ｗ
（４）バイアス周波数：２ＭＨｚ
（５）チャンバー圧力：４０ｍＴｏｒｒ（約５．３Ｐａ）
（６）基板温度：２０℃ When the low dielectric constant insulating barrier film 9 is a SiCN film, the etching of the low dielectric constant insulating barrier film 9 uses trifluorocarbon (CHF ₃ ), oxygen (O ₂ ), and argon (Ar) as gas flow rates. A mixture mixed at a ratio of 25: 10: 400 as an etching gas can be used under the following conditions by a parallel plate type dry etching apparatus.
(1) Source power: 700W
(2) Source frequency: 60 MHz
(3) Bias power: 100W
(4) Bias frequency: 2 MHz
(5) Chamber pressure: 40 mTorr (about 5.3 Pa)
(6) Substrate temperature: 20 ° C

あるいは、低誘電率絶縁性バリア膜９がプラズマ重合法で形成したＢＣＢ膜である場合
には、高分子フルオロカーボン（Ｃ_４Ｆ_８）と窒素（Ｎ_２）と酸素（Ｏ_２）とをガス流量
比で５：１５０：２５の割合で混合したものをエッチングガスとして用い、平行平板型の
ドライエッチング装置により、以下の条件下で行うことができる。
（１）ソースパワー：１８００Ｗ
（２）ソース周波数：６０ＭＨｚ
（３）バイアスパワー：１５０Ｗ
（４）バイアス周波数：２ＭＨｚ
（５）チャンバー圧力：２５ｍＴｏｒｒ（約３．３Ｐａ）
（６）基板温度：２０℃ Alternatively, when the low dielectric constant insulating barrier film 9 is a BCB film formed by a plasma polymerization method, a gas flow rate of polymer fluorocarbon (C ₄ F ₈ ), nitrogen (N ₂ ) and oxygen (O ₂ ) is used. A mixture mixed at a ratio of 5: 150: 25 as an etching gas can be used under the following conditions with a parallel plate type dry etching apparatus.
(1) Source power: 1800W
(2) Source frequency: 60 MHz
(3) Bias power: 150W
(4) Bias frequency: 2 MHz
(5) Chamber pressure: 25 mTorr (about 3.3 Pa)
(6) Substrate temperature: 20 ° C

次いで、図６（Ｄ）に示すように、ＰＶＤ法によって、シリコン酸化膜１１４及び露出した銅層１８６の全面にＴｉ／ＴｉＮ膜１９１、Ａｌ−Ｃｕ膜２０１、Ｔｉ／ＴｉＮ膜１９２を形成する。 Next, as shown in FIG. 6D, a Ti / TiN film 191, an Al—Cu film 201, and a Ti / TiN film 192 are formed on the entire surface of the silicon oxide film 114 and the exposed copper layer 186 by the PVD method.

Ｔｉ／ＴｉＮ膜１９１の厚さは約０．１μｍ乃至約０．３μｍ、Ａｌ−Ｃｕ２０１膜の厚さは約１μｍ乃至約２μｍ、Ｔｉ／ＴｉＮ膜１９２の厚さは約０．１μｍ乃至約０．３μｍであることが好ましい。 The thickness of the Ti / TiN film 191 is about 0.1 μm to about 0.3 μm, the thickness of the Al—Cu 201 film is about 1 μm to about 2 μm, and the thickness of the Ti / TiN film 192 is about 0.1 μm to about 0.2 μm. It is preferable that it is 3 micrometers.

溝状ビアホール２４１の内部には上記の３つの金属が連続的に埋め込まれている。 The above three metals are continuously embedded in the groove-shaped via hole 241.

なお、ここではＡｌを主成分とする金属としてＡｌ−Ｃｕ膜２０１を用いたが、Ａｌを主成分とする金属としてはＡｌ−Ｃｕには限定されない。ＡｌとＣｕ以外の金属との合金を用いることも可能である。 Note that although the Al—Cu film 201 is used as a metal containing Al as a main component here, the metal containing Al as a main component is not limited to Al—Cu. It is also possible to use an alloy of a metal other than Al and Cu.

また、Ａｌ−Ｃｕ膜２０１を形成する前後にＴｉ／ＴｉＮ膜１９１、１９２を形成したが、Ｔｉ／ＴｉＮ膜１９１、１９２に代えて、チタン、タンタルもしくはそれらの窒化物、あるいは、それらの積層膜を用いることができる。 Further, the Ti / TiN films 191 and 192 were formed before and after the formation of the Al-Cu film 201. However, instead of the Ti / TiN films 191 and 192, titanium, tantalum or nitride thereof, or a laminated film thereof. Can be used.

次いで、図６（Ｅ）に示すように、Ｔｉ／ＴｉＮ膜１９２上にフォトレジスト２３２を堆積させ、次いで、フォトレジスト２３２をパターニングする。 Next, as shown in FIG. 6E, a photoresist 232 is deposited on the Ti / TiN film 192, and then the photoresist 232 is patterned.

次いで、図６（Ｆ）に示すように、パターニングしたフォトレジスト２３２をマスクとして、ドライエッチングによって、Ｔｉ／ＴｉＮ膜１９１、Ａｌ−Ｃｕ膜２０１、Ｔｉ／ＴｉＮ膜１９２をパターニングすることにより、最上層金属壁８が形成される。 Next, as shown in FIG. 6F, by patterning the Ti / TiN film 191, the Al—Cu film 201, and the Ti / TiN film 192 by dry etching using the patterned photoresist 232 as a mask, the uppermost layer is formed. A metal wall 8 is formed.

この際、半導体回路形成領域４においても、フォトレジスト２３２をマスクとするドライエッチングによって、回路接続に必要なビアホール（図示せず）が同時に形成されている。 At this time, also in the semiconductor circuit formation region 4, via holes (not shown) necessary for circuit connection are simultaneously formed by dry etching using the photoresist 232 as a mask.

残存したフォトレジスト２３２を除去した後、図７に示すように、最上層金属壁８を覆ってシリコン酸化膜１１４上にシリコン酸窒化膜１４１からなる保護膜を成膜する。 After the remaining photoresist 232 is removed, a protective film made of a silicon oxynitride film 141 is formed on the silicon oxide film 114 so as to cover the uppermost metal wall 8 as shown in FIG.

（第二の実施例）
図８は、本発明の第二の実施例に係る半導体装置３０２の断面図である。 (Second embodiment)
FIG. 8 is a cross-sectional view of a semiconductor device 302 according to the second embodiment of the present invention.

図５に示したように、本発明の第一の実施例に係る半導体装置３０１は１個の金属壁２を有するものとして形成されているが、金属壁２の個数は１個には限定されない。本発明に係る半導体装置は２個以上の金属壁を有するものとして形成することが可能である。 As shown in FIG. 5, the semiconductor device 301 according to the first embodiment of the present invention is formed to have one metal wall 2, but the number of metal walls 2 is not limited to one. . The semiconductor device according to the present invention can be formed as having two or more metal walls.

図８に示すように、本発明の第二の実施例に係る半導体装置３０２は２個の金属壁２ａ、２ｂを有するものとして形成されている。２個の金属壁２ａ、２ｂが形成されている点を除いて、第二の実施例に係る半導体装置３０２は第一の実施例に係る半導体装置３０１と同一の構造を有している。 As shown in FIG. 8, the semiconductor device 302 according to the second embodiment of the present invention is formed as having two metal walls 2a and 2b. The semiconductor device 302 according to the second embodiment has the same structure as the semiconductor device 301 according to the first embodiment, except that two metal walls 2a and 2b are formed.

２個の金属壁２ａ、２ｂは多層配線構造を中心とする半径方向において多層配線構造を囲むようにして形成されている。 The two metal walls 2a and 2b are formed so as to surround the multilayer wiring structure in the radial direction centering on the multilayer wiring structure.

このように、２個の金属壁２ａ、２ｂを形成することにより、一方の金属壁（例えば、金属壁２ａ）に欠陥が生じた場合であっても、他方の金属壁（例えば、金属壁２ｂ）により、水分や腐食性ガスの多層配線構造の内部への浸入を防止することができる。 Thus, even if a defect occurs in one metal wall (for example, metal wall 2a) by forming two metal walls 2a and 2b, the other metal wall (for example, metal wall 2b) is formed. ) Prevents moisture and corrosive gas from entering the multilayer wiring structure.

また、２個の金属壁２ａ、２ｂを形成する場合、各金属壁２ａ、２ｂは同一の製造工程により形成することができるため、金属壁の個数の増大に伴う工程数の増加はない。 Further, when the two metal walls 2a and 2b are formed, the metal walls 2a and 2b can be formed by the same manufacturing process, so that the number of processes does not increase with the increase in the number of metal walls.

なお、金属壁の個数は２に限定されるものではなく、多層配線構造を中心とする半径方向において多層配線構造を囲むようにして、３個以上の金属壁を形成することが可能である。 Note that the number of metal walls is not limited to two, and it is possible to form three or more metal walls so as to surround the multilayer wiring structure in the radial direction centering on the multilayer wiring structure.

２個以上の金属壁を形成する場合、各金属壁を部分的に接続し、半導体装置の上方から見た場合に、金属壁の構造が網目状になっていることが好ましい。 When two or more metal walls are formed, it is preferable that the metal walls have a mesh structure when partially connected to each other and viewed from above the semiconductor device.

（第三の実施例）
図９は、本発明の第三の実施例に係る半導体装置３０３の断面図である。 (Third embodiment)
FIG. 9 is a sectional view of a semiconductor device 303 according to the third embodiment of the present invention.

第三の実施例に係る半導体装置３０３は、図８に示した第二の実施例に係る半導体装置３０２と同様に、２個の金属壁２ａ、２ｂを有するものとして形成されており、さらに、各金属壁２ａ、２ｂの最上層金属壁８は相互に一体的に形成されている。２個の金属壁２ａ、２ｂが形成されている点及び各金属壁２ａ、２ｂの最上層金属壁８が一体化されている点を除いて、第三の実施例に係る半導体装置３０３は第一の実施例に係る半導体装置３０１と同一の構造を有している。 Similar to the semiconductor device 302 according to the second embodiment shown in FIG. 8, the semiconductor device 303 according to the third embodiment is formed as having two metal walls 2a and 2b. The uppermost metal walls 8 of the metal walls 2a and 2b are integrally formed with each other. The semiconductor device 303 according to the third embodiment is the same as that of the third embodiment except that the two metal walls 2a and 2b are formed and the uppermost metal wall 8 of each metal wall 2a and 2b is integrated. It has the same structure as the semiconductor device 301 according to one embodiment.

２個の金属壁２ａ、２ｂの各最上層金属壁８が相互に一体的に形成されていることにより、ダイシング時に発生するクラックに対する耐性を向上させることができ、結果として、水分や腐食性ガスの多層配線構造の内部への浸入を防止することができる。 Since the uppermost metal walls 8 of the two metal walls 2a and 2b are integrally formed with each other, it is possible to improve resistance to cracks generated during dicing, and as a result, moisture and corrosive gas. Intrusion into the multilayer wiring structure can be prevented.

なお、金属壁の個数は２に限定されるものではなく、多層配線構造を中心とする半径方向において多層配線構造を囲むようにして、３個以上の金属壁を形成することが可能であり、その場合、相互に隣接する金属壁の各最上層金属壁８を相互に一体的に形成することができる。 The number of metal walls is not limited to 2, and it is possible to form three or more metal walls so as to surround the multilayer wiring structure in the radial direction centering on the multilayer wiring structure. The uppermost metal walls 8 of the metal walls adjacent to each other can be integrally formed with each other.

（第四の実施例）
図１０は、本発明の第四の実施例に係る半導体装置３０４の断面図である。 (Fourth embodiment)
FIG. 10 is a sectional view of a semiconductor device 304 according to the fourth embodiment of the present invention.

第四の実施例に係る半導体装置３０４においては、最上層金属壁８の下端が最上層金属壁８の下層であるシリコン酸化膜１１３の内部に食い込むように形成されている。すなわち、最上層金属壁８の下端は、ＳｉＣＮ膜２５７を貫通し、バリアメタル膜としてのＴａ／ＴａＮ膜２７６を介して銅膜１８６の側面と接触している。 In the semiconductor device 304 according to the fourth embodiment, the lower end of the uppermost metal wall 8 is formed so as to bite into the silicon oxide film 113 which is the lower layer of the uppermost metal wall 8. That is, the lower end of the uppermost metal wall 8 penetrates the SiCN film 257 and is in contact with the side surface of the copper film 186 through the Ta / TaN film 276 as a barrier metal film.

最上層金属壁８の下端が最上層金属壁８の下層であるシリコン酸化膜１１３の内部に食い込むように形成されている点を除いて、第四の実施例に係る半導体装置３０４は第一の実施例に係る半導体装置３０１と同一の構造を有している。 Except for the point that the lower end of the uppermost metal wall 8 is formed so as to bite into the silicon oxide film 113 which is the lower layer of the uppermost metal wall 8, the semiconductor device 304 according to the fourth embodiment is the first It has the same structure as the semiconductor device 301 according to the embodiment.

このように、最上層金属壁８の下端を下層の絶縁膜（シリコン酸化膜１１３）の内部に食い込むように形成することにより、ＳｉＣＮ膜２５７とシリコン酸化膜１１３との間の界面における侵入経路２２０（図４参照）の形成を阻止し、水分や腐食性ガスの多層配線構造の内部への浸入を防止することができる。 In this way, by forming the lower end of the uppermost metal wall 8 so as to bite into the lower insulating film (silicon oxide film 113), the penetration path 220 at the interface between the SiCN film 257 and the silicon oxide film 113 is formed. (See FIG. 4) can be prevented, and moisture and corrosive gas can be prevented from entering the multilayer wiring structure.

第一乃至第四の実施例においては、本発明を半導体装置に適用した例を説明したが、本発明は、少なくとも一部に低誘電率絶縁膜を有する光回路装置、量子回路装置、マイクロマシンその他これらに類する回路または装置にも適用することができる。 In the first to fourth embodiments, the example in which the present invention is applied to a semiconductor device has been described. However, the present invention is an optical circuit device, a quantum circuit device, a micromachine, or the like having a low dielectric constant insulating film at least partially. The present invention can also be applied to circuits or devices similar to these.

１半導体ウェハ
２金属壁
３ダイシングライン
４半導体回路形成領域
５チップ外周領域
６下層金属壁
８最上層金属壁
９低誘電率絶縁性バリア膜
１０最上層配線
１１配線パターン
１２デュアルダマシンパターン
１３接続パッド開口部
９９ＭＯＳＦＥＴ
１００半導体基板
１１１、１１２、１１３、１１４シリコン酸化膜
１２１、１２２、１２３、１２４、１２５、１２６、１２７シリコン窒化膜
１３１、１３２、１３３、１３４ＳｉＯＣＨ膜
１４１シリコン酸窒化膜
１５１、１５２ＴｉＮ
１６１、１６２タングステン
１７１、１７２、１７３、１７４、１７５、１７６バリアメタル
１８１、１８２、１８３、１８４、１８５、１８６Ｃｕ
１９１、１９２Ｔｉ／ＴｉＮ
２０１Ａｌ−Ｃｕ
２１１、２１２タングステンプラグ
２２１、２２２、２２３、２２４、２２５、２２６デュアルダマシン溝
２３１、２３２フォトレジスト
２４１溝状ビアホール
２５１、２５２、２５３、２５３、２５４、２５５、２５６、２５７ＳｉＣＮ膜
２６１、２６２、２６３、２６４、２６５ＳｉＯＣＨ膜
２７１、２７２、２７３、２７４、２７５、２７６Ｔａ／ＴａＮ
３０１本発明の第一の実施例に係る半導体装置
３０２本発明の第二の実施例に係る半導体装置
３０３本発明の第三の実施例に係る半導体装置
３０４本発明の第四の実施例に係る半導体装置
DESCRIPTION OF SYMBOLS 1 Semiconductor wafer 2 Metal wall 3 Dicing line 4 Semiconductor circuit formation area 5 Chip outer peripheral area 6 Lower metal wall 8 Uppermost metal wall 9 Low dielectric constant insulating barrier film 10 Uppermost layer wiring 11 Wiring pattern 12 Dual damascene pattern 13 Connection pad opening Part 99 MOSFET
100 Semiconductor substrate 111, 112, 113, 114 Silicon oxide film 121, 122, 123, 124, 125, 126, 127 Silicon nitride film 131, 132, 133, 134 SiOCH film 141 Silicon oxynitride film 151, 152 TiN
161, 162 Tungsten 171, 172, 173, 174, 175, 176 Barrier metal 181, 182, 183, 184, 185, 186 Cu
191, 192 Ti / TiN
201 Al-Cu
211, 212 Tungsten plugs 221, 222, 223, 224, 225, 226 Dual damascene grooves 231, 232 Photoresist 241 Grooved via holes 251, 252, 253, 253, 254, 255, 256, 257 SiCN films 261, 262, 263 264, 265 SiOCH film 271 272 273 274 275 276 Ta / TaN
301 Semiconductor device according to the first embodiment of the present invention 302 Semiconductor device according to the second embodiment of the present invention 303 Semiconductor device according to the third embodiment of the present invention 304 According to the fourth embodiment of the present invention Semiconductor device

この目的を達成するため、本発明は、半導体基板と、前記半導体基板上または半導体層上に形成された少なくとも一つの回路素子と、前記回路素子と電気的に接続された状態において前記半導体基板または半導体層上に形成された多層配線構造と、前記多層配線構造の外側において前記多層配線構造を囲むようにして形成された金属壁と、を備える半導体装置であって、前記金属壁が前記多層配線構造を中心とする半径方向において二個以上形成されており、前記金属壁はそれぞれ、最上層金属壁と下層金属壁とからなり、前記最上層金属壁はアルミニウムを主成分とする金属を含み、前記下層金属層と接続されており、前記二個以上の隣接する金属壁の最上層金属壁は一体化されていることを特徴とする半導体装置を提供する。 In order to achieve this object, the present invention provides a semiconductor substrate, at least one circuit element formed on the semiconductor substrate or on a semiconductor layer, and the semiconductor substrate or in a state of being electrically connected to the circuit element. A semiconductor device comprising: a multilayer wiring structure formed on a semiconductor layer; and a metal wall formed so as to surround the multilayer wiring structure outside the multilayer wiring structure, wherein the metal wall defines the multilayer wiring structure. Two or more metal walls are formed in the radial direction with the center, and each of the metal walls includes an uppermost layer metal wall and a lower layer metal wall, and the uppermost layer metal wall includes a metal mainly composed of aluminum, A semiconductor device is provided, wherein the semiconductor device is connected to a metal layer, and the uppermost metal wall of the two or more adjacent metal walls is integrated .

Claims

A semiconductor substrate; at least one circuit element formed on the semiconductor substrate or on the semiconductor layer; and a multilayer wiring structure formed on the semiconductor substrate or the semiconductor layer in a state of being electrically connected to the circuit element. A metal wall formed so as to surround the multilayer wiring structure outside the multilayer wiring structure,
The uppermost layer of the metal wall is made of a metal mainly composed of aluminum,
The metal is embedded in a groove-shaped contact hole extending continuously over the outer periphery of the semiconductor substrate and connected to a lower metal wall,
Two or more metal walls are formed in a radial direction centering on the multilayer wiring structure,
The uppermost layer of the metal walls adjacent to each other is formed integrally with each other above the groove contact hole.