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JP2013120070A - Probe card - Google Patents

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JP2013120070A
JP2013120070A JP2011266722A JP2011266722A JP2013120070A JP 2013120070 A JP2013120070 A JP 2013120070A JP 2011266722 A JP2011266722 A JP 2011266722A JP 2011266722 A JP2011266722 A JP 2011266722A JP 2013120070 A JP2013120070 A JP 2013120070A
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JP
Japan
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trace
substrate
pad
probe
width
Prior art date
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Pending
Application number
JP2011266722A
Other languages
Japanese (ja)
Inventor
Kazuhiro Kobayashi
和広 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2011266722A priority Critical patent/JP2013120070A/en
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Abstract

【課題】
インピーダンスの不整合を低減したプローブカードを提供することを課題とする。
【解決手段】
プローブカードは、一方の面に第1トレースが形成され、剛性を有する第1基板と、一方の面に第2トレースが形成され、可撓性を有する第2基板と、前記第1基板の前記一方の面と、前記第2基板の前記一方の面とが対向する対向部において、前記第1トレースの端部と前記第2トレースの端部とを接続する接続部とを含み、前記第1トレースの幅は、前記第2トレースの幅より広く、かつ、前記第1基板及び前記第2基板の公差に応じた幅である、又は、前記第2トレースの幅は、前記第1トレースの幅より広く、かつ、前記第1基板及び前記第2基板の公差に応じた幅である。
【選択図】図1
【Task】
It is an object of the present invention to provide a probe card with reduced impedance mismatch.
[Solution]
The probe card has a first substrate having a first trace formed on one surface and having rigidity, a second substrate having a second trace formed on one surface and having flexibility, and the first substrate having the first trace. A connecting portion that connects an end portion of the first trace and an end portion of the second trace at a facing portion where the one surface and the one surface of the second substrate face each other; The width of the trace is wider than the width of the second trace and is a width according to the tolerance of the first substrate and the second substrate, or the width of the second trace is the width of the first trace. The width is wider and according to the tolerance of the first substrate and the second substrate.
[Selection] Figure 1

Description

本発明は、プローブカードに関する。   The present invention relates to a probe card.

従来より、メンブレン型のプローブカードがあった。メンブレン型のプローブカードは、接触端子が形成された多層配線フィルムと配線基板を含み、配線基板の配線は、多層配線フィルムの配線の端部に設けられた電極に接続されている。   Conventionally, there has been a membrane type probe card. The membrane-type probe card includes a multilayer wiring film on which contact terminals are formed and a wiring board, and the wiring of the wiring board is connected to electrodes provided at the ends of the wiring of the multilayer wiring film.

特開2000−150594号公報JP 2000-150594 A

ところで、上述の多層配線フィルムの配線(トレース)に接続される電極は、配線よりも幅が広いため、配線と電極との間でインピーダンスの不整合が生じる虞がある。   By the way, since the electrode connected to the wiring (trace) of the above-mentioned multilayer wiring film is wider than the wiring, there is a possibility that impedance mismatch occurs between the wiring and the electrode.

インピーダンスの不整合が生じると、より高速な信号を用いる試験を行うことが困難になる場合があった。   When impedance mismatch occurs, it may be difficult to perform a test using a higher-speed signal.

そこで、インピーダンスの不整合を低減したプローブカードを提供することを目的とする。   Therefore, an object is to provide a probe card with reduced impedance mismatch.

本発明の実施の形態のプローブカードは、一方の面に第1トレースが形成され、剛性を有する第1基板と、一方の面に第2トレースが形成され、可撓性を有する第2基板と、前記第1基板の前記一方の面と、前記第2基板の前記一方の面とが対向する対向部において、前記第1トレースの端部と前記第2トレースの端部とを接続する接続部とを含み、前記第1トレースの幅は、前記第2トレースの幅より広く、かつ、前記第1基板及び前記第2基板の公差に応じた幅である、又は、前記第2トレースの幅は、前記第1トレースの幅より広く、かつ、前記第1基板及び前記第2基板の公差に応じた幅である。   The probe card according to the embodiment of the present invention includes a first substrate having a first trace formed on one surface and having rigidity, and a second substrate having a second trace formed on one surface and having flexibility. And a connecting portion that connects an end portion of the first trace and an end portion of the second trace at a facing portion where the one surface of the first substrate and the one surface of the second substrate face each other. The width of the first trace is wider than the width of the second trace and is a width according to the tolerance of the first substrate and the second substrate, or the width of the second trace is The width is wider than the width of the first trace and according to the tolerance of the first substrate and the second substrate.

インピーダンスの不整合を低減したプローブカードを提供することができる。   A probe card with reduced impedance mismatch can be provided.

実施の形態1のプローブカードを示す断面図である。FIG. 3 is a cross-sectional view showing the probe card of the first embodiment. 実施の形態1のプローブカードのインターフェース基板とプローブ基板を示す斜視分解図である。FIG. 3 is an exploded perspective view showing an interface board and a probe board of the probe card according to the first embodiment. 実施の形態1のプローブカード100のインターフェース基板10を示す図である。2 is a diagram showing an interface board 10 of the probe card 100 according to Embodiment 1. FIG. 実施の形態1のプローブカード100のプローブ基板20を示す図である。It is a figure which shows the probe board | substrate 20 of the probe card 100 of Embodiment 1. FIG. 実施の形態1のプローブカード100のインターフェース基板10とプローブ基板20との接合部を示す図である。2 is a diagram showing a joint portion between an interface board 10 and a probe board 20 of the probe card 100 according to Embodiment 1. FIG. 実施の形態2のプローブカードのプローブ基板20を示す図である。It is a figure which shows the probe board | substrate 20 of the probe card of Embodiment 2. FIG. 実施の形態2のプローブカードのインターフェース基板10とプローブ基板20との接合部を示す図である。FIG. 6 is a diagram illustrating a joint portion between an interface board 10 and a probe board 20 of the probe card according to the second embodiment.

以下、本発明のプローブカードを適用した実施の形態について説明する。   Hereinafter, embodiments to which the probe card of the present invention is applied will be described.

<実施の形態1>
図1は、実施の形態1のプローブカードを示す断面図である。
<Embodiment 1>
FIG. 1 is a cross-sectional view showing the probe card of the first embodiment.

図2は、実施の形態1のプローブカードのインターフェース基板とプローブ基板を示す斜視分解図である。   FIG. 2 is an exploded perspective view showing an interface board and a probe board of the probe card according to the first embodiment.

ここでは、図1及び図2に示すように、XYZ座標系を定義する。   Here, an XYZ coordinate system is defined as shown in FIGS.

実施の形態1のプローブカード100は、所謂メンブレン型のプローブカードであり、インターフェース基板10、プローブ基板20、プローブガイド30、異方性導電フィルム40、及び押圧部50を含む。   The probe card 100 according to the first embodiment is a so-called membrane type probe card, and includes an interface substrate 10, a probe substrate 20, a probe guide 30, an anisotropic conductive film 40, and a pressing portion 50.

図1は、図2に示すインターフェース基板10及びプローブ基板20のA−A矢視断面に対応するプローブカード100全体の断面を表す。   FIG. 1 shows a cross section of the entire probe card 100 corresponding to the cross section taken along the line AA of the interface board 10 and the probe board 20 shown in FIG.

インターフェース基板10は、剛性を有する第1基板の一例であり、例えば、FR−4規格のリジッド基板を用いることができる。インターフェース基板10の中央には開口部10Aが形成されている。開口部10Aには、プローブ基板20の突出部20Aが挿入される。   The interface board 10 is an example of a rigid first board. For example, an FR-4 standard rigid board can be used. An opening 10 </ b> A is formed in the center of the interface substrate 10. The protruding portion 20A of the probe substrate 20 is inserted into the opening 10A.

また、インターフェース基板10には、トレース11、パッド11A、グランドパッド12、及び接続パッド13が形成されている。トレース11の特性インピーダンスは、トレース11によって伝送される信号の反射等が生じないように最適化されており、典型的には、50Ωに設定される。   Further, the interface substrate 10 is provided with a trace 11, a pad 11A, a ground pad 12, and a connection pad 13. The characteristic impedance of the trace 11 is optimized so as not to reflect the signal transmitted by the trace 11 and is typically set to 50Ω.

パッド11A及びグランドパッド12は、それぞれ、異方性導電フィルム40を介して、プローブ基板20のパッド21A及びグランドパッド22と接続される。   The pad 11A and the ground pad 12 are connected to the pad 21A and the ground pad 22 of the probe substrate 20 via the anisotropic conductive film 40, respectively.

グランドパッド12と接続パッド13は、ビアとインターフェース基板10の内層のグランド層とを介して互いに接続されている。   The ground pad 12 and the connection pad 13 are connected to each other via the via and the ground layer on the inner layer of the interface substrate 10.

図2に示す同軸コネクタ13Aの信号線用の端子13Bは、パッド11Aに接続され、同軸コネクタ13Aのグランド用の端子13Cは接続パッド13に接続される。パッド11Aと信号線用の端子13Bは、例えば、半田付けによって接続される。接続パッド13とグランド用の端子13Cは、例えば、半田付け及び/又はねじ止めによって接続される。   The signal line terminal 13B of the coaxial connector 13A shown in FIG. 2 is connected to the pad 11A, and the ground terminal 13C of the coaxial connector 13A is connected to the connection pad 13. The pad 11A and the signal line terminal 13B are connected by soldering, for example. The connection pad 13 and the ground terminal 13C are connected by, for example, soldering and / or screwing.

パッド11A及び接続パッド13は、同軸コネクタ13Aに接続される同軸ケーブルを介して試験装置に接続される。なお、説明の便宜上、図2には、1つの同軸コネクタ13Aをインターフェース基板10から離した状態を示すが、4つのパッド11Aと4対の接続パッド13に、それぞれ、同軸コネクタ13Aが接続される。   The pad 11A and the connection pad 13 are connected to the test apparatus via a coaxial cable connected to the coaxial connector 13A. For convenience of explanation, FIG. 2 shows a state in which one coaxial connector 13A is separated from the interface board 10, but the coaxial connectors 13A are connected to the four pads 11A and the four pairs of connection pads 13, respectively. .

なお、インターフェース基板10は、上述した構成要素の他に、グランド層及びレジスト層等を含むが、図1及び図2では、上述した構成要素以外の構成要素を省略する。インターフェース基板10の詳細については後述する。   The interface substrate 10 includes a ground layer, a resist layer, and the like in addition to the components described above, but components other than the components described above are omitted in FIGS. 1 and 2. Details of the interface board 10 will be described later.

プローブ基板20は、可撓性を有する第2基板の一例である。プローブ基板20は、例えばポリイミド製のフレキシブル基板を基材とし、図2に示すように、中心にある矩形状の部分の各辺から、4つの延出部20Bが延出している。   The probe substrate 20 is an example of a flexible second substrate. The probe substrate 20 is made of, for example, a flexible substrate made of polyimide, and as shown in FIG. 2, four extending portions 20B extend from each side of a rectangular portion at the center.

各延出部20Bは、中心にある矩形状の部分からZ軸正方向に折り曲げられ、さらに、XY平面内で外側に延出するように、X軸方向又はY軸方向に折り曲げられている。このため、延出部20Bの先端が収まるXY平面から見ると、プローブ基板20の中心にある矩形状の部分は、Z軸負方向に突出する突出部20Aを構築している。   Each extending portion 20B is bent in the positive direction of the Z axis from the rectangular portion at the center, and further bent in the X axis direction or the Y axis direction so as to extend outward in the XY plane. For this reason, when viewed from the XY plane in which the tip of the extending portion 20B is accommodated, the rectangular portion at the center of the probe substrate 20 constructs a protruding portion 20A that protrudes in the negative Z-axis direction.

プローブ基板20は、トレース21、パッド21A、グランドパッド22、プローブパッド23を有する。パッド21Aは、トレース21の一端であり、プローブパッド23はトレース21の他端である。   The probe substrate 20 includes a trace 21, a pad 21 </ b> A, a ground pad 22, and a probe pad 23. The pad 21 </ b> A is one end of the trace 21, and the probe pad 23 is the other end of the trace 21.

トレース21の特性インピーダンスは、トレース21によって伝送される信号の反射等が生じないように最適化されており、典型的には、50Ωに設定されている。   The characteristic impedance of the trace 21 is optimized so that reflection of a signal transmitted by the trace 21 does not occur, and is typically set to 50Ω.

パッド21A及びグランドパッド22は、異方性導電フィルム40を介してインターフェース基板10のパッド11A及びグランドパッド12と接続される。プローブパッド23は、図示しない半導体チップ又はパッケージ基板等の端子に接触される。   The pad 21A and the ground pad 22 are connected to the pad 11A and the ground pad 12 of the interface substrate 10 through the anisotropic conductive film 40. The probe pad 23 is in contact with a terminal such as a semiconductor chip or a package substrate (not shown).

なお、プローブ基板20は、上述した構成要素の他に、グランド層及びカバーレイ等を含むが、図1及び図2では、上述した構成要素以外の構成要素を省略する。プローブ基板20の詳細については後述する。   The probe board 20 includes a ground layer, a coverlay, and the like in addition to the above-described constituent elements. However, in FIG. 1 and FIG. 2, constituent elements other than the above-described constituent elements are omitted. Details of the probe substrate 20 will be described later.

プローブガイド30は、下面側にプローブ基板20が配設された状態で、ねじ31によってインターフェース基板10に固定される。プローブガイド30は、プローブ基板20をインターフェース基板10に対して押圧するとともに、プローブ基板20の突出部20AをZ軸負方向に押圧する押圧部50を保持する。   The probe guide 30 is fixed to the interface substrate 10 with screws 31 in a state where the probe substrate 20 is disposed on the lower surface side. The probe guide 30 holds the pressing portion 50 that presses the probe substrate 20 against the interface substrate 10 and presses the protruding portion 20A of the probe substrate 20 in the negative Z-axis direction.

異方性導電フィルム40(ACF:Anisotropic Conductive Film)は、接続部の一例であり、厚さ方向に押圧されることにより、厚さ方向に導電性を示すフィルムである。異方性導電フィルム40は、インターフェース基板10のパッド11A及びグランドパッド12と、プローブ基板20のパッド21A及びグランドパッド22との間に配設され、厚さ方向に押圧される。   An anisotropic conductive film 40 (ACF: Anisotropic Conductive Film) is an example of a connection portion, and is a film that exhibits conductivity in the thickness direction when pressed in the thickness direction. The anisotropic conductive film 40 is disposed between the pad 11A and the ground pad 12 of the interface substrate 10 and the pad 21A and the ground pad 22 of the probe substrate 20, and is pressed in the thickness direction.

押圧部50は、支持部50Aがプローブガイド30の貫通孔30Aに挿通されており、プローブガイド30の保持部30Bとの間に配設されるばね51の復元力により、プローブ基板20の突出部20AをZ軸負方向に押圧している。   The pressing portion 50 has a support portion 50A inserted through the through hole 30A of the probe guide 30 and a protruding portion of the probe substrate 20 by a restoring force of a spring 51 disposed between the holding portion 30B of the probe guide 30 and the pressing portion 50. 20A is pressed in the negative Z-axis direction.

突出部20Aの先端にはプローブパッド23が形成されている。押圧部50は、突出部20Aの下方に置かれる半導体チップ又はパッケージ基板等の端子にプローブパッド23を押圧する。なお、押圧部50は、突出部20AをZ軸負方向に押圧できればよく、ねじ止めによって突出部20Aを押圧するものでも、ばねの弾性力を利用して押圧部20Aを押圧するものでも、どのような構成のものでもよい。   A probe pad 23 is formed at the tip of the protruding portion 20A. The pressing part 50 presses the probe pad 23 to a terminal such as a semiconductor chip or a package substrate placed below the protruding part 20A. The pressing portion 50 only needs to be able to press the protruding portion 20A in the negative direction of the Z-axis. The thing of such a structure may be sufficient.

ここで、図1及び図2では、説明の便宜上、プローブカード100の構成を簡略化し、トレース11、パッド11A、グランドパッド12、接続パッド13、同軸コネクタ13A、トレース21、パッド21A、グランドパッド22、及びプローブパッド23を最小限の数で示した。   Here, in FIG. 1 and FIG. 2, the configuration of the probe card 100 is simplified for convenience of explanation, and the trace 11, the pad 11A, the ground pad 12, the connection pad 13, the coaxial connector 13A, the trace 21, the pad 21A, and the ground pad 22 are simplified. And a minimum number of probe pads 23 are shown.

しかしながら、実際には、トレース11及びパッド11Aは、インターフェース基板10の各辺に沿って複数設けられ、グランドパッド12及び接続パッド13は、インターフェース基板10の各辺に沿って複数対設けられ、同軸コネクタ13Aは、パッド11A及び接続パッド13の数に応じて複数設けられる。   However, in practice, a plurality of traces 11 and pads 11A are provided along each side of the interface board 10, and a plurality of pairs of ground pads 12 and connection pads 13 are provided along each side of the interface board 10 so as to be coaxial. A plurality of connectors 13A are provided according to the number of pads 11A and connection pads 13.

同様に、トレース21及びパッド21Aは、プローブ基板20の各延出部20Bに複数設けられ、グランドパッド22は、プローブ基板20の各延出部20Bに複数対設けられる。また、より多くのプローブパッド23が突出部23に設けられる。   Similarly, a plurality of traces 21 and pads 21 </ b> A are provided in each extending portion 20 </ b> B of the probe substrate 20, and a plurality of pairs of ground pads 22 are provided in each extending portion 20 </ b> B of the probe substrate 20. Further, more probe pads 23 are provided on the protruding portion 23.

次に、図3を用いて、インターフェース基板10の詳細について説明する。   Next, the details of the interface board 10 will be described with reference to FIG.

図3は、実施の形態1のプローブカード100のインターフェース基板10を示す図である。図3(A)は、図2に破線Dで示すインターフェース基板10の一部分を示す。図3(B)は図3(A)のA1−A1矢視断面を示し、図3(C)は図3(A)のB1−B1矢視断面を示す。   FIG. 3 is a diagram showing the interface board 10 of the probe card 100 according to the first embodiment. FIG. 3A shows a part of the interface board 10 indicated by a broken line D in FIG. 3B shows a cross section taken along arrow A1-A1 in FIG. 3A, and FIG. 3C shows a cross section taken along arrow B1-B1 in FIG.

図3(A)〜(C)では、図1及び図2と同様にXYZ座標系を定義する。   3A to 3C, an XYZ coordinate system is defined as in FIGS.

インターフェース基板10は、トレース11、パッド11A、グランドパッド12、誘電体層14、グランド層15、ビア16、レジスト17を含む。   The interface substrate 10 includes a trace 11, a pad 11 </ b> A, a ground pad 12, a dielectric layer 14, a ground layer 15, a via 16, and a resist 17.

トレース11は、第1トレースの一例であり、誘電体層14の一方の面に形成される。トレース11は、例えば、誘電体層14の一方の面にめっき処理によって形成された銅箔をエッチング等でパターニングすることによって形成される配線である。このエッチング処理では、グランドパッド12と接続パッド13も同時に形成される。   The trace 11 is an example of a first trace, and is formed on one surface of the dielectric layer 14. The trace 11 is a wiring formed by, for example, patterning a copper foil formed by plating on one surface of the dielectric layer 14 by etching or the like. In this etching process, the ground pad 12 and the connection pad 13 are also formed at the same time.

銅箔のエッチングは、例えば、サブトラクティブ法によって行えばよい。パッド11Aは、トレース11の一端であり、レジスト17の開口部17Aから露出する部分である。   Etching of the copper foil may be performed by, for example, a subtractive method. The pad 11 </ b> A is one end of the trace 11 and is a portion exposed from the opening 17 </ b> A of the resist 17.

トレース11の幅(Y軸方向の幅)は、インターフェース基板10の公差、及び、プローブ基板20の公差を考慮して、これらの公差を吸収できる幅(インターフェース基板10及びプローブ基板20の公差に応じた幅)に設定されている。なお、インターフェース基板10の公差については後述する。   The width of the trace 11 (the width in the Y-axis direction) is a width that can absorb these tolerances in consideration of the tolerance of the interface board 10 and the tolerance of the probe board 20 (according to the tolerance of the interface board 10 and the probe board 20). Width). The tolerance of the interface board 10 will be described later.

また、インターフェース基板10のトレース11の幅は、プローブ基板20のトレース21の幅よりも広く設定される。   The width of the trace 11 of the interface board 10 is set wider than the width of the trace 21 of the probe board 20.

一般的に、リジッド基板を用いるインターフェース基板10の方が、フレキシブル基板を用いるプローブ基板20よりも製造上の公差が大きい。よって、トレース11の特性インピーダンスを最適化すると、ある程度の線幅が必要になり、プローブ基板20(フレキシブル基板)に形成するトレース21よりも幅広になるためである。   In general, the interface board 10 using a rigid board has a manufacturing tolerance larger than that of the probe board 20 using a flexible board. Therefore, when the characteristic impedance of the trace 11 is optimized, a certain line width is required, which is wider than the trace 21 formed on the probe substrate 20 (flexible substrate).

このため、実施の形態1では、インターフェース基板10のトレース11の幅は、プローブ基板20のトレース21の幅よりも広く、かつ、インターフェース基板10及びプローブ基板20の公差を吸収できる線幅に設定される。   For this reason, in the first embodiment, the width of the trace 11 of the interface board 10 is set to a line width that is wider than the width of the trace 21 of the probe board 20 and can absorb the tolerance of the interface board 10 and the probe board 20. The

具体的には、インターフェース基板10及びプローブ基板20の各々の公差により、パッド11Aとパッド21Aの位置ずれが最大になった場合であっても、パッド21Aがパッド11Aの幅の内部に収まるように、トレース21の線幅を設定すればよい。   Specifically, even if the positional deviation between the pad 11A and the pad 21A is maximized due to the tolerances of the interface substrate 10 and the probe substrate 20, the pad 21A is within the width of the pad 11A. The line width of the trace 21 may be set.

これにより、インターフェース基板10のパッド11Aと、プローブ基板20のパッド21Aとを接続する際に、パッド21Aがパッド11Aの幅の内部に収まり、パッド11Aとパッド21Aとを確実に接続することができる。   Thereby, when connecting the pad 11A of the interface board | substrate 10 and the pad 21A of the probe board | substrate 20, the pad 21A is settled in the width | variety of the pad 11A, and the pad 11A and the pad 21A can be connected reliably. .

グランドパッド12は、トレース11の両側に1つずつ形成される。グランドパッド12は、ビア16を介してグランド層15に接続される。グランドパッド12には、異方性導電フィルム40を介して、プローブ基板20のグランドパッド22が接続される。   One ground pad 12 is formed on each side of the trace 11. The ground pad 12 is connected to the ground layer 15 through the via 16. The ground pad 22 of the probe substrate 20 is connected to the ground pad 12 through the anisotropic conductive film 40.

誘電体層14は、例えば、ガラス布基材にエポキシ樹脂を含浸させたFR−4規格の基板を用いることができる。誘電体層14は、例えば、ガラス布基材の代わりに、炭素繊維等のフィラーを含んでもよく、また、ガラス布基材を含まずにエポキシ樹脂だけで形成されてもよい。   For the dielectric layer 14, for example, a FR-4 standard substrate in which a glass cloth base material is impregnated with an epoxy resin can be used. For example, the dielectric layer 14 may include a filler such as carbon fiber instead of the glass cloth base material, or may be formed of only an epoxy resin without including the glass cloth base material.

誘電体層14の一方の面には、トレース11及びグランドパッド12が形成され、さらにトレース11及びグランドパッド12の上からレジスト17が塗布される。   A trace 11 and a ground pad 12 are formed on one surface of the dielectric layer 14, and a resist 17 is applied on the trace 11 and the ground pad 12.

グランド層15は、誘電体層14の他方の面に形成される。グランド層15は、例えば、誘電体層14の他方の面にめっき処理によって形成された銅箔である。グランド層15は、誘電体層14の他方の面の一面(全体)に形成される。グランド層15は、レジスト17に覆われている。   The ground layer 15 is formed on the other surface of the dielectric layer 14. The ground layer 15 is, for example, a copper foil formed by plating on the other surface of the dielectric layer 14. The ground layer 15 is formed on one surface (the whole) of the other surface of the dielectric layer 14. The ground layer 15 is covered with a resist 17.

ビア16は、誘電体層14の内部に形成され、グランドパッド12とグランド層15を接続する。ビア16は、例えば、ドリル加工等で誘電体層14に形成したスルーホールの内壁に、銅めっきを施すことによって形成される。   The via 16 is formed inside the dielectric layer 14 and connects the ground pad 12 and the ground layer 15. The via 16 is formed, for example, by applying copper plating to the inner wall of the through hole formed in the dielectric layer 14 by drilling or the like.

レジスト17は、インターフェース基板10の両面に形成され、トレース11、グランドパッド12、及びグランド層15を覆う。レジスト17は、例えば、スプレーによる吹き付け、又は、スクリーン印刷法による塗布等でエポキシ樹脂を形成することによって作製される。また、レジスト17には、開口部17A、17Bが形成される。開口部17A、17Bは、レジスト17が塗布されていない部分である。   The resist 17 is formed on both surfaces of the interface substrate 10 and covers the trace 11, the ground pad 12, and the ground layer 15. The resist 17 is produced, for example, by forming an epoxy resin by spraying or application by a screen printing method. Further, openings 17A and 17B are formed in the resist 17. The openings 17A and 17B are portions where the resist 17 is not applied.

ここで、レジスト17のうち、Z軸正方向側の面に形成される部分は、第1被覆部の一例であり、開口部17Aは第1開口部の一例である。すなわち、第1開口部は第1被覆部に形成され、パッド11Aを露出する開口部である。   Here, a portion of the resist 17 formed on the surface on the Z axis positive direction side is an example of a first covering portion, and the opening portion 17A is an example of a first opening portion. That is, the first opening is an opening formed in the first covering portion and exposing the pad 11A.

開口部17Aは、トレース11の一端を露出し、開口部17Aによって露出される部分は、パッド11Aとして用いられる。開口部17Bは、グランドパッド12を露出する。   The opening 17A exposes one end of the trace 11, and the portion exposed by the opening 17A is used as the pad 11A. The opening 17B exposes the ground pad 12.

このように、インターフェース基板10では、信号線として用いられるトレース11のパッド11Aは、一対のグランドパッド12に挟まれている。   As described above, in the interface substrate 10, the pad 11 </ b> A of the trace 11 used as the signal line is sandwiched between the pair of ground pads 12.

また、ここで、インターフェース基板10の公差について説明する。インターフェース基板10の公差には、トレース11を形成する際の公差、又は、プローブ基板20と位置あわせを行う際に生じる公差等が含まれる。また、プローブ基板20の公差には、プローブ基板20のトレース21を形成する際の公差、又は、インターフェース基板10と位置あわせを行う際に生じる公差等が含まれる。インターフェース基板10とプローブ基板20は、材料及び製造プロセスが異なることから、公差が異なる。   Here, the tolerance of the interface board 10 will be described. The tolerance of the interface substrate 10 includes a tolerance when the trace 11 is formed, or a tolerance generated when alignment with the probe substrate 20 is performed. Further, the tolerance of the probe substrate 20 includes a tolerance when forming the trace 21 of the probe substrate 20 or a tolerance generated when aligning with the interface substrate 10. The interface substrate 10 and the probe substrate 20 have different tolerances because of different materials and manufacturing processes.

次に、図4を用いて、プローブ基板20について説明する。   Next, the probe substrate 20 will be described with reference to FIG.

図4は、実施の形態1のプローブカード100のプローブ基板20を示す図である。   FIG. 4 is a diagram illustrating the probe substrate 20 of the probe card 100 according to the first embodiment.

図4(A)は、プローブ基板20の延出部20Bのうち、図3に示すインターフェース基板10の一部分に対向して配置される部分を示す。図4(B)は図4(A)のA2−A2矢視断面を示し、図4(C)は図4(A)のB2−B2矢視断面を示す。   FIG. 4A shows a portion of the extended portion 20B of the probe substrate 20 that is disposed to face a portion of the interface substrate 10 shown in FIG. 4B shows a cross section taken along arrow A2-A2 in FIG. 4A, and FIG. 4C shows a cross section taken along arrow B2-B2 in FIG.

図4(A)〜(C)では、図1乃至図3と同様にXYZ座標系を定義する。   4A to 4C, an XYZ coordinate system is defined as in FIGS.

プローブ基板20は、トレース21、パッド21A、グランドパッド22、誘電体層24、グランド層25、ビア26、カバーレイ27を含む。   The probe substrate 20 includes a trace 21, a pad 21 </ b> A, a ground pad 22, a dielectric layer 24, a ground layer 25, a via 26, and a coverlay 27.

トレース21は、第2トレースの一例であり、誘電体層24の一方の面に形成される。トレース21は、例えば、誘電体層24の一方の面にめっき処理によって形成された銅箔をエッチング等でパターニングすることによって形成される配線である。銅箔のエッチングは、例えば、サブトラクティブ法によって行えばよい。パッド21Aは、トレース21の一端であり、カバーレイ27の開口部27Aから露出する部分である。   The trace 21 is an example of a second trace and is formed on one surface of the dielectric layer 24. The trace 21 is, for example, a wiring formed by patterning a copper foil formed by plating on one surface of the dielectric layer 24 by etching or the like. Etching of the copper foil may be performed by, for example, a subtractive method. The pad 21 </ b> A is one end of the trace 21 and is a portion exposed from the opening 27 </ b> A of the cover lay 27.

グランドパッド22は、パッド21Aの両側に1つずつ形成される。グランドパッド22は、トレース21を形成するためのエッチング処理等によって同時に形成される。   One ground pad 22 is formed on each side of the pad 21A. The ground pad 22 is simultaneously formed by an etching process for forming the trace 21 or the like.

誘電体層24は、例えば、ポリイミド製のフィルムを用いることができる。誘電体層24は、可撓性を有していればよく、ポリイミド以外の樹脂等で形成されてもよい。   As the dielectric layer 24, for example, a polyimide film can be used. The dielectric layer 24 only needs to have flexibility, and may be formed of a resin other than polyimide.

誘電体層24の一方の面には、トレース21及びグランドパッド22が形成され、さらにトレース21及びグランドパッド22の上からカバーレイ27が貼り付けられる。   A trace 21 and a ground pad 22 are formed on one surface of the dielectric layer 24, and a cover lay 27 is attached on the trace 21 and the ground pad 22.

グランド層25は、誘電体層24の他方の面に形成される。グランド層25は、例えば、誘電体層24の他方の面にめっき処理によって形成された銅箔である。グランド層25は、誘電体層24の他方の面の一面(全体)に形成される。グランド層25は、カバーレイ27に覆われている。なお、トレース21及びグランドパッド22を形成するための銅箔と、グランド層25を形成するための銅箔は、誘電体層24の両面に同時に形成される。   The ground layer 25 is formed on the other surface of the dielectric layer 24. The ground layer 25 is, for example, a copper foil formed by plating on the other surface of the dielectric layer 24. The ground layer 25 is formed on one surface (the whole) of the other surface of the dielectric layer 24. The ground layer 25 is covered with a coverlay 27. The copper foil for forming the trace 21 and the ground pad 22 and the copper foil for forming the ground layer 25 are simultaneously formed on both surfaces of the dielectric layer 24.

ビア26は、誘電体層24の内部に形成され、グランドパッド22とグランド層25を接続する。ビア26は、例えば、ドリル加工等で誘電体層24に形成したスルーホールの内壁に、銅めっきを施すことによって形成される。   The via 26 is formed inside the dielectric layer 24 and connects the ground pad 22 and the ground layer 25. The via 26 is formed, for example, by applying copper plating to the inner wall of the through hole formed in the dielectric layer 24 by drilling or the like.

カバーレイ27は、プローブ基板20の両面に形成され、トレース21、グランドパッド22、及びグランド層25を覆う。カバーレイ27は、例えば、ポリイミド膜、又は、フォトソルダーレジスト膜であり、塗布又はフィルムの貼り付けによって形成される。   The coverlay 27 is formed on both surfaces of the probe substrate 20 and covers the trace 21, the ground pad 22, and the ground layer 25. The cover lay 27 is, for example, a polyimide film or a photo solder resist film, and is formed by coating or pasting a film.

また、カバーレイ27には、開口部27A、27Bが形成される。開口部27A、27Bは、カバーレイ27が形成されていない部分、又は、形成されたポリイミド膜等が除去された部分である。   The cover lay 27 is formed with openings 27A and 27B. The openings 27A and 27B are portions where the coverlay 27 is not formed or portions where the formed polyimide film or the like is removed.

開口部27Aは、トレース21の一端を露出し、開口部27Aによって露出される部分は、パッド21Aとして用いられる。開口部27Bは、グランドパッド22を露出する。   The opening 27A exposes one end of the trace 21, and the portion exposed by the opening 27A is used as the pad 21A. The opening 27B exposes the ground pad 22.

このように、プローブ基板20では、信号線として用いられるトレース21のパッド21Aは、一対のグランドパッド22に挟まれている。   As described above, in the probe substrate 20, the pad 21 </ b> A of the trace 21 used as the signal line is sandwiched between the pair of ground pads 22.

ここで、カバーレイ27のうち、Z軸負方向側の面に形成される部分は、第2被覆部の一例であり、開口部27Aは第2開口部の一例である。すなわち、第2開口部は第2被覆部に形成され、パッド21Aを露出する開口部である。   Here, a portion of the cover lay 27 that is formed on the surface on the Z-axis negative direction side is an example of the second covering portion, and the opening portion 27A is an example of the second opening portion. That is, the second opening is an opening formed in the second covering portion and exposing the pad 21A.

次に、図5を用いて、実施の形態1のプローブカード100のインターフェース基板10とプローブ基板20との接合について説明する。   Next, the joining of the interface board 10 and the probe board 20 of the probe card 100 according to the first embodiment will be described with reference to FIG.

図5は、実施の形態1のプローブカード100のインターフェース基板10とプローブ基板20との接合部を示す図である。   FIG. 5 is a diagram illustrating a joint portion between the interface board 10 and the probe board 20 of the probe card 100 according to the first embodiment.

図5(A)は、インターフェース基板10を下側(Z軸負方向側)に配置し、プローブ基板20を上側に重ねた状態を示す平面図である。図5(A)では、プローブ基板20は、トレース21、パッド21A、グランドパッド22が形成された面がインターフェース基板10側を向くように配設されている。   FIG. 5A is a plan view showing a state in which the interface board 10 is disposed on the lower side (Z-axis negative direction side) and the probe board 20 is overlaid on the upper side. In FIG. 5A, the probe substrate 20 is arranged so that the surface on which the trace 21, the pad 21A, and the ground pad 22 are formed faces the interface substrate 10 side.

図5(A)に示すX軸方向におけるCの区間は、インターフェース基板10とプローブ基板20がZ軸方向で重複する区間である。すなわち、区間Cにおいて、インターフェース基板10とプローブ基板20は対向しており、対向部を構築する。   A section C in the X-axis direction shown in FIG. 5A is a section where the interface board 10 and the probe board 20 overlap in the Z-axis direction. That is, in the section C, the interface substrate 10 and the probe substrate 20 are opposed to each other, and an opposed portion is constructed.

異方性導電フィルム40は、インターフェース基板10とプローブ基板20がZ軸方向で対向する対向部の全域に配設される。   The anisotropic conductive film 40 is disposed over the entire area of the facing portion where the interface substrate 10 and the probe substrate 20 face each other in the Z-axis direction.

図5(B)は図5(A)のB3−B3矢視断面を示す。図5(C)は図5(A)のA3−A3矢視断面を示す。図5(D)は図5(A)のB4−B4矢視断面を示す。   FIG. 5B shows a cross section taken along the arrow B3-B3 in FIG. FIG. 5C shows a cross section taken along arrow A3-A3 of FIG. FIG. 5D shows a cross section taken along the line B4-B4 of FIG.

図5(A)〜(D)では、図1乃至図4と同様にXYZ座標系を定義する。   5A to 5D, an XYZ coordinate system is defined as in FIGS.

図5(B)に示すように、図5(A)のB3−B3断面は、図4(C)に示すプローブ基板20の断面を天地逆にした断面となる。B3−B3断面の部分には、インターフェース基板10は存在しないため、プローブ基板20の断面のみが現れる。   As shown in FIG. 5B, the B3-B3 cross section in FIG. 5A is a cross section of the probe substrate 20 shown in FIG. Since the interface board 10 does not exist in the B3-B3 cross section, only the cross section of the probe board 20 appears.

図5(C)に示すように、図5(A)のA3−A3断面では、インターフェース基板10とプローブ基板20の間には、異方性導電フィルム40が配設される。   As shown in FIG. 5C, the anisotropic conductive film 40 is disposed between the interface substrate 10 and the probe substrate 20 in the A3-A3 cross section of FIG.

異方性導電フィルム40は、インターフェース基板10に対してプローブガイド30がねじ31で固定されることにより、インターフェース基板10のパッド11A及びグランドパッド12と、プローブ基板20のパッド21A及びグランドパッド22との間で厚さ方向(Z軸方向)に押圧される。   The anisotropic conductive film 40 includes a pad 11A and a ground pad 12 of the interface board 10, and a pad 21A and a ground pad 22 of the probe board 20 by fixing the probe guide 30 to the interface board 10 with screws 31. Is pressed in the thickness direction (Z-axis direction).

これにより、インターフェース基板10のパッド11A及びグランドパッド12と、プローブ基板20のパッド21A及びグランドパッド22とがそれぞれ電気的に接続される。   Thereby, the pad 11A and the ground pad 12 of the interface substrate 10 are electrically connected to the pad 21A and the ground pad 22 of the probe substrate 20, respectively.

図5(D)に示すように、図5(A)のB4−B4断面は、図3(C)に示すインターフェース基板10の断面と同一の断面となる。B4−B4断面の部分には、プローブ基板20は存在しないため、インターフェース基板10の断面のみが現れる。   As shown in FIG. 5D, the B4-B4 cross section of FIG. 5A is the same cross section as the cross section of the interface substrate 10 shown in FIG. Since the probe board 20 does not exist in the B4-B4 cross section, only the cross section of the interface board 10 appears.

以上のように、実施の形態1のプローブカード100によれば、図5(C)に示すように、インターフェース基板10のパッド11A及びグランドパッド12と、プローブ基板20のパッド21A及びグランドパッド22とは、それぞれ、異方性導電フィルム40によって電気的に接続される。   As described above, according to the probe card 100 of the first embodiment, as shown in FIG. 5C, the pad 11A and the ground pad 12 of the interface board 10, the pad 21A and the ground pad 22 of the probe board 20, and Are electrically connected by an anisotropic conductive film 40, respectively.

パッド11Aは、トレース11の端部であり、トレース11の幅と同一の幅を有する。そして、上述のように、トレース11の幅は、インターフェース基板10の公差、及び、プローブ基板20の公差を考慮して、これらの公差を吸収できる幅に設定されている。   The pad 11 </ b> A is an end portion of the trace 11 and has the same width as the width of the trace 11. As described above, the width of the trace 11 is set to a width that can absorb these tolerances in consideration of the tolerance of the interface board 10 and the tolerance of the probe board 20.

このため、図5(C)に示すように、パッド21Aはパッド11Aの幅の内部に収まり、プローブ基板20のパッド21Aと、インターフェース基板10のパッド10Aとを確実に接続することができる。   For this reason, as shown in FIG. 5C, the pad 21A fits inside the width of the pad 11A, and the pad 21A of the probe substrate 20 and the pad 10A of the interface substrate 10 can be reliably connected.

また、インターフェース基板10のパッド11Aは、トレース11の端部であるため、トレース11は、パッド11Aとなる端部を含めて特性インピーダンスが最適化されている。   Further, since the pad 11A of the interface board 10 is an end portion of the trace 11, the characteristic impedance of the trace 11 is optimized including the end portion that becomes the pad 11A.

同様に、プローブ基板20のパッド21Aは、トレース21の端部であるため、トレース21は、パッド21Aとなる端部を含めて特性インピーダンスが最適化されている。   Similarly, since the pad 21A of the probe substrate 20 is an end portion of the trace 21, the characteristic impedance of the trace 21 including the end portion that becomes the pad 21A is optimized.

すなわち、実施の形態1のプローブカード100では、特性インピーダンスが最適化されたトレース11の端部であるパッド11Aと、特性インピーダンスが最適化されたトレース21の端部であるパッド21Aとが異方性導電フィルム40を介して接合される。   That is, in the probe card 100 according to the first embodiment, the pad 11A that is the end of the trace 11 with the optimized characteristic impedance is different from the pad 21A that is the end of the trace 21 with the optimized characteristic impedance. Bonded via the conductive film 40.

このため、実施の形態1のプローブカード100によれば、パッド11Aとパッド21Aにおいて、インピーダンスの不整合が抑制される。   Therefore, according to the probe card 100 of the first embodiment, impedance mismatch is suppressed in the pad 11A and the pad 21A.

従来のプローブカードは、トレースの端部に接続した電極を介してインターフェース基板側とプローブ基板側との電気的な接続を確保していた。インターフェース基板とプローブ基板との間は、半田、異方性導電フィルム、又はスプリングプローブ等で接続されるか、又は、これらを介さずに直接接続されていた。   Conventional probe cards ensure electrical connection between the interface board side and the probe board side through electrodes connected to the ends of the traces. The interface substrate and the probe substrate are connected by solder, an anisotropic conductive film, a spring probe, or the like, or directly connected without going through these.

このような電極は、インターフェース基板とプローブ基板との製造公差等を考慮して、トレースよりも幅が広くされている。   Such an electrode is wider than the trace in consideration of manufacturing tolerances between the interface substrate and the probe substrate.

一般的に、トレースは、信号の波長よりも十分に長い長さを有するため、特性インピーダンスの最適化が行われる。特性インピーダンスは、トレースの単位長さあたりの静電容量とインダクタンスとの比で決まる。   In general, since the trace has a length sufficiently longer than the wavelength of the signal, the characteristic impedance is optimized. The characteristic impedance is determined by the ratio between the capacitance per unit length of the trace and the inductance.

これに対して、トレースの端部に接続される電極は、信号の波長よりも十分に長い長さ(又は幅)を有しないため、インピーダンス素子として振る舞い、周波数の変化とともにインピーダンスは変化する。   On the other hand, since the electrode connected to the end of the trace does not have a length (or width) sufficiently longer than the wavelength of the signal, it behaves as an impedance element, and the impedance changes as the frequency changes.

従って、トレースの特性インピーダンスが最適化されていても、トレースの端部にトレースよりも幅の広い電極を接続すると、トレースと電極とのインピーダンスの不整合が生じ、信号の伝送特性が低下する。   Therefore, even if the characteristic impedance of the trace is optimized, if an electrode having a width wider than the trace is connected to the end portion of the trace, mismatching of impedance between the trace and the electrode occurs, and the signal transmission characteristic is deteriorated.

これに対して実施の形態1のプローブカード100では、上述のように、特性インピーダンスが最適化されたトレース11の端部であるパッド11Aと、特性インピーダンスが最適化されたトレース21の端部であるパッド21Aとが異方性導電フィルム40を介して接合されている。実施の形態1のプローブカード100は、従来の電極のようにインピーダンスの不整合の原因となる構成要素を含まない。   On the other hand, in the probe card 100 according to the first embodiment, as described above, the pad 11A that is the end of the trace 11 with the optimized characteristic impedance and the end of the trace 21 with the optimized characteristic impedance are used. A certain pad 21 </ b> A is bonded via an anisotropic conductive film 40. The probe card 100 according to the first embodiment does not include components that cause impedance mismatch unlike the conventional electrodes.

このため、実施の形態1によれば、インピーダンスの不整合を低減したプローブカード100を提供することができる。   For this reason, according to the first embodiment, it is possible to provide the probe card 100 with reduced impedance mismatch.

一般に、プローブカードには、メンブレン型の他に、ブレード型、カンチレバー型、垂直型等の種類があるが、これらの中でもメンブレン型のプローブカードは、高周波特性に優れ、半導体チップ又はパッケージ基板等の微細化にも対応しやすいという特徴を有する。   In general, there are various types of probe cards such as a blade type, a cantilever type, and a vertical type in addition to a membrane type. Among these, a membrane type probe card is excellent in high-frequency characteristics, such as a semiconductor chip or a package substrate. It has a feature that it can easily cope with miniaturization.

しかしながら、従来のメンブレン型のプローブカードは、トレースの端部に電極を接続しているため、信号の周波数が高くなるほど、トレースと電極とのインピーダンスの不整合が顕著になる。   However, the conventional membrane-type probe card has electrodes connected to the ends of the traces, so that the impedance mismatch between the traces and the electrodes becomes more significant as the signal frequency increases.

これに対して、実施の形態1のプローブカード100は、従来のプローブカードの電極のような構成要素を含まないため、従来のプローブカードよりも高い周波数の信号に対応することができる。   On the other hand, since the probe card 100 according to the first embodiment does not include components such as electrodes of the conventional probe card, the probe card 100 can cope with a signal having a higher frequency than the conventional probe card.

以上、実施の形態1によれば、インピーダンスの不整合を低減し、例えば数十GHzオーダの高周波の信号にも対応できるプローブカード100を提供することができる。   As described above, according to the first embodiment, it is possible to provide a probe card 100 that can reduce impedance mismatching and can cope with high-frequency signals on the order of several tens of GHz, for example.

また、実施の形態1のプローブカード100は、ねじ31を取り外すだけで、プローブ基板20を他の試験用のプローブ基板に取り替えることができる。他の試験用のプローブ基板をインターフェース基板10に取り付けても、プローブ基板20の場合と同様に、トレースの端部をパッドとして用いることにより、インピーダンスの不整合を低減し、高周波の信号にも対応することができる。   Further, the probe card 100 of the first embodiment can replace the probe substrate 20 with another probe substrate for testing simply by removing the screw 31. Even when another test probe board is attached to the interface board 10, the impedance mismatch is reduced by using the end of the trace as a pad as in the case of the probe board 20, and high frequency signals are also supported. can do.

なお、以上では、インターフェース基板10のトレース11の幅が、プローブ基板20のトレース21の幅よりも広い形態について説明した。   In the above description, the form in which the width of the trace 11 of the interface board 10 is wider than the width of the trace 21 of the probe board 20 has been described.

しかしながら、トレース11とトレース21のそれぞれの特性インピーダンスを最適化しつつ、トレース21の幅をトレース11の幅よりも広くできる場合には、プローブ基板20のトレース21の幅をインターフェース基板10のトレース11の幅よりも広くしてもよい。   However, when the width of the trace 21 can be made wider than the width of the trace 11 while optimizing the characteristic impedance of each of the trace 11 and the trace 21, the width of the trace 21 of the probe board 20 is set to the width of the trace 11 of the interface board 10. It may be wider than the width.

この場合には、トレース21の幅は、トレース11の幅よりも広く、かつ、インターフェース基板10及びプローブ基板20の公差を吸収できる線幅に設定すればよい。   In this case, the width of the trace 21 may be set to a line width that is wider than the width of the trace 11 and can absorb the tolerance of the interface substrate 10 and the probe substrate 20.

<実施の形態2>
実施の形態2のプローブカードは、異方性導電フィルム40の代わりにバンプを用いる点が実施の形態1のプローブカード100と異なる。
<Embodiment 2>
The probe card of the second embodiment is different from the probe card 100 of the first embodiment in that bumps are used instead of the anisotropic conductive film 40.

以下では、実施の形態1のプローブカード100と同一又は同等の構成要素には同一符号を付し、その説明を省略する。また、以下では、実施の形態1との相違点を中心に説明を行う。   In the following, the same or equivalent components as those of the probe card 100 of the first embodiment are denoted by the same reference numerals, and the description thereof is omitted. In the following, the description will be focused on the differences from the first embodiment.

図6は、実施の形態2のプローブカードのプローブ基板20を示す図である。   FIG. 6 is a diagram illustrating a probe substrate 20 of the probe card according to the second embodiment.

図6(A)は、プローブ基板20の延出部20Bのうち、図3に示すインターフェース基板10の一部分に対向して配置される部分を示す。図6(B)は図6(A)のA2−A2矢視断面を示し、図6(C)は図6(A)のB2−B2矢視断面を示す。   FIG. 6A shows a portion of the extended portion 20B of the probe substrate 20 that is disposed to face a portion of the interface substrate 10 shown in FIG. 6B shows a cross section taken along arrow A2-A2 in FIG. 6A, and FIG. 6C shows a cross section taken along arrow B2-B2 in FIG. 6A.

図6(A)〜(C)では、図1乃至図5と同様にXYZ座標系を定義する。   6A to 6C, an XYZ coordinate system is defined as in FIGS.

プローブ基板20は、パッド21Aの表面にバンプ240Aが配設されるとともに、グランドパッド22の表面にバンプ240Bが配設される。バンプ240A、240Bとしては、例えば、金バンプを用いることができる。   In the probe substrate 20, bumps 240 </ b> A are disposed on the surface of the pad 21 </ b> A, and bumps 240 </ b> B are disposed on the surface of the ground pad 22. For example, gold bumps can be used as the bumps 240A and 240B.

バンプ240A、240Bは、実施の形態1の異方性導電フィルム40の代わりに、それぞれ、インターフェース基板10のパッド11A及びグランドパッド12と、プローブ基板20のパッド21A及びグランドパッド22との間を接続する。バンプ240A、240Bは、接続部の一例である。   The bumps 240A and 240B connect between the pad 11A and the ground pad 12 of the interface substrate 10 and the pad 21A and the ground pad 22 of the probe substrate 20, respectively, instead of the anisotropic conductive film 40 of the first embodiment. To do. The bumps 240A and 240B are an example of connection portions.

バンプ240A、240Bの高さは、パッド21A及びグランドパッド22とカバーレイ27の高さの違い、及び、パッド11A及びグランドパッド12とレジスト17の高さの違いを考慮し、接合のためにバンプ240A、240が潰された状態で十分な電気的接続を確保できる高さに設定される。   The height of the bumps 240A and 240B is determined by considering the difference in height between the pad 21A and the ground pad 22 and the coverlay 27, and the difference in height between the pad 11A and the ground pad 12 and the resist 17, and for the bonding. The height is set such that a sufficient electrical connection can be secured in a state where 240A and 240 are crushed.

次に、図7を用いて、実施の形態2のプローブカードのインターフェース基板10とプローブ基板20との接合について説明する。   Next, joining of the interface board 10 and the probe board 20 of the probe card according to the second embodiment will be described with reference to FIG.

図7は、実施の形態2のプローブカードのインターフェース基板10とプローブ基板20との接合部を示す図である。   FIG. 7 is a diagram illustrating a joint portion between the interface board 10 and the probe board 20 of the probe card according to the second embodiment.

図7(A)は、インターフェース基板10を下側(Z軸負方向側)に配置し、プローブ基板20を上側に重ねた状態を示す平面図である。図7(A)では、プローブ基板20は、トレース21、パッド21A、グランドパッド22が形成された面がインターフェース基板10側を向くように配設されている。   FIG. 7A is a plan view showing a state in which the interface board 10 is arranged on the lower side (Z-axis negative direction side) and the probe board 20 is overlaid on the upper side. In FIG. 7A, the probe substrate 20 is disposed so that the surface on which the trace 21, the pad 21A, and the ground pad 22 are formed faces the interface substrate 10 side.

図7(B)は図7(A)のB3−B3矢視断面を示す。図7(C)は図7(A)のA3−A3矢視断面を示す。図7(D)は図7(A)のB4−B4矢視断面を示す。   FIG. 7B shows a cross section taken along arrow B3-B3 in FIG. FIG. 7C shows a cross section taken along the line A3-A3 in FIG. FIG. 7D shows a cross section taken along arrow B4-B4 of FIG.

図7(A)〜(D)では、図1乃至図6と同様にXYZ座標系を定義する。   7A to 7D, an XYZ coordinate system is defined as in FIGS.

図7(B)に示すように、図7(A)のB3−B3断面は、図6(C)に示すプローブ基板20の断面を天地逆にした断面となる。B3−B3断面の部分には、インターフェース基板10は存在しないため、プローブ基板20の断面のみが現れる。   As shown in FIG. 7B, the B3-B3 cross section in FIG. 7A is a cross section in which the cross section of the probe substrate 20 shown in FIG. Since the interface board 10 does not exist in the B3-B3 cross section, only the cross section of the probe board 20 appears.

図7(C)に示すように、図7(A)のA3−A3断面では、インターフェース基板10とプローブ基板20の間には、バンプ240A、240Bが配設される。   As shown in FIG. 7C, bumps 240 </ b> A and 240 </ b> B are disposed between the interface substrate 10 and the probe substrate 20 in the A3-A3 cross section in FIG.

バンプ240A、240Bは、インターフェース基板10に対してプローブガイド30がねじ31で固定されることにより、インターフェース基板10のパッド11A及びグランドパッド12と、プローブ基板20のパッド21A及びグランドパッド22との間で厚さ方向に押圧される。   The bumps 240A and 240B are formed between the pad 11A and the ground pad 12 of the interface substrate 10 and the pad 21A and the ground pad 22 of the probe substrate 20 by fixing the probe guide 30 to the interface substrate 10 with screws 31. Is pressed in the thickness direction.

これにより、インターフェース基板10のパッド11A及びグランドパッド12と、プローブ基板20のパッド21A及びグランドパッド22とは、それぞれ、バンプ240A、240Bによって電気的に接続される。   Thereby, the pad 11A and the ground pad 12 of the interface substrate 10 and the pad 21A and the ground pad 22 of the probe substrate 20 are electrically connected by the bumps 240A and 240B, respectively.

図7(D)に示すように、図7(A)のB4−B4断面は、図3(C)に示すインターフェース基板10の断面と同一の断面となる。B4−B4断面の部分には、プローブ基板20は存在しないため、インターフェース基板10の断面のみが現れる。   As shown in FIG. 7D, the B4-B4 cross section of FIG. 7A is the same cross section as the cross section of the interface substrate 10 shown in FIG. Since the probe board 20 does not exist in the B4-B4 cross section, only the cross section of the interface board 10 appears.

以上のように、実施の形態2のプローブカードによれば、図7(C)に示すように、インターフェース基板10のパッド11A及びグランドパッド12と、プローブ基板20のパッド21A及びグランドパッド22とは、それぞれ、バンプ240A、240Bによって電気的に接続される。   As described above, according to the probe card of the second embodiment, the pad 11A and the ground pad 12 of the interface substrate 10 and the pad 21A and the ground pad 22 of the probe substrate 20 are as shown in FIG. Are electrically connected by bumps 240A and 240B, respectively.

従って、実施の形態2のプローブカードによれば、実施の形態1のプローブカード100と同様に、パッド11Aとパッド21Aにおいて、インピーダンスの不整合が抑制される。   Therefore, according to the probe card of the second embodiment, as in the probe card 100 of the first embodiment, impedance mismatch is suppressed in the pad 11A and the pad 21A.

以上、実施の形態2によれば、インピーダンスの不整合を低減し、例えば数十GHzオーダの高周波の信号にも対応できるプローブカードを提供することができる。   As described above, according to the second embodiment, it is possible to provide a probe card that can reduce impedance mismatching and can handle high-frequency signals on the order of several tens of GHz, for example.

以上では、バンプ240A、240Bを用いる形態について説明したが、例えば、インターフェース基板10のレジスト17の厚さを薄くしてパッド11A及びグランドパッド12と、パッド21A及びグランドパッド22とを直接接続することにより、バンプ240A、240Bを省略してもよい。   In the above, the form using the bumps 240A and 240B has been described. For example, the thickness of the resist 17 of the interface substrate 10 is reduced and the pad 11A and the ground pad 12 are directly connected to the pad 21A and the ground pad 22. Therefore, the bumps 240A and 240B may be omitted.

すなわち、パッド11A及びグランドパッド12がレジスト17の表面よりも突出しており、パッド11A及びグランドパッド12がそれぞれパッド21A及びグランドパッド22に直接接続できる場合には、バンプ240A、240Bを用いなくてもよい。この場合には、パッド11A及びグランドパッド12が接続部の一例になる。   That is, when the pad 11A and the ground pad 12 protrude from the surface of the resist 17, and the pad 11A and the ground pad 12 can be directly connected to the pad 21A and the ground pad 22, respectively, the bumps 240A and 240B are not used. Good. In this case, the pad 11A and the ground pad 12 are an example of a connection portion.

レジスト17を薄くするのは、開口部17A、17Bの周囲だけでもよい。レジスト17をスプレーによる吹き付けで形成する場合には、開口部17A、17Bの周囲において吹き付け量を少なくすることにより、レジスト17の膜厚を薄くすればよい。   The resist 17 may be thinned only around the openings 17A and 17B. When the resist 17 is formed by spraying, the resist 17 may be thinned by reducing the spraying amount around the openings 17A and 17B.

また、バンプ240A、240Bの代わりに、パッド21A及びグランドパッド22の表面に、又は、パッド11A及びグランドパッド12の表面に、めっき処理を行ってもよい。パッド21A及びグランドパッド22の表面、又は、パッド11A及びグランドパッド12の表面をめっき処理で厚くすることにより、パッド21A及びグランドパッド22と、パッド11A及びグランドパッド12とを接続してもよい。   Further, instead of the bumps 240A and 240B, a plating process may be performed on the surface of the pad 21A and the ground pad 22, or on the surface of the pad 11A and the ground pad 12. The surface of the pad 21A and the ground pad 22 or the surface of the pad 11A and the ground pad 12 may be thickened by plating to connect the pad 21A and the ground pad 22 to the pad 11A and the ground pad 12.

このようなめっき処理としては、例えば、銅めっき、又は、金めっきを施す処理を行えばよい。この場合には、パッド21A及びグランドパッド22の表面、又は、パッド11A及びグランドパッド12の表面に形成するめっきの部分が接続部の一例になる。   As such plating treatment, for example, copper plating or gold plating may be performed. In this case, the surface of the pad 21A and the ground pad 22, or the plating portion formed on the surface of the pad 11A and the ground pad 12 is an example of the connection portion.

以上、本発明の例示的な実施の形態のプローブカードについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。   The probe card of the exemplary embodiment of the present invention has been described above, but the present invention is not limited to the specifically disclosed embodiment, and does not depart from the scope of the claims. Various modifications and changes are possible.

10 インターフェース基板
10A 開口部
11 トレース
11A パッド
12 グランドパッド
13 接続パッド
13A 同軸コネクタ
13B 信号線用の端子
13C グランド用の端子
20 プローブ基板
20A 突出部
20B 延出部
21 トレース
21A パッド
22 グランドパッド
23 プローブパッド
30 プローブガイド
40 異方性導電フィルム
50 押圧部
100 プローブカード
240A、240B バンプ
DESCRIPTION OF SYMBOLS 10 Interface board 10A Opening part 11 Trace 11A pad 12 Ground pad 13 Connection pad 13A Coaxial connector 13B Signal line terminal 13C Ground terminal 20 Probe board 20A Protrusion part 20B Extension part 21 Trace 21A pad 22 Ground pad 23 Probe pad 30 Probe guide 40 Anisotropic conductive film 50 Press part 100 Probe card 240A, 240B Bump

Claims (6)

一方の面に第1トレースが形成され、剛性を有する第1基板と、
一方の面に第2トレースが形成され、可撓性を有する第2基板と、
前記第1基板の前記一方の面と、前記第2基板の前記一方の面とが対向する対向部において、前記第1トレースの端部と前記第2トレースの端部とを接続する接続部と
を含み、
前記第1トレースの幅は、前記第2トレースの幅より広く、かつ、前記第1基板及び前記第2基板の公差に応じた幅である、又は、
前記第2トレースの幅は、前記第1トレースの幅より広く、かつ、前記第1基板及び前記第2基板の公差に応じた幅である、プローブカード。
A first substrate having a first trace formed on one side and having rigidity;
A second substrate having a second trace on one side and having flexibility;
A connecting portion that connects an end portion of the first trace and an end portion of the second trace at a facing portion where the one surface of the first substrate and the one surface of the second substrate face each other; Including
The width of the first trace is wider than the width of the second trace and is a width corresponding to a tolerance of the first substrate and the second substrate, or
The width of the second trace is wider than the width of the first trace and is a width corresponding to the tolerance of the first substrate and the second substrate.
前記第1基板は開口部を有し、
前記第2基板は、前記開口部内で折り曲げられ、前記第1基板の他方の面側に突出する突出部を有し、前記第2トレースの他端は、前記突出部に形成される、請求項1記載のプローブカード。
The first substrate has an opening;
The second substrate has a protrusion that is bent in the opening and protrudes toward the other surface of the first substrate, and the other end of the second trace is formed in the protrusion. 1. The probe card according to 1.
前記接続部は、異方性導電フィルム又はバンプである、請求項1又は2記載のプローブカード。   The probe card according to claim 1, wherein the connection portion is an anisotropic conductive film or a bump. 前記第1トレースを覆うように前記第1基板に形成され、前記第1トレースの前記端部の上部に形成される第1開口部を有する第1被覆部をさらに含む、請求項1乃至3のいずれか一項記載のプローブカード。   4. The apparatus according to claim 1, further comprising a first covering portion formed on the first substrate so as to cover the first trace and having a first opening formed on the end portion of the first trace. The probe card according to any one of the above. 前記第1被覆部の前記第1開口部の周辺部は、前記周辺部以外の部分よりも厚さが薄くされている、請求項4記載のプローブカード。   The probe card according to claim 4, wherein a thickness of a peripheral portion of the first opening portion of the first covering portion is made thinner than a portion other than the peripheral portion. 前記第2トレースを覆うように前記第2基板に形成され、前記第2トレースの前記端部の上部に形成される第2開口部を有する第2被覆部をさらに含む、請求項1乃至5のいずれか一項記載のプローブカード。   6. The device according to claim 1, further comprising: a second covering portion formed on the second substrate so as to cover the second trace and having a second opening formed on the end portion of the second trace. The probe card according to any one of the above.
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