JP2013070034A - マルチチップ半導体パッケージ及びその形成方法 - Google Patents

Abstract

【課題】マルチチップ半導体パッケージ及びその形成方法を提供する。
【解決手段】上面に第１突出電極１７を有する第１半導体チップ１１を準備する。前記第１半導体チップ上に第２突出電極２７を有する第２半導体チップ２１を前記第１突出電極が露出されるように搭載する。前記第１突出電極と前記第２突出電極との間に絶縁膜８を形成する。前記絶縁膜内に溝１８Ｇを形成する。前記溝の内部を埋め込み、前記第１突出電極及び前記第２突出電極と接続される相互接続１８を形成する。
【選択図】図１

Description

本発明は、ワイヤレスマルチチップ半導体パッケージ及びその形成方法に関する。

半導体パッケージのサイズを縮小しながら多数の半導体チップを搭載するための多様な方法が研究されている。

米国特許出願公開第２０１０／０２４４２６８号明細書

本発明が解決しようとする課題は、信号伝達経路を短縮し、原価を下げ、量産効率を高めるとともに、多数の半導体チップが搭載できる半導体パッケージ製造方法及び半導体パッケージを提供することにある。

本発明が解決しようとする課題は、上述の課題に制限されず、言及しない他の課題は以下の記載により当業者が明確に理解することができる。

前記課題を達成するために本発明の技術的思想の実施例は、半導体パッケージ形成方法を提供する。この方法は、上面に第１突出電極を有する第１半導体チップを準備することを含む。前記第１半導体チップ上に、第２突出電極を有する第２半導体チップを前記第１突出電極が露出されるように搭載する。前記第１突出電極と前記第２突出電極との間に絶縁膜を形成する。前記絶縁膜内に溝（グルーブ、ｇｒｏｏｖｅ）を形成する。前記溝の内部を埋め込み、前記第１突出電極及び前記第２突出電極と接続される相互接続を形成する。

応用実施例において、前記溝を形成することは、前記溝の幅を前記第１突出電極の幅よりも狭く形成することを含むことができる。

他の実施例において、前記溝を形成することは、レーザを用いて前記絶縁膜の一部を除去することを含むことができる。

さらに他の実施例において、前記相互接続を形成することは前記第２突出電極の一部を溶融して前記溝を埋め込むことを含むことができる。

さらに他の実施例において、前記相互接続は前記第２突出電極と同一物質からなる膜を含むことができる。前記相互接続は前記第２突出電極に物質的に連続されることができる。

さらに他の実施例において、前記相互接続を形成することは、前記溝内に導電性ペースト、導電性ボール、またはこれらの組み合わせを提供することを含むことができる。

さらに他の実施例において、前記相互接続は、前記第１突出電極及び前記第２突出電極よりも低い温度で溶融する物質を含むことができる。

さらに他の実施例において、前記相互接続は水平幅よりも大きい垂直深さを有することができる。

さらに他の実施例において、前記相互接続は前記絶縁膜の上部表面の一部を覆うことができる。

さらに他の実施例において、前記相互接続の幅は前記第１突出電極の幅よりも狭くすることができる。

さらに他の実施例において、前記相互接続は前記第１突出電極の上部表面及び前記第２突出電極の側面と接触されることができる。

さらに他の実施例において、前記溝の側壁は凹凸を有することができる。

さらに他の実施例において、前記絶縁膜は前記第１半導体チップと前記第２半導体チップとの間を埋め込むことができる。

さらに他の実施例において、前記第１半導体チップの下部に基板を付着することができる。前記基板と前記第１半導体チップとの間にロジックチップ及びバッファチップを搭載することができる。前記基板上に、前記ロジックチップ、前記バッファチップ、前記第１半導体チップ及び前記第２半導体チップを覆う封止材を形成することができる。

また、本発明の技術的思想の実施例は、他の半導体パッケージ形成方法を提供する。この方法は、第１半導体チップ及び第２半導体チップを準備することを含む。前記第１半導体チップは、第１チップパッド及び前記第１チップパッド上に形成された第１レーザブロッキング電極を有する。前記第２半導体チップは、第２チップパッド及び前記第２チップパッド上に形成された第２レーザブロッキング電極を有する。前記第１半導体チップ上に前記第１レーザブロッキング電極が露出するように前記第２半導体チップを搭載する。前記第１レーザブロッキング電極と前記第２レーザブロッキング電極との間に絶縁膜を形成する。レーザを用いて前記絶縁膜内に溝を形成する。前記溝内に前記第１レーザブロッキング電極及び前記第２レーザブロッキング電極と接触する相互接続を形成する。

さらに、本発明の技術的思想の実施例は、半導体パッケージを提供する。前記半導体パッケージは上面に第１突出電極を有する第１半導体チップを含む。上面に第２突出電極を有する第２半導体チップが前記第１半導体チップ上に搭載される。前記第１突出電極は露出される。前記第１突出電極と前記第２突出電極との間に第１絶縁膜が形成される。前記第１絶縁膜内に第１溝が形成される。前記第１溝内に前記第１突出電極及び前記第２突出電極と接触する第１相互接続が形成される。前記第１溝の幅は前記第１突出電極の幅よりも狭い。

他の実施例において、前記第１相互接続は水平幅よりも大きい垂直高さを有することができる。

さらに他の実施例において、前記第１相互接続は前記第１絶縁膜の上部表面の一部を覆うことができる。

さらに他の実施例において、前記第１相互接続の水平幅は前記第１突出電極の水平幅よりも狭くすることができる。

さらに他の実施例において、前記第１相互接続は前記第２突出電極と同一物質を含むことができる。前記第１相互接続は前記第２突出電極と物質的に連続されることができる。

さらに他の実施例において、前記第１相互接続は前記第１突出電極の上部表面及び前記第２突出電極の側面と接触されることができる。

さらに他の実施例において、前記第１相互接続は前記第１突出電極及び前記第２突出電極よりも低い温度で溶融する物質を含むことができる。

さらに他の実施例において、前記第１絶縁膜は前記第１相互接続と前記第２半導体チップとの間に介在されることができる。前記第１相互接続は前記第１絶縁膜によって前記第２半導体チップと隔離されることができる。

さらに他の実施例において、前記第１絶縁膜は前記第１半導体チップと前記第２半導体チップとの間を埋め込むことができる。

さらに他の実施例において、前記第１半導体チップの下部に基板が付着することができる。前記第１半導体チップ及び前記第２半導体チップを覆う封止材が提供されることができる。

さらに他の実施例において、前記基板と前記第１半導体チップとの間にロジックチップが付着されることができる。前記ロジックチップに隣接したバッファチップが提供されることができる。

さらに他の実施例において、前記第２半導体チップ上に上面に第３突出電極を有する第３半導体チップが搭載されることができる。前記第３突出電極を露出させるように搭載され、第４突出電極を有する第４半導体チップが提供されることができる。前記第３突出電極と前記第４突出電極との間に第２絶縁膜が形成されることができる。前記第３突出電極と前記第４突出電極との間の前記第２絶縁膜内に第２溝が形成されることができる。前記第２溝上に前記第３突出電極及び前記第４突出電極と接触された第２相互接続が形成されることができる。前記第２半導体チップは前記第１半導体チップ上に第１方向にオフセット整列され、前記第４半導体チップは前記第３半導体チップ上に前記第１方向と異なる第２方向にオフセット整列されることができる。

さらに他の実施例において、前記第２半導体チップと前記第３半導体チップとの間のインタポーザ（Ｉｎｔｅｒｐｏｓｅｒ）が提供されることができる。前記第３突出電極は前記インタポーザを経由して前記第２突出電極に電気的に接続されることができる。

さらに、本発明の技術的思想の実施例は、他の半導体パッケージを提供する。前記半導体パッケージは上面に第１突出電極を有する第１半導体チップを含む。前記第１突出電極を露出させるように前記第１半導体チップ上に搭載され、上面に第２突出電極を有する第２半導体チップが提供される。前記第１突出電極と前記第２突出電極との間に絶縁膜が形成される。前記絶縁膜内に前記第１突出電極及び前記第２突出電極の側面の一部を露出させる溝が形成される。前記溝内に前記第１突出電極及び前記第２突出電極の露出した面と接触する相互接続が形成される。

他の実施例において、前記絶縁膜は前記第１半導体チップと前記第２半導体チップとの間に延長形成される。

その他の実施例の具体的な事項は詳細な説明及び図面に含まれている。

以上説明したように本発明の技術的思想の実施例によれば、絶縁膜、突出電極、及び相互接続を有する半導体パッケージが提供されることができる。これによって、信号伝逹経路の短縮、チップ／クラック（ｃｈｉｐ／ｃｒａｃｋ）のような不良率の低減、材料費の低減、及び工程時間の短縮のように、品質及び量産効率側面において多様な改善効果を有する半導体パッケージを実現することができる。

本発明の技術的思想の第１実施例による半導体パッケージを説明するための断面図である。 図１の一部分を多様な角度に示すレイアウトである。 図１の一部分を多様な角度に示すレイアウトである。 図１の一部分を多様な角度に示すレイアウトである。 図２Ａの一部分を詳しく示す拡大図である。 図３Ａの切断線Ｉ−Ｉ’による部分断面図である。 図３Ａの切断線ＩＩ−ＩＩ’による部分断面図である。 図３Ｂの応用実施例を説明するための部分断面図である。 図３Ｂの応用実施例を説明するための部分断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。 本発明の技術的思想の第３実施例による半導体パッケージの製造方法を説明するための工程フローチャートである。 本発明の技術的思想の第３実施例による半導体パッケージの製造方法を説明するための断面図である。 本発明の技術的思想の第３実施例による半導体パッケージの製造方法を説明するための断面図である。 図１６の一部分を詳しく示す拡大図である。 図１７Ａの切断線Ｉ−Ｉ’による部分断面図である。 図１７Ａの切断線ＩＩ−ＩＩ’による部分断面図である。 本発明の技術的思想の第３実施例による半導体パッケージの製造方法を説明するための断面図である。 本発明の技術的思想の第３実施例による半導体パッケージの製造方法を説明するための断面図である。 本発明の技術的思想の第３実施例による半導体パッケージの製造方法を説明するための断面図である。 応用実施例による半導体パッケージの製造方法を説明するための断面図である。 応用実施例による半導体パッケージの製造方法を説明するための断面図である。 応用実施例による半導体パッケージの製造方法を説明するための断面図である。 さらに他の実施例による半導体パッケージの製造方法を説明するための断面図である。 さらに他の実施例による半導体パッケージの製造方法を説明するための断面図である。 さらに他の実施例による半導体パッケージの製造方法を説明するための断面図である。 さらに他の実施例による半導体パッケージの製造方法を説明するための断面図である。 さらに他の実施例による半導体パッケージの製造方法を説明するための断面図である。 本発明の技術的思想の第４実施例によるカードパッケージを説明するためのレイアウトである。 本発明の技術的思想の第４実施例によるカードパッケージを説明するための断面図である。 本発明の技術的思想の第５実施例による電子装置の斜視図である。 本発明の技術的思想の第５実施例による電子装置のシステムブロック図である。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。しかし、本発明は、ここに説明した実施例に限定せず、他の形態に具体化することができる。むしろ、ここに紹介した実施例は開示された内容が徹底的かつ完全となるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供される。図面において、層及び領域の厚さは明確にするために誇張されたものである。また、層が他の層または基板「上」にあるとした場合に、それは他の層または基板上に直接形成されることができるか、またはそれらの間に第３の層が介在されることができる。明細書全体において同一参照番号に示された部分は同一構成要素を意味する。

第１、第２などの用語は多様な構成要素を説明するために用いられるが、前記構成要素は前記用語によって限定されない。前記用語は１つの構成要素を他の構成要素から区別する目的だけに用いられる。例えば、本発明の権利範囲を離脱しない範囲において、第１構成要素は第２構成要素とすることができ、同様に第２構成要素は第１構成要素とすることができる。

上端、下端、上面、下面、または上部、下部などの用語は、構成要素において相対的な位置を区別するために用いられる。例えば、便宜上、図面上の上側を上部、図面上の下側を下部に記載する場合、実際では、本発明の権利範囲を離脱しない範囲において、上部は下部とすることができ、下部は上部とすることができる。

本出願で用いる用語は、単に特定の実施例を説明するために用いることで、本発明を限定しようとする意図はない。単数の表現は文脈上に明白に示さない限り、複数の表現を含む。本出願において、「含む」または「有する」などの用語は、明細書上に記載した特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせの存在を指定しようとするものであって、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものなどの存在または付加可能性をあらかじめ排除しないものとして理解すべきである。

他に定義しない限り、技術的や科学的な用語を含み、ここに用いるすべての用語は本発明が属する技術分野にて通常の知識を有する者によって一般的に理解されるものと同一の意味を有する。一般的に用いられる、事前に定義されている用語は関連技術の文脈上に有する意味と一致するものとして解釈されるべきであり、本出願に明白に定義しない限り、理想的、または過度に形式的な意味として解釈されない。

図１は、本発明の技術的思想の第１実施例による半導体パッケージを説明するための断面図であり、図２Ａないし図２Ｃは図１の一部分を多様な角度で示すレイアウトである。図３Ａは図２Ａの一部分を詳しく示す拡大図であり、図３Ｂは図３Ａの切断線Ｉ−Ｉ’による部分断面図であり、図３Ｃは図３Ａの切断線ＩＩ−ＩＩ’による部分断面図である。図４Ａ及び図４Ｂは、図３Ｂの応用実施例を説明するための部分断面図である。

図１を参照すると、絶縁膜８を用いて基板３上に第１ないし第４半導体チップ１１、２１、３１、４１を搭載することができる。第１ないし第４半導体チップ１１、２１、３１、４１は第１チップスタック１０を構成することができる。

基板３はフィンガー電極（ｆｉｎｇｅｒ ｅｌｅｃｔｒｏｄｅ）６を含むことができ、フィンガー電極６上に基板突出電極７が形成されることができる。第１半導体チップ１１は第１チップパッド１６を含むことができ、第１チップパッド１６上に第１突出電極１７が形成されることができる。第２半導体チップ２１は第２チップパッド２６を含むことができ、第２チップパッド２６上に第２突出電極２７が形成されることができる。第３半導体チップ３１は第３チップパッド３６を含むことができ、第３チップパッド３６上に第３突出電極３７が形成されることができる。第４半導体チップ４１は第４チップパッド４６を含むことができ、第４チップパッド４６上に第４突出電極４７が形成されることができる。

基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は、はんだボール、伝導性バンプ、伝導性ピン、伝導性スペーサ、またはこれらの組み合わせを含むことができる。そして、実施例において、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７ははんだボールまたははんだバンプの場合を上程して説明することにする。よって、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は球状面または曲面を有することができる。

第１ないし第４半導体チップ１１、２１、３１、４１は第１方向に順にオフセット搭載されることができる。第１ないし第４半導体チップ１１、２１、３１、４１はカスケード構造とすることができる。具体的に、第１半導体チップ１１は、フィンガー電極６及び基板突出電極７と重畳せず、露出されるように整列されることができる。第２半導体チップ２１は、第１チップパッド１６及び第１突出電極１７と重畳せず、露出されるように第１半導体チップ１１上にオフセット整列されることができる。第３半導体チップ３１は第２チップパッド２６及び第２突出電極２７と重畳せず、露出されるように第２半導体チップ２１上にオフセット整列されることができる。第４半導体チップ４１は第３チップパッド３６及び第３突出電極３７と重畳せず、露出されるように第３半導体チップ３１上にオフセット整列されることができる。

絶縁膜８は、第１ないし第４半導体チップ１１、２１、３１、４１の間を完全に埋め込み、第１チップスタック１０と基板３との間を完全に埋め込むことができる。また、絶縁膜８は第１ないし第４半導体チップ１１、２１、３１、４１の側面を覆うことができる。さらに、絶縁膜８は、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７の間を覆うことができる。絶縁膜８は接着性を有することができる。例えば、高分子樹脂またはモールディングコンパウンドを含むことができる。

絶縁膜８内に、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇが形成されることができる。第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇは、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７の間に形成されることができる。

第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇに沿って第１ないし第４相互接続１８、２８、３８、４８が形成されることができる。第１ないし第４相互接続１８、２８、３８、４８は、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７に物理的及び／または電気的に接続されることができる。第１ないし第４相互接続１８、２８、３８、４８のそれぞれは、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７の対応する１つに物質的に連続して形成されることができる。第１ないし第４相互接続１８、２８、３８、４８は、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７と同一物質を含むことができる。第１ないし第４相互接続１８、２８、３８、４８及び第１ないし第４半導体チップ１１、２１、３１、４１の間に、絶縁膜８を埋め込むことができる。第１ないし第４相互接続１８、２８、３８、４８は、絶縁膜８によって第１ないし第４半導体チップ１１、２１、３１、４１と隔離されることができる。

基板３上に第１チップスタック１０を覆う封止材９２が形成されることができる。基板３の後面に第１及び第２外部端子５Ａ、５Ｂが形成されることができる。フィンガー電極６は、基板３を介して第１及び第２外部端子５Ａ、５Ｂ中の対応する１つと電気的に接続されることができる。第１外部端子５Ａははんだボール、はんだバンプ、ピングリッドアレイ（ｐｉｎ ｇｒｉｄ ａｒｒａｙ）、リードグリッドアレイ（ｌｅａｄ ｇｒｉｄ ａｒｒａｙ）、導電性タブ（ｃｏｎｄｕｃｔｉｖｅ ｔａｂ）、またはこれらの組み合わせを含むことができる。第２外部端子５Ｂは金属性バンプまたははんだランドを含むことができる。

他の実施例において、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は、レーザブロッキング電極として指称されることができる。

図２Ａないし図２Ｃを参照すると、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇ及び第１ないし第４相互接続１８、２８、３８、４８は多様な形状に形成されることができる。第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇ及び第１ないし第４相互接続１８、２８、３８、４８は、第１突出電極１７、第２突出電極２７、及び第３突出電極３７よりも狭い幅とすることができる。

図２Ａを参照すると、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇ及び第１ないし第４相互接続１８、２８、３８、４８は同一幅を維持することができる。図２Ｂを参照すると、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇ及び第１ないし第４相互接続１８、２８、３８、４８は中央が凹状とすることができる。これと反対に、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇ及び第１ないし第４相互接続１８、２８、３８、４８は、中央が凸状とすることもできる。図２Ｃを参照すると、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇ及び第１ないし第４相互接続１８、２８、３８、４８は上部が相対的に広い幅を有し、下部が相対的に狭い幅を有することができる。これとは反対に、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇ及び第１ないし第４相互接続１８、２８、３８、４８は上部が相対的に狭い幅を有し、下部が相対的に広い幅を有することができる。

図３Ａないし図３Ｃを参照すると、第１ないし第３溝１８Ｇ、２８Ｇ、３８Ｇの内壁は、レーザスポットの大きさに対応する粗い表面を含むことができる。すなわち、第１ないし第３溝１８Ｇ、２８Ｇ、３８Ｇの側壁及び底は凹凸を有する多数個の半円形底面または側壁を有することができる。第１ないし第３溝１８Ｇ、２８Ｇ、３８Ｇの内部に第１ないし第３相互接続１８、２８、３８が形成されることができる。第１ないし第３溝１８Ｇ、２８Ｇ、３８Ｇの凹凸を有する側壁及び底は第１ないし第３相互接続１８、２８、３８の接着力を強化させる役割をすることができる。

図３Ｂを参照すると、第１ないし第３相互接続１８、２８、３８は第１ないし第３溝１８Ｇ、２８Ｇ、３８Ｇの内部を埋め込み、絶縁膜８の上部表面よりも高く凸の上部面を有することができる。第１ないし第３相互接続１８、２８、３８は水平幅よりも大きい垂直高さを有することができる。

図３Ｃを参照すると、第１相互接続１８は第１突出電極１７の側面と接触することができる。第２相互接続２８は第１突出電極１７の上面及び第２突出電極２７の側面と接触することができる。第３相互接続３８は第２突出電極２７の側面と接触することができる。

第１チップパッド１６上に、第１ＵＢＭ（ｕｎｄｅｒ ｂｕｍｐ ｍｅｔａｌ）１６Ａが形成されることができ、第２チップパッド２６上に第２ＵＢＭ２６Ａが形成されることができる。第１ＵＢＭ１６Ａは第１チップパッド１６と第１突出電極１７との間に介在されることができ、第２ＵＢＭ２６Ａは第２チップパッド２６と第２突出電極２７との間に介在されることができる。

図４Ａを参照すると、第１ないし第３相互接続１８、２８、３８は、第２溝２８Ｇを完全に埋め込み、隣接した絶縁膜８の表面を部分的に覆うことができる。第１ないし第３相互接続１８、２８、３８は絶縁膜８の上部表面よりも高く凸の曲面を有する上部表面を有することができる。例えば、第２相互接続２８は水平幅よりも大きい垂直深さを有することができる。

図４Ｂを参照すると、第１ないし第３相互接続１８、２８、３８は隣接した絶縁膜８の上部表面よりも低くリセスされた上部表面を有することができる。

図５ないし図１３Ｂは、本発明の技術的思想の第２実施例による半導体パッケージを説明するための断面図である。

図５を参照すると、第１相互接続１８は、フィンガー電極６と第１突出電極１７との間に形成されることができる。第１相互接続１８の一端はフィンガー電極６に直接的に接触することができる。

図６Ａを参照すると、絶縁膜８は第１ないし第４半導体チップ１１、２１、３１、４１の間に部分的に介在され、第１半導体チップ１１と基板３との間に部分的に介在されることができる。この場合、第１ないし第４半導体チップ１１、２１、３１、４１の間と第１半導体チップ１１及び基板３の間に空の空間８Ｖが提供されることができる。

図６Ｂを参照すると、絶縁膜８は第１ないし第４半導体チップ１１、２１、３１、４１の間に部分的に介在され、第１半導体チップ１１と基板３との間に部分的に介在されることができる。絶縁膜８は第１ないし第４半導体チップ１１、２１、３１、４１の一側面を覆うことができ、第１ないし第４半導体チップ１１、２１、３１、４１の他側面は露出されることができる。

図７Ａ及び図７Ｂを参照すると、第１ないし第４相互接続１８、２８、３８、４８は、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７と異なる物質を含むことができる。第１ないし第４相互接続１８、２８、３８、４８は、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７よりも低い温度で溶融する物質を含むことができる。第１ないし第４相互接続１８、２８、３８、４８は、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７の側面に接触されることができる。

図８Ａ及び図８Ｂを参照すると、第１ないし第４相互接続１８、２８、３８、４８は、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７と異なる物質を含むことができる。第１ないし第４相互接続１８、２８、３８、４８は、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７よりも低い温度で溶融する物質を含むことができる。第１ないし第４相互接続１８、２８、３８、４８は、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７の側面及び上部表面を覆うことができる。

図９Ａ及び図９Ｂを参照すると、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は、伝導性バンプ、伝導性ピン、または伝導性スペーサとすることができる。図９Ａを参照すると、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は、柱状またはメサ（ｍｅｓａ）状を有することができる。すなわち、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は平らな上部表面及び／または側壁を有することができる。他の実施例において、第１ないし第４突出電極１７、２７、３７、４７は円柱または多角形柱状を有することができる。図９Ｂを参照すると、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は円錐または台形状を有することができる。すなわち、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は平らな上部表面及び／または側壁を有することができる。

第１ないし第４相互接続１８、２８、３８、４８は、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７と異なる物質を含むことができる。第１ないし第４相互接続１８、２８、３８、４８は、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７よりも低い温度で溶融する物質を含むことができる。例えば、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は金属を含むことができ、第１ないし第４相互接続１８、２８、３８、４８ははんだを含むことができる。

図１０Ａを参照すると、第１チップスタック１０上にインタポーザ（ｉｎｔｅｒｐｏｓｅｒ）１１３が搭載されることができる。第１チップスタック１０及びインタポーザ１１３との間に絶縁膜８が介在されることができる。インタポーザ１１３は、下部パッド１１４、内部配線１１５及び上部パッド１１６を含むことができる。下部パッド１１４は第４突出電極４７に接触されることができる。上部パッド１１６は内部配線１１５を経由して下部パッド１１４に電気的に接続されることができる。上部パッド１１６上にインタポーザ突出電極１１７が形成されることができる。

絶縁膜８を用いてインタポーザ１１３上に、第５ないし第８半導体チップ５１、６１、７１、８１が搭載されることができる。第５ないし第８半導体チップ５１、６１、７１、８１は第２チップスタック５０を構成することができる。絶縁膜８は第５ないし第８半導体チップ５１、６１、７１、８１の間を完全に埋め込み、第２チップスタック５０とインタポーザ１１３との間を完全に埋め込むことができる。

第５半導体チップ５１は第５チップパッド５６を含むことができ、第５チップパッド５６上に第５突出電極５７が形成されることができる。第６半導体チップ６１は第６チップパッド６６を含むことができ、第６チップパッド６６上に第６突出電極６７が形成されることができる。第７半導体チップ７１は第７チップパッド７６を含むことができ、第７チップパッド７６上に第７突出電極７７が形成されることができる。第８半導体チップ８１は第８チップパッド８６を含むことができ、第８チップパッド８６上に第８突出電極８７が形成されることができる。

第５ないし第８半導体チップ５１、６１、７１、８１は第１方向と異なる第２方向に順にオフセット搭載されることができる。第５ないし第８半導体チップ５１、６１、７１、８１はカスケード構造とすることができる。第１方向と第２方向は反対とすることができる。例えば、第１ないし第４半導体チップ１１、２１、３１、４１は右側方向に順にオフセット積層されることができ、第５ないし第８半導体チップ５１、６１、７１、８１は左側方向に順にオフセット積層されることができる。

インタポーザ突出電極１１７、第５突出電極５７、第６突出電極６７、第７突出電極７７、及び第８突出電極８７の間に、第１ないし第４相互接続１８、２８、３８、４８と類似の第５ないし第８相互接続５８、６８、７８、８８が形成されることができる。基板３上に第１チップスタック１０及び第２チップスタック５０を覆う封止材９２が形成されることができる。

図１０Ｂを参照すると、第４半導体チップ４１上に再配線フロア１２３が形成されることができる。再配線フロア１２３は、第１再配線パッド１２４、内部配線１２５及び第２再配線パッド１２６を含むことができる。第１再配線パッド１２４は第４チップパッド４６に接続されることができる。第１再配線パッド１２４上に第４突出電極４７が形成されることができる。第２再配線パッド１２６は内部配線１２５を経由して第１再配線パッド１２４に電気的に接続されることができる。第２再配線パッド１２６上に再配線突出電極１２７が形成されることができる。

絶縁膜８を用いて再配線フロア１２３上に、第５ないし第８半導体チップ５１、６１、７１、８１が搭載されることができる。第５ないし第８半導体チップ５１、６１、７１、８１は第２チップスタック５０を構成することができる。再配線突出電極１２７、第５突出電極５７、第６突出電極６７、第７突出電極７７、及び第８突出電極８７の間に、第５ないし第８相互接続５８、６８、７８、８８が形成されることができる。

図１１Ｂは、図１１Ａの切断線ＩＩＩ−ＩＩＩ’による断面図である。
図１１Ａ及び図１１Ｂを参照すると、第４半導体チップ４１上に再配線フロア１２３が形成されることができる。再配線フロア１２３は、第１再配線パッド１２４、内部配線１２５及び第２再配線パッド１２６を含むことができる。第１再配線パッド１２４は第４チップパッド４６に接続されることができる。第１再配線パッド１２４上に第４突出電極４７が形成されることができる。第２再配線パッド１２６は内部配線１２５を経由して第１再配線パッド１２４に電気的に接続されることができる。第２再配線パッド１２６上に再配線突出電極１２７が形成されることができる。

第１ないし第４半導体チップ１１、２１、３１、４１は順に第１方向にオフセット搭載されることができる。再配線フロア１２３上に第５ないし第８半導体チップ５１、６１、７１、８１が第１方向と異なる第２方向に順にオフセット搭載されることができる。第２方向は第１方向に対して９０度の交角をなすことができる。

図１２を参照すると、基板３上にロジックチップ２１１及び支持台２９１が付着することができる。ロジックチップ２１１はフリップチップ技術を用いて装着されることができる。支持台２９１はロジックチップ２１１と同一レベルに搭載されることができる。支持台２９１及びロジックチップ２１１上に第１ないし第４半導体チップ１１、２１、３１、４１が搭載されることができる。絶縁膜８は、第１ないし第４半導体チップ１１、２１、３１、４１、支持台２９１及びロジックチップ２１１の間を埋め込むことができる。

図１３Ａを参照すると、基板３上にロジックチップ２１１、バッファチップ２９５、及び支持台２９１が付着することができる。ロジックチップ２１１及びバッファチップ２９５は、フリップチップ技術を用いて装着されることができる。ロジックチップ２１１、バッファチップ２９５及び支持台２９１上に、第１ないし第４半導体チップ１１、２１、３１、４１が搭載されることができる。絶縁膜８は、第１ないし第４半導体チップ１１、２１、３１、４１、支持台２９１、バッファチップ２９５及びロジックチップ２１１の間を埋め込むことができる。

第１ないし第４半導体チップ１１、２１、３１、４１は、メモリチップとすることができる。例えば、第１ないし第４半導体チップ１１、２１、３１、４１は、ＮＡＮＤフラッシュメモリのような不揮発性メモリ素子を含むことができる。バッファチップ２９５は、第１ないし第４半導体チップ１１、２１、３１、４１と比較して速い動作速度を有する半導体素子を含むことができる。例えば、バッファチップ２９５はＤＲＡＭまたはＳＲＡＭのような揮発性メモリ素子を含むことができる。

図１３Ｂを参照すると、基板３上にロジックチップ２１１が付着することができる。ロジックチップ２１１は第１半導体チップ１１と同一レベルに搭載されることができる。ロジックチップ２１１は絶縁膜８の外側に搭載されることができる。

図１４は、本発明の技術的思想の第３実施例による半導体パッケージの製造方法を説明するための工程フローチャートである。図１５、図１６、図１８、図１９、及び図２０は、本発明の技術的思想の第３実施例による半導体パッケージの製造方法を説明するための断面図であり、図１７Ａは図１６の一部分を詳しく示す拡大図であり、図１７Ｂは図１７Ａの切断線Ｉ−Ｉ’による部分断面図であり、図１７Ｃは、図１７Ａの切断線ＩＩ−ＩＩ’による部分断面図である。

図１４を参照すると、本発明の技術的思想の第３実施例による半導体パッケージの製造方法は、絶縁膜を用いて多数の半導体チップを積層し（Ｓ１０）、絶縁膜内に溝を形成し（Ｓ２０）、相互接続を形成し（Ｓ３０）、封止材を形成し（Ｓ４０）、半導体パッケージを分離する（Ｓ５０）ことを含むことができる。以下では、工程断面図及び部分拡大図を用いてより詳しく説明する。

図１４及び図１５を参照すると、絶縁膜８を用いて基板３上に第１ないし第４半導体チップ１１、２１、３１、４１が積層されることができる（Ｓ１０）。第１ないし第４半導体チップ１１、２１、３１、４１は、第１チップスタック１０を構成することができる。

基板３は、硬性印刷回路基板（ｒｉｇｉｄ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、軟性印刷回路基板（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、または硬軟性印刷回路基板（ｒｉｇｉｄ−ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）とすることができる。基板３の一面に、フィンガー電極６が形成されることができる。基板３の下部表面を覆う下部はんだレジスト２が形成されることができ、基板３の上部表面を覆い、フィンガー電極６を露出する上部はんだレジスト４が形成されることができる。

フィンガー電極６上に基板突出電極７が形成されることができる。第１半導体チップ１１は第１チップパッド１６を含むことができ、第１チップパッド１６上に第１突出電極１７が形成されることができる。第２半導体チップ２１は第２チップパッド２６を含むことができ、第２チップパッド２６上に第２突出電極２７が形成されることができる。第３半導体チップ３１は第３チップパッド３６を含むことができ、第３チップパッド３６上に第３突出電極３７が形成されることができる。第４半導体チップ４１は第４チップパッド４６を含むことができ、第４チップパッド４６上に第４突出電極４７が形成されることができる。

第１半導体チップ１１は絶縁膜８を用いて基板３上に付着することができる。第１半導体チップ１１はフィンガー電極６及び基板突出電極７と重畳されないように整列されることができる。第２半導体チップ２１は絶縁膜８を用いて第１半導体チップ１１上に付着することができる。第２半導体チップ２１は第１チップパッド１６及び第１突出電極１７と重畳されないように、第１半導体チップ１１上にオフセット整列されることができる。第３半導体チップ３１は絶縁膜８を用いて第２半導体チップ２１上に付着することができる。第３半導体チップ３１は第２チップパッド２６及び第２突出電極２７と重畳されないように、第２半導体チップ２１上にオフセット整列されることができる。第４半導体チップ４１は絶縁膜８を用いて第３半導体チップ３１上に付着することができる。第４半導体チップ４１は第３チップパッド３６及び第３突出電極３７と重畳されないように、第３半導体チップ３１上にオフセット整列されることができる。言い換えると、第１ないし第４半導体チップ１１、２１、３１、４１は第１方向に順にオフセット搭載されることができる。第１ないし第４半導体チップ１１、２１、３１、４１はカスケード構造とすることができる。

絶縁膜８は、第１ないし第４半導体チップ１１、２１、３１、４１の間を埋め込み、第１半導体チップ１１と基板３との間を埋め込むことができる。また、絶縁膜８は第１ないし第４半導体チップ１１、２１、３１、４１の側面を覆うことができる。これに加えて、絶縁膜８は、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７の間を覆うことができる。基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は、絶縁膜８を貫通して露出されることができる。他の実施例において、絶縁膜８は、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７の上端を完全に覆うことができる。

絶縁膜８は、液状エポキシ樹脂を用いて形成されることができる。絶縁膜８は接着性を有することができる。

基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は、はんだボール、伝導性バンプ、伝導性ピン、伝導性スペーサ、またはこれらの組み合わせを含むことができる。そして、実施例において、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は、はんだボールまたははんだバンプの場合を上程して説明する。基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は、ソルダジェッティング（ｓｏｌｄｅｒ ｊｅｔｔｉｎｇ）、ロールプリンティング（ｒｏｌｌ ｐｒｉｎｔｉｎｇ）、リトグラフィックソルダバンピング（ｌｉｔｈｏｇｒａｐｈｉｃ ｓｏｌｄｅｒ ｂｕｍｐｉｎｇ）、またはこれらの組み合わせを用いて形成されることができる。

フィンガー電極６、第１チップパッド１６、第２チップパッド２６、第３チップパッド３６、及び第４チップパッド４６は、Ｃｕ、Ａｌ、Ｎｉ、Ｐｄ、Ａｕ、Ｐｔ、Ａｇ、Ｗ、またはこれらの組み合わせを含むことができる。第１ないし第４半導体チップ１１、２１、３１、４１はメモリチップとすることができる。例えば、第１ないし第４半導体チップ１１、２１、３１、４１は、ＮＡＮＤフラッシュメモリのような不揮発性メモリ素子を含むことができる。

図１４及び図１６を参照すると、絶縁膜８内に、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇが形成されることができる（Ｓ２０）。第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇは、レーザを用いて形成されることができる。第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇ及び第１ないし第４半導体チップ１１、２１、３１、４１の間に絶縁膜８が埋め込まれることができる。図面において、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇが形成される前の絶縁膜８の表面は点線に表示し、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇの底面は実線に表示した。

基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は、レーザを反射する特性を示すことができる。これによって、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇを形成する間にフィンガー電極６、第１チップパッド１６、第２チップパッド２６、第３チップパッド３６、及び第４チップパッド４６がレーザにより損傷されることを防止する役割をする。すなわち、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７はレーザをブロッキングすることができる。

他の実施例において、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇは、機械ドリリング（ｍｅｃｈａｎｉｃａｌ ｄｒｉｌｌｉｎｇ）、またはエッチング技術を用いて形成されることができる。

図１７Ａ、図１７Ｂ、及び図１７Ｃを参照すると、第１ないし第３溝１８Ｇ、２８Ｇ、３８Ｇは第１幅Ｗ１に形成されることができる。第１突出電極１７及び第２突出電極２７は第２幅Ｗ２とすることができる。第１幅Ｗ１は第２幅Ｗ２よりも狭くすることができる。第１ないし第３溝１８Ｇ、２８Ｇ、３８Ｇの内壁は、レーザスポットＬＳの大きさに対応する粗い表面を有するように形成されることができる。すなわち、第１ないし第３溝１８Ｇ、２８Ｇ、３８Ｇの側壁及び底は凹凸のある面とすることができる。第１突出電極１７及び第２突出電極２７の側面及び上端は、第１ないし第３溝１８Ｇ、２８Ｇ、３８Ｇによって露出されることができる。

第１チップパッド１６上に、第１ＵＢＭ１６Ａが形成されることができ、第２チップパッド２６上に第２ＵＢＭ２６Ａが形成されることができる。第１ＵＢＭ１６Ａは第１チップパッド１６と第１突出電極１７との間に介在されることができ、第２ＵＢＭ２６Ａは第２チップパッド２６と第２突出電極２７との間に介在されることができる。第１ＵＢＭ１６Ａ及び第２ＵＢＭ２６Ａは、Ｎｉ、Ｐｄ、Ａｕ、またはこれらの組み合わせを含むことができる。例えば、第１チップパッド１６及び第２チップパッド２６は、Ｃｕ、またはＡｌとすることができ、第１ＵＢＭ１６Ａ及び第２ＵＢＭ２６Ａは無電解Ｎｉ、Ｎｉ／Ｐｄ、またはＮｉ／Ｐｄ／Ａｕとすることができる。

図１４及び図１８を参照すると、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇに沿って第１ないし第４相互接続１８、２８、３８、４８が形成されることができる（Ｓ３０）。

第１ないし第４相互接続１８、２８、３８、４８を形成することは、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７を溶融して第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇに沿って流れ落ちるようにすることを含むことができる。この場合、第１ないし第４相互接続１８、２８、３８、４８のそれぞれは、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７の対応する１つに物質的に連続して形成されることができる。すなわち、第１ないし第４相互接続１８、２８、３８、４８及び第１ないし第４突出電極１７、２７、３７、４７は同一物質を含むことができる。第１ないし第４相互接続１８、２８、３８、４８は、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７に接続されることができる。

図１４及び図１９を参照すると、基板３上に第１チップスタック１０を覆う封止材９２が形成されることができる（Ｓ４０）。封止材９２はモールディングコンパウンドを用いて形成されることができる。

図１４及び図２０を参照すると、基板３の後面に第１及び第２外部端子５Ａ、５Ｂが形成されることができる。第１外部端子５Ａは、はんだボール、はんだバンプ、ピングリッドアレイ、リードグリッドアレイ、導電性タブ、またはこれらの組み合わせを含むことができる。他の実施例において、第１外部端子５Ａは省略することができる。第２外部端子５Ｂは金属性バンプまたははんだランドを含むことができる。他の実施例において、第２外部端子５Ｂも省略することができる。

続いて、半導体パッケージを分離する工程が実行される（Ｓ５０）。半導体パッケージを分離する工程は、ソーイング（ｓａｗｉｎｇ）工程を用いて封止材９２及び基板３を切断することを含むことができる。その結果、図１を参照して説明したものと同じ半導体パッケージが形成されることができる。

図２１ないし図２３は、応用実施例による半導体パッケージの製造方法を説明するための断面図である。

図２１を参照すると、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇに沿って第１ないし第４導電性物質１８Ｍ、２８Ｍ、３８Ｍ、４８Ｍが追加的に提供されることができる。第１ないし第４導電性物質１８Ｍ、２８Ｍ、３８Ｍ、４８Ｍは、導電性ペースト、導電性ボール、またはこれらの組み合わせを含むことができる。第１ないし第４導電性物質１８Ｍ、２８Ｍ、３８Ｍ、４８Ｍは、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７と異なる物質とすることができる。第１ないし第４導電性物質１８Ｍ、２８Ｍ、３８Ｍ、４８Ｍは、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７よりも低い温度で溶融する物質とすることができる。

例えば、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は、Ｓｎ−Ａｇ−Ｃｕを含む第１はんだボールとすることができる。第１はんだボールは、２１７℃〜２２１℃で溶融する特性を示すことができる。この場合、第１ないし第４導電性物質１８Ｍ、２８Ｍ、３８Ｍ、４８Ｍは、Ｓｎ−Ｂｉを含む第２はんだボール、またはＳｎ−Ｚｎを含む第３はんだボールとすることができる。第２はんだボールは約１３８℃で溶融する特性を示すことができ、第３はんだボールは約２００℃で溶融される特性を示すことができる。

他の実施例において、第１ないし第４導電性物質１８Ｍ、２８Ｍ、３８Ｍ、４８Ｍは、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７と同一物質とすることができる。

図２２を参照すると、第１ないし第４導電性物質１８Ｍ、２８Ｍ、３８Ｍ、４８Ｍを溶融して第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇに沿って第１ないし第４相互接続１８、２８、３８、４８が形成されることができる。第１ないし第４相互接続１８、２８、３８、４８は、基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７に接触されることができる。

他の実施例において、第１ないし第４相互接続１８、２８、３８、４８は基板突出電極７、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７の側面及び上端を覆うことができる。

図２３を参照すると、基板３上に第１チップスタック１０を覆う封止材９２が形成されることができる。基板３の後面に外部端子５Ａ、５Ｂが形成されることができる。

続いて、ソーイング工程を用いて封止材９２及び基板３を切断することができる。その結果、図７Ａを参照して説明したものと同じ半導体パッケージが形成される。

図２４ないし図２８は、さらに他の実施例による半導体パッケージの製造方法を説明するための断面図である。

図２４を参照すると、基板突出電極７ははんだボールまたははんだバンプとすることができ、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７は伝導性ピンまたは伝導性スペーサとすることができる。

図２５を参照すると、レーザを用いて絶縁膜８内に第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇが形成されることができる。

図２６を参照すると、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇに沿って第１ないし第４導電性物質１８Ｍ、２８Ｍ、３８Ｍ、４８Ｍが追加的に提供されることができる。第１ないし第４導電性物質１８Ｍ、２８Ｍ、３８Ｍ、４８Ｍは、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７と異なる物質とすることができる。第１ないし第４導電性物質１８Ｍ、２８Ｍ、３８Ｍ、４８Ｍは、第１突出電極１７、第２突出電極２７、第３突出電極３７、及び第４突出電極４７よりも低い温度で溶融する物質とすることができる。

図２７を参照すると、第１ないし第４導電性物質１８Ｍ、２８Ｍ、３８Ｍ、４８Ｍを溶融させて第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇに沿って第１ないし第４相互接続１８、２８、３８、４８が形成されることができる。

図２８を参照すると、基板３上に第１チップスタック１０を覆う封止材９２が形成されることができる。基板３の後面に外部端子５Ａ、５Ｂが形成されることができる。

続いて、ソーイング工程を用いて封止材９２及び基板３を切断することができる。その結果、図９Ｂを参照して説明したものと同じ半導体パッケージが形成されることができる。

上述のように、本発明の技術的思想の第３実施例による半導体パッケージの製造方法によれば、レーザを用いて絶縁膜８内に第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇが形成されることができる。第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇを形成する間に、突出電極７、１７、２７、３７、４７は、フィンガー電極６、及び第１ないし第４チップパッド１６、２６、３６、４６がレーザによって損傷されることを防止する役割をする。また、第１ないし第４溝１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇの内壁は、レーザスポットＬＳの大きさに対応する粗い表面を有するように形成することができる。これによって、第１ないし第４相互接続１８、２８、３８、４８は最も優秀な接着特性を示すことができる。

さらに、ボンディングワイヤを用いる従来技術と比べて、第１ないし第４相互接続１８、２８、３８、４８は信号伝達経路短縮、チップ／クラック（ｃｈｉｐ／ｃｒａｃｋ）のような不良率減少、材料費減少、及び工程時間短縮のように、品質及び量産効率の側面において多様な改善効果を得ることができる。これに加えて、絶縁膜８は、ＤＡＦ（ｄｉｒｅｃｔ ａｄｈｅｓｉｖｅ ｆｉｌｍ）に比べて低い材料費及び短い工程時間を有する液状エポキシ樹脂が適用されることができる。また、絶縁膜８は第１ないし第４半導体チップ１１、２１、３１、４１の側面を覆い、突出電極７、１７、２７、３７、４７の側面を覆うことができるので、湿気に強く優秀な信頼性を示す半導体パッケージを実現することができる。

図２９は本発明の技術的思想の第４実施例によるカードパッケージを説明するためのレイアウトであり、図３０は本発明の技術的思想の第４実施例によるカードパッケージを説明するための断面図である。

図２９及び図３０を参照すると、絶縁膜８を用いてカード基板２１３上に第１ないし第４半導体チップ１１、２１、３１、４１が搭載されることができる。第１ないし第４半導体チップ１１、２１、３１、４１は第１チップスタック１０を構成することができる。カード基板２１３は下部はんだレジスト２１２及び上部はんだレジスト２１４に覆われる。カード基板２１３の一面に外部端子２２５が形成されることができる。外部端子２２５は導電性タブを含むことができる。カード基板２１３上に第１チップスタック１０を覆う封止材２９２が提供される。

上述のように、絶縁膜８、突出電極７、１７、２７、３７、４７、及び相互接続１８、２８、３８、４８の構成は、信号伝達経路短縮、不良率減少、材料費減少、及び工程時間短縮のような多様な改善効果を示すことができる。結果的に、多数の半導体チップを搭載しながら品質及び量産効率の側面において優秀なカードパッケージを実現することができる。

さらに、図１ないし図２８を参照して説明された半導体パッケージ及びその形成方法は、カードパッケージ及びその形成方法に多様に応用されることができる。

図３１及び図３２は、本発明の技術的思想の第５実施例による電子装置の斜視図及びシステムブロック図である。

図３１に示すように、図１ないし図３０を参照して説明した半導体パッケージ及びその形成方法は、携帯電話１９００、ネットパソコン、ノートパソコン、またはタブレットＰＣのような電子システムに有用に適用される。例えば、図１ないし図３０を参照して説明したものと同じ半導体パッケージは携帯電話１９００内のメインボードに搭載されることができる。さらに、図１ないし図３０を参照して説明したものと同じ半導体パッケージは外装型メモリカードのような拡張装置として提供されて携帯電話１９００に結合されて使用されることができる。

図３２を参照すると、図１ないし図３０を参照して説明したものと同じ半導体パッケージは、電子システム２１００に適用されることができる。電子システム２１００は、ボディ２１１０、マイクロプロセッサユニット２１２０、パワーユニット２１３０、機能ユニット２１４０、及びディスプレイコントローラユニット２１５０を含むことができる。ボディ２１１０は、印刷回路基板ＰＣＢに形成されたマザーボードとすることができる。マイクロプロセッサユニット２１２０、パワーユニット２１３０、機能ユニット２１４０、及びディスプレイコントローラユニット２１５０はボディ２１１０に装着されることができる。ボディ２１１０の内部あるいはボディ２１１０の外部にディスプレイユニット２１６０が配置されることができる。例えば、ディスプレイユニット２１６０はボディ２１１０の表面に配置されてディスプレイコントローラユニット２１５０によって処理されたイメージを表示することができる。

パワーユニット２１３０は、外部バッテリ（図示せず）などから所定の電圧の供給を受けてこれを所望する電圧レベルに分岐してマイクロプロセッサユニット２１２０、機能ユニット２１４０、ディスプレイコントローラユニット２１５０などに供給する役割をする。マイクロプロセッサユニット２１２０は、パワーユニット２１３０から電圧の供給を受けて機能ユニット２１４０とディスプレイユニット２１６０を制御することができる。機能ユニット２１４０は多様な電子システム２１００の機能を実行することができる。例えば、電子システム２１００が携帯電話である場合、機能ユニット２１４０は、ダイヤリング、または外部装置２１７０との交信によりディスプレイユニット２１６０への映像出力、スピーカへの音声出力などのような携帯電話機能を実行することができる多様な構成要素を含むことができ、カメラが一緒に装着された場合にはカメライメージプロセッサの役割をする。

応用実施例において、電子システム２１００が容量拡張のためにメモリカードなどに接続された場合、機能ユニット２１４０はメモリカードコントローラとすることができる。機能ユニット２１４０は有線あるいは無線の通信ユニット２１８０を介して外部装置２１７０と信号を交信することができる。さらに、電子システム２１００が機能拡張をするために、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などを必要とする場合、機能ユニット２１４０はインターフェースコントローラの役割をする。さらに、機能ユニット２１４０は大容量保存装置を含むことができる。

図１ないし図３０を参照して説明したものと同じ半導体パッケージは機能ユニット２１４０に適用されることができる。例えば、機能ユニット２１４０は、基板３、外部端子５、絶縁膜８、チップスタック１０、及び第１ないし第４相互接続１８、２８、３８、４８を含むことができる。外部端子５はボディ２１１０に接続されることができる。この場合、電子システム２１００は、多数の半導体チップを搭載しながらも品質及び量産効率の側面から多様な改善効果を示すことができる。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

２、４、２１２、２１４ はんだレジスト
３、２１３ 基板
５Ａ、５Ｂ、２２５ 外部端子
６ フィンガー電極
７ 基板突出電極
８ 絶縁膜
１１、２１、３１、４１、５１、６１、７１、８１ 半導体チップ
１０、５０ チップスタック
１６、２６、３６、４６、５６、６６、７６、８６ チップパッド
１６Ａ、２６Ａ ＵＢＭ（ｕｎｄｅｒ ｂｕｍｐ ｍｅｔａｌ）
１７、２７、３７、４７、５７、６７、７７、８７ 突出電極
１８Ｇ、２８Ｇ、３８Ｇ、４８Ｇ 溝
１８Ｍ、２８Ｍ、３８Ｍ、４８Ｍ 導電性物質
１８、２８、３８、４８、５８、６８、７８、８８ 相互接続
９２、２９２ 封止材
１１３ インタポーザ
１１４ 下部パッド
１１５ 内部配線
１１６ 上部パッド
１１７ インタポーザ突出電極
１２３ 再配線フロア
１２４、１２６ 再配線パッド
１２５ 内部配線１２５
１２７ 再配線突出電極
２１１ ロジックチップ
２９１ 支持台
２９５ バッファチップ
１９００ 携帯電話
２１００ 電子システム
２１１０ ボディ
２１２０ マイクロプロセッサユニット
２１３０ パワーユニット
２１４０ 機能ユニット
２１５０ ディスプレイコントローラユニット
２１６０ ディスプレイユニット
２１７０ 外部装置
２１８０ 通信ユニット

Claims (10)

1. 上面に第１突出電極を有する第１半導体チップを準備する工程と、
   第２突出電極を有する第２半導体チップを前記第１突出電極が露出されるように前記第１半導体チップ上に搭載する工程と、
   前記第１突出電極と前記第２突出電極との間に絶縁膜を形成する工程と、
   前記絶縁膜内に溝を形成する工程と、
   前記溝の内部を埋め込み、前記第１突出電極及び前記第２突出電極と接続される相互接続を形成する工程と、を含むことを特徴とする半導体パッケージ形成方法。
2. 前記溝を形成する工程が、
   前記溝の幅を前記第１突出電極の幅よりも狭く形成する工程を含むことを特徴とする、請求項１に記載の半導体パッケージ形成方法。
3. 前記溝を形成する工程が、
   レーザを用いて前記絶縁膜の一部を除去する工程を含むことを特徴とする、請求項１に記載の半導体パッケージ形成方法。
4. 前記相互接続を形成する工程が、
   前記第２突出電極の一部を溶融して前記溝を埋め込む工程を含むことを特徴とする、請求項１に記載の半導体パッケージ形成方法。
5. 前記相互接続が前記第２突出電極と同一物質からなる膜を含み、前記相互接続が前記第２突出電極と物質的に連続であることを特徴とする、請求項１に記載の半導体パッケージ形成方法。
6. 前記相互接続を形成する工程が、
   前記溝内に導電性ペースト、導電性ボール、またはこれらの組み合わせを提供する工程を含むことを特徴とする、請求項１に記載の半導体パッケージ形成方法。
7. 前記相互接続が、前記第１突出電極及び前記第２突出電極よりも低い温度で溶融する物質を含むことを特徴とする、請求項１に記載の半導体パッケージ形成方法。
8. 前記相互接続が、水平幅よりも大きい垂直深さを有することを特徴とする、請求項１に記載の半導体パッケージ形成方法。
9. 前記相互接続が、前記絶縁膜の上部表面の一部を覆うことを特徴とする、請求項１に記載の半導体パッケージ形成方法。
10. 第１チップパッド及び前記第１チップパッド上に形成された第１レーザブロッキング電極を有する第１半導体チップ、並びに第２チップパッド及び前記第２チップパッド上に形成された第２レーザブロッキング電極を有する第２半導体チップを準備する工程と、
    前記第１レーザブロッキング電極が露出されるように前記第２半導体チップを前記第１半導体チップ上に搭載する工程と、
    前記第１レーザブロッキング電極及び前記第２レーザブロッキング電極との間に絶縁膜を形成する工程と、
    レーザを用いて前記絶縁膜内に溝を形成する工程と、
    前記第１レーザブロッキング電極及び前記第２レーザブロッキング電極と接触する相互接続を前記溝内に形成する工程と、を含むことを特徴とする半導体パッケージ形成方法。