JP2012508418A - 集積回路を相互接続するための技術 - Google Patents

Abstract

処理コア（２０，４８）及びオンボードメモリ（３０，３２，６０，６２）をそれぞれ有する２つの集積回路ダイ（１２，１４）は、相互接続されて一体にパッケージ化されて、多チップモジュール（１０）を形成する。第１のダイ（１２）はプライマリであると考えられ、第２のダイ（１４）はセカンダリであると考えられ、インターポーザー（１６）を介して接続されている。第１及び第２のダイは同じ設計であってよいため、周辺装置（２８，５６）及びメモリなど同じリソースを有してよく、好適には共通のシステム相互接続プロトコルを有する。第２のダイのコアは使用不能とされるか、少なくとも低電力モードとされる。第１のダイは、第２のダイに対し相互接続を行うための最小の回路（３４，２６）を備える。第２のダイはいくつかの必要なインタフェース回路（５２）と、１つのアドレス変換器（５０）とを有する。その結果、第１のダイのコアは、第２の集積回路のメモリ及び他のリソースを用いるトランザクションを、そのメモリ及びリソースが第１のダイ上に存在する場合のように、実行することができる。

Description

本発明は集積回路、より詳細には、集積回路を相互接続することに関する。

２つ以上の集積回路ダイを相互接続して単一のパッケージデバイスを形成することには、多くの理由が存在する。１つの使途は、所与のパッケージにおけるメモリを増加することである。別の使途は、通常共に使用されるが、いずれにも有効な１つの製法を用いて製造することは困難である２つのダイを結合することである。一例は、携帯電話機に用いられる論理回路及びＲＦ回路である。対処の必要な相互接続問題及び干渉問題が存在することがある。いずれの場合にも、特定のダイの組み合わせが実装されるために対処される問題が存在することがある。複数のダイを結合する理由に拘わらず、複数のダイを有する必要が存在するという事実を克服するために生じる問題が存在する。単一ダイにおいて様々な機能を組み合わせる性能は限られたままであり、よって複数のダイに関連した問題は依然として存在する。

従って、複数のダイを相互接続するための改善された技術の必要が存在する。

一実施形態によるマルチダイデバイスのブロック図。 図１のデバイスの一部をより詳細に示すブロック図。 マルチダイデバイスの動作に関連したアドレスマッピングを示す図。 第１のパッケージ化実施形態によるデバイスの断面図。 図４のデバイスの製造に有用な２つのダイの平面図。 第２のパッケージ化実施形態によるデバイスの断面図。 第３のパッケージ化実施形態によるデバイスの断面図。 第４のパッケージ化実施形態によるデバイスの断面図。 第５のパッケージ化実施形態によるデバイスの断面図。

一態様では、処理コア及びオンボード型メモリをそれぞれ有する２つの集積回路ダイは、多チップモジュールを形成するために、相互接続され、一体にパッケージ化される。第１のダイはプライマリと考えられ、第２のダイはセカンダリと考えられる。それらのダイは中間基板を介して一体に接続される。第１のダイ及び第２のダイは同じ設計であってよいため、周辺装置及びメモリなど同じリソースを有してよく、好適には共通のシステム相互接続プロトコルを有する。第２のダイのコアは、ほとんどの動作のあいだ、使用不能とされるか、又は必要に応じて少なくとも低電力モードとされる。第１のダイは、第２のダイに相互接続するための最小の回路を備える。第２のダイは少なくとも幾つかの必要なインタフェース回路と、１つのアドレス変換器とを備える。その結果、第１のダイのコアは、第２の集積回路のメモリ及び他のリソースを用いるトランザクションを、そのメモリ及びリソースが第１のダイ上に存在する場合のように、実行することができる。これは特にプロトタイプとしての使用に有益である。プロトタイプを用いる実験から最終的に望ましいと考えられる様々な機構は、大量生産において用いられる単一のダイに容易に含められることが可能である。したがって、生産のための機構の最適化を、製品装置の設計を完了させる前にプロトタイプを用いる実験が実行されるまで遅らせられることによって、より適切で、より時期に適ったものとなる。これは、早期のソフトウェア開発及び商品のプロトタイピングに有益である。図面及び以下の記載を参照して、このことがより理解される。

図１に示すのは、集積回路ダイ１２と、集積回路ダイ１４と、中間基板１６とを備えるパッケージデバイス１０である。集積回路１２は、システム相互接続部１８、コア２０、ＤＭＡ２２、マスター回路２４、構成レジスタ２６、周辺装置２８、不揮発性メモリ（ＮＶＭ）３０、スタティックランダムアクセスメモリ（ＳＲＡＭ）３２、スレーブ回路３４、デコーダ３６、外部端子３８、外部端子４０、外部端子４２、及び外部端子４４を備える。集積回路１４は、システム相互接続部４６、コア４８、ＤＭＡ５０、マスター回路５２、デコーダ５４、構成レジスタ５６、周辺装置５８、ＮＶＭ６０、ＳＲＡＭ６２、スレーブ回路６４、外部端子６６、外部端子６８、外部端子７０、及び外部端子７２を備える。この例において、集積回路ダイ１２，１４は同じ設計である。集積回路ダイ１２，１４が同じ設計であることは必須ではないが、システム相互接続部１８，４６が同じプロトコルのシステム相互接続部であることが望ましい。そのようなシステム相互接続部の一例は、クロスバー型システム相互接続部である。クロスバー型システムにリソースを追加することは比較的容易に行えるので、そうしたシステムは良い例である。コア２０，４８は処理ユニットとして機能し、それぞれシステム相互接続部１８，４６に接続されている。この例において、ダイ１２はマスターとして機能するプライマリダイであり、ダイ１４はスレーブとして機能するセカンダリダイである。周辺装置２８，５８は様々な機能回路であってよい。一例は、アナログ−デジタル変換器である。外部端子は、それらの端子がその一部をなすダイに外部的に直接接続するためのものである。

ダイ１２について、システム相互接続部１８は、システム相互接続部１８のマスターポート２１においてコア２０に接続され、システム相互接続部１８のマスターポート２３においてＤＭＡ２２に接続され、システム相互接続部１８のマスターポート２５においてマスター回路２４に接続され、システム相互接続部１８のマスターポート２７において構成レジスタ２６に接続され、システム相互接続部１８のスレーブポート２９において周辺装置２８に接続され、システム相互接続部１８のスレーブポート３１においてＮＶＭ３０に接続され、システム相互接続部１８のスレーブポート３３においてＳＲＡＭ３２に接続され、システム相互接続部１８のスレーブポート３５においてスレーブ回路３４に接続されている。マスター回路５２は外部端子６６，６８に接続されている。外部端子６６，６８は、この例ではダイ１２に外部的に接続されてはいない。機能を明確に示すため、構成レジスタ２６がデコーダ３６に直接接続されているように示すが、実際には構成レジスタ２６はシステム相互接続部１８を介してデコーダ３６に接続されている。外部端子４２はスレーブ回路３４及び中間基板１６に接続されている。外部端子４４は構成レジスタ２６及び中間基板１６に接続されている。スレーブ回路３４はセカンダリダイに接続するためのものである。マスター回路２４はコア２０に接続されている。中間基板１６は、ダイ１２，１４を電気的且つ構造的に一体に接続するためのものである。システム相互接続部１８の上部に示すものに接続されているリソースはマスターポートに接続され、システム相互接続部１８の下部のリソースはスレーブポートに接続されている。したがって、コア２０、ＤＭＡ２２、及びマスター回路２４は、マスターポートにおいてシステム相互接続部１８に通信可能に接続されている。周辺装置２８、ＮＶＭ３０、ＳＲＡＭ３２、スレーブ回路３４、及び構成レジスタ２６は、スレーブポートにおいてシステム相互接続部１８に通信可能に接続されている。システム相互接続部を有するマイクロコントローラをスレーブポート及びマスターポートを有するように分割することは本技術分野において周知である。

ダイ１４について、システム相互接続部４６は、コア４８、ＤＭＡ５０、マスター回路５２、デコーダ５４、構成レジスタ５６、周辺装置５８、ＮＶＭ６０、ＳＲＡＭ６２、及びスレーブ回路６４に接続されている。マスター回路５２は、外部端子６６，６８に接続されている。外部端子６６，６８は中間基板１６に接続されている。機能を明確に示すために、デコーダ５４が構成レジスタ５６に直接接続されているように示すが、実際にはデコーダ５４はシステム相互接続部４６を介して構成レジスタ５６に接続されている。構成レジスタ５６は、外部端子７０に接続されている。スレーブ回路６４は、外部端子７２に接続されている。外部端子７０，７２は、ダイ１４の外部の回路に接続されていない。スレーブ回路３４及び構成レジスタ２６は、中間基板１６を介してマスター回路５２に接続されており、ダイ１２をプライマリとして、またダイ１４をセカンダリとして確立させる。コア４８、ＤＭＡ５０、及びマスター回路５２はマスターポートにおいてシステム相互接続部１８に通信可能に接続されている。周辺装置５８、ＮＶＭ６０、ＳＲＡＭ６２、スレーブ回路６４、及び構成レジスタ５６は、スレーブポートにおいてシステム相互接続部１８に通信可能に接続されている。

動作時には、コア２０は、システム相互接続部１８に接続されているリソースや、システム相互接続部４６に接続されている周辺装置５８、ＮＶＭ６０、及びＳＲＡＭ６２にアクセスを行うことが可能である。デコーダ３６は、ダイ１２がプライマリであるという情報を外部端子４４が供給するという制御情報を用いて構成レジスタのロードを行うようにシステム相互接続部のデコードを行う。これは中間基板１６を介して外部端子６８によって、ひいてはマスター回路５２によって、構成信号Ｃとして受信される。マスター回路５２は、マスターとして機能するプライマリダイからのトランザクション要求を受信するためのものである。スレーブ回路３４は、中間基板１６及び外部端子６６を介してマスター回路５２とのトランザクションＴを制御する。例えば、コア２０がＳＲＡＭ６２にアクセスを行うことを選択する場合、このことがシステム相互接続部１８を介してスレーブ回路３４へ通信される。スレーブ回路はトランザクションＴをマスター回路５２へ通信する。マスター回路５２は、次いで、システム相互接続部４６を介してＳＲＡＭ６２に関するトランザクションを実行する。そのトランザクションはマスター回路５２からスレーブ回路３４へ、またシステム相互接続部１８を用いてスレーブ回路３４からコア２０に通信によって戻される。これについて図２を参照してさらに説明する。

図２にはデバイス１０の一部をより詳細に示す。図２に示し、また図１にも示したのは、システム相互接続部１８、スレーブ回路３４、構成レジスタ２６、中間基板１６、マスター回路５２、システム相互接続部４６、コア４８、及び外部端子４２，４４，６６，６８である。スレーブ回路３４はスレーブ論理部７４及び通信ハンドシェーク回路７６を備える。スレーブ論理部７４は、第１のインタフェースを介してシステム相互接続部１８に接続されており、第２のインタフェースを介して通信ハンドシェーク回路７６に接続されている。マスター回路５２は、通信ハンドシェーク回路７８、アドレス変換回路８０、及びマスター論理部８２を備える。通信ハンドシェーク回路７８は、第１のインタフェースを介して外部端子６６に接続されており、第２のインタフェースを介してアドレス変換回路８０に接続されている。マスター論理部８２は、第１のインタフェースを介してアドレス変換回路８０に接続されており、第２のインタフェースを介してシステム相互接続部に接続されている。アドレス変換回路及びコア４８は、外部端子６８，４４を介して構成レジスタ２６に接続されている。スレーブ論理部７４は、ダイ１４を用いて実行されるトランザクションを知るために、システム相互接続部１８とのインタフェースを行い、トランザクションが実行される時、アドレス及びデータなど必要な情報に接続する。通信ハンドシェーク回路７６は、通信ハンドシェーク回路７６，７８間の信号が適時的に同期されるように、通信ハンドシェーク回路７８と通信する。

コア２０は、システム相互接続部４６に接続したリソースに対するアクセスを有するので、使用可能なリソースは倍増する。ＮＶＭ６０及びＳＲＡＭ６２などのメモリを追加する場合、集積回路１２は、システム相互接続部１８に接続したメモリのみを用いるだけに必要なアドレス空間と比較して、相当するアドレス空間を追加することも可能である必要がある。マイクロコントローラのオンボードのシステムメモリの量はコアのアドレッシング性能より相当少ないので、このことはほとんど問題でない。コア２０は少なくとも３２ビット、おそらくは６４ビット、場合によっては１２８ビットのアドレッシング性能を有することが期待される。３２ビットの低いアドレッシング性能しか有しない場合であっても、アドレッシング可能なメモリロケーションの数は、４０億を超える。各ロケーションに１バイトが存在した場合、４ギガバイト超のメモリのアドレッシング性能である。しかし同時に、集積回路１４におけるメモリのアドレス空間は、集積回路１２に対するアドレス空間と同じである。したがって、集積回路１４のメモリを追加のメモリとして処理するには、コア２０が集積回路１４内メモリのアドレッシングを行うとき、アドレス変換が存在する必要がある。これについて図３に示す。すなわち、プライマリメモリ（この例では集積回路１２であるプライマリマイクロコントローラにおけるメモリ）は、アドレスマップ内の第１のアドレス範囲を占有し、セカンダリメモリ（この例では集積回路１４であるセカンダリマイクロコントローラにおけるメモリ）は、アドレスマップ内の第２のアドレス範囲を占有する。図３に示すように、この同じ技術が周辺装置の使用にも適用される。集積回路１４のリソースが集積回路１２のリソースに対する複製リソースとして処理される場合、変換は不要である。

セカンダリダイのリソース（ＳＲＡＭ６２など）は、複製リソースとして処理されるとき、プライマリダイ上の同一リソースＳＲＡＭ３２を置き換える。動作時には、コア２０がシステム相互接続部１８を介してＳＲＡＭ３２に関連するアドレス空間にアクセスを行い、そのアクセスがさらにスレーブ１回路３４、中間基板１６、マスター２回路５２、及びシステム相互接続部４６を介してＳＲＡＭ６２まで迂回される。この動作において、アドレス変換は不要であるが、しかしながら、ＳＲＡＭ３２に関連するアドレスデコード論理は使用不能とされる。

一動作例では、書込のためのアドレスが最終的にＳＲＡＭ６２に通信されることになる場合、通信ハンドシェーク回路７８は、そのアドレスを受信する用意をする必要がある。アドレス変換器８０は、構成レジスタ２６の制御の下で、必要な変換を実行する。ダイ１２，１４が同じ設計であるこの例では、デコーダ３６によってダイ１４のメモリ（ＮＶＭ６０又はＳＲＡＭ６２など）に割り当てられるメモリ空間は、ダイ１４によって認識されるものとは異なる。そのため、変換が必要である。構成レジスタ２６は、したがって、変換が必要とされるものを通信する。アドレス変換回路８０は、したがって、構成レジスタ２６によって命令された変換を実行する。マスター論理部８２は、変換されたアドレスをアドレス変換回路８０から受信し、命令されたトランザクションを実行するようにシステム相互接続部４６と交渉を行う。コア４８は、構成レジスタ２６の命令の下、低電力モードとされる。コア４８はスタートアップ中に作動していてもよいが、スタートアップの完了後、コア４８は電力を節約するために電源が切られる。この例では、変換はセカンダリダイによって実行されるが、この変換が代わりにプライマリダイによって実行されてもよい。図２に示すように、アドレス変換回路８０は、スレーブ論理部７４と通信ハンドシェーク７６との間に移動されてもよい。

ダイ１４がダイ１２に情報を返す場合、マスター論理部８２はシステム相互接続部４６から情報を受信し、その情報をアドレス変換回路８０に接続する。アドレス変換回路８０は、構成レジスタ２６の命令の下、必要な変換を実行する。通信ハンドシェーク回路は、この情報を論理部７４に適切に通信するように、ハンドシェーク回路７６と協調して動作する。論理部７４は、次いで、システム相互接続部を介してコア２０に情報を送るようにシステム相互接続部と交渉を行う。

この動作によって、コア２０がシステム相互接続部４６に接続されているダイ１４のリソースを使用することが可能となる。したがって、次世代の集積回路の最適なリソースの組み合わせを決定するために、様々な実験を行うことができる。係る実験は、既にあり、おそらくは改良されつつある製造能力による既存の集積回路を用いて行われるので、そうしたリソースの新たな組み合わせを有する集積回路を市場に提供するまでの時間は短くなると期待される。

図４に示すのは、完成したデバイス１０の断面図であり、ダイ１２及びダイ１４は中間基板１６を介して互いに接続されており、成型化合物（例えば、エポキシノボラック）などの封止材によって封止されている。簡単且つ理解を容易にするために、代表的な接点（端子とも呼ばれる）を示すが、実際のデバイスには、より多くの接点が存在する。ダイ端子は、例えば、はんだ、金、又は銀充填エポキシ若しくは導体で被覆されたエポキシ球体などの導電性有機材料である。また、ダイ１２からパッケージ基板８４に熱を接続するための熱分散器８６も示す。中間基板１６は、ダイ１２，１４の端子を互いに接続するとともに、パッケージ基板８４の上面にも接続している。ダイ間接続の一例は、ビア９８を介してダイ１４の端子１０２に接続されたダイ１２の端子１０４である。別の例は、ビア１００を介してダイ１２の端子１０８に接続されたダイ１４の端子１０６である。ビア９８，１００は中間基板１６を通じためっきされた孔である。ダイ１４と中間基板１６との間の接続の一例は、導体線１２０を通じて中間基板１６のパッド１１８に接続された端子１１０である。ダイ１４は、同様に、中間基板１６の中間基板パッドに接続された端子１１４を有する。同じようにして、ダイ１２は、中間基板１６のパッドに接続された接続部１１２，１１６を有する。この例では、ダイ１２又はダイ１４のパッドに接続された中間基板１６上のパッドは、中間基板１６のパッド１１８をはんだボール９０に接続するワイヤボンド１１１によってなど、ワイヤボンドによってパッケージ基板８４に接続されている。ワイヤボンドのランディング部分は、パッケージ基板８４の底部のはんだボールに接続されている。図４に示したパッケージ基板８４の底部の他の代表的なはんだボールは、はんだボール９２，９４，９６である。中間基板１６は、シリコンから製造されてもよく、窒化アルミニウムなどのセラミックなど、他の材料から製造されてもよい。熱分散器８６は、銅などの金属から製造されてもよく、熱移動の良好な別の種類の材料から製造されてもよい。熱移動が良好であることと、熱膨張係数が一致していることとが、熱分散器８６に所望される目標である。

図５に示すのは、ウエハ１４０上に示したダイ１２，１４と、ダイ１３６，１３８との平面図である。ダイ１２，１４は、所望の通りに中間基板１６に取り付ける際に便利であるように配置された接点を有するように示す。この例では、ダイ１２，１４は同じであるが、いくらか異なる機能を有する。ダイ１２はプライマリ又はマスターとして機能し、ダイ１４はセカンダリ又はスレーブとして機能する。一部の接点は、特定のダイがプライマリであるときに用いられ、他のダイはスレーブとして機能するときに用いられる。ダイ１４上には、接点１０２，１０６，１１０，１１４，１２０，１２２，１２４，１２６，１５４，１５６を示す。ダイ１２上には、接点１０４，１０８，１１２，１１６，１２８，１３０，１３２，１３４，１５８，１６０を示す。ダイ１４がセカンダリである場合、セカンダリであるダイ１４に関連する接点には、接点１０２，１０６，１５４が含まれる。未使用のマスター接点は、１２２，１２４，１５６である。マスター接点１２２，１２４，１５６は、中心線１４２に対し、それぞれスレーブ接点１０６，１０２，１５４と対称である。例えば、中心線１４２から接点１２４までの距離１４６は、中心線１４２から接点１０２までの距離１４８と同じである。ダイ１２についても同様に、マスターであるダイ１２に関連する接点は、接点１０８，１０４，１６０である。マスターであるダイ１２に関連する未使用のスレーブ接点は、接点１３０，１３２，１５８である。スレーブ接点１３０，１３２，１５８は、中心線１４４に対し、それぞれマスター接点１０８，１０４，１６０と対称である。例えば、中心線１４４から接点１０４までの距離１５０は、中心線１４４から接点１３２までの距離１５２と同じである。この対称性によって、ダイ１２，１４が同じであるとともに、スレーブ接点をマスター接点に整合させ、マスター接点をスレーブ接点に整合させることが可能となる。これによって、ダイ１２，１４の能動領域を互いに対面させるとともに、一方のダイのスレーブ接点が他方のダイのマスター接点に電気的に接続されるように、接触する中間基板を整合させることが可能となる。ダイが同じであり、いずれがスレーブであってもマスターであってもよいので、各他の接点も対応する対称な接点を有する。

ダイが異なることの可能な他の用途では、対称性は重要でなく、図４に示す手法は対称性を必要することなく使用され得る。

図６に示すのは、図４の完成したデバイス１０の一代替としての完成したデバイス１６８である。デバイス１６８は、図４において中間基板１６に接触したのと同様にして中間基板１７０に接触しているダイ１２，１４を有する。１つの代表的端子としての端子１１４は、導体１８２を通じて中間基板１７０の接点に接続されている。デバイス１６８は、中間基板１７０がはんだボール１７４などのはんだボールを用いてパッケージ基板１７２に接触していることと、ダイ１２（プライマリ）がダイ１４の上方にあることとによって、デバイス１０と異なる。ダイ１２は、露出した能動領域に対向する背面を有するので、その背面に熱分散器が適用されてもよい。プライマリ集積回路における熱分散器の必要性は、セカンダリ集積回路におけるよりも大きい。このことはまた、外部接続としてのはんだボール１７６などのはんだボールや、そのはんだボールがダイの下にあってもよいことを示している。代表的な一導体１８０は、パッケージ基板１７２を介してはんだボール１７４をはんだボール１７６に接続している。封止材１７８は、ダイ１２，１４の背面及び中間基板１７０以外の全てを封止する。はんだボールのアレイを用いるこの型のパッケージは、ボールグリッドアレイ（ＢＧＡ）パッケージと呼ばれることがある。ダイ１２，１４の能動面は中間基板に面しており、ワイヤボンドは不要である。

図７に示すのは、別の代替としての完成したデバイス１９０である。ダイ１２，１４は、先にデバイス１０，１６８について説明したように、中間基板に面する能動面を有する中間基板に取り付けられている。この場合、パッケージ基板１９１は、ダイ１４の存在する開口部を有する。パッケージ基板は、パッケージ外に電気接点を提供するための導体部分１９４，１９６など、選択される部分を有する。導体部分１９４，１９６は、パッケージ基板１９１の構造の統合部分であり、例えば、銅、４２アロイとして一般に知られる導体、又はＱＦＮ（ｑｕａｄ ｆｌａｔ ｎｏ−ｌｅａｄ）パッケージとして知られるリードフレームに有用な別のリードフレーム材料からなるリードフレームの一部であってよい。中間基板から導体部分までの電気接点は、上述の端子と同様の端子１９５などの端子を通じる。代表的な一導体１９３は、中間基板を介してダイ１２を端子１９５に接続している。封止材１９２は、この例では、ダイ１２の上面にのみ広がっているので、ダイ１２の背面は露出されており、熱分散器が適用され得る。

図８に示すのは、完成したデバイス２００である。完成したデバイス２００は、ダイ１４が上部にあり、ダイ１２が底部にあること、また封止材２０２がダイ１４を覆っていることを除き、完成したデバイス１９０と同じである。この場合、ダイ１２の背面が露出されているのは底面なので、熱分散器は完成したデバイス２００の底面に適用されることが必要な場合がある。

図９に示すのは、デバイス１０，１６８，１９０，２００について先に説明したように、その能動面が中間基板に面している中間基板にダイ１２，１４が取り付けられた、さらに別の代替と同様の完成したデバイス２１０である。この場合、はんだボール２１２などのはんだボールは、デバイス２１０に電気接続を提供するために用いられる。ダイ１２は底部に示されており、熱分散器の適用のために、その背面が露出されている。ダイ１４は、頂部においてその背面を露出している。ダイ１２，１４は、ダイ１１２がデバイス２１０の頂部においてその背面を露出するように、交換されてもよい。はんだボール２１４などのはんだボールはデバイス２１０に取り付けられるように示されており、ＢＧＡがこのようにしても製造可能であることを示している。

以上、図４〜９に示すように、ダイ１２，１４のパッケージ化を行うための様々な変形形態が利用可能である。ダイが同じであるがこの状況ではパッケージ化に特に有益であるが、これらのパッケージはこのパッケージの意味合い以外でも適用可能である。２つのダイは、ＲＦ性能について最適化されたダイ及び論理部用に設計されたダイなど、相当異なることも可能である。さらに、２つのダイが異なるサイズを有することも可能である。

以上によって、第１の集積回路ダイ及び第２の集積回路ダイを備える情報処理システムが提供されることが認められる。第１の集積回路ダイは、第１の複数のマスターポート及び第１の複数のスレーブポートを有し、第１のシステム相互接続プロトコルにしたがって動作する、第１のシステム相互接続部と、第１の複数のマスターポートのうちの第１のマスターポートに通信可能に接続された第１の処理コアと、第１の複数のスレーブポートのうちの第１のスレーブポートに通信可能に接続されたメモリと、第１の複数のスレーブポートのうちの第２のスレーブポートに通信可能に接続された第１のスレーブ回路と、を有する。第２の集積回路ダイは、第２の複数のマスターポート及び第２の複数のスレーブポートを有し、第１のシステム相互接続プロトコルにしたがって動作する、第２のシステム相互接続部と、第２の複数のマスターポートのうちの第１のマスターポートに通信可能に接続された第２の処理コアと、第２の複数のスレーブポートのうちの第１のスレーブポートに通信可能に接続されており、アドレッシング可能なアドレス範囲を有するアドレッシング可能なスレーブ回路であって、アドレッシング可能なアドレス範囲は第１の集積回路ダイのアドレスマップ内の第１のアドレス範囲に相当し、且つアドレッシング可能なアドレス範囲は第２の集積回路ダイのアドレスマップ内の第２のアドレス範囲に相当する、アドレッシング可能なスレーブ回路と、第２の複数のマスターポートのうちの第２のマスターポートに通信可能に接続された第１のマスター回路と、を有する第２の集積回路ダイと、を備える。第１のスレーブ回路は、第１のシステム相互接続部及び第２のシステム相互接続部を介した第１の集積回路ダイのシステム相互接続部マスターによるアドレッシング可能なスレーブ回路に対するデータアクセス中にデータを供給するために、第１のマスター回路に通信可能に接続されている。このシステムはさらに、第１のスレーブ回路及び第１のマスター回路のうちの少なくとも一方が、アドレッシング可能なスレーブ回路のアドレスを第１のアドレス範囲から第２のアドレス範囲に変換するためのアドレス変換回路を備えることを特徴としてもよい。このシステムはさらに、第１のマスター回路が変換回路を備えることを特徴としてもよい。このシステムはさらに、構成情報を記憶するように構成されたメモリをさらに備えてもよく、構成情報は、システムを複数のモードのうちの１つにより動作するように制御するために利用され、複数のモードのうちの第１のモードでは、アドレッシング可能なスレーブ回路に対するデータアクセスは、第１のアドレス範囲のアドレッシングを行う第１のシステム相互接続部のシステム相互接続部マスターによって行われ、第２の動作モードでは、アドレッシング可能なスレーブ回路に対するデータアクセスは、第１の集積回路ダイのアドレスマップの第３のアドレス範囲のアドレッシングを行う第１のシステム相互接続部のシステム相互接続部マスターによって行われる。このシステムはさらに、アドレッシング可能なスレーブ回路がメモリ回路であることを特徴としてもよい。このシステムはさらに、第１の集積回路ダイと第２の集積回路ダイとの間の構成通信路をさらに備えてもよく、構成通信路は、第１の集積回路ダイと第２の集積回路ダイとの間において動作モード情報を供給する。このシステムはさらに、アドレッシング可能なスレーブ回路がメモリ回路であることを特徴としてもよい。このシステムはさらに、アドレッシング可能なスレーブ回路が周辺回路であることを特徴としてもよい。このシステムはさらに、少なくとも１つの動作モードにおいて、アドレッシング可能なスレーブ回路へのデータアクセス中、第２のコアが低電力モードにあることを特徴としてもよい。このシステムはさらに、第１の集積回路ダイがマイクロコントローラであり、第２の集積回路ダイがマイクロコントローラであることを特徴としてもよい。このシステムはさらに、第１の集積回路ダイが第２のマスター回路及び第２のスレーブ回路をさらに備えることを特徴としてもよく、第２のマスター回路は、第１の複数のマスターポートのうちの第２のマスターポートに通信可能に接続されており、第２のマスター回路は第１の集積回路ダイの外部端子に接続されており、該外部端子は非使用可能状態に設定されており、第２のスレーブ回路は、第２の複数のスレーブポートのうちの第２のスレーブポートに通信可能に接続されており、第２のスレーブ回路は第２の集積回路ダイの外部端子に接続されており、第２の集積回路ダイの外部端子は非使用状態に設定されており、第２のスレーブ回路及び第２のマスター回路のうちの少なくとも一方はアドレスを変換するためのアドレス変換回路を備える。このシステムはさらに、構成情報を記憶するように構成されたメモリをさらに備えてもよく、構成情報は、システムを複数のモードのうちの１つにより動作するように制御するために利用され、複数のモードのうちの第１のモードでは、第１の集積回路ダイはプライマリ集積回路ダイとして動作し、第２の集積回路ダイはセカンダリ集積回路ダイとして動作し、複数のモードのうちの第２のモードでは、第２の集積回路はプライマリ集積回路ダイとして動作し、第１の集積回路ダイはセカンダリ集積回路ダイとして動作する。このシステムはさらに、第１の集積回路ダイ及び第２の集積回路ダイが１つの集積回路パッケージに組み込まれることを特徴としてもよい。

情報処理システムを動作させる方法も記載されている。この方法は、第１の集積回路ダイに電力を供給する工程であって、第１の集積回路ダイは、第１の複数のマスターポート及び第１の複数のスレーブポートを有し、第１のシステム相互接続プロトコルにしたがって動作する、第１のシステム相互接続部と、第１の複数のマスターポートのうちの第１のマスターポートに通信可能に接続された第１の処理コアと、第１の複数のスレーブポートのうちの第１のスレーブポートに通信可能に接続された第１のスレーブ回路とを備える、工程を備える。この方法はさらに、第２の集積回路ダイに電力を供給する工程を備えてもよく、第２の集積回路ダイは、第２の複数のマスターポート及び第２の複数のスレーブポートを有し、第１のシステム相互接続プロトコルにしたがって動作する第２のシステム相互接続部と、第２の複数のマスターポートのうちの第１のマスターポートに通信可能に接続された第２の処理コアと、第２の複数のスレーブポートのうちの第１のスレーブポートに通信可能に接続されており、アドレッシング可能なアドレス範囲を有するアドレッシング可能なスレーブ回路であって、アドレッシング可能なアドレス範囲は第１の集積回路ダイのアドレスマップ内の第１のアドレス範囲に相当し、且つアドレッシング可能なアドレス範囲は第２の集積回路ダイのアドレスマップ内の第２のアドレス範囲に相当する、アドレッシング可能なスレーブ回路と、第２の複数のマスターポートのうちの第２のマスターポートに通信可能に接続された第１のマスター回路と、を備える。この方法はさらに、第１の集積回路ダイの第１のシステム相互接続部のシステム相互接続部マスター回路によって、アドレッシング可能なスレーブ回路に対するデータアクセスを実行する工程を備えてもよく、データアクセスは、第１のシステム相互接続部、第１のスレーブ回路、第１のマスター回路、及び第２のシステム相互接続部を介して実行される。この方法はさらに、第１のシステム相互接続部にシステム相互接続部マスター回路によって第１のアドレス範囲内のデータアクセスの第１のアドレスを供給する工程と、第１のスレーブ回路によって第１のシステム相互接続部から第１のアドレスを受信する工程と、第１のアドレスを第１のアドレス範囲から第２のアドレス範囲に変換し、変換されたアドレスを生成する工程と、第１のマスター回路によって第２のシステム相互接続部に、変換されたアドレスを供給する工程と、第２のシステム相互接続部からアドレッシング可能なスレーブ回路によって、変換されたアドレスを受信する工程と、をさらに備えてもよい。この方法はさらに、変換する工程が第１のマスター回路によって実行されることを特徴としてもよい。この方法はさらに、変換する工程が第１のスレーブ回路によって実行されることを特徴としてもよい。この方法はさらに、第１の集積回路ダイの第１のシステム相互接続部のシステム相互接続部マスター回路によって、アドレッシング可能なスレーブ回路に対するデータアクセスを実行する工程を備えてもよく、データアクセスは、第１のシステム相互接続部、第１のスレーブ回路、第１のマスター回路、及び第２のシステム相互接続部を介して実行され、データアクセスを実行する工程は、第１のシステム相互接続部にシステム相互接続部マスター回路によって第１のアドレスを供給する工程であって、第１のアドレスは、第１のシステム相互接続部の第１の複数のスレーブポートのうちの第２のスレーブポートに通信可能に接続された第２のスレーブ回路のアドレス範囲内のアドレスである、工程と、第１のスレーブ回路によって第１のシステム相互接続部からデータアクセスを受信する工程であって、第２のスレーブ回路はデータアクセスを受信しない、工程と、第１のスレーブ回路から第１のマスター回路に対するデータアクセスを供給する工程と、第１のマスター回路によって第２の相互接続部に対するデータアクセスを供給する工程と、第２のシステム相互接続部から、アドレッシング可能なスレーブ回路によってデータアクセスを受信する工程と、をさらに備える。この方法はさらに、第１の集積回路ダイの第１のシステム相互接続部のシステム相互接続部マスター回路によって、アドレッシング可能なスレーブ回路に対するデータアクセスを実行する工程をさらに備えてもよく、データアクセスは、第１のシステム相互接続部、第１のスレーブ回路、第１のマスター回路、及び第２のシステム相互接続部を介して実行され、データアクセスを実行する工程は、第１のシステム相互接続部にシステム相互接続部マスター回路によって第１のアドレスを供給する工程であって、第１のアドレスは、第１のシステム相互接続部の第１の複数のスレーブポートのうちの第２のスレーブポートに通信可能に接続された第２のスレーブ回路のアドレス範囲内のアドレスである、工程と、第１のスレーブ回路によって第１のシステム相互接続部からデータアクセスを受信する工程であって、第２のスレーブ回路はデータアクセスを受信しない、工程と、第１のスレーブ回路から第１のマスター回路に対するデータアクセスを供給する工程と、第１のマスター回路によって第２の相互接続部に対するデータアクセスを供給する工程と、第２のシステム相互接続部から、アドレッシング可能なスレーブ回路によってデータアクセスを受信する工程と、をさらに備える。この方法は、データアクセスを実行する工程中、第２の処理コアの動作を制限する工程をさらに備えてもよい。

本明細書では、本発明を特定の実施形態に基づいて記載したが、添付の特許請求の範囲に述べた本発明から逸脱することなく様々な修正及び変更が可能である。例えば、相互接続部の一例としてクロスバーを示したが、別の種類の相互接続部も使用できる。また、セカンダリダイのコアの電源が切られると記載した。電源が切られるというのは必ずしも全ての電力が除かれるのではなく、コアのクロックを単に停止してもよく、コアの一部から電力を選択的に除くいてもよい。コアの電力消費を低減する他の実施例も用いられてよい。したがって、明細書および図面は限定的な意味ではなく例示として捉えられるものであり、そのような修正は全て、本発明の範囲の内に含まれることが意図される。特定の実施形態に関して本明細書に記載した、いかなる利益、利点、または課題の解決手段も、請求項の一部又は全部に必須の、必要な、又は不可欠な事項または要素であると解釈されることを意図したものではない。

Claims (20)

1. 情報処理システムにおいて、
   第１の集積回路ダイであって、
   第１の複数のマスターポート及び第１の複数のスレーブポートを有し、第１のシステム相互接続プロトコルにしたがって動作する、第１のシステム相互接続部と、
   第１の複数のマスターポートのうちの第１のマスターポートに通信可能に接続された第１の処理コアと、
   第１の複数のスレーブポートのうちの第１のスレーブポートに通信可能に接続されたメモリと、
   第１の複数のスレーブポートのうちの第２のスレーブポートに通信可能に接続された第１のスレーブ回路と、を有する第１の集積回路ダイと、
   第２の集積回路ダイであって、
   第２の複数のマスターポート及び第２の複数のスレーブポートを有し、第１のシステム相互接続プロトコルにしたがって動作する、第２のシステム相互接続部と、
   第２の複数のマスターポートのうちの第１のマスターポートに通信可能に接続された第２の処理コアと、
   第２の複数のスレーブポートのうちの第１のスレーブポートに通信可能に接続されており、アドレッシング可能なアドレス範囲を有するアドレッシング可能なスレーブ回路であって、アドレッシング可能なアドレス範囲は第１の集積回路ダイのアドレスマップ内の第１のアドレス範囲に相当し、且つアドレッシング可能なアドレス範囲は第２の集積回路ダイのアドレスマップ内の第２のアドレス範囲に相当する、アドレッシング可能なスレーブ回路と、
   第２の複数のマスターポートのうちの第２のマスターポートに通信可能に接続された第１のマスター回路と、を有する第２の集積回路ダイと、を備え、
   第１のシステム相互接続部及び第２のシステム相互接続部を介した第１の集積回路ダイのシステム相互接続部マスターによる前記アドレッシング可能なスレーブ回路に対するデータアクセス中にデータを供給するために、第１のスレーブ回路が第１のマスター回路に通信可能に接続されている、システム。
2. 第１のスレーブ回路及び第１のマスター回路のうちの少なくとも一方は、アドレッシング可能なスレーブ回路のアドレスを第１のアドレス範囲から第２のアドレス範囲に変換するためのアドレス変換回路を備える、請求項１に記載のシステム。
3. 第１のマスター回路は変換回路を備える、請求項１に記載のシステム。
4. 構成情報を記憶するように構成されたメモリをさらに備え、
   前記構成情報は、前記システムを複数のモードのうちの１つにより動作するように制御するために利用され、
   前記複数のモードのうちの第１のモードでは、アドレッシング可能なスレーブ回路に対するデータアクセスは、第１のアドレス範囲のアドレッシングを行う第１のシステム相互接続部のシステム相互接続部マスターによって行われ、
   第２の動作モードでは、アドレッシング可能なスレーブ回路に対するデータアクセスは、第１の集積回路ダイのアドレスマップの第３のアドレス範囲のアドレッシングを行う第１のシステム相互接続部のシステム相互接続部マスターによって行われる、請求項１に記載のシステム。
5. アドレッシング可能なスレーブ回路はメモリ回路である、請求項４に記載のシステム。
6. 第１の集積回路ダイと第２の集積回路ダイとの間の構成通信路をさらに備え、前記構成通信路は、第１の集積回路ダイと第２の集積回路ダイとの間において動作モード情報を供給する、請求項１に記載のシステム。
7. アドレッシング可能なスレーブ回路はメモリ回路である、請求項１に記載のシステム。
8. アドレッシング可能なスレーブ回路は周辺回路である、請求項１に記載のシステム。
9. 少なくとも１つの動作モードにおいて、アドレッシング可能なスレーブ回路へのデータアクセス中、第２のコアは低電力モードにある、請求項１に記載のシステム。
10. 第１の集積回路ダイはマイクロコントローラであり、第２の集積回路ダイはマイクロコントローラである、請求項１に記載のシステム。
11. 第１の集積回路ダイは第２のマスター回路をさらに備え、第２のマスター回路は、第１の複数のマスターポートのうちの第２のマスターポートに通信可能に接続されており、第２のマスター回路は第１の集積回路ダイの外部端子に接続されており、該外部端子は非使用可能状態に設定されており、
    第２の集積回路ダイは第２のスレーブ回路をさらに備え、第２のスレーブ回路は、第２の複数のスレーブポートのうちの第２のスレーブポートに通信可能に接続されており、第２のスレーブ回路は第２の集積回路ダイの外部端子に接続されており、第２の集積回路ダイの外部端子は非使用状態に設定されており、
    第２のスレーブ回路及び第２のマスター回路のうちの少なくとも一方はアドレスを変換するためのアドレス変換回路を備える、請求項１に記載のシステム。
12. 構成情報を記憶するように構成されたメモリをさらに備え、前記構成情報は、前記システムを複数のモードのうちの１つにより動作するように制御するために利用され、
    前記複数のモードのうちの第１のモードでは、第１の集積回路ダイはプライマリ集積回路ダイとして動作し、第２の集積回路ダイはセカンダリ集積回路ダイとして動作し、
    前記複数のモードのうちの第２のモードでは、第２の集積回路はプライマリ集積回路ダイとして動作し、第１の集積回路ダイはセカンダリ集積回路ダイとして動作する、請求項１に記載のシステム。
13. 第１の集積回路ダイ及び第２の集積回路ダイは１つの集積回路パッケージに組み込まれる、請求項１に記載のシステム。
14. 情報処理システムを動作させる方法において、
    第１の集積回路ダイに電力を供給する工程であって、第１の集積回路ダイは、
    第１の複数のマスターポート及び第１の複数のスレーブポートを有し、第１のシステム相互接続プロトコルにしたがって動作する、第１のシステム相互接続部と、
    第１の複数のマスターポートのうちの第１のマスターポートに通信可能に接続された第１の処理コアと、
    第１の複数のスレーブポートのうちの第１のスレーブポートに通信可能に接続された第１のスレーブ回路と、を備える、工程と、
    第２の集積回路ダイに電力を供給する工程であって、第２の集積回路ダイは、
    第２の複数のマスターポート及び第２の複数のスレーブポートを有し、第１のシステム相互接続プロトコルにしたがって動作する第２のシステム相互接続部と、
    第２の複数のマスターポートのうちの第１のマスターポートに通信可能に接続された第２の処理コアと、
    第２の複数のスレーブポートのうちの第１のスレーブポートに通信可能に接続されており、アドレッシング可能なアドレス範囲を有するアドレッシング可能なスレーブ回路であって、アドレッシング可能なアドレス範囲は第１の集積回路ダイのアドレスマップ内の第１のアドレス範囲に相当し、且つアドレッシング可能なアドレス範囲は第２の集積回路ダイのアドレスマップ内の第２のアドレス範囲に相当する、アドレッシング可能なスレーブ回路と、
    第２の複数のマスターポートのうちの第２のマスターポートに通信可能に接続された第１のマスター回路と、を備える、工程と、
    第１の集積回路ダイの第１のシステム相互接続部のシステム相互接続部マスター回路によって、アドレッシング可能なスレーブ回路に対するデータアクセスを実行する工程であって、前記データアクセスは、第１のシステム相互接続部、第１のスレーブ回路、第１のマスター回路、及び第２のシステム相互接続部を介して実行される、工程と、を備える方法。
15. データアクセスを実行する工程は、
    第１のシステム相互接続部にシステム相互接続部マスター回路によって第１のアドレス範囲内のデータアクセスの第１のアドレスを供給する工程と、
    第１のスレーブ回路によって第１のシステム相互接続部から第１のアドレスを受信する工程と、
    第１のアドレスを第１のアドレス範囲から第２のアドレス範囲に変換し、変換されたアドレスを生成する工程と、
    第１のマスター回路によって第２のシステム相互接続部に、変換されたアドレスを供給する工程と、
    第２のシステム相互接続部からアドレッシング可能なスレーブ回路によって、変換されたアドレスを受信する工程と、をさらに備える、請求項１４に記載の方法。
16. 変換する工程は第１のマスター回路によって実行される請求項１５に記載の方法。
17. 変換する工程は第１のスレーブ回路によって実行される請求項１５に記載の方法。
18. 第１の集積回路ダイの第１のシステム相互接続部のシステム相互接続部マスター回路によって、アドレッシング可能なスレーブ回路に対するデータアクセスを実行する工程であって、前記データアクセスは、第１のシステム相互接続部、第１のスレーブ回路、第１のマスター回路、及び第２のシステム相互接続部を介して実行される、工程をさらに備え、前記データアクセスを実行する工程は、
    第１のシステム相互接続部にシステム相互接続部マスター回路によって第１のアドレスを供給する工程であって、第１のアドレスは、第１のシステム相互接続部の第１の複数のスレーブポートのうちの第２のスレーブポートに通信可能に接続された第２のスレーブ回路のアドレス範囲内のアドレスである、工程と、
    第１のスレーブ回路によって第１のシステム相互接続部からデータアクセスを受信する工程であって、第２のスレーブ回路はデータアクセスを受信しない、工程と、
    第１のスレーブ回路から第１のマスター回路に対するデータアクセスを供給する工程と、
    第１のマスター回路によって第２の相互接続部に対するデータアクセスを供給する工程と、
    第２のシステム相互接続部から、アドレッシング可能なスレーブ回路によってデータアクセスを受信する工程と、をさらに備える、請求項１５に記載の方法。
19. 第１の集積回路ダイの第１のシステム相互接続部のシステム相互接続部マスター回路によって、アドレッシング可能なスレーブ回路に対するデータアクセスを実行する工程であって、前記データアクセスは、第１のシステム相互接続部、第１のスレーブ回路、第１のマスター回路、及び第２のシステム相互接続部を介して実行される、工程をさらに備え、前記データアクセスを実行する工程は、
    第１のシステム相互接続部にシステム相互接続部マスター回路によって第１のアドレスを供給する工程であって、第１のアドレスは、第１のシステム相互接続部の第１の複数のスレーブポートのうちの第２のスレーブポートに通信可能に接続された第２のスレーブ回路のアドレス範囲内のアドレスである、工程と、
    第１のスレーブ回路によって第１のシステム相互接続部からデータアクセスを受信する工程であって、第２のスレーブ回路はデータアクセスを受信しない、工程と、
    第１のスレーブ回路から第１のマスター回路に対するデータアクセスを供給する工程と、
    第１のマスター回路によって第２の相互接続部に対するデータアクセスを供給する工程と、
    第２のシステム相互接続部から、アドレッシング可能なスレーブ回路によってデータアクセスを受信する工程と、をさらに備える、請求項１５に記載の方法。
20. データアクセスを実行する工程中、第２の処理コアの動作を制限する工程をさらに備える、請求項１４に記載の方法。

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