CN120596407A - Cxl存储设备及数据传输方法、电子设备 - Google Patents

Abstract

本申请公开了一种CXL设备及数据传输方法、电子设备。CXL设备包括：CXL存储控制器和存储组件，CXL存储控制器包括存储控制逻辑电路和串并转换电路，存储组件包括多路复用电路和存储阵列；其中，串并转换电路和多路复用电路之间通过总线进行数据传输。

Description

CXL存储设备及数据传输方法、电子设备

技术领域

本申请涉及但不限于半导体技术，尤指一种CXL存储设备及数据传输方法、电子设备。

背景技术

一些存储技术中，通过在主存储器(Main memory)和固态硬盘(Solid State Disk或Solid State Drive，简称SSD)之间设置计算快速链路(Compute Express Link，简称CXL)设备，可以改善延迟和带宽，有助于提高系统性能。

发明内容

本申请提供一种CXL存储设备及数据传输方法、电子设备，能够解决CXL设备功耗较大的问题。

第一方面，本发明实施例提供了一种计算快速链路(CXL)设备，包括：CXL存储控制器和存储组件，所述CXL存储控制器包括存储控制逻辑电路和串并转换电路，所述存储组件包括多路复用电路和存储阵列；其中，所述串并转换电路和所述多路复用电路之间通过总线进行数据传输。

在一种示例性实例中，所述CXL存储控制器和所述存储组件被封装为一体结构。

在一种示例性实例中，所述CXL存储控制器和所述存储组件集成在单个芯片上。

在一种示例性实例中，所述CXL存储控制器和所述存储组件集成在不同芯片上。

在一种示例性实例中，所述总线为并行总线，所述串并转换电路被配置为将所述存储控制逻辑电路发送给所述存储组件的串行数据转换为并行数据，并通过所述并行总线发送给所述存储组件；及，将从所述并行总线接收的并行数据转换为串行数据并发送给所述存储控制逻辑电路。

第二方面，本申请实施例还提供一种CXL存储控制器，应用于如上所述的CXL设备，包括：存储控制逻辑电路和串并转换电路，其中，所述串并转换电路和所述存储组件之间通过所述总线进行数据传输。

第三方面，本申请实施例还提供一种存储组件，应用于如上所述的CXL设备，包括：多路复用电路和存储阵列；其中，所述多路复用电路和所述CXL存储控制器之间通过所述总线进行数据传输。

第四方面，本申请实施例还提供一种数据传输方法，应用于如上所述的CXL设备，包括：所述存储控制逻辑电路向所述存储组件发出串行数据，所述串行数据通过所述串并转换电路转换为并行数据后，通过所述总线发送给所述存储组件；所述串并转换电路通过所述总线接收来自所述存储组件的并行数据，将所述并行数据转换为串行数据后，传输给所述存储控制逻辑电路。

第五方面，本申请实施例还提供一种数据传输方法，应用于如上所述的CXL设备，包括：所述多路复用电路接收所述总线传输的并行数据，根据目的地址将所述并行数据写入所述存储阵列；所述多路复用电路根据源地址从所述存储阵列中读取数据，将读取的数据以并行方式通过所述总线发送给所述CXL存储控制器。

第六方面，本申请实施例还提供一种电子设备，包括如上所述的CXL设备。

本申请实施例中，通过在CXL存储控制器内设置存储控制逻辑电路和串并转换电路，在存储组件内设置多路复用电路和存储阵列，串并转换电路和所述多路复用电路之间通过总线进行数据传输。使得存储组件内不必设置I/O接口和串并转换电路，CXL存储控制器内就可以取消配套设置的存储控制接口，从而去除了存储组件及CXL存储控制器内的冗余外设电路，节省了不必要的成本和功耗，缩短了CXL存储控制器到存储组件的数据传输路径，降低了数据延迟，也减小了CXL设备的体积。解决了CXL设备功耗较大的问题。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本申请技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1为一些技术中CXL设备的结构示意图；

图2为图1中CXL存储控制器从存储器中读出数据时的示意图；

图3为本申请实施例中CXL设备的结构示意图；

图4为图3中CXL存储控制器从存储组件中读出数据时的示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，本申请所使用的术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个、三个等，除非另有明确具体的限定。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。

图1为一些技术中CXL设备的结构示意图。如图1所示，CXL设备10可以包括CXL存储控制器(Memory Controller)11和存储器12，存储器12可以包括存储阵列121和外设电路122，CXL存储控制器11可以通过外设电路122控制存储阵列121的工作，例如向存储阵列121中写入数据，以及从存储阵列121中读取数据。

在示例性实施方式中，存储器12可以为动态随机存储器(DRAM)，可以包括但不限于DIMM(Dual-Inline-Memory-Modules，双列直插式存储模块)、RDIMM(Registered Dual-Inline-Memory-Modules，注册双列直插式存储模块)、LRDIMM(Load Reduced Dual-Inline-Memory-Modules，低负载双列直插式存储模块)等存储模块。在其它实施方式中，存储器12可以包括非易失性存储器，诸如闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)和磁阻随机存取存储器(MRAM)等，本公开对此不作限制。

图2为图1中CXL存储控制器从存储器中读出数据时的示意图。如图2所示，存储器12可以为动态随机存储器，存储阵列121可以为DRAM阵列，外设电路122可以包括多路复用电路(MUX)131、串并转换电路132和I/O接口，例如双倍数据速率(DDR)接口133。串并转换电路132包括并行到串行转换(Parallel To Serial Converter，简称P2S)电路以及串行到并行转换(Serial To Parallel Converter，简称S2P)电路，I/O接口可以被标准化定义为DDR、DDR2、DDR3、DDR4和DDR5等，双倍数据速率接口133例如可以为DDR4接口或DDR5接口。CXL存储控制器11可以为专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)电路。CXL存储控制器11可以包括存储控制逻辑(Memory Control Internal Logic)电路111和存储控制接口(Memory Control Interface)112，存储控制接口112可以和双倍数据速率接口133相配合，以使CXL存储控制器11可以通过存储控制接口112和存储器12进行交互。

在CXL存储控制器11从存储器12中读出数据时，被读取的数据可以沿图2中所示的箭头方向到达CXL存储控制器11。如图2所示，存储器12中的数据可以先经过多路复用电路131，在串并转换电路132由并行转换为串行后，到达双倍数据速率接口133，随后从存储控制接口112到达存储控制逻辑电路111。本申请发明人经过研究发现，在图1和图2所示的CXL设备10中，由于CXL存储控制器11和存储器12是相互分离的两个部件，二者之间需要进行接口适配，一般存储器12在出厂时即设置有I/O接口(如双倍数据速率接口133)，在将这样的存储器12应用在CXL设备10中时，需要在CXL存储控制器11配套设置存储控制接口112，CXL存储控制器11通过存储控制接口112与存储器12的I/O接口进行适配，从而在二者之间实现信息和数据交互。在图1和图2所示的CXL设备10中，存储器12上由于存在双倍数据速率接口133，不光使得存储器12的面积更大，也需要在CXL存储控制器11上设计和增加新的功能电路(存储控制接口112)进行适配，导致CXL设备10的面积较大，不利于减小整个电子设备的体积；并且，数据需要经过双倍数据速率接口133和存储控制接口112才能到达存储控制逻辑电路111，传输路径较长，增加了延迟，而维持双倍数据速率接口133和存储控制接口112的功能也会增加不必要的功耗。

本申请实施例提供了一种计算快速链路(CXL)设备，包括：CXL存储控制器和存储组件，所述CXL存储控制器包括存储控制逻辑电路和串并转换电路，所述存储组件包括多路复用电路和存储阵列；其中，所述串并转换电路和所述多路复用电路之间通过总线进行数据传输。

在本申请实施例中，通过在CXL存储控制器内设置存储控制逻辑电路和串并转换电路，在存储组件内设置多路复用电路和存储阵列，串并转换电路和所述多路复用电路之间通过总线进行数据传输。使得存储组件内不必设置I/O接口和串并转换电路，CXL存储控制器内就可以取消配套设置的存储控制接口，从而去除了存储组件及CXL存储控制器内的冗余外设电路，节省了不必要的成本和功耗，缩短了CXL存储控制器到存储组件的数据传输路径，降低了数据延迟，也减小了CXL设备的体积。

图3为本申请实施例中CXL设备的结构示意图，如图3所示，本申请实施例提供的CXL设备10包括CXL存储控制器11和存储组件14，CXL存储控制器11包括存储控制逻辑电路111和串并转换电路132，存储组件14包括存储阵列121和多路复用电路131。在本实施例中，CXL存储控制器11和存储组件14被设计为一体结构，存储组件14内不包含I/O接口，CXL存储控制器11和存储阵列121通过总线直接进行数据传输。由于存储组件14内不包含I/O接口，CXL存储控制器11内可以取消配套设置的存储控制接口，从而去除了存储组件14及CXL存储控制器11内的冗余外设电路，减小了CXL设备10的体积，通过去除CXL设备10内部的I/O接口及配套电路，节省了不必要的成本和功耗，缩短了CXL存储控制器11到存储组件14的数据传输路径，降低了延迟。并且，图3所示的CXL设备10中，存储组件14不包含串并转换电路，通过将串并转换电路132设置在CXL存储控制器11内，可以进一步减少存储组件14包含的外设电路数量，简化CXL存储控制器11到存储器12的数据传输路径，这种设计突破了原有CXL存储控制器11及存储器12结构设计的固有思路。

相比于图1和图2中的存储器12，本实施例中的存储组件14去掉了I/O接口及串并转换电路，且与CXL存储控制器11形成一体结构，减小了CXL设备10的体积，节省了成本和功耗，且降低了数据传输的延迟，大大提升了CXL设备10的性能。

其中，数据指的是广义上的信息，包括业务数据以及信令数据等。

在示例性实施方式中，串并转换电路132和多路复用电路131之间可以通过数据总线进行数据传输，多路复用电路131可以和地址总线连接，以便于在存储阵列中找到对应的存储单元，本申请对此不作限制。

在示例性实施方式中，如果需要在CXL存储控制器11的输入级接收更多的比特数，则可以保留更多的数据总线，这种情况下可以适当减少CXL存储控制器11内的S2P和P2S电路数量，可以根据实际需要设置CXL存储控制器11内串并转换电路132的数量，本申请对此不作限制。

在示例性实施方式中，总线可以为并行总线，串并转换电路132被配置为将存储控制逻辑电路111发送给存储组件14的串行数据转换为并行数据，并通过并行总线发送给存储组件14；及，将从并行总线接收的并行数据转换为串行数据并发送给存储控制逻辑电路111。

在示例性实施方式中，CXL存储控制器11和存储组件14可以被封装为一体结构。

在示例性实施方式中，CXL存储控制器11和存储组件14可以集成在单个芯片上。在其他实施方式中，可以将CXL存储控制器11和存储组件14分别集成在不同芯片上，并可以封装在一起，本申请对此不作限制。

在示例性实施方式中，CXL设备10可以设计成专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)电路，以实现CXL存储控制器11和存储组件14的一体结构。通过将CXL存储控制器11和存储组件14集成在单个芯片或IP上，避免了在将两个部件组合在一起时产生的接口适配问题，有助于提升CXL设备10的整体集成度。并且，通过将CXL设备10设计成专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)电路，CXL设备10的设计或开发人员可以根据需要自行定义和规划内部接口，例如CXL存储控制器11和存储组件14之间的数据传输接口，从而为CXL设备10的开发消除了技术壁垒，带来了更多可能性。

在一种示例性实例中，CXL存储控制器11和存储组件14可以封装在一个芯片中，如单个封装或模块。在进行制作时，CXL存储控制器11和存储组件14可以封装为一个系统级封装(SiP，System-in-Package)。通过将CXL存储控制器11和存储组件14集成到同一封装中，减少了CXL存储控制器11和存储组件14间的距离，降低了信号传输延迟，从而提高了数据传输速度和性能，减少了能源消耗。SiP技术可以减小整个系统的物理尺寸，尺寸和封装更加紧凑，尤其适合便携式设备和嵌入式系统。在一种实施例中，SiP可以采用多种封装技术，包括如3D封装、多芯片封装、多层封装等，以实现CXL存储控制器11和存储14的紧密集成。

在一种示例性实例中，CXL存储控制器11和存储组件14可以通过以下任意一种工艺实现封装：

混合键合(Hybrid Bonding)工艺，混合键合工艺是一种高级封装技术，用于在半导体芯片之间建立高密度、高性能的电连接。这种工艺允许不同类型的芯片，如AP芯片、内存芯片、传感器芯片等，以及不同制造工艺的芯片在同一封装中精确连接，实现多芯片封装或SiP；

凸点(Bumping)工艺，凸点工艺是一种半导体封装技术，用于为芯片的I/O引脚添加微小的焊点或焊盘，以便连接到封装材料或电路板上的相应连接点。这些焊点通常被称为焊球，用于建立电连接，允许数据和信号的输入和输出。凸点工艺在多种封装方法中都有广泛应用，包括球栅阵列(BGA，Ball Grid Array)封装、无铅封装和芯片封装等；

直接键合(Direct Bonding)工艺，直接键合工艺是一种用于半导体封装和互连的技术，其中芯片之间或芯片与封装底座之间通过直接物理接触而建立电连接。直接键合工艺可以用于特定应用，如高性能计算、通信设备和高度集成的系统中，有助于提高性能、降低功耗，并减小封装的物理尺寸。

硅通孔(TSV，Through-Silicon Via)工艺，TSV工艺是一种半导体制造和封装技术，用于在硅芯片内部或芯片之间建立垂直的电连接通道。通孔通过硅晶体内部穿透，允许信号、电源和数据在芯片内部或芯片之间传输。TSV工艺适用于如三维集成电路(3D IC)、SiP和其他高性能应用。TSV工艺有助于提高半导体器件的性能、功能集成和物理封装的紧凑性，使得多芯片堆叠成为可能，为高度集成的系统解决方案提供了保障。

本申请实施例还提供了一种数据传输方法，应用于如上所述的CXL设备，包括：所述存储控制逻辑电路向所述存储组件发出串行数据，所述串行数据通过所述串并转换电路转换为并行数据后，通过所述总线发送给所述存储组件；所述串并转换电路通过所述总线接收来自所述存储组件的并行数据，将所述并行数据转换为串行数据后，传输给所述存储控制逻辑电路。

本申请实施例还提供了一种数据传输方法，应用于如上所述的CXL设备，包括：所述多路复用电路接收所述总线传输的并行数据，根据目的地址将所述并行数据写入所述存储阵列；所述多路复用电路根据源地址从所述存储阵列中读取数据，将读取的数据以并行方式通过所述总线发送给所述CXL存储控制器。

图4为图3中CXL存储控制器从存储组件中读出数据时的示意图。如图4所示，多路复用电路131根据源地址从存储阵列121中读取数据，将读取的数据以并行方式通过总线发送给CXL存储控制器11的串并转换电路132，串并转换电路132通过总线接收来自存储组件14的并行数据，将并行数据转换为串行数据后，传输给存储控制逻辑电路111。相比于图2所示的读取过程，图4中的CXL设备10的结构更简单，数据的传输路径更短，所产生的延迟更小，且功耗更小。

本申请实施例还提供了一种CXL存储控制器，应用于如上所述的CXL设备，包括：存储控制逻辑电路和串并转换电路，其中，所述串并转换电路和所述存储组件之间通过所述总线进行数据传输。

本实施例中提供的CXL存储控制器可以参照上述对CXL设备的描述，在此不再赘述。

本申请实施例还提供了一种存储组件，应用于如上所述的CXL设备，包括：多路复用电路和存储阵列；其中，所述多路复用电路和所述CXL存储控制器之间通过所述总线进行数据传输。

本实施例中提供的CXL存储控制器可以参照上述对CXL设备的描述，在此不再赘述。

本申请实施例还提供了一种电子设备，包括如上所述的CXL设备。

虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种计算快速链路(CXL)设备，其特征在于，包括：CXL存储控制器和存储组件，所述CXL存储控制器包括存储控制逻辑电路和串并转换电路，所述存储组件包括多路复用电路和存储阵列；其中，所述串并转换电路和所述多路复用电路之间通过总线进行数据传输。

2.根据权利要求1所述的CXL设备，其中，所述CXL存储控制器和所述存储组件被封装为一体结构。

3.根据权利要求2所述的CXL设备，其中，所述CXL存储控制器和所述存储组件集成在单个芯片上。

4.根据权利要求2所述的CXL设备，其中，所述CXL存储控制器和所述存储组件集成在不同芯片上。

5.根据权利要求1所述的CXL设备，其中，所述总线为并行总线，所述串并转换电路被配置为将所述存储控制逻辑电路发送给所述存储组件的串行数据转换为并行数据，并通过所述并行总线发送给所述存储组件；及，将从所述并行总线接收的并行数据转换为串行数据并发送给所述存储控制逻辑电路。

6.一种CXL存储控制器，其特征在于，应用于如权利要求1至5中任一项所述的CXL设备，包括：存储控制逻辑电路和串并转换电路，其中，所述串并转换电路和所述存储组件之间通过所述总线进行数据传输。

7.一种存储组件，其特征在于，应用于如权利要求1至5中任一项所述的CXL设备，包括：多路复用电路和存储阵列；其中，所述多路复用电路和所述CXL存储控制器之间通过所述总线进行数据传输。

8.一种数据传输方法，其特征在于，应用于如权利要求1至5中任一项所述的CXL设备，包括：

所述存储控制逻辑电路向所述存储组件发出串行数据，所述串行数据通过所述串并转换电路转换为并行数据后，通过所述总线发送给所述存储组件；

所述串并转换电路通过所述总线接收来自所述存储组件的并行数据，将所述并行数据转换为串行数据后，传输给所述存储控制逻辑电路。

9.一种数据传输方法，其特征在于，应用于如权利要求1至5中任一项所述的CXL设备，包括：

所述多路复用电路接收所述总线传输的并行数据，根据目的地址将所述并行数据写入所述存储阵列；

所述多路复用电路根据源地址从所述存储阵列中读取数据，将读取的数据以并行方式通过所述总线发送给所述CXL存储控制器。

10.一种电子设备，其特征在于，包括如权利要求1-5中任一项所述的CXL设备。