JP2012222151A - 半導体集積回路装置 - Google Patents

Abstract

【課題】標準論理セルのセル高さを縮小する。
【解決手段】第１，第２，第３の電源配線(WP1,WP2,WP3)および複数の第１の信号配線(WS1)は、半導体基板の上層に形成され、少なくとも１つの第２の信号配線(WS2)は、複数の第１の信号配線(WS1)の上層に形成される。第１および第２の電源配線(WP1,WP2)は、セル高さ方向に互いに離間してセル幅方向に延伸する。第３の電源配線(WP3)は、第１および第２の電源配線(WP1,WP2)の間をセル幅方向に延伸する。複数の第１の信号配線(WS1)は、第１，第２，第３の電源配線(WP1,WP2,WP3)から離間し、複数の回路要素(DF,GW)の少なくとも１つに電気的に接続される。少なくとも１つの第２の信号配線(WS2)は、セル幅方向に延伸し、複数の回路要素(DF,GW)および複数の第１の信号配線(WS1)の少なくとも１つに電気的に接続される。
【選択図】図１

Description

この発明は、半導体集積回路装置に関し、さらに詳しくは、マルチハイト構造を有する標準論理セルを備える半導体集積回路装置に関する。

半導体基板上に半導体集積回路を形成する方法として、標準論理セル方式が知られている。標準論理セル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）を標準論理セルとして予め用意しておき、半導体基板上に複数の標準論理セルを配置してそれらの標準論理セルの間を金属配線を用いて接続することによってＬＳＩチップを設計する方式のことである。

また、近年、半導体集積回路の高速化および小面積化への要求が加速する中、セル内に占めるトランジスタ配置領域を効率良く拡張できる方法として、標準論理セルにダブルハイト構造を適用することが知られている（例えば、特許文献１など）。図１２は、特許文献１に記載された半導体集積回路装置の概略レイアウトを示す。この半導体集積回路装置は、シングルハイト構造を有する標準論理セル９０１（以下、シングルハイトセルと表記）と、ダブルハイト構造を有する標準論理セル９０２（以下、ダブルハイトセルと表記）とを備える。シングルハイトセル９０１のセル高さは一定であり、シングルハイトセル９０１のセル幅は拡張可能である。ダブルハイトセル９０２は、シングルハイトセル９０１のセル高さの２倍のセル高さを有する。ダブルハイトセル９０２では、Ｐウェル領域（または、Ｎウェル領域）を共有化することによりセル内に占めるトランジスタのチャネル幅を拡張できるので、シングルハイトセル９０１とは異なり、セル幅を拡張することなくトランジスタの駆動能力を向上させることが可能である。

さらに、標準論理セルをシングルハイト構造からダブルハイト構造にすることにより配線可能領域を広げることができるので、コンタクトや配線の配置自由度を高くすることができ、その結果、Ｘ軸方向（セル幅方向）に延伸するＭ１配線を配置できる。また、Ｍ２配線を用いて配線経路を迂回させることも可能である。ここで、Ｍ１配線とは、半導体基板の上層に配置された第１のメタル配線層（すなわち、半導体基板に最も近いメタル配線層）に形成される配線のことであり、Ｍ２配線とは、第１のメタル配線層の上層に配置された第２のメタル配線層（すなわち、半導体基板に２番目に近いメタル配線層）に形成される配線のことである。なお、Ｍ２配線は、Ｙ軸方向（セル高さ方向）に延伸する。

ここで、図１３を参照して、Ｙ軸方向に延伸するＭ２配線による配線経路の迂回について説明する。図１３は、図１２に示したダブルハイトセル９０２のうち点線で囲まれたセル領域９０３のレイアウト例である。ここでは、ダブルハイトセル９０２は、Ｘ軸方向に並行して延伸する３本の電源配線を含み、ダブルハイトセル９０２のセル高さは、１８トラックに相当する。また、セル領域９０３は、両端の電源配線のいずれか一方の電源配線ＷＰ８１と中央の電源配線ＷＰ８２との間のセル領域の一部に相当し、電源配線ＷＰ８１，ＷＰ８２の離間距離は、９トラック（すなわち、セル高さの半分）に相当する。一般的に、標準論理セルのセル高さは、その標準論理セル内に追加可能なＸ軸方向に延伸する配線の本数（すなわち、配線トラックの本数）によって表現される。

図１３のように、ＰＭＯＳトランジスタＰＭ９とＮＭＯＳトランジスタＮＭ９との間にＸ軸方向に延伸するＭ１配線Ｗ８００が配置された場合、ＰＭＯＳトランジスタＰＭ９およびＮＭＯＳトランジスタＮＭ９の各々のドレイン領域をＭ１配線によって電気的に接続できない。そのため、ＰＭＯＳトランジスタＰＭ９のドレイン領域は、コンタクトＣ８０１を経由してＭ１配線Ｗ８０１に電気的に接続され、ＮＭＯＳトランジスタＮＭ９のドレイン領域は、コンタクトＣ８０２を経由してＭ１配線Ｗ８０２に電気的に接続され、Ｍ１配線Ｗ８０１，Ｗ８０２はビアＶ９０１，Ｖ９０２を経由してＭ２配線Ｗ９０１にそれぞれ電気的に接続されている。

このように、ダブルハイトセルでは、配線経路を迂回させるためにＹ軸方向に延伸するＭ２配線が利用されている。なお、ダブルハイトセルだけでなく、マルチハイト構造を有する標準論理セルにおいても、配線経路を迂回させるためにＹ軸方向（セル高さ方向）に延伸するＭ２配線が利用されている。マルチハイト構造を有する標準論理セルとは、シングルハイトセルのセル高さのｎ倍（ｎは、２以上の整数）のセル高さを有する標準論理セルのことである。

特開平７−２４９７４７号公報

しかしながら、標準論理セルのセル高さを縮小することにより配線可能領域が狭くなるので、Ｍ１配線の配線自由度が低下してしまう。そのため、セル幅方向に延伸するＭ１配線を配置できない場合（すなわち、セル幅方向にＭ１配線を延伸させることができない場合）がある。この場合、セル高さ方向に延伸するＭ２配線を利用したとしても配線経路を迂回させることができず、回路要素の間を電気的に接続できない（すなわち、所望の論理機能を有する回路を構成できない）おそれがある。そのため、標準論理セルのセル高さを縮小することが困難であった。また、ダブルハイト構造だけでなくマルチハイト構造を有する標準論理セルにおいてもセル高さを縮小することが困難であった。

そこで、この発明は、マルチハイト構造を有する標準論理セルを備える半導体集積回路装置において、標準論理セルにおける回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小することを目的とする。

この発明の１つの局面に従うと、半導体集積回路装置は、標準論理セルを備える半導体集積回路装置であって、上記標準論理セルは、半導体基板に形成された複数の回路要素と、それぞれが上記半導体基板の上層に形成され、平面視においてセル高さ方向に互いに離間して上記セル高さ方向に直交するセル幅方向に延伸し、第１の基準電圧を供給する第１および第２の電源配線と、上記半導体基板の上層に形成され、上記平面視において上記第１および第２の電源配線の間を上記セル幅方向に延伸し、上記第１の基準電圧とは異なる第２の基準電圧を供給する第３の電源配線と、それぞれが上記半導体基板の上層に形成され、上記平面視において上記第１，第２，第３の電源配線から離間し、上記複数の回路要素の少なくとも１つに電気的に接続された複数の第１の信号配線と、上記複数の第１の信号配線の上層に形成され、上記平面視において上記セル幅方向に延伸し、上記複数の回路要素および上記複数の第１の信号配線の少なくとも１つに電気的に接続される少なくとも１つの第２の信号配線とを含む。上記半導体集積回路装置では、セル幅方向に延伸する第１の信号配線を配置できない場合であっても、セル幅方向に延伸する第２の信号配線によって配線経路を迂回させることができるので、回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小できる。

なお、上記第２の信号配線は、上記標準論理セルに複数含まれており、上記標準論理セルは、上記複数の第２の信号配線と同一層に形成され、上記平面視において上記セル高さ方向に延伸し、上記複数の第２の信号配線のうち２つの第２の信号配線を連結する第１の補助配線をさらに含んでいても良い。このように構成することにより、セル幅方向に延伸する第１の信号配線およびセル高さ方向に延伸する第１の信号配線を配置できない場合であっても、第１の補助配線および２本の第２の信号配線で構成される曲折配線によって配線経路を迂回させることができるので、回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小できる。

また、上記第１の補助配線は、上記平面視において上記第３の電源配線を跨いで上記セル高さ方向に延伸し、上記複数の第２の信号配線のうち上記第１および第３の電源配線の間に配置された第２の信号配線と上記第２および第３の電源配線の間に配置された第２の信号配線とを連結しても良い。このように構成することにより、第３の電源配線を跨いで回路要素を電気的に接続できる。これにより、第３の電源配線を迂回させるための配線（例えば、ゲート配線）を別途形成しなくても良いので、標準論理セルのセル面積の増大を防止できる。

また、上記第１の補助配線は、上記平面視において上記第３の電源配線を跨いで上記セル高さ方向に延伸し、上記複数の第２の信号配線のうち上記第３の電源配線を挟んで隣接する２つの第２の信号配線を連結しても良い。このように構成することにより、他の第２の信号配線の配置自由度の低下を抑制できる。

なお、上記標準論理セルは、上記複数の第２の信号配線と同一層において上記複数の第２の信号配線のうち１つの第２の信号配線と一体に形成され、上記平面視において上記セル高さ方向に延伸し、その第２の信号配線を上記複数の回路要素および上記複数の第１の信号配線の少なくとも１つに電気的に接続する第２の補助配線をさらに含んでいても良い。このように構成することにより、セル幅方向に延伸する第１の信号配線およびセル高さ方向に延伸する第１の信号配線を配置できない場合であっても、第２の補助配線および第２の信号配線で構成される曲折配線によって配線経路を迂回させることができるので、回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小できる。

または、上記第２の信号配線は、上記標準論理セルに１つ含まれており、上記標準論理セルは、上記第２の信号配線と同一層において上記第２の信号配線と一体に形成され、上記平面視において上記セル高さ方向に延伸し、その第２の信号配線を上記複数の回路要素および上記複数の第１の信号配線の少なくとも１つに電気的に接続する補助配線をさらに含んでいても良い。

以上のように、標準論理セルにおける回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小できる。

実施形態１による半導体集積回路装置に備えられた標準論理セルのレイアウト例を示す平面図。 図１に示した標準論理セルの回路構成を示す回路図。 図２に示した標準論理セルの回路構成の一部を示す回路図。 図３に示した標準論理セルの回路構成の一部に対応する標準論理セルのレイアウト例の一部を示す平面図。 実施形態２による半導体集積回路装置に備えられた標準論理セルのレイアウト例を示す平面図。 図５に示した標準論理セルの回路構成を示す図。 図６に示した標準論理セルの回路構成の一部を示す回路図。 図７に示した標準論理セルの回路構成の一部に対応する標準論理セルのレイアウト例の一部を示す平面図。 図８に示した曲折配線について説明するための平面図。 実施形態２による半導体集積回路装置が備える標準論理セルの別のレイアウト例を示す図。 図１０に示した曲折配線について説明するための平面図。 シングルハイトセルおよびダブルハイトセルについて説明するための概略平面図。 ダブルハイトセルにおいてセル高さ方向に延伸するＭ２配線を用いて配線経路を迂回させる例について説明するための平面図。

以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

（実施形態１）
図１は、実施形態１による半導体集積回路装置に備えられた標準論理セルのレイアウト例を示す。この標準論理セルには、図２のようなフリップフロップが構成されている。標準論理セルは、複数の回路要素（ここでは、ＭＯＳトランジスタの構成要素である拡散層ＤＦおよびゲート配線ＧＷ）と、電源配線ＷＰ１，ＷＰ２，ＷＰ３（第１，第２，第３の電源配線）と、複数の第１の信号配線ＷＳ１と、複数の第２の信号配線ＷＳ２とを含む。

複数の回路要素は、半導体基板ＳＵＢに形成される。電源配線ＷＰ１，ＷＰ２，ＷＰ３および複数の第１の信号配線ＷＳ１は、半導体基板ＳＵＢの上層に形成され、複数の第２の信号配線ＷＳ２は、複数の第１の信号配線ＷＳ１の上層に形成される。例えば、電源配線ＷＰ１，ＷＰ２，ＷＰ３および複数の第１の信号配線ＷＳ１は、半導体基板ＳＵＢの上層に配置された第１の配線層（例えば、半導体基板ＳＵＢに最も近い第１のメタル配線層）に形成され、複数の第２の信号配線ＷＳ２は、第１の配線層の上層に配置された第２の配線層（例えば、半導体基板ＳＵＢに２番目に近い第２のメタル配線層）に形成される。ここでは、電源配線ＷＰ１，ＷＰ２，ＷＰ３および複数の第１の信号配線ＷＳ１は、Ｍ１配線（第１のメタル配線層に形成される配線）によって構成され、複数の第２の信号配線ＷＳ２は、Ｍ２配線（第２のメタル配線層に形成される配線）によって構成されるものとする。なお、図中、Ｍ２配線については外周線のみを図示している。

平面視において、電源配線ＷＰ１，ＷＰ２は、Ｙ軸方向に互いに離間してＸ軸方向（Ｙ軸方向に直交する方向）に延伸する。ここでは、平面視とは、半導体基板ＳＵＢの主面の法線方向から標準論理セルを透視した場合に相当し、Ｘ軸方向は、標準論理セルのセル幅方向に相当し、Ｙ軸方向は、標準論理セルのセル高さ方向に相当する。電源配線ＷＰ３は、電源配線ＷＰ１，ＷＰ２の間をＸ軸方向に延伸する。また、平面視において、複数の第１の信号配線ＷＳ１の各々は、前記第１，第２，第３の電源配線から離間し、複数の第２の信号配線ＷＳ２の各々は、Ｘ軸方向に延伸する。ここでは、第１の信号配線ＷＳ１は、標準論理セル内の第１のメタル配線層に形成された複数のＭ１配線のうち電源配線ＷＰ１，ＷＰ２，ＷＰ３を除くＭ１配線に相当し、第２の信号配線ＷＳ２は、標準論理セル内の第２のメタル配線層に形成されたＭ２配線に相当する。

また、電源配線ＷＰ１，ＷＰ２は、電源電圧（第１の基準電圧）を供給し、電源配線ＷＰ３は、接地電圧（第２の基準電圧）を供給する。複数の第１の信号配線ＷＳ１の各々は、コンタクトを経由して複数の回路要素（拡散層ＤＦおよびゲート配線ＧＷ）の少なくとも１つに電気的に接続され、複数の第２の信号配線ＷＳ２の各々は、ビアを経由して複数の回路要素および複数の第１の信号配線ＷＳ１の少なくとも１つに電気的に接続される。ここでは、コンタクトとは、拡散層ＤＦ（または、ゲート配線ＧＷ）とＭ１配線とを電気的に接続する接続領域のことであり、ビアとは、Ｍ１配線とＭ２配線とを電気的に接続する接続領域のことである。

図１に示した標準論理セルのセル高さは、１２トラックに相当する。なお、１トラックは、最小配線幅および最小配線間隔に基づいて決定される単位であり、配線トラックの中央線の隣接間隔に相当する。また、配線トラックは、グリッド線のような配線配置の基準線に相当し、複数の配線トラックの中央線は、Ｙ軸方向に等間隔に離間してＸ軸方向に延伸する。ここでは、電源配線ＷＰ１，ＷＰ２，ＷＰ３は、それぞれ、平面視において第０番目の配線トラックＴ０，第６番目の配線トラックＴ６，第１２番目の配線トラックＴ１２に重複するように形成されている。また、電源配線ＷＰ１，ＷＰ３の離間距離は、６トラックに相当し、電源配線ＷＰ２，ＷＰ３の離間距離は、６トラックに相当する。すなわち、電源配線ＷＰ１，ＷＰ３の離間距離は、電源配線ＷＰ２，ＷＰ３の離間距離と等しい。また、複数の第２の信号配線ＷＳ２の各々は、平面視において配線トラックＴ０〜Ｔ１２のいずれか１本の配線トラックに重複するように配置されている。すなわち、複数の第２の信号配線ＷＳ２の各々は、平面視においてＹ軸方向に等間隔に離間するように形成されている。

〔標準論理セルの回路構成の一部〕
図３は、図２に示した標準論理セルの回路構成のうち点線で囲まれた回路領域１００を示している。回路領域１００は、インバータ１１と、トランスファーゲート１２と、２入力ＮＡＮＤ回路１３と、トライステートインバータ１４とを含む。２入力ＮＡＮＤ回路１３およびトライステートインバータ１４は、スレーブラッチを構成している。インバータ１１は、ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１１によって構成され、トランスファーゲート１２は、ＰＭＯＳトランジスタＰＭ１２およびＮＭＯＳトランジスタＮＭ１２によって構成される。２入力ＮＡＮＤ回路１３は、ＰＭＯＳトランジスタＰＭ１３，ＰＭ１４およびＮＭＯＳトランジスタＮＭ１３，ＮＭ１４によって構成され、トライステートインバータ１４は、ＰＭＯＳトランジスタＰＭ１５，ＰＭ１６およびＮＭＯＳトランジスタＮＭ１５，ＮＭ１６によって構成される。接続配線Ｗ１は、インバータ１１の出力（ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１１のドレイン）とトランスファーゲート１２の入力（ＰＭＯＳトランジスタＰＭ１２およびＮＭＯＳトランジスタＮＭ１２のソース）とを電気的に接続する。接続配線Ｗ２は、トランスファーゲート１２（ＮＭＯＳトランジスタのＮＭ１２のゲート）およびトライステートインバータ１４（ＰＭＯＳトランジスタＰＭ１５のゲート）に電気的に接続される。接続配線Ｗ３は、トランスファーゲート１２の出力（ＰＭＯＳトランジスタＰＭ１２およびＮＭＯＳトランジスタＮＭ１２のドレイン），２入力ＮＡＮＤ回路の入力（ＰＭＯＳトランジスタＰＭ１３およびＮＭＯＳトランジスタＮＭ１４のゲート），およびトライステートインバータ１４の出力（ＰＭＯＳトランジスタＰＭ１６およびＮＭＯＳトランジスタＮＭ１５のドレイン）を電気的に接続する。接続配線Ｗ４は、２入力ＮＡＮＤ回路１３の出力（ＰＭＯＳトランジスタＰＭ１３，ＰＭ１４およびＮＭＯＳトランジスタＮＭ１３のドレイン）とトライステートインバータ１４の入力（ＰＭＯＳトランジスタＰＭ１６およびＮＭＯＳトランジスタＮＭ１５のゲート）とを電気的に接続する。

〔標準論理セルのレイアウト例の一部〕
図４は、図３に示した標準論理セルの回路構成の一部（回路領域１００）に対応する標準論理セルのレイアウト例の一部を示す。第１の信号配線ＷＳ１０１，ＷＳ１０２，ＷＳ１０３は、それぞれ、図３に示した接続配線Ｗ１，Ｗ２，Ｗ３に対応し、第１の信号配線ＷＳ１０４，ＷＳ１０５および第２の信号配線ＷＳ２０１の組み合わせは、図３に示した接続配線Ｗ４に対応する。

ＰＭＯＳトランジスタＰＭ１６およびＮＭＯＳトランジスタＮＭ１５のゲート（トライステートインバータ１４の入力）は、コンタクトを経由して第１の信号配線ＷＳ１０４に電気的に接続され、ＰＭＯＳトランジスタＰＭ１３，ＰＭ１４およびＮＭＯＳトランジスタＮＭ１３のドレイン（２入力ＮＡＮＤ回路１３の出力）は、コンタクトを経由して第１の信号配線ＷＳ１０５に電気的に接続される。この場合、第１の信号配線ＷＳ１０４は、３つの第１の信号配線ＷＳ１０１，ＷＳ１０２，ＷＳ１０３に囲まれているので、第１の信号配線ＷＳ１０４をＸ軸方向（セル幅方向）に延伸させることができない。さらに、第１の信号配線ＷＳ１０１の外周には電源配線ＷＰ３が近接して配置されているので、第１の信号配線ＷＳ１０１と電源配線ＷＰ３との間には、新たな第１の信号配線（Ｍ１配線）を形成できる程度の領域が確保されていない。また、第１の信号配線ＷＳ１０３の外周には電源配線ＷＰ２が近接して配置されているので、第１の信号配線ＷＳ１０３と電源配線ＷＰ２との間には、新たな第１の信号配線（Ｍ１配線）を形成できる程度の領域が確保されていない。このように、第１の信号配線ＷＳ１０４，ＷＳ１０５を連結する新たなＭ１配線を配置できない。そこで、第１の信号配線ＷＳ１０４，ＷＳ１０５をビアＶ２０１，Ｖ２０２を経由して第２の信号配線ＷＳ２０１（Ｍ２配線）にそれぞれ電気的に接続することにより、Ｘ軸方向に延伸する第２の信号配線ＷＳ２０１によって第１の信号配線ＷＳ１０４，ＷＳ１０５の間を迂回させることができる。

以上のように、Ｘ軸方向に延伸する第１の信号配線（Ｍ１配線）を配置できない場合であっても、Ｘ軸方向に延伸する第２の信号配線（Ｍ２配線）によって配線経路を迂回させることができるので、回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小できる。これにより、標準論理セルのセル面積を削減できる。

（実施形態２）
図５は、実施形態２による半導体集積回路装置に備えられた標準論理セルのレイアウト例を示す。この標準論理セルには、図６のようなフリップフロップが構成されている。この標準論理セルは、図１に示した標準論理セルの構成に加えて、曲折配線Ｗ２２を含む。曲折配線Ｗ２２は、複数の第２の信号配線ＷＳ２と同一層に形成される。ここでは、曲折配線Ｗ２２は、第２のメタル配線層に形成される。なお、曲折配線Ｗ２２については後述する。

〔標準論理セルの回路構成の一部〕
図７は、図６に示した標準論理セルの回路構成のうち点線で囲まれた回路領域２００を示している。回路領域２００は、インバータ２１と、２入力ＮＡＮＤ回路２２と、トランスファーゲート２３とを含む。インバータ２１および２入力ＮＡＮＤ回路２２は、マスターラッチを構成している。インバータ２１は、ＰＭＯＳトランジスタＰＭ２１およびＮＭＯＳトランジスタＮＭ２１によって構成される。２入力ＮＡＮＤ回路２２は、ＰＭＯＳトランジスタＰＭ２２，ＰＭ２３，ＰＭ２４およびＮＭＯＳトランジスタＮＭ２２，ＮＭ２３，ＮＭ２４によって構成される。トランスファーゲート２３は、ＰＭＯＳトランジスタＰＭ２５およびＮＭＯＳトランジスタＮＭ２５によって構成される。接続配線Ｗ５は、２入力ＮＡＮＤ回路２２を構成するＰＭＯＳトランジスタＰＭ２２，ＰＭ２３のドレインおよびＰＭＯＳトランジスタＰＭ２４のソースを電気的に接続する。接続配線Ｗ６は、トランスファーゲート２３の入力（ＰＭＯＳトランジスタＰＭ２５およびＮＭＯＳトランジスタＮＭ２５のソース）に電気的に接続される。接続配線Ｗ７は、インバータ２１の出力（ＰＭＯＳトランジスタＰＭ２１およびＮＭＯＳトランジスタＮＭ２１のドレイン）と２入力ＮＡＮＤ回路２２の入力（ＰＭＯＳトランジスタＰＭ２３およびＮＭＯＳトランジスタＮＭ２３のゲート）とを電気的に接続する。

〔標準論理セルのレイアウト例の一部〕
図８は、図７に示した標準論理セルの回路構成の一部（回路領域２００）に対応する標準論理セルのレイアウト例の一部を示す。第１の信号配線ＷＳ１０６，ＷＳ１０７は、それぞれ、図７に示した接続配線Ｗ５，Ｗ６にそれぞれ対応する。第１の信号配線ＷＳ１０８，ＷＳ１０９および曲折配線Ｗ２２の組み合わせは、図７に示した接続配線Ｗ７に対応する。

ＰＭＯＳトランジスタＰＭ２１およびＮＭＯＳトランジスタＮＭ２１のドレイン（インバータ２１の出力）は、コンタクトを経由して第１の信号配線ＷＳ１０９に電気的に接続され、ＰＭＯＳトランジスタＰＭ２３およびＮＭＯＳトランジスタＮＭ２３のゲート（２入力ＮＡＮＤ回路２２の入力）は、コンタクトを経由して第１の信号配線ＷＳ１０８に電気的に接続される。この場合、第１の信号配線ＷＳ１０８は、電源配線ＷＰ３および２つの第１の信号配線ＷＳ１０６，ＷＳ１０７に囲まれているので、第１の信号配線ＷＳ１０８，ＷＳ１０９を連結する新たな第１の信号配線（Ｍ１配線）を配置できない。そこで、第１の信号配線ＷＳ１０８，ＷＳ１０９をビアＶ２０３，Ｖ２０４を経由して曲折配線Ｗ２２（Ｍ２配線）にそれぞれ電気的に接続することにより、接続配線ＷＳ２２によって第１の信号配線ＷＳ１０８，ＷＳ１０９の間を迂回させることができる。

〔曲折配線〕
ここで、図９を参照して、図５および図８に示した曲折配線Ｗ２２について詳しく説明する。曲折配線Ｗ２２は、第２の信号配線ＷＳ２２ａ，ＷＳ２２ｂおよび補助配線ＷＳ２２ｃによって構成される。補助配線ＷＳ２２ｃは、第２の信号配線ＷＳ２２ａ，ＷＳ２２ｂと同一層に形成される。また、平面視において、第２の信号配線ＷＳ２２ａ，ＷＳ２２ｂは、Ｘ軸方向（セル幅方向）に延伸し、補助配線ＷＳ２２ｃは、Ｙ軸方向（セル高さ方向）に延伸する。さらに、補助配線ＷＳ２２ｃは、第２の信号配線ＷＳ２２ａ，ＷＳ２２ｂを連結する。ここでは、補助配線ＷＳ２２ｃは、第２のメタル配線層に形成される。また、第２の信号配線ＷＳ２２ａは、電源配線ＷＰ１，ＷＰ３の間に配置され、第２の信号配線ＷＳ２２ｂは、電源配線ＷＰ２，ＷＰ３の間に配置されており、補助配線ＷＳ２２ｃは、第２の信号配線ＷＳ２２ａ，ＷＳ２２ｂを連結するために、平面視において電源配線ＷＰ３を跨いでＹ軸方向に延伸している。さらに、ここでは、第２の信号配線ＷＳ２２ａ，ＷＳ２２ｂは、平面視において電源配線ＷＰ３を挟んで互いに隣接している。

以上のように、Ｘ軸方向に延伸する第１の信号配線（Ｍ１配線）およびＹ軸方向に延伸する第１の信号配線（Ｍ１配線）を配置できない場合であっても、曲折配線（Ｍ２配線）によって配線経路を迂回させることができるので、回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小できる。これにより、標準論理セルのセル面積を削減できる。

また、電源配線ＷＰ１，ＷＰ３の間のセル領域に形成された回路要素と電源配線ＷＰ２，ＷＰ３の間のセル領域に形成された回路要素とを電気的に接続しようとする場合（すなわち、電源配線ＷＰ３を跨いで回路要素を電気的に接続しようとする場合）、電源配線ＷＰ３を跨いでＹ軸方向に延伸するゲート配線ＧＷ（ポリシリコン配線）を利用することが考えられる。しかしながら、そのようなゲート配線ＧＷを別途形成しなければならないので、標準論理セルのセル面積が増大してしまう。一方、図５に示した標準論理セルでは、曲折配線Ｗ２２を構成する補助配線ＷＳ２２ｃが電源配線ＷＰ３を跨いでＹ軸方向に延伸しているので、電源配線ＷＰ３を跨いで回路要素を電気的に接続できる。これにより、ゲート配線ＧＷを別途形成しなくても良いので、標準論理セルのセル面積の増大を防止できる。なお、補助配線ＷＳ２２ｃは、平面視において電源配線ＷＰ３を跨いでいなくても良い。

さらに、曲折配線Ｗ２２を構成する第２の信号配線ＷＳ２２ａ，ＷＳ２２ｂが電源配線ＷＰ３を挟んで隣接しているので、他の第２の信号配線（Ｍ２配線）の配置自由度の低下を抑制できる。なお、曲折配線Ｗ２２を構成する第２の信号配線ＷＳ２２ａ，ＷＳ２２ｂの離間距離は、２トラックであることが好ましい。このように構成することにより、他の第２の信号配線（Ｍ２配線）の配置自由度の低下を最小限にすることができる。なお、曲折配線Ｗ２２を構成する第２の信号配線ＷＳ２２ａ，ＷＳ２２ｂは、電源配線ＷＰ３を挟んで互いに隣接していなくても良い。また、第２の信号配線ＷＳ２２ａ，ＷＳ２２ｂの離間距離（補助配線ＷＳ２２ｃの長さ）は、第１の信号配線ＷＳ１（Ｍ１配線）の配置に影響を与えない程度の距離であれば良い。

（実施形態２の変形例）
なお、図１０のように、実施形態２による半導体集積回路装置に備えられた標準論理セルは、図５に示した曲折配線Ｗ２２に代えて曲折配線Ｗ２３を含んでいても良い。その他の構成は、図５に示した標準論理セルと同様であっても良い。

図１１のように、曲折配線Ｗ２３は、第２の信号配線ＷＳ２３ａおよび補助配線ＷＳ２３ｄによって構成される。補助配線ＷＳ２３ｄは、第２の信号配線ＷＳ２３ａと同一層において第２の信号配線ＷＳ２３ａと一体に形成される。また、平面視において、第２の信号配線ＷＳ２３ａは、Ｘ軸方向（セル幅方向）に延伸し、補助配線ＷＳ２３ｄは、Ｙ軸方向（セル高さ方向）に延伸する。さらに、補助配線ＷＳ２３ｄは、第２の信号配線ＷＳ２２ａを複数の回路要素（拡散層ＤＦおよびゲート配線ＧＷ）および複数の第１の信号配線ＷＳ１の少なくとも１つに電気的に接続する。ここでは、補助配線ＷＳ２３ｄは、第２のメタル配線層に形成される。また、補助配線ＷＳ２３ｄは、平面視において電源配線ＷＰ３を跨いでＹ軸方向に延伸している。さらに、第２の信号配線ＷＳ２３ａは、平面視において電源配線ＷＰ３に隣接している。

このように構成した場合も、Ｘ軸方向に延伸する第１の信号配線（Ｍ１配線）およびＹ軸方向に延伸する第１の信号配線（Ｍ１配線）を配置できない場合であっても、曲折配線（Ｍ２配線）によって配線経路を迂回させることができるので、回路要素間の電気的な接続関係を保持したまま標準論理セルのセル高さを縮小できる。これにより、標準論理セルのセル面積を削減できる。

また、曲折配線Ｗ２３を構成する補助配線ＷＳ２３ｄが電源配線ＷＰ３を跨いでＹ軸方向に延伸しているので、電源配線ＷＰ３を跨いで回路要素を電気的に接続できる。これにより、ゲート配線ＧＷを別途形成しなくても良いので、標準論理セルのセル面積の増大を防止できる。なお、補助配線ＷＳ２３ｄは、平面視において電源配線ＷＰ３を跨いでいなくても良い。

さらに、曲折配線Ｗ２３を構成する第２の信号配線ＷＳ２３ａが電源配線ＷＰ３に隣接しているので、他の第２の信号配線（Ｍ２配線）の配置自由度の低下を抑制できる。なお、曲折配線Ｗ２３を構成する第２の信号配線ＷＳ２３ａは、電源配線ＷＰ３に隣接していなくても良い。また、補助配線ＷＳ２３ｄの長さは、第１の信号配線ＷＳ１（Ｍ１配線）の配置に影響を与えない程度の距離であれば良い。

なお、実施形態２による半導体集積回路に備えられた標準論理セルは、図５に示した曲折配線Ｗ２２および図１０に示した曲折配線Ｗ２３の両方を含んでいても良い。

（その他の実施形態）
以上の実施形態において、説明の便宜上、標準論理セルのセル高さが１２トラックである場合を例に挙げて説明したが、標準論理セルのセル高さは１２トラックよりも大きくても良いし小さくても良い。また、ダブルハイト構造を有する標準論理セルを例に挙げて説明したが、半導体集積回路装置は、マルチハイト構造を有する標準論理セルを備えていても良い。マルチハイト構造を有する標準論理セルとは、シングルハイトセルのセル高さのｎ倍（ｎは、２以上の整数）のセル高さを有する標準論理セルのことである。また、標準論理セルにフリップフロップが形成される場合を例に挙げて説明したが、標準論理セルには、フリップフロップではない他の回路（例えば、ラッチや全加算器など）が構成されていても良い。

なお、電源配線ＷＰ１，ＷＰ２が電源電圧を供給し、電源配線ＷＰ３が接地電圧を供給するものとして説明したが、電源配線ＷＰ１，ＷＰ２が接地電圧を供給し、電源配線ＷＰ３が電源電圧を供給するものであっても良い。また、電源配線ＷＰ１，ＷＰ３の離間距離が電源配線ＷＰ２，ＷＰ３の離間距離と等しいものとして説明したが、電源配線ＷＰ１，ＷＰ３の離間距離は、電源配線ＷＰ２，ＷＰ３の離間距離とは異なっていても良い。また、電源配線ＷＰ１，ＷＰ２，ＷＰ３が第１のメタル配線層に形成されるものとして説明したが、電源配線ＷＰ１，ＷＰ２，ＷＰ３は、他の配線層（例えば、第２のメタル配線層）に形成されるものであっても良い。

また、複数の第２の信号配線ＷＳ２の各々が平面視においていずれかの配線トラックに重複するように配置されている（すなわち、複数の第２の信号配線ＷＳ２の各々が平面視においてＹ軸方向に等間隔に離間するように形成されている）ものとして説明したが、複数の第２の信号配線ＷＳ２の各々は、平面視においてＹ軸方向に等間隔に離間していなくても良い。なお、第２の信号配線ＷＳ２は、標準論理セルに複数含まれていても良いし、標準論理セルに１つ含まれていても良い。

以上説明したように、上述の半導体集積回路装置は、標準論理セルのセル高さを縮小できるので、フリップフロップなどの標準論理セルを備えた半導体集積回路装置などとして有用である。

ＳＵＢ 半導体基板
ＤＦ 拡散層
ＧＷ ゲート配線
ＷＰ１，ＷＰ２，ＷＰ３ 電源配線
ＷＳ１ 第１の信号配線
ＷＳ２，ＷＳ２２ａ，ＷＳ２２ｂ，ＷＳ２３ａ 第２の信号配線
Ｗ２２，Ｗ２３ 曲折配線
ＷＳ２２ｃ，ＷＳ２３ｄ 補助配線

Claims (17)

1. 標準論理セルを備える半導体集積回路装置であって、
   前記標準論理セルは、
   半導体基板に形成された複数の回路要素と、
   それぞれが前記半導体基板の上層に形成され、平面視においてセル高さ方向に互いに離間して前記セル高さ方向に直交するセル幅方向に延伸し、第１の基準電圧を供給する第１および第２の電源配線と、
   前記半導体基板の上層に形成され、前記平面視において前記第１および第２の電源配線の間を前記セル幅方向に延伸し、前記第１の基準電圧とは異なる第２の基準電圧を供給する第３の電源配線と、
   それぞれが前記半導体基板の上層に形成され、前記平面視において前記第１，第２，第３の電源配線から離間し、前記複数の回路要素の少なくとも１つに電気的に接続された複数の第１の信号配線と、
   前記複数の第１の信号配線の上層に形成され、前記平面視において前記セル幅方向に延伸し、前記複数の回路要素および前記複数の第１の信号配線の少なくとも１つに電気的に接続される少なくとも１つの第２の信号配線とを含む
   ことを特徴とする半導体集積回路装置。
2. 請求項１において、
   前記第２の信号配線は、前記標準論理セルに複数含まれており、
   前記標準論理セルは、前記複数の第２の信号配線と同一層に形成され、前記平面視において前記セル高さ方向に延伸し、前記複数の第２の信号配線のうち２つの第２の信号配線を連結する第１の補助配線をさらに含む
   ことを特徴とする半導体集積回路装置。
3. 請求項２において、
   前記第１の補助配線は、前記平面視において前記第３の電源配線を跨いで前記セル高さ方向に延伸し、前記複数の第２の信号配線のうち前記第１および第３の電源配線の間に配置された第２の信号配線と前記第２および第３の電源配線の間に配置された第２の信号配線とを連結する
   ことを特徴とする半導体集積回路装置。
4. 請求項２において、
   前記第１の補助配線は、前記平面視において前記第３の電源配線を跨いで前記セル高さ方向に延伸し、前記複数の第２の信号配線のうち前記第３の電源配線を挟んで隣接する２つの第２の信号配線を連結する
   ことを特徴とする半導体集積回路装置。
5. 請求項２〜４のいずれか１項において、
   前記標準論理セルは、前記複数の第２の信号配線と同一層において前記複数の第２の信号配線のうち１つの第２の信号配線と一体に形成され、前記平面視において前記セル高さ方向に延伸し、当該第２の信号配線を前記複数の回路要素および前記複数の第１の信号配線の少なくとも１つに電気的に接続する第２の補助配線をさらに含む
   ことを特徴とする半導体集積回路装置。
6. 請求項５において、
   前記第２の補助配線は、前記平面視において前記第３の電源配線を跨いで前記セル高さ方向に延伸する
   ことを特徴とする半導体集積回路装置。
7. 請求項５において、
   前記第２の補助配線は、前記複数の第２の信号配線のうち前記第３の電源配線に隣接する第２の信号配線と一体に形成され、前記平面視において前記第３の電源配線を跨いで前記セル高さ方向に延伸する
   ことを特徴とする半導体集積回路装置。
8. 請求項１において、
   前記第２の信号配線は、前記標準論理セルに複数含まれており、
   前記標準論理セルは、前記複数の第２の信号配線と同一層において前記複数の第２の信号配線のうち１つの第２の信号配線と一体に形成され、前記平面視において前記セル高さ方向に延伸し、当該第２の信号配線を前記複数の回路要素および前記複数の第１の信号配線の少なくとも１つに電気的に接続する補助配線をさらに含む
   ことを特徴とする半導体集積回路装置。
9. 請求項８において、
   前記補助配線は、前記平面視において前記第３の電源配線を跨いで前記セル高さ方向に延伸する
   ことを特徴とする半導体集積回路装置。
10. 請求項８において、
    前記補助配線は、前記複数の第２の信号配線のうち前記第３の電源配線に隣接する第２の信号配線と一体に形成され、前記平面視において前記第３の電源配線を跨いで前記セル高さ方向に延伸する
    ことを特徴とする半導体集積回路装置。
11. 請求項２〜１０のいずれか１項において、
    前記複数の第２の信号配線は、前記平面視において前記セル高さ方向に等間隔に離間するように形成されている
    ことを特徴とする半導体集積回路装置。
12. 請求項１において、
    前記第２の信号配線は、前記標準論理セルに１つ含まれており、
    前記標準論理セルは、前記第２の信号配線と同一層において前記第２の信号配線と一体に形成され、前記平面視において前記セル高さ方向に延伸し、当該第２の信号配線を前記複数の回路要素および前記複数の第１の信号配線の少なくとも１つに電気的に接続する補助配線をさらに含む
    ことを特徴とする半導体集積回路装置。
13. 請求項１２において、
    前記補助配線は、前記平面視において前記第３の電源配線を跨いで前記セル高さ方向に延伸する
    ことを特徴とする半導体集積回路装置。
14. 請求項１３において、
    前記第２の信号配線は、前記第３の電源配線に隣接する
    ことを特徴とする半導体集積回路装置。
15. 請求項１〜１４のいずれか１項において、
    前記第１および第３の電源配線の離間距離は、前記第２および第３の電源配線の離間距離と等しい
    ことを特徴とする半導体集積回路装置。
16. 請求項１〜１５のいずれか１項において、
    前記第１の基準電圧は、電源電圧および接地電圧の一方であり、
    前記第２の基準電圧は、前記電源電圧および前記前記接地電圧の他方である
    ことを特徴とする半導体集積回路装置。
17. 請求項１〜１６のいずれか１項において、
    前記第１，第２，第３の電源配線および前記複数の第１の信号配線は、前記半導体基板の上層に配置された前記第１の配線層に形成され、
    前記少なくとも１つの第２の信号配線は、前記第１の配線層の上層に配置された第２の配線層に形成されている
    ことを特徴とする半導体集積回路装置。

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