JP2012114110A - 多層配線基板の製造方法 - Google Patents

Abstract

【課題】半導体素子の電極と接合する半導体素子用接続端子を低コスト且つ高品質に製造することを可能とし、半導体素子の実装の信頼性を向上させることが可能な多層配線基板の製造方法を提供する。
【解決手段】最外層上に第一金属層１３が形成され、第一金属層１３が半導体素子の接合面となる多層配線基板６０を仮基板から分離した後、最外層の第一金属層１３上に感光性樹脂層５１を形成し、この感光性樹脂層５１にパターニングにより半導体素子の接続端子用開口部５２を第１配線層１５の配線パターンに対応して形成する。次に第一金属層１３を給電層として開口部５２内に電解めっきにより第二金属層５３を形成し、感光性樹脂層５１を除去する。最後に第二金属５３の直下に位置する個所の第一金属層１３を除いた他の第一金属層１３を除去することにより、半導体素子用接続端子５４を有した多層配線基板６１を得る。
【選択図】図７

Description

本発明は、半導体パッケージに使用される多層配線基板の製造方法に関する。さらに詳しくは、半導体素子の電極と接合するための半導体素子用接続端子の製造方法に関する。

従来、半導体素子が実装される多層配線基板の製造方法として、仮基板上に、分離できる状態で所要の配線層と絶縁層を交互に積層形成した後、その多層配線層を仮基板から分離することで多層配線基板を得る方法がある。このような先行技術として特許文献１が知られている。

特許文献１に示す多層配線基板の製造方法について図１〜図３を参照して説明する。
多層配線基板の製造に際しては、図１（ａ）に示すように、半硬化状態プリプレグ７１の表裏両面の配線形成領域に下地層７２を積層配置し、さらに下地層７２より大きさが一回り大きな金属箔７３を重ね合わせた後、これらを加熱・加圧することにより、図１（ｂ）に示す仮基板９０を製造する。次いで、図１（ｃ）及び（ｄ）に示すように、金属箔７３上に配線基板の構成に必要な所要の貴金属めっき層７４、第１配線層７５、絶縁層７６、ビアホール７７、配線層７８を形成する。以下同様にして絶縁層７６、ビアホール７７、配線層７８からなる配線層を図２（ｅ）に示すように多段に積層する。そして、ソルダーレジスト層７９を形成することにより多層配線基板を形成する。次に、図２（ｆ）に示すように、プリプレグ７１と金属箔７３が接着している外周領域よりも内側の箇所を破線で示す位置から切断することにより、仮基板９０から最外層に金属箔７３が密着している多層配線基板９１を図２（ｇ）に示すように分離する。次いで、図３（ｈ）に示すように最外層の金属箔７３を全面エッチングし、最後に図３（ｉ）に示すように半導体素子接続パッド８８に半田バンプ８１を形成することにより多層配線基板９２を製造する。

特開２００９−３２９１８

しかしながら、上記した特許文献１では、金属箔７３を有した多層配線基板９１を分離した後、最外層の金属箔７３を全面エッチングする必要がある。そのため、エッチング液に耐性を持つ貴金属めっき層７４を金属箔７３と第１配線層の界面に形成しておく必要があり、このことは、工程の増加によるコストアップにつながる。また、他の製造方法として、金属箔７３と第１配線層７５の界面に貴金属めっき層７４を形成せずにエッチングを行う方法も考えられるが、この場合、結果として第１配線層７５も同時にエッチングされてしまう。そのため、エッチングばらつきにより絶縁層７６の最外面から第１配線層の最外面までの高さが制御することが困難となる。結果として、その後の工程となる半導体素子の電極と接合するための半田バンプの高さにばらつきが生じ、半導体素子の実装信頼性を低下させることとなる。

本発明は、上記のような問題を解決するために創作されたものであり、仮基板の上に分離できる状態で所要の配線層及び絶縁層を積層形成した後、その多層配線層を仮基板から分離して多層配線基板を得る製造方法において、半導体素子の電極と接合する半導体素子用接続端子を低コスト且つ高品質に製造することを可能とし、結果として半導体素子の実装の信頼性を向上させることが可能となる多層配線基板の製造方法を提供することを目的とする。

上記の目的を達成するため、本発明にかかる多層配線基板の製造方法は、絶縁層と配線層とが交互に複数積層され、前記各配線層がビアホールを介して接続された多層配線基板の最外層上に第一金属層が形成され、前記第一金属層が半導体素子の接合面となる多層配線基板において、前記第一金属層上に感光性樹脂層を形成する工程と、前記感光性樹脂層に前記半導体素子の接続端子用開口部を前記配線層の配線パターンに対応して形成する工程と、前記第一金属層を給電層として前記接続端子用開口部内に電解めっきにより第二金属層を形成する工程と、前記感光性樹脂層を除去し、前記第二金属層の直下に位置する箇所の前記第一金属層を除いた他の第一金属層を除去して半導体素子用接続端子を形成する工程とを備えることを特徴とする。

請求項２の発明は、請求項１記載の多層配線基板の製造方法において、前記第一金属層の厚さは１〜５０μｍであることを特徴とする。

請求項３の発明は、請求項１または２記載の多層配線基板の製造方法において、前記第二金属層の厚さは１〜５０μｍであることを特徴とする。

請求項４の発明は、請求項１乃至３に何れか１項記載の多層配線基板の製造方法において、前記第一金属層と第二金属層の厚さの総和は２〜５０μｍであることを特徴とする。

請求項５の発明は、請求項１乃至４に何れか１項記載の多層配線基板の製造方法において、前記第二金属層は錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛の何れからなることを特徴とする。

以上のように、本発明に係わる多層配線基板の製造方法によれば、仮基板上に多層配線基板を形成する従来の製造方法において必要とされていた、多層配線基板の最外層の第一金属層の全面エッチング工程、及び前記第一金属層のエッチングから第一配線層を保護するために必要な第一金属層上の貴金属めっき工程が不要となるため工程を削減でき、結果としてコストダウンにつながることとなる。

また本発明によれば、前記第一金属層をそのまま半導体素子と電極と接続する半導体素子用接続端子の一部として使用することが可能となるため、従来の多層配線基板に多く適用されている半田のみの半導体素子用接続端子と比較して半導体素子用接続端子の強度が増し結果として半導体素子の実装の信頼性が大きく向上する効果をもたらす。
また本発明によれば、錫系合金を用いることにより、低融点で且つ高い流動性、濡れ性を有した第二金属層を形成することが可能となる。その結果、半導体素子の電極との接続信頼性が向上し半導体素子との実装の信頼性を向上できる。

（ａ）〜（ｄ）は従来の仮基板を用いた多層配線基板の製造方法による工程手順を示す説明用断面図である。 （ｅ）〜（ｇ）は従来の仮基板を用いた多層配線基板の製造方法による工程手順を示す説明用断面図である。 （ｈ），（ｉ）は従来の仮基板を用いた多層配線基板の製造方法による工程手順を示す説明用断面図である。 （ａ）〜（ｄ）は本発明の仮基板を用いた多層配線基板の製造方法による工程手順を示す説明用断面図である。 （ｅ）〜（ｇ）は本発明の仮基板を用いた多層配線基板の製造方法による工程手順を示す説明用断面図である。 （ａ）〜（ｃ）は本発明の仮基板を用いた多層配線基板の製造方法による工程手順を示す説明用断面図である。 （ｄ），（ｅ）は本発明の仮基板を用いた多層配線基板の製造方法による工程手順を示す説明用断面図である。

以下、本発明の実施の形態について、図４〜図７を参照して詳細に説明する。

本実施の形態に示す多層配線基板の製造方法においては、図４（ａ）に示すように、まず、ガラスクロス、ガラス不織布などに熱硬化性樹脂などの樹脂を含浸させることにより形成されるプリプレグ１１を用意する。その際、プリプレグ１１は半硬化状態のものを使用する。次にプリプレグ１１の両面側に５〜１００μｍの金属箔１２と厚さが５〜３５μｍの第一金属層１３とを用意する。この場合、金属箔１２の大きさはプリプレグ１１と同等の大きさであるが、第一金属層１３の大きさはプリプレグ１１、金属箔１２よりも一回り小さい大きさとする。

次に、プリプレグ１１の両面側からそれぞれ上から順に第一金属層１３、金属箔１２を積層する。すなわち第一金属層１３は金属箔１２上で重なると共に、その外周部はプリプレグ１１と接した状態で積層される。図４（ａ）に示す状態にて両面から真空雰囲気中にて１５０〜２５０℃の温度でプレスを行う。その結果、プリプレグ１１中の熱硬化性樹脂が硬化することにより、プリプレグ１１と金属箔１２の全面、プリプレグ１１と第一金属層１３の外周部がそれぞれ接着される。すなわち図４（ｂ）に示すような仮基板３０が形成されることとなる。第一金属層１３は、後述する図７（ｅ）に示すように半導体素子用接続端子５４として機能する。

次に、図示省略したが、仮基板３０の両面に、後述する第一配線層１５の配線パターンに対応する所要部に第一配線層形成用の開口部が設けられためっき用レジストを形成する。その際使用するレジストは液状またはドライフィルムタイプのレジストが使用される。その後、図４（ｃ）に示すように、第一金属層１３をめっきの給電層として電解めっきにより第一配線層１５を形成する。その場合、第一配線層１５の材料としては電解Ｃｕめっきが望ましい。

次いで、図４（ｄ）に示すように、仮基板３０の両面に第一配線層１５及び第一金属層１５を被覆する絶縁層１６を形成する。絶縁層１６の材料としては、エポキシ系樹脂、ポリイミド系樹脂などが使用される。絶縁層１６の形成方法としては、仮基板３０の両面に樹脂フィルムをそれぞれラミネートした後に、樹脂フィルムをプレスしながら８０〜１３０℃の温度で仮硬化、その後１６０〜２００℃のオーブンにて本硬化することにより絶縁層１６を得る。

次いで、同じく図４（ｄ）に示すように、仮基板３０上の第一配線層１３を狙ってレーザー加工等により絶縁層１６に開口部としてのビアホール１７を形成する。これにより、ビアホール１７の底面に第一配線層１５を露出させる。その後、例えば、セミアディティブ法等にビアホール１７の底面及び壁面を含む領域を覆う金属層としてビア及び配線パターンからなる配線層１８を形成する。

同様にして図５（ｅ）に示しているように、絶縁層１６の積層、ビアホール１７の形成、配線層１８の形成の各工程を所要の多層配線基板を形成するのに必要な回数だけ繰り返し形成する。そして、最上層の絶縁層１６及び配線層１８を覆って誘電体層としてのソルダーレジスト層１９を形成し、パターニングする。パターニングの方法としては、例えば、外部接続端子用パッド２０に対応する位置に開口を有するマスク（図示せず）を利用して露光、現像することにより、露光されていない部分のソルダーレジストを除去し、最上層の配線層１８の外部接続端子用パッド２０が露出するように開口部１９ａを形成する。

次いで、図５（ｆ）に示すように、図４（ｂ）の仮基板３０の金属箔１２の周縁に対応する部分で破線に沿って切断する。これにより、金属箔１２と第一金属層１３とが単に接触する多層配線形成領域が得られ、金属箔１２と第一金属層１３とを容易に分離することができる。これによって、仮基板３０の両面側から図５（ｇ）に示すように第一金属層１３とその上に形成された多層配線層とからなる金属層を有した多層配線基板６０がそれぞれ得られる。

その後に、図６（ａ）に示すように、仮基板３０の第一金属層１３上に感光性樹脂５１を形成する。その際使用するレジストはめっき耐性を有するレジストであり、液状、またはドライフィルムタイプのレジストが使用される。

次に、図６（ｂ）に示すように、感光性樹脂５１に半導体素子の接続端子用開口部５２を第一配線層１５（配線層１８）の配線パターンに対応してパターニングする。このパターニングの方法としては、前述と同様、例えば、開口部５２に対応する位置に開口を有するマスク（図示せず）を利用して露光、現像することにより、露光された部分の感光性樹脂５１を除去し、第一金属層１３が露出するように開口部５２を形成する。

次に、図６（ｃ）に示すように、第一金属層１３を給電層として開口パターン５２に電解めっきを施し、第二金属層５３を形成する。この場合第二金属層５３の材料としては、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛があげられる。その後、図７（ｄ）に示すように、感光性樹脂層５１を除去する。

最後に、図７（ｄ）に示すように、感光性樹脂層５１を除去し、さらに第二金属層５３の直下に位置する箇所の第一金属層１３を除いた他の第一金属層１３を除去する。第一金属層１３を選択的に除去する方法としては、第二金属層５３をエッチングマスクとしてアルカリエッチャント液などを用いたウェットエッチングにより、第二金属層５３の直下に位置する箇所の第一金属層１３を除いた他の第一金属層１３を除去する。その結果、図７（ｅ）に示すように、第一金属層１３と第二金属層５３からなる半導体素子用接続端子５４が形成される。以上により、半導体素子用接続端子５４を有した多層配線基板６１が製造されることとなる。

本実施の形態において、第一金属層１３の厚さは１〜５０μｍであることが好ましい。この場合、第一金属層１３の厚さが１μｍ以下であると金属箔メーカーからの材料調達が非常に困難となり、且つ仮基板の製造の際に金属箔のハンドリングが非常に困難となる。また第一金属層１３の厚さが５０μｍを超えると第二金属層５３を加えた厚さの総和は５０μｍを超えることとなる。その結果、多層配線基板上に半導体素子を実装した際に、半導体素子と多層配線基板とのギャップが大きくなり、そのためアンダーフィルボイドが発生しやすくなり、結果として半導体素子の実装の信頼性が低下することとなる。

また、本実施の形態において、第二金属層５３の厚さは１〜５０μｍであることが好ましい。この場合、第二金属層５３の厚さが１μｍ以下であると半導体素子の電極と第二金属層５３との濡れ性が低下し、半導体素子の電極との接続が不安定となる。結果として半導体素子の実装の信頼性が低下することとなる。また第二金属層５３の厚さが５０μｍを超えると第一金属層を加えた厚さの総和は５０μｍを超えることとなる。その結果、多層配線基板上に半導体素子を実装した際に、半導体素子と多層配線基板とのギャップが大きくなり、そのためアンダーフィルボイドが発生しやすくなり、結果として半導体素子の実装の信頼性が低下することとなる。

また、本実施の形態において、第一金属層１３と第二金属層５３の厚さの総和は２〜５０μｍであるが好ましい。この場合、第一金属層１３と第二金属層５３の厚さの総和が２μｍ以下であると、金属箔メーカーからの材料調達が非常に困難となり、且つ仮基板の製造の際に金属箔のハンドリングが非常に困難となる。加えて半導体素子の電極と第二金属層５３との濡れ性が低下し、半導体素子の電極との接続が不安定となり、結果として半導体素子の実装の信頼性が低下することとなる。また第一金属層１３と第二金属層５３の厚さの総和が５０μｍ超えると、多層配線基板上に半導体素子を実装した際に、半導体素子と多層配線基板とのギャップが大きくなり、そのためアンダーフィルボイドが発生しやすくなり、結果として半導体素子の実装の信頼性が低下することとなる。

以上のように、本発明によれば、多層配線基板の最外層の第一金属層の全面エッチング工程、且つ前記第一金属層のエッチングから第一配線層を保護するために必要な第一金属層上の貴金属めっき工程が不要となるため、工程を削減でき、結果としてコストダウンにつながることとなる。加えて第一金属層をそのまま半導体素子と電極と接続する半導体素子用接続端子の一部として使用することが可能となるため、従来の多層配線基板に多く適用されている半田のみの半導体素子用接続端子と比較して半導体素子用接続端子の強度が増し、半導体素子の実装の信頼性が大きく向上する効果をもたらす。これに加えて、品質の向上につながり、このような特徴を有する多層配線基板として、例えば、ＭＰＵ、チップセット、メモリー等を含む半導体パッケージ、或いはコアレスパッケージ等として広く適用することができる。

１１…プリプレグ
１２…金属箔
１３…第一金属層
１５…第一配線層
１６…絶縁層
１７…ビアホール
１８…配線層
１９…ソルダーレジスト層
２０…外部接続端子用パッド
３０…仮基板
５１…感光性樹脂層
５２…開口部
５３…第二金属層
５４…半導体素子用接続端子
６０…多層配線基板
６１…金属層を有した多層配線基板

Claims (5)

1. 絶縁層と配線層とが交互に複数積層され、前記各配線層がビアホールを介して接続された多層配線基板の最外層上に第一金属層が形成され、前記第一金属層が半導体素子の接合面となる多層配線基板において、
   前記第一金属層上に感光性樹脂層を形成する工程と、
   前記感光性樹脂層に前記半導体素子の接続端子用開口部を前記配線層の配線パターンに対応して形成する工程と、
   前記第一金属層を給電層として前記接続端子用開口部内に電解めっきにより第二金属層を形成する工程と、
   前記感光性樹脂層を除去し、前記第二金属層の直下に位置する箇所の前記第一金属層を除いた他の第一金属層を除去して半導体素子用接続端子を形成する工程と、
   を備えることを特徴とした多層配線基板の製造方法。
2. 前記第一金属層の厚さは１〜５０μｍであることを特徴とする請求項１記載の多層配線基板の製造方法。
3. 前記第二金属層の厚さは１〜５０μｍであることを特徴とする請求項１または２記載の多層配線基板の製造方法。
4. 前記第一金属層と第二金属層の厚さの総和は２〜５０μｍであることを特徴とする請求項１乃至３に何れか１項記載の多層配線基板の製造方法。
5. 前記第二金属層は錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛の何れからなることを特徴とする請求項１乃至４に何れか１項記載の多層配線基板の製造方法。

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