JP2012113792A - 半導体装置 - Google Patents

Abstract

【課題】バンクごとに中間バッファの段数が異なっていても、高速動作を実現する。
【解決手段】半導体装置１は、それぞれリード時にカラムスイッチ１２ａ〜１２ｇが導通するタイミングを示す複数の第１の制御信号と、それぞれライト時にカラムスイッチ１２ａ〜１２ｇが導通するタイミングを示す複数の制御信号とを生成する制御回路２０を備える。制御回路２０は、外部からリード指示を受けてから、各メモリセルアレイ１１ａ〜１１ｆから読み出された該データがＦＩＦＯ回路１４ａへ到達するタイミングがバンク間で互いに等しくなるよう、上記複数の第１の制御信号を活性化し、各カラムスイッチ１２ａ〜１２ｇが、外部から第１のデータ入出力端子１５ａに入力されるライトデータが対応する当該カラムスイッチに到達するタイミングにマッチングするよう、上記複数の第２の制御信号を活性化する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に複数バンク構成のメモリセルアレイを有する半導体装置に関する。

８バンク構成のＤＤＲ３(Double-Data-Rate3)タイプのＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)では、例えば８個のバンクＢＡ０〜ＢＡ７が４個ずつ２列に配置される。バンクとは、互いに非排他制御な関係の複数のメモリ領域である。配置順は、チップの一方（左上）端部から他方（右下）端部に向けて順に、１列目がバンクＢＡ０，ＢＡ１，ＢＡ４，ＢＡ５の順、２列目がバンクＢＡ２，ＢＡ３，ＢＡ６，ＢＡ７の順となる。列間の領域（以下、「配線エリア」という。）には、８個のバンクが共有するインタフェースとして、データ入出力端子が配置される。

バンクＢＡ０〜ＢＡ７のそれぞれとデータ入出力端子とは、所定本数のリードライトバスによって接続される。一例として、データ入出力端子が８個、プリフェッチ数が８であり、かつバースト長＝４に対応する場合、バンクごとに必要なリードライトバスの本数は８×８／（８／４）＝３２本となる。以下、この例を前提として説明する。

バンクごとの３２本のリードライトバスは、対応するバンク内のメインアンプから前記配線エリアに引き出された後、他のバンクからのリードライトバスと合流しながら、カラムアドレスの一部であるＹ１１に関連するＹ１１マルチプレクサ及びＦＩＦＯ(First In First Out)回路を経て、データ入出力端子まで配線される。ここで、Ｙ１１マルチプレクサは、×４動作（４個のデータ入出力端子のみを使用してデータの入出力を行う動作）と×８動作（８個のデータ入出力端子すべてを使用してデータの入出力を行う動作）との切り替えを実現する回路である。また、ＦＩＦＯ回路はバースト入出力を実現する。

具体的な接続関係を説明すると、チップの最も端部（左上、左下、右上、右下）に位置するバンクＢＡ０，ＢＡ２，ＢＡ５，ＢＡ７のそれぞれから前記配線エリア内に引き出される３２本ずつのリードライトバスは、チップの中央に向かって、チップ長手方向（ｘ方向）に沿って前記配線エリア内に延設される。チップの中央寄りに位置（左上、左下、右上、右下）するバンクＢＡ１，ＢＡ３，ＢＡ４，ＢＡ６のそれぞれから前記配線エリア内に引き出される３２本ずつのリードライトバスは、隣接する前記最も端部のバンクから引き出されたリードライトバスと前記配線エリア内で合流する。こうしてチップ中央付近に引き出された各リードライトバスは、チップ中央付近でＹ１１マルチプレクサに接続される。

８個のデータ入出力端子には、それぞれ４本のリードライトバスが接続される。ＦＩＦＯ回路はこれらのリードライトバスごとの計３２個設けられ、３２個のＦＩＦＯ回路それぞれのＹ１１マルチプレクサ側端部は、４本のリードライトバスをそれぞれ介して、４個のＹ１１マルチプレクサと接続される。

特許文献１には、ＤＤＲ３タイプのＳＤＲＡＭの回路構成が詳細に開示されている。

特開２００９−０１５９５３号公報

しかしながら、上記のようなリードライトバスの構成には、高速動作を行えないという問題がある。これは、チップの前記最も端部寄りにある４つのバンクＢＡ０，ＢＡ２，ＢＡ５，ＢＡ７について、リードライトバスの配線長がチップ長辺（ｘ方向）の長さの約半分程度と長くなり、負荷（リードライトバスの寄生容量）が大きくなって信号波形が鈍るためである。

これに対し、バンクＢＡ０とバンクＢＡ１の間、バンクＢＡ２とバンクＢＡ３の間、バンクＢＡ５とバンクＢＡ４の間、バンクＢＡ７とバンクＢＡ６の間にそれぞれ中間バッファを挿入すれば、信号波形の鈍りを抑制することは可能である。しかしながら、このような構成では、データ入出力端子から見て、中間バッファの段数がバンクごとに異なることになるため、例えばリード時にはＦＩＦＯ回路を基準としてバンク間でスキューが生ずる。特に、リードライトバスを共有するバンク間のデータのスキューである。例えば、バンク０とバンク１のそれぞれ対応する複数のデータが、ＦＩＦＯ回路に到達する時間が異なり、それら複数のデータを示すスキューである。このため、信号波形の鈍りは抑制できるものの、高速動作はやはり実現できない。

本発明による半導体装置は、第１の方向に対峙して配置される第１及び第２のバンクと、それぞれ前記第１及び第２のバンクと、前記第１の方向と垂直な第２の方向に隣接して配置され、かつ前記第１の方向に相互に対峙して配置される第３及び第４のバンクと、それぞれ前記第３及び第４のバンクを挟むように前記第２の方向に隣接して配置され、かつ前記第１の方向に相互に対峙して配置される第５及び第６のバンクと、それぞれ前記第１乃至第６のバンク内にそれぞれ設けられる第１乃至第６のメモリセルアレイと、前記第１のメモリセルアレイと前記第２のメモリセルアレイの両方と接続し、かつ前記第１のバンクと前記第２のバンクの間の領域を前記第２の方向に延伸する第１のリードライトバスと、前記第３のメモリセルアレイと前記第４のメモリセルアレイの両方と接続し、かつ前記第３のバンクと前記第４のバンクの間の領域を前記第２の方向に延伸する第２のリードライトバスと、前記第５のメモリセルアレイと前記第６のメモリセルアレイの両方と接続し、かつ前記第５のバンクと前記第６のバンクの間の領域を前記第２の方向に延伸する第３のリードライトバスと、前記第１及び第２のメモリセルアレイがそれぞれ有し、前記第１及び第２のメモリセルアレイにそれぞれ対応する複数のメモリセルに記憶される複数のデータを、前記第１のリードライトバスとの間でそれぞれ入出力する、前記第１及び第２のメモリセルアレイにそれぞれ対応する第１のグループである第１及び第２のカラムスイッチと、前記第３及び第４のメモリセルアレイがそれぞれ有し、前記第３及び第４のメモリセルアレイにそれぞれ対応する複数のメモリセルに記憶される複数のデータを、前記第２のリードライトバスとの間でそれぞれ入出力する、前記第３及び第４のメモリセルアレイにそれぞれ対応する第２のグループである第３及び第４のカラムスイッチと、前記第５及び第６のメモリセルアレイがそれぞれ有し、前記第５及び第６のメモリセルアレイにそれぞれ対応する複数のメモリセルに記憶される複数のデータを、前記第３のリードライトバスとの間でそれぞれ入出力する、前記第５及び第６のメモリセルアレイにそれぞれ対応する第３のグループである第５及び第６のカラムスイッチと、前記第１のリードライトバスと前記第２のリードライトバスとを接続する第１の中間バッファと、前記第２のリードライトバスと前記第３のリードライトバスとを接続する第２の中間バッファと、データに関する外部とのインタフェースである第１のデータ入出力端子と、前記第１のリードライトバスと前記第１のデータ入出力端子との間でデータの入出力を行う第１のＦＩＦＯ回路と、リード時に前記第１乃至第６のカラムスイッチをそれぞれ電気的に導通させるタイミングを示す複数の第１の制御信号と、ライト時に前記第１乃至第６のカラムスイッチをそれぞれ電気的に導通させるタイミングを示す複数の第２の制御信号と、を生成する制御回路と、を備え、前記制御回路は、リード時、前記第１乃至第６のメモリセルアレイからそれぞれ読み出された複数のリードデータが、前記第１のＦＩＦＯ回路へそれぞれ到達するタイミングを示す時間が前記第１乃至第６のバンクの間で互いに等しくなるように、前記複数の第１の制御信号を前記第１乃至第３のグループ単位でそれぞれ異なる時間で活性化し、ライト時、前記第１乃至第６のカラムスイッチが、外部から前記第１のデータ入出力端子に供給されたライトデータがそれぞれ対応する前記第１乃至第６のカラムスイッチに到達するタイミングにマッチングして電気的に導通するように、前記複数の第２の制御信号を前記第１乃至第３のグループ単位でそれぞれ異なる時間で活性化する、半導体装置である。

本発明によれば、バンクごとに中間バッファの段数が異なる一方で、リード時にはＦＩＦＯ回路へのデータの到達時刻をバンク間で揃え、ライト時にはバンクごとの適切な時刻（ＦＩＦＯ回路から入力されたデータがカラムスイッチに到達する到達時刻）でカラムスイッチを動作させることができる。したがって、バンクごとに中間バッファの段数が異なっていても、特にバンク間のインタリーブなどの高速動作をタイミングスキューなしに実現することが可能になる。また、対峙するバンク間に関連するリードライトバスを共有しているので、配線本数を削減できる。

本発明の原理を説明するための模式図である。 本発明の好ましい実施の形態による半導体装置の構成を示すブロック図である。 本発明の好ましい実施の形態による半導体装置の平面図である。 本発明の好ましい実施の形態によるメインアンプ回路の構成を示す図である。 本発明の好ましい実施の形態による制御回路の構成を示す図である。 （ａ）（ｂ）は、本発明の好ましい実施の形態によるＭＡ／ＹＳコントロール回路の内部構成を示す回路図である。（ａ）は制御信号ＣＹＳＥＴを生成する部分の回路図であり、（ｂ）は制御信号ＤＲＣＬＫＴ１，ＤＷＣＬＫＴ１を生成する部分の回路図である。 本発明の好ましい実施の形態による各信号の真理値表、並びに、各信号の状態とリードライトバス及びデータ入出力端子に現れるデータとの関係を示す図である。 本発明の好ましい実施の形態によるＲＷ切替回路と、本発明の好ましい実施の形態によるＹ１１マルチプレクサとの内部構成を示す回路図である。 （ａ）（ｂ）は、本発明の好ましい実施の形態による中間バッファコントロール回路の内部構成を示す回路図である。（ａ）は制御信号ＤＲＣＬＫＴ２を生成する部分の回路図であり、（ｂ）は制御信号ＤＷＣＬＫＴ２を生成する部分の回路図である。 本発明の好ましい実施の形態による中間バッファの内部構成を示す回路図である。 （ａ）（ｂ）は、本発明の好ましい実施の形態によるＦＩＦＯコントロール回路の内部構成を示す回路図である。（ａ）は制御信号ＤＲＣＬＫＴ３を生成する部分の回路図であり、（ｂ）は制御信号ＤＷＣＬＫＴ３を生成する部分の回路図である。 ×８動作のリードを行う場合の、本発明の好ましい実施の形態による各信号のタイムチャートを示す図である。 ×８動作のライトを行う場合の、本発明の好ましい実施の形態による各信号のタイムチャートを示す図である。 ×４動作のリードを行う場合の、本発明の好ましい実施の形態による各信号のタイムチャートを示す図である。 ×４動作のライトを行う場合の、本発明の好ましい実施の形態による各信号のタイムチャートを示す図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、まず第一に、２列（Ｙ方向）に展開して配置された複数のバンクを一つのグループとし、列間の領域（配線エリア）に設けられたリードライトバスを分断するようにｘ方向に展開された複数のグループごとに異なる段数の中間バッファを設け、ＦＩＦＯ回路と接続することで、信号波形の鈍りの抑制を実現する。そのうえで、本発明は、それぞれリード時に各バンクとそれぞれ対応する複数のリードライトバスとを接続する各バンク内のカラムスイッチが導通するタイミングを示す複数の第１の制御信号と、それぞれライト時に各バンク内のカラムスイッチが導通するタイミングを示す複数の第２の制御信号と、を生成する制御回路、を備える。そして、この制御回路が、半導体装置の外部からリード指示を受けてから、各バンクがそれぞれ有する各メモリセルアレイから読み出された該データが第１のＦＩＦＯ回路へ到達するタイミングまでを示す時間が、バンク間で互いに等しくなるように、複数の第１の制御信号を異なる時間で活性化する。また、ライト動作においては、各カラムスイッチが、外部から第１のデータ入出力端子に供給されたライトデータが当該カラムスイッチに到達するタイミングにマッチングして電気的に導通するように、複数の第２の制御信号を異なる時間で活性化する、ことを技術思想とする。これにより、バンク間のスキューが抑制され、高速動作を実現することが可能になる。

図１は、本発明の原理を説明するための模式図である。

本発明による半導体装置１は、図１に示すように、バンク１０ａ〜１０ｆ（第１乃至第６のバンク）を備えて構成される。バンク１０ａ，１０ｂは、ｙ方向（第１の方向）に対峙して列間の領域（第１の配線エリア）を挟むように配置される。第１の配線エリアに配置される第１のリードライトバスは、バンク１０ａ，１０ｂでシェアしている。第１のリードライトバスは、リード時及びライト時に関連して、リードデータ及びライトデータを双方向にデータを転送する信号線である。また、バンク１０ｃ，１０ｄは、それぞれバンク１０ａ，１０ｂとｘ方向（第１の方向と垂直な第２の方向）に隣接して配置され、かつｙ方向に相互に対峙して列間の領域（第２の配線エリア）を挟むように配置される。第２の配線エリアに配置される第２のリードライトバスは、バンク１０ｃ，１０ｄでシェアしている。バンク１０ｅ，１０ｆは、それぞれバンク１０ｃ，１０ｄとｘ方向に隣接して配置され、かつｙ方向に相互に対峙して列間の領域（第３の配線エリア）を挟むように配置される。第３の配線エリアに配置される第３のリードライトバスは、バンク１０ｃ，１０ｄでシェアしている。

バンク１０ａ〜１０ｆの内部には、それぞれ対応するメモリセルアレイ１１ａ〜１１ｆ（第１乃至第６のメモリセルアレイ）が配置される。

ｙ方向のバンク間の領域（第１乃至第３の配線エリア）には、６本のリードライトバスＲＷＢＳ１〜ＲＷＢＳ６（第１乃至第６のリードライトバス）が設けられる。このうち、リードライトバスＲＷＢＳ１，ＲＷＢＳ４はそれぞれ、メモリセルアレイ１１ａ，１１ｂの両方と接続し、かつバンク１０ａとバンク１０ｂの間の領域をｘ方向に延伸（延在）する。リードライトバスＲＷＢＳ２，ＲＷＢＳ５はそれぞれ、メモリセルアレイ１１ｃ，１１ｄの両方と接続し、かつバンク１０ｃとバンク１０ｄの間の領域をｘ方向に延伸する。リードライトバスＲＷＢＳ３，ＲＷＢＳ６はそれぞれ、メモリセルアレイ１１ｅ，１１ｆの両方と接続し、かつバンク１０ｅとバンク１０ｆの間の領域をｘ方向に延伸する。よって、それぞれ対峙する各バンクにおいて、１セットのリードライトバスを用いているので、配線領域のデータ線の本数が削減できる。

バンク１０ａ内の配線エリア寄りの位置には、カラムスイッチ１２ａ（第１のカラムスイッチ）、カラムスイッチ１２ｇ（第７のカラムスイッチ）、及びＹ１１マルチプレクサ１６ａ（第１のマルチプレクサ）が配置される。カラムスイッチ１２ａは、対応するメモリセルアレイ１１ａ内のメモリセルに記憶されるデータを、対応するリードライトバスＲＷＢＳ１との間で入出力する回路である。また、カラムスイッチ１２ｇは、対応するメモリセルアレイ１１ａ内のメモリセルに記憶されるデータを、対応する２本のリードライトバスＲＷＢＳ１，ＲＷＢＳ４のうちのいずれかとの間で入出力する回路である。

カラムスイッチ１２ａとカラムスイッチ１２ｇとは、カラムアドレスが有する複数のビットのうちのＹ１１ビットによって区別される。具体的には、カラムスイッチ１２ａはＹ１１＝０に対応し（／Ｙ１１）、カラムスイッチ１２ｇはＹ１１＝１に対応する（Ｙ１１）。カラムスイッチ１２ｇを通じて入出力するデータ（Ｙ１１＝１に対応するアドレスから読み出されたデータ）は、半導体装置１に×８動作をさせる場合にはリードライトバスＲＷＢＳ４に出力され、×４動作をさせる場合にはリードライトバスＲＷＢＳ１に出力される。このような切り替え動作は、カラムスイッチ１２ｇとリードライトバスＲＷＢＳ１，ＲＷＢＳ４との間に設けられるＹ１１マルチプレクサ１６ａによって制御される。

Ｙ１１マルチプレクサ１６ａの動作は、半導体装置１に×８動作をさせるとき（第１の動作モード）にロウとなり、×４動作をさせるとき（第２の動作モード）にハイとなる動作モード信号ＰＢＸ８Ｂによって制御される。動作モード信号ＰＢＸ８Ｂがロウである場合（すなわち、×８動作の場合）、Ｙ１１マルチプレクサ１６ａは、カラムスイッチ１２ｇをリードライトバスＲＷＢＳ４に接続する。一方、動作モード信号ＰＢＸ８Ｂがハイである場合（すなわち、×４動作の場合）には、Ｙ１１マルチプレクサ１６ａは、カラムスイッチ１２ｇをリードライトバスＲＷＢＳ１に接続する。

バンク１０ｂ〜１０ｆについても、バンク１０ａと同様、それぞれカラムスイッチ１２ｂ〜１２ｆ（第２乃至第６のカラムスイッチ）、カラムスイッチ１２ｈ〜１２ｌ（第８〜第１２のカラムスイッチ）、Ｙ１１マルチプレクサ１６ｂ〜１６ｆ（第２〜第６のマルチプレクサ）が配置される。それぞれの接続及び機能は、上述したカラムスイッチ１２ａ、カラムスイッチ１２ｇ、Ｙ１１マルチプレクサ１６ａと同様であるので、詳しい説明は割愛する。

リードライトバスＲＷＢＳ１とリードライトバスＲＷＢＳ２とは、中間バッファ１３ａ（第１の中間バッファ）によって接続される。同様に、リードライトバスＲＷＢＳ２とリードライトバスＲＷＢＳ３とは、中間バッファ１３ｂ（第２の中間バッファ）によって接続され、リードライトバスＲＷＢＳ４とリードライトバスＲＷＢＳ５とは、中間バッファ１３ｃ（第３の中間バッファ）によって接続され、リードライトバスＲＷＢＳ５とリードライトバスＲＷＢＳ６とは、中間バッファ１３ｄ（第４の中間バッファ）によって接続される。中間バッファ１３ａ〜１３ｄはいずれも、双方向のスリーステイトバッファであり、信号を通過させる際、その波形を整形する機能を有する。リードライトバスＲＷＢＳ１はスリーステイトバッファのゲート電極に接続し、リードライトバスＲＷＢＳ２はスリーステイトバッファのドレイン電極に接続し、よってスリーステイトバッファが活性したときにおいても、リードライトバスＲＷＢＳ１とリードライトバスＲＷＢＳ２がそれぞれ有する寄生容量同士は、結合しない。

配線エリアには、さらに、ＦＩＦＯ回路１４ａ，１４ｂ（第１及び第２のＦＩＦＯ回路）と、それぞれ対応するデータ入出力端子１５ａ，１５ｂ（第１及び第２のデータ入出力端子）とが設けられる。ＦＩＦＯ回路１４ａは、リードライトバスＲＷＢＳ１とデータ入出力端子１５ａとの間でデータの入出力を行う。ＦＩＦＯ回路１４ｂは、リードライトバスＲＷＢＳ４とデータ入出力端子１５ｂとの間でデータの入出力を行う。

半導体装置１では、中間バッファ１３ａ〜１３ｄを設けたことで、リードライトバス間の長さが過大になることがなくなっている（最長部分でも、一つのバンクのｘ方向長さ程度である）。したがって、信号波形の鈍りが抑制されている。しかし一方で、半導体装置１では、バンクごとに中間バッファの段数が異なっている。具体的には、バンク１０ａ，１０ｂでは中間バッファの段数は０であるの対し、バンク１０ｃ，１０ｄでは１であり、バンク１０ｅ，１０ｆでは２である。このようにバンクごとに中間バッファの段数が異なるものの、半導体装置１では、後述する制御回路２０の処理により、高速動作を実現することが可能になっている。以下、詳しく説明する。

半導体装置１は、カラムスイッチ１２ａ〜１２ｌが電気的に導通するタイミングを示す第１の制御信号ＣＹＣＬＫＴ０（Ｒｅａｄ）〜ＣＹＣＬＫＴ２（Ｒｅａｄ）と、カラムスイッチ１２ａ〜１２ｌが導通するタイミングを示す第２の制御信号ＣＹＣＬＫＴ０（Ｗｒｉｔｅ）〜ＣＹＣＬＫＴ２（Ｗｒｉｔｅ）とを生成する制御回路２０を備えている。なお、ここでは、第１の制御信号ＣＹＣＬＫＴ０（Ｒｅａｄ）及び第２の制御信号ＣＹＣＬＫＴ０（Ｗｒｉｔｅ）はカラムスイッチ１２ａ，１２ｂ，１２ｇ，１２ｈに、第１の制御信号ＣＹＣＬＫＴ１（Ｒｅａｄ）及び第２の制御信号ＣＹＣＬＫＴ１（Ｗｒｉｔｅ）はカラムスイッチ１２ｃ，１２ｄ，１２ｉ，１２ｊに、第１の制御信号ＣＹＣＬＫＴ２（Ｒｅａｄ）及び第２の制御信号ＣＹＣＬＫＴ２（Ｗｒｉｔｅ）はカラムスイッチ１２ｅ，１２ｆ，１２ｋ，１２ｌに、それぞれ入力されるものとしている。

制御回路２０は、外部からリード指示（各メモリセルアレイ１１ａ〜１１ｆからのデータ読み出しの指示）を受けてから、各メモリセルアレイ１１ａ〜１１ｆから読み出された複数のリードデータがそれぞれ対応するＦＩＦＯ回路１４ａ，１４ｂへ到達するタイミングまで、を示す時間が、バンク間で互いに等しくなるように、第１の制御信号ＣＹＣＬＫＴ０（Ｒｅａｄ）〜ＣＹＣＬＫＴ２（Ｒｅａｄ）をそれぞれ異なる時間で活性化する。また、制御回路２０は、各カラムスイッチ１２ａ〜１２ｌが、外部からデータ入出力端子１５ａ，１５ｂに供給された複数のライトデータが各カラムスイッチ１２ａ〜１２ｌにそれぞれ異なるタイミングで到達するタイミングにマッチングして導通するように、第２の制御信号ＣＹＣＬＫＴ０（Ｗｒｉｔｅ）〜ＣＹＣＬＫＴ２（Ｗｒｉｔｅ）をそれぞれ異なる時間で活性化する。

上記のような各カラムスイッチ１２ａ〜１２ｌのそれぞれ異なる時間での活性化を実現するため、制御回路２０は、各制御信号の活性化タイミングを、バンクごと且つ動作モードごとに活性化タイミングをずらす処理を行う。具体的には、制御回路２０内にバンクごと且つ動作モードごとの遅延量が設定され、制御回路２０は、この遅延量の設定に基づいて各制御信号の活性化タイミングの処理を行う。この遅延量は、ＦＩＦＯ回路１４ａ，１４ｂと各バンク１０ａ〜１０ｆの間のデータの伝送経路上に設けられる中間バッファの段数に基づいて決定される。

制御回路２０に設定する遅延量について、具体的に説明する。以下の説明では、中間バッファ１段数分の遅延量をＴとし、段数＝０であるバンク１０ａ，１０ｂについての遅延量（第１の制御信号ＣＹＣＬＫＴ０（Ｒｅａｄ）及び第２の制御信号ＣＹＣＬＫＴ０（Ｗｒｉｔｅ）の遅延量）をＸとする。まず、リード時に関しては、段数＝１であるバンク１０ｃ，１０ｄに関わる第１の制御信号ＣＹＣＬＫＴ１（Ｒｅａｄ）の遅延量にはＸ−Ｔを設定する。一方、段数＝２であるバンク１０ｅ，１０ｆに関わる第１の制御信号ＣＹＣＬＫＴ２（Ｒｅａｄ）の遅延量にはＸ−２Ｔを設定する。ライト時に関しては、段数＝１であるバンク１０ｃ，１０ｄに関わる第２の制御信号ＣＹＣＬＫＴ１（Ｗｒｉｔｅ）の遅延量にはＸ＋Ｔを設定する。一方、段数＝２であるバンク１０ｅ，１０ｆに関わる第２の制御信号ＣＹＣＬＫＴ２（Ｗｒｉｔｅ）の遅延量にはＸ＋２Ｔを設定する。

制御回路２０に以上のような遅延量を設定することで、リード時にはＦＩＦＯ回路１４ａ，１４ｂへバンク１０ａ〜１０ｆにそれぞれ対応するデータの到達する時刻が、バンク間で揃い、ライト時にはバンクごとの適切な時刻（ＦＩＦＯ回路１４ａ，１４ｂから入力されたデータの対応するリードライトバスへの到達時刻）でカラムスイッチ１２ａ〜１２ｌが動作することになる。したがって、半導体装置１によれば、信号波形の鈍りを抑制するためにバンクごとに中間バッファの段数が異なっているにもかかわらず、バンク間のスキューが抑制され、高速動作を実現することが可能になっている。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図２は、本発明の好ましい実施の形態による半導体装置１の構成を示すブロック図である。本実施形態による同期式の半導体装置１はＤＤＲ３型のＳＤＲＡＭであり、外部端子として、同期信号が供給される端子としてクロック端子５１ａ，５１ｂ、リードコマンドやライトコマンドが供給される端子としてコマンド端子５２、アクセス対象のメモリセルのアドレスを確定する情報が供給される端子としてアドレス端子５３、メモリセルのデータを外部へ読み出す又はメモリセルへ外部のデータを書き込む端子としてデータ入出力端子１５、データ入出力端子１５のデータを半導体装置１を制御するコントローラと同期させる端子としてデータストローブ端子８７、及び半導体装置１に電源を供給する端子として電源端子９０を備えている。

クロック端子５１ａ，５１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、入力回路６０を介して、タイミング発生回路６１及びＤＬＬ回路６２に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。タイミング発生回路６１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＩＣＬＫを生成し、半導体装置１内部の各回路に供給する。

ＤＬＬ回路６２は、外部クロック信号ＣＫ，／ＣＫを受けて、外部クロック信号ＣＫ，／ＣＫに対して位相制御され、かつデューティー制御された内部クロック信号ＬＣＬＫＯＥＴを生成するクロック生成回路である。生成された内部クロック信号ＬＣＬＫＯＥＴは、後述する制御回路２０及び入出力回路８５，８６に供給される。

コマンド端子５２は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、オンダイターミネーション信号ＯＤＴなどの各種コマンド信号ＣＭＤが供給される端子である。これらのコマンド信号ＣＭＤは、入力ラッチ回路６３を介してコマンドデコーダ６４に入力される。

コマンドデコーダ６４は、入力されたコマンド信号ＣＭＤから各種内部コマンドを生成し、半導体装置１内部の各回路に供給する。ここで生成される各種内部コマンドには、リードモードへのエントリを指示するリードコマンドＲＥＡＤ、ライトモードへのエントリを指示するライトコマンドＷＲＩＴＥ、オンダイターミネーションのオンオフを示すオンダイターミネーションコマンドＯＤＴ、リード時のカラムスイッチ１２（後述）の動作を制御する制御コマンドＣＹＣＬＫＴ（Ｒｅａｄ）（第１の制御コマンド）、ライト時のカラムスイッチ１２の動作を制御する制御コマンドＣＹＣＬＫＴ（Ｗｒｉｔｅ）（第２の制御コマンド）、リード時のメインアンプ１７（後述）、中間バッファ１３（後述）、及びＦＩＦＯ回路１４（後述）の動作タイミングを制御する制御コマンドＤＲＣＬＫＴ、ライト時のメインアンプ１７、中間バッファ１３、及びＦＩＦＯ回路１４の動作タイミングを制御する制御コマンドＤＷＣＬＫＴが含まれる。

アドレス端子５３はアドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、入力ラッチ回路６５を介してラッチ回路６６に供給される。アドレス信号ＡＤＤには、ロウアドレスＸ０〜Ｘ１１、カラムアドレスＹ０〜Ｙ９，Ｙ１１、及びバンクアドレスＢＡＮＫが含まれる。ラッチ回路６６は、入力ラッチ回路６５に供給されたアドレス信号ＡＤＤをラッチし、ロウアドレスＸ０〜Ｘ１１及びバンクアドレスＢＡＮＫを救済回路７３に、カラムアドレスＹ０〜Ｙ９，Ｙ１１及びバンクアドレスＢＡＮＫを救済回路７１に、それぞれ供給する。また、ラッチ回路６６は、カラムアドレスＹ１１が「１」である場合にハイとなり、「０」である場合にロウとなるＹ１１選択信号Ｙ１１Ｔを生成し、バンクアドレスＢＡＮＫとともに後述する制御回路２０に供給する。

半導体装置１がモードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ６９に供給され、これによってモードレジスタ６９の内容が更新される。モードレジスタ６９に設定される情報には、上述したＩ／Ｏの数（Ｘ４、Ｘ８）に関連する動作モード信号ＰＢＸ８Ｂが含まれる。動作モード信号ＰＢＸ８Ｂは、後述する制御回路２０によって取り出される。

ロウアドレス及びカラムアドレスはそれぞれ、メモリセルアレイ１１内のワード線ＷＬとビット線ＢＬを特定してアクセス対象のメモリセルを確定するアドレスである。また、メモリセルアレイ１１は、後述するように８つのバンクに分割配置されており、バンクアドレスＢＡＮＫは、それらのひとつを特定するアドレスである。メモリセルアレイ１１内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図５では、１本のワード線ＷＬ、１本のビット線ＢＬ、及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路８２内の対応するセンスアンプＳＡに接続されている。

救済回路７３は、バンクアドレスＢＡＮＫごとに、不良ワード線ＷＬに対応するロウアドレスと、その置き換え先となるワード線ＷＬに対応するロウアドレスとを対応付けて記憶している。この記憶は、アンチヒューズ素子又はヒューズ素子によって実現される。

Ｘ系制御回路７２は、リードコマンドＲＥＡＤ又はライトコマンドＷＲＩＴＥが活性化されると、救済回路７３にロウアドレスを出力するよう指示する。救済回路７３は、この指示を受け、ラッチ回路６６より供給されるロウアドレスを、ラッチ回路６６より供給されるバンクアドレスＢＡＮＫに対応するロウデコーダ（Ｘデコーダ）８１に出力する。ただし、ラッチ回路６６より供給されるロウアドレスが不良ワード線ＷＬに対応するロウアドレスとして記憶されているものである場合、供給されたロウアドレスではなく、置き換え先となるワード線ＷＬに対応するロウアドレスをロウデコーダ８１に出力する。ロウデコーダ８１は、こうして入力されたロウアドレスに基づき、メモリセルアレイ１１に含まれるいずれかのワード線ＷＬを選択する。選択されたワード線ＷＬに接続されるメモリセルＭＣでは、セルキャパシタがビット線ＢＬに接続される。

救済回路７１は、バンクアドレスＢＡＮＫごとに、不良ビット線ＢＬに対応するカラムアドレスと、その置き換え先となるビット線ＢＬに対応するカラムアドレスとを対応付けて記憶している。この記憶も、アンチヒューズ素子又はヒューズ素子によって実現される。

Ｙ系制御回路７０は、リードコマンドＲＥＡＤ又はライトコマンドＷＲＩＴＥが活性化されると、救済回路７１にカラムアドレスを出力するよう指示する。救済回路７１は、この指示を受け、ラッチ回路６６より供給されるカラムアドレスを、ラッチ回路６６より供給されるバンクアドレスＢＡＮＫに対応するカラムデコーダ（Ｙデコーダ）８３に出力する。ただし、ラッチ回路６６より供給されるカラムアドレスが不良ビット線ＢＬに対応するカラムアドレスとして記憶されているものである場合、供給されたカラムアドレスではなく、置き換え先となるビット線ＢＬに対応するカラムアドレスをカラムデコーダ８３に出力する。カラムデコーダ８３は、こうして入力されたカラムアドレスに基づいてカラム選択信号（メモリセルアレイ１１に含まれるいずれかのビット線ＢＬを選択するための信号）を生成し、カラムスイッチ１２に出力する。カラムスイッチ１２は、入力されたカラム選択信号により選択されたビット線ＢＬと、相補のメインＩ／Ｏ線ＭＩＯＴ／Ｂとを接続する。選択されたビット線ＢＬに対応するセンスアンプＳＡは、相補のメインＩ／Ｏ線ＭＩＯＴ／Ｂを介して、メインアンプ回路８４内のメインアンプ１７に接続される。

半導体装置１には、リフレッシュカウンタ７４も設けられる。リフレッシュカウンタ７４は、ロウアドレスを自動的に生成する回路である。リフレッシュ動作時には、リフレッシュカウンタ７４により生成されたロウアドレスが救済回路７３に供給され、このロウアドレスにより特定されるメモリセルＭＣのリフレッシュ動作が行われる。本発明とリフレッシュ動作とは関連しないので、リフレッシュ動作時の説明は、省略する。

データ入出力端子１５は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子である。半導体装置１には、後述するように８個のデータ入出力端子１５−０〜１５−７が設けられ、８ビットのデータを同時に入力又は出力可能とされている。

データ入出力端子１５とメインアンプ１７を含むメインアンプ回路８４の間には、入出力回路８５、ＦＩＦＯ回路１４が設けられる。ＦＩＦＯ回路１４とメインアンプ１７とは、途中に中間バッファ１３が設けられたリードライトバスＲＷＢＳによって互いに接続される。但し、８つのバンクのうち２つのバンクについて、ＦＩＦＯ回路１４と２つのバンクに関連するメインアンプ１７との間には、中間バッファ１３が設けられない。ＦＩＦＯ回路１４は、リードデータＤＱ又はライトデータＤＱのキューイングを行う先入れ先出しの回路である。入出力回路８５及び中間バッファ１３は、リードデータＤＱ又はライトデータＤＱの波形を整形するバッファ回路である。

リード時においては、センスアンプＳＡ８２によって増幅されたリードデータＤＱは、メインアンプ１７でさらに増幅され、ＦＩＦＯ回路１４及び入出力回路８５を経て、データ入出力端子１５から外部に出力される。一方、ライト時においては、データ入出力端子１５を通じて外部から入力したライトデータＤＱは、入出力回路８５及びＦＩＦＯ回路１４を経てメインアンプ１７に供給され、増幅されたうえでセンスアンプＳＡに供給される。

メインアンプ回路８４には、上述したメインアンプ１７の他にＹ０，Ｙ１，Ｙ２切替回路１９及びＹ１１マルチプレクサ１６が含まれる。Ｙ０，Ｙ１，Ｙ２切替回路１９は、リード時には、８ビットのパラレルデータを前半４ビットと後半４ビットに分けて出力し、ライト時には、４ビットずつシリアルに供給されるデータを８ビットのパラレルデータとして出力する回路である。Ｙ１１マルチプレクサ１６は、半導体装置１が×８動作（第１の動作モード）と×４動作（第２の動作モード）のいずれで動作するかによって、メインアンプ１７とリードライトバスＲＷＢＳの接続関係を切り替える機能を有する。この点については、後に詳しく説明する。

入出力回路８５がデータ入出力端子１５からライトデータＤＱを取り込むタイミングは、データストローブ端子８７から入出力回路８６を介して供給される相補のデータストローブ信号ＤＱＳ，／ＤＱＳによって制御される。リード時には、入出力回路８６は、データ出力の動作基準となる相補のデータストローブ信号ＤＱＳ，／ＤＱＳを生成し、データストローブ端子８７から外部に出力する。

カラムスイッチ１２、中間バッファ１３、ＦＩＦＯ回路１４、入出力回路８５，８６の動作タイミングは、制御回路２０が生成する各種制御信号によって制御される。これら各種制御信号の詳細についても、後に詳しく説明する。

電源端子９０は、外部電源電圧ＶＤＤ，ＶＳＳが供給される端子である。内部電圧発生回路９１は、これら外部電源電圧ＶＤＤ，ＶＳＳに基づいて各種の内部電圧を生成し、半導体装置１内部の各回路に供給する。

以上が本実施の形態による半導体装置１の全体構成である。次に、半導体装置１の各部の構成について、さらに詳しく説明する。以下の説明では、初めに半導体装置１の各部の基本的構成及び動作について説明し、その後、バンクごとにリード時にはＦＩＦＯ回路１４を基準に、ライト時にはカラムデコーダ（Ｙデコーダ）８３を基準に中間バッファの段数が異なっていても、バンク間のスキューが抑制され、高速動作を実現するための構成について詳しく説明する。

図３は、半導体装置１の平面図である。同図に示すように、本実施の形態による半導体装置１は、８個のバンク１０−０〜１０−７を備えて構成される。バンク１０−０とバンク１０−２、バンク１０−１とバンク１０−３、バンク１０−４とバンク１０−６、バンク１０−５とバンク１０−７はそれぞれ、ｙ方向に相互に対峙して配置される。また、バンク１０−０，１０−１，１０−４，１０−５は、この順でｘ方向に並べて配置される。同様に、バンク１０−２，１０−３，１０−６，１０−７は、この順でｘ方向に並べて配置される。バンク１０−０〜１０−７の内部には、それぞれメモリセルアレイ１１−０〜１１−７が配置される。

ｙ方向に相互に対峙して配置される複数のバンク間の領域である配線エリアには、それぞれｘ方向に延伸するリードライトバスＲＷＢＳ０２＜３１：０＞、リードライトバスＲＷＢＳ１３＜３１：０＞、リードライトバスＲＷＢＳ４６＜３１：０＞、リードライトバスＲＷＢＳ５７＜３１：０＞が設けられる。ここで、リードライトバスＲＷＢＳｘｙという表記は、メモリセルアレイ１１−ｘ，１１−ｙの両方と接続され、かつバンク１０−ｘとバンク１０−ｙの間の領域をｘ方向に延伸するリードライトバスの意である。また、ｚ＜ｎ：０＞という表記は、構成ｚが０番目からｎ番目までのｎ＋１個あることを示している。本実施の形態では、ｚ＜ｍ＞という表記を用いる場合もあり、これはｎ＋１個の構成ｚのうち、ｍ番目のものであることを示している。具体的に説明すると、「リードライトバスＲＷＢＳ０２＜３１：０＞」という表記は、メモリセルアレイ１１−０，１１−２の両方と接続され、バンク１０−０とバンク１０−２の間の領域をｘ方向に延伸する３２本のリードライトバスを意味する。また、リードライトバスＲＷＢＳ０２＜０＞と書く場合には、３２本のリードライトバスＲＷＢＳ０２＜３１：０＞のうちの０番目であることを意味する。

バンク１０−ｎ内（ｎ＝０〜７の整数）の配線エリア寄りの位置には、カラムデコーダ８３−ｎ及びメインアンプ回路８４−ｎが配置される。カラムデコーダ８３−ｎに含まれるカラムスイッチ１２（図２）は、図３には示していないが、６４個のカラムスイッチ１２−ｎ＜６３：０＞それぞれに対して上述したカラム選択信号を供給する。各カラムスイッチ１２−ｎ＜６３：０＞はそれぞれ、所定のビット線ＢＬと所定の相補のメインＩＯ線ＭＩＯＴ，ＭＩＯＢとを接続する。相補のメインＩＯ線ＭＩＯＴ，ＭＩＯＢは、２つの線で一つのデータの情報を示す。

図４は、メインアンプ回路８４−０の構成を示す図である。図示していないが、メインアンプ回路８４−１〜８４−７についても同様の構成を有している。同図には、×８動作と×４動作のそれぞれについて、メインアンプ１７とデータ入出力端子１５との対応関係も示している。同図に示すように、メインアンプ回路８４−０は、メインアンプ１７−０＜６３：０＞、Ｙ０，Ｙ１，Ｙ２切替回路１９−０＜７：０＞、Ｙ１１マルチプレクサ（Ｙ１１ＭＵＸ）１６−０＜１５：０＞、及びＲＷ（リードライト）切替回路１８−０＜１５：０＞（スイッチ回路）を含んで構成される。メインアンプ１７−０＜０＞〜１７−０＜６３＞は一列にｘ方向に並べて配置され、それぞれ対応する複数の相補のメインＩＯ線ＭＩＯＴ，ＭＩＯＢを介して、対応するカラムスイッチ１２−０＜０＞〜１２−０＜６３＞（不図示）と接続される。

６４個のメインアンプ１７−０＜６３：０＞は、図４に示すように、メインアンプ１７−０＜０＞から順に８つずつを一つの単位として、それぞれ対応する８つのＹ０，Ｙ１，Ｙ２切替回路１９−０＜７：０＞に接続される。例えばＹ０，Ｙ１，Ｙ２切替回路１９−０＜０＞は、４つのＲＷ切替回路１８＜０＞〜１８＜３＞に接続される。同様に、Ｙ０，Ｙ１，Ｙ２切替回路１９−０＜２＞は、ＲＷ切替回路１８＜４＞〜１８＜７＞に接続され、Ｙ０，Ｙ１，Ｙ２切替回路１９−０＜４＞は、ＲＷ切替回路１８＜８＞〜１８＜１１＞に接続され、Ｙ０，Ｙ１，Ｙ２切替回路１９−０＜６＞は、ＲＷ切替回路１８＜１２＞〜１８＜１５＞に接続される。ＲＷ切替回路１８＜０＞〜１８＜３＞，１８＜４＞〜１８＜７＞，１８＜８＞〜１８＜１１＞，１８＜１２＞〜１８＜１５＞は、それぞれリードライトバスＲＷＢＳ０２＜０＞〜ＲＷＢＳ０２＜３＞，ＲＷＢＳ０２＜８＞〜ＲＷＢＳ０２＜１１＞，ＲＷＢＳ０２＜１６＞〜ＲＷＢＳ０２＜１９＞，ＲＷＢＳ０２＜２４＞〜ＲＷＢＳ０２＜２７＞に接続される。一方、例えばＹ０，Ｙ１，Ｙ２切替回路１９−０＜１＞は、４つのＹ１１マルチプレクサ１６＜０＞〜１６＜３＞に接続される。同様に、Ｙ０，Ｙ１，Ｙ２切替回路１９−０＜３＞は、Ｙ１１マルチプレクサ１６＜４＞〜１８＜７＞に接続され、Ｙ０，Ｙ１，Ｙ２切替回路１９−０＜５＞は、Ｙ１１マルチプレクサ１６＜８＞〜１８＜１１＞に接続され、Ｙ０，Ｙ１，Ｙ２切替回路１９−０＜７＞は、Ｙ１１マルチプレクサ１６＜１２＞〜１８＜１５＞に接続される。Ｙ１１マルチプレクサ１６＜０＞〜１６＜１５＞のそれぞれは、それぞれ対応する２本のリードライトバスＲＷＢＳに接続される。具体的には、Ｙ１１マルチプレクサ１６＜０＞はリードライトバスＲＷＢＳ０２＜０＞，ＲＷＢＳ０２＜４＞に、Ｙ１１マルチプレクサ１６＜１＞はリードライトバスＲＷＢＳ０２＜１＞，ＲＷＢＳ０２＜５＞に、Ｙ１１マルチプレクサ１６＜２＞はリードライトバスＲＷＢＳ０２＜２＞，ＲＷＢＳ０２＜６＞に接続される。以下同様である。

後ほど詳しく説明するが、Ｙ１１マルチプレクサ１６−０は、上述した動作モード信号ＰＢＸ８Ｂに応じて、×８動作時には、接続される２本のリードライトバスＲＷＢＳ０２のうちＲＷ切替回路１８−０が接続されていないリードライトバスＲＷＢＳ０２の方と、対応するＹ０，Ｙ１，Ｙ２切替回路１９−０と、を接続する。一方、×４動作時には、接続される２本のリードライトバスＲＷＢＳ０２のうちＲＷ切替回路１８−０が接続されているリードライトバスＲＷＢＳ０２の方と、対応するＹ０，Ｙ１，Ｙ２切替回路１９−０と、を接続する。一例を挙げると、Ｙ１１マルチプレクサ１６−０＜０＞は、×８動作時には、リードライトバスＲＷＢＳ０２＜４＞とＹ０，Ｙ１，Ｙ２切替回路１９−０＜１＞とを接続する。一方、×４動作時には、リードライトバスＲＷＢＳ０２＜０＞とＹ０，Ｙ１，Ｙ２切替回路１９−０＜１＞とを接続する。

リードライトバスＲＷＢＳ０２＜０＞〜ＲＷＢＳ０２＜３＞は、データ入出力端子１５−０に関連付けされる。また、リードライトバスＲＷＢＳ０２＜４＞〜ＲＷＢＳ０２＜７＞は、データ入出力端子１５−４に関連付けされる。以下同様に、リードライトバスＲＷＢＳ０２＜８＞〜ＲＷＢＳ０２＜１１＞はデータ入出力端子１５−１に関連付けられ、リードライトバスＲＷＢＳ０２＜１２＞〜ＲＷＢＳ０２＜１５＞はデータ入出力端子１５−５に関連付けられ、リードライトバスＲＷＢＳ０２＜１６＞〜ＲＷＢＳ０２＜１９＞はデータ入出力端子１５−２に関連付けられ、リードライトバスＲＷＢＳ０２＜２０＞〜ＲＷＢＳ０２＜２３＞はデータ入出力端子１５−６に関連付けられ、リードライトバスＲＷＢＳ０２＜２４＞〜ＲＷＢＳ０２＜２７＞はデータ入出力端子１５−３に関連付けられ、リードライトバスＲＷＢＳ０２＜２８＞〜ＲＷＢＳ０２＜３１＞はデータ入出力端子１５−７に関連付けされる。

したがって、例えば、それぞれＲＷ切替回路１８＜０＞〜１８＜３＞を介してリードライトバスＲＷＢＳ０２＜０＞〜ＲＷＢＳ０２＜３＞に接続されるメインアンプ１７−０＜０＞〜１７−０＜７＞は、図示したように、半導体装置１の動作モードとは関わりなく（×８動作、×４動作いずれにおいても）、データ入出力端子１５−０に関連付けされる。これに対し、それぞれＹ１１マルチプレクサ１６−０＜０＞〜１６−＜３＞を介してリードライトバスに接続されるメインアンプ１７−０＜８＞〜１７−０＜１５＞は、×８動作時にはリードライトバスＲＷＢＳ０２＜４＞〜ＲＷＢＳ０２＜７＞を介してデータ入出力端子１５−４に関連付けられ、×４動作時にはリードライトバスＲＷＢＳ０２＜０＞〜ＲＷＢＳ０２＜３＞を介してデータ入出力端子１５−０に関連付けされる。他のメインアンプ１７−０についても同様である。

次に、図５は、制御回路２０の構成を示す図である。同図には、バンク１０−４のカラムスイッチ１２−４＜０＞，１２−４＜４＞、バンク１０−５のカラムスイッチ１２−５＜０＞，１２−５＜４＞に関連する部分のみを記載しているが、他のバンク及びカラムスイッチに関連する部分も同様である。

図５に示すように、制御回路２０は、バンク１０−ｎ（ｎは０〜７の整数）内のカラムデコーダ８３−ｎ及びメインアンプ回路８４−ｎを制御するＭＡ（メインアンプ）／ＹＳ（カラムスイッチ）コントロール回路２１−ｎと、中間バッファ１３−ｍ（ｍは０〜２の整数）を制御する中間バッファコントロール回路２２−ｍと、ＦＩＦＯ回路１４を制御するＦＩＦＯコントロール回路２３と、を有して構成される。

各ＭＡ／ＹＳコントロール回路２１−ｎは、それぞれ上述した制御コマンドＣＹＣＬＫＴ（Ｒｅａｄ）、制御コマンドＣＹＣＬＫＴ（Ｗｒｉｔｅ）、制御コマンドＤＲＣＬＫＴ、制御コマンドＤＷＣＬＫＴ、Ｙ１１選択信号Ｙ１１Ｔ、及び動作モード信号ＰＢＸ８Ｂを受け取り、これらに基づいて制御信号ＣＹＳＥＴ−ｎ（第１の制御信号又は第２の制御信号），ＤＲＣＬＫＴ１−ｎ，ＤＷＣＬＫＴ１−ｎを生成する。これらのうち、制御信号ＣＹＳＥＴ−ｎは、対応するカラムデコーダ８３−ｎに入力され、制御信号ＤＲＣＬＫＴ１−ｎ，ＤＷＣＬＫＴ１−ｎは、対応するメインアンプ回路８４−ｎに入力される。なお、以下の説明においては、例えば制御信号ＤＲＣＬＫＴ１−ｎについて、特にバンクとの対応関係を明確にする必要がない場合、「−ｎ」を省略し、単に制御信号ＤＲＣＬＫＴ１と書くことがある。他の制御信号についても同様である。

図６（ａ）（ｂ）は、ＭＡ／ＹＳコントロール回路２１−ｎの内部構成を示す回路図である。同図（ａ）は制御信号ＣＹＳＥＴ−ｎを生成する部分の回路図であり、同図（ｂ）は制御信号ＤＲＣＬＫＴ１−ｎ，ＤＷＣＬＫＴ１−ｎを生成する部分の回路図である。これらの図から明らかなように、制御信号ＣＹＳＥＴ−ｎを生成する部分と、制御信号ＤＲＣＬＫＴ１−ｎ，ＤＷＣＬＫＴ１−ｎを生成する部分とは、互いに独立している。また、制御信号ＤＲＣＬＫＴ１−ｎは制御信号ＤＲＣＬＫＴ１−ｎ＜０＞（第３の制御信号）と制御信号ＤＲＣＬＫＴ１−ｎ＜１＞（第５の制御信号）から構成され、制御信号ＤＷＣＬＫＴ１−ｎは制御信号ＤＷＣＬＫＴ１−ｎ＜０＞（第４の制御信号）と制御信号ＤＷＣＬＫＴ１−ｎ＜１＞（第６の制御信号）から構成される。

図６（ａ）に示すように、ＭＡ／ＹＳコントロール回路２１−ｎは、ディレイ回路Ｄ１（第１の遅延回路）、ディレイ回路Ｄ２（第２の遅延回路）、及びＯＲ回路Ｏ１を有する。ディレイ回路Ｄ１には制御コマンドＣＹＣＬＫＴ（Ｒｅａｄ）が入力され、ディレイ回路Ｄ２には制御コマンドＣＹＣＬＫＴ（Ｗｒｉｔｅ）が入力される。ディレイ回路Ｄ１の出力信号（第１の制御信号）及びディレイ回路Ｄ２の出力信号（第２の制御信号）はＯＲ回路Ｏ１に入力され、ＯＲ回路Ｏ１の出力が制御信号ＣＹＳＥＴ−ｎとなる。バンク１０−ｎのカラムスイッチ１２−ｎ＜３１：０＞は、対応するＭＡ／ＹＳコントロール回路２１−ｎによって生成される制御信号ＣＹＳＥＴが活性化しているとき（第１の制御信号及び第２の制御信号の少なくとも一方が活性化しているとき）に電気的に導通し、それ以外の時に非導通となる。

ディレイ回路Ｄ１には、対応するバンク１０−ｎ用のリード時の遅延量が予め設定される。この遅延量の具体的な値は、コマンド端子５２にリードコマンドＲＥＡＤが供給されてから、各メモリセルアレイ１１から読み出されたリードデータＤＱがＦＩＦＯ回路１４へ到達するタイミングまでを示す時間が、バンク間で互いに等しくなるよう、決定される。また、ディレイ回路Ｄ２には、対応するバンク１０−ｎ用のライト時の遅延量が予め設定される。この遅延量の具体的な値は、対応するカラムスイッチ１２が、外部からデータ入出力端子１５に供給されたライトデータＤＱが当該カラムスイッチ１２に到達するタイミングにマッチングして電気的に導通するよう、決定される。これらの遅延量については、後により詳しく説明する。つまり、ディレイ回路Ｄ１及びディレイ回路Ｄ２がそれぞれ有する遅延量は、複数のバンク毎に異なる。言い換えれば、図５で示したように、複数のバンク毎にそれぞれ対応する複数のコントロール回路２１がそれぞれ有する複数のディレイ回路Ｄ１及び複数のディレイ回路Ｄ２の遅延量は、異なる。

図６（ｂ）に示すように、ＭＡ／ＹＳコントロール回路２１−ｎはさらに、ディレイ回路Ｄ３，Ｄ４、ＮＡＮＤ回路Ｎ１，Ｎ２、及びＡＮＤ回路Ａ１〜Ａ４を有する。ディレイ回路Ｄ３には制御コマンドＤＲＣＬＫＴが入力され、ディレイ回路Ｄ４には制御コマンドＤＷＣＬＫＴが入力される。また、ＮＡＮＤ回路Ｎ１には、Ｙ１１選択信号Ｙ１１Ｔと動作モード信号ＰＢＸ８Ｂとが入力され、ＮＡＮＤ回路Ｎ２には、Ｙ１１選択信号Ｙ１１Ｔの反転信号と動作モード信号ＰＢＸ８Ｂとが入力される。ディレイ回路Ｄ３の出力は、ＡＮＤ回路Ａ１，Ａ３に入力される。ディレイ回路Ｄ４の出力は、ＡＮＤ回路Ａ２，Ａ４に入力される。ＮＡＮＤ回路Ｎ１の出力は、ＡＮＤ回路Ａ１，Ａ２に入力される。ＮＡＮＤ回路Ｎ１の出力は、ＡＮＤ回路Ａ３，Ａ４に入力される。ＡＮＤ回路Ａ１〜Ａ４の出力信号はそれぞれ、制御信号ＤＲＣＬＫＴ１−ｎ＜０＞（第３の制御信号）、制御信号ＤＷＣＬＫＴ１−ｎ＜０＞（第４の制御信号）、制御信号ＤＲＣＬＫＴ１−ｎ＜１＞（第５の制御信号）、制御信号ＤＲＣＬＫＴ１−ｎ＜２＞（第６の制御信号）となる。

ディレイ回路Ｄ３にも、対応するバンク１０−ｎ用のリード時の遅延量が予め設定される。また、ディレイ回路Ｄ４にも、対応するバンク１０−ｎ用のライト時の遅延量が予め設定される。これらの遅延量の具体的な値は、対応するＲＷ切替回路１８及びＹ１１マルチプレクサ１６が、リードデータＤＱ（リード時）又はライトデータＤＱ（ライト時）がそれぞれ対応する当該回路に到達するタイミングで到達／マッチングするように、決定される。つまり、ディレイ回路Ｄ３及びディレイ回路Ｄ４がそれぞれ有する遅延量は、複数のバンク毎に異なる。言い換えれば、図５で示したように、複数のバンク毎にそれぞれ対応する複数のコントロール回路２１がそれぞれ有する複数のディレイ回路Ｄ３及び複数のディレイ回路Ｄ４の遅延量は、異なる。これらの遅延量についても、後により詳しく説明する。

図７（ａ）（ｂ）は、以上の各信号の真理値表である。図７（ａ）は、アクセス対象がバンク１０−４である場合の真理値表を例示し、図７（ｂ）は、アクセス対象がバンク１０−５である場合の真理値表を例示している。ＭＡ／ＹＳコントロール回路２１−ｎの処理の結果、各制御信号の値は図７（ａ）（ｂ）に示す通りとなる。

なお、図７（ａ）（ｂ）からも理解されるように、ＭＡ／ＹＳコントロール回路２１−ｎは、対応するバンク１０−ｎがアクセス対象である場合にのみ各制御信号を生成し、そうでない場合には生成しない。つまり、例えばアクセス対象がバンク１０−４である場合を示す図７（ａ）では、制御信号ＤＲＣＬＫＴ１−４，ＤＷＣＬＫＴ１−４は動作モード信号ＰＢＸ８Ｂ等に応じて変化しているが、制御信号ＤＲＣＬＫＴ１−５，ＤＷＣＬＫＴ１−５はロウで固定されている。このような動作は、図５には図示していないが、ラッチ回路６６から制御回路２０に入力されるバンクアドレスＢＡＮＫを、各ＭＡ／ＹＳコントロール回路２１−ｎが参照することによって実現される。また、図７（ａ）からも理解されるように、アクセス対象がバンク１０−４である場合、バンク１０−５及びバンク１０−７に関連するＲＷＢＳ５７は、割り当てられない。アクセス対象がバンク１０−４でありＩ／ＯがＸ４モードでるとき、ＲＷＢＳ４６＜４＞は、割り当てられない。前述の図４で説明したとおりである。更に、図７（ａ）からも理解されるように、アクセス対象がバンク１０−５でありＩ／ＯがＸ４モードでるとき、ＲＷＢＳ５７＜４＞は、割り当てられない。

図８は、ＲＷ切替回路１８−４＜０＞と、Ｙ１１マルチプレクサ１６−４＜４＞との内部構成を示す回路図である。図示していないが、他のＲＷ切替回路１８及びＹ１１マルチプレクサ１６も同様の構成を有している。

図８に示すように、まずＲＷ切替回路１８−４＜０＞は、クロックドインバータＣＩ１、スリーステイトバッファＴＢ１、バッファＢ５，Ｂ６を有する。クロックドインバータＣＩ１及びスリーステイトバッファＴＢ１は、それぞれ対応するメインアンプ１７−４＜０＞と、リードライトバスＲＷＢＳ４６＜０＞との間に接続される。クロックドインバータＣＩ１は、ライト動作に対応する素子であり、入力ノードがリードライトバスＲＷＢＳ４６＜０＞、出力ノードがメインアンプ１７−４＜０＞として接続される。一方、スリーステイトバッファＴＢ１は、リード動作に対応する素子であり、入力ノードがメインアンプ１７−４＜０＞、出力ノードがリードライトバスＲＷＢＳ４６＜０＞として接続される。

クロックドインバータＣＩ１の制御入力には、バッファＢ６を介して制御信号ＤＷＣＬＫＴ１−４＜０＞が入力される。スリーステイトバッファＴＢ１の制御入力には、バッファＢ５を介して制御信号ＤＲＣＬＫＴ１−４＜０＞が入力される。

以上の構成により、リード時（制御信号ＤＲＣＬＫＴ１−４＜０＞がハイ）には、メインアンプ１７−４＜０＞とリードライトバスＲＷＢＳ４６＜０＞とがスリーステイトバッファＴＢ１を介して接続され、前者から後者に向かってデータが流れるようになる。一方、ライト時（制御信号ＤＷＣＬＫＴ１−４＜０＞がハイ）には、メインアンプ１７−４＜０＞とリードライトバスＲＷＢＳ４６＜０＞とがクロックドインバータＣＩ１を介して接続され、後者から前者に向かってデータが流れるようになる。また、制御信号ＤＲＣＬＫＴ１−４，ＤＷＣＬＫＴ１−５がいずれもロウである場合には、クロックドインバータＣＩ１〜ＣＩ３及びスリーステイトバッファＴＢ１〜ＴＢ３がすべてハイインピーダンスとなり、いずれの方向にもデータは流れない。

次に、Ｙ１１マルチプレクサ１６−４＜０＞は、クロックドインバータＣＩ２，ＣＩ３、スリーステイトバッファＴＢ２，ＴＢ３、アンド回路Ａ５〜Ａ８を有する。クロックドインバータＣＩ２及びスリーステイトバッファＴＢ２は、それぞれ対応するメインアンプ１７−４＜０＞と、リードライトバスＲＷＢＳ４６＜４＞との間に接続される。一方、クロックドインバータＣＩ３及びスリーステイトバッファＴＢ３は、それぞれ対応するメインアンプ１７−４＜０＞と、リードライトバスＲＷＢＳ４６＜０＞との間に接続される。クロックドインバータＣＩ２，ＣＩ３は、入力が対応するリードライトバス、出力がメインアンプ１７−４＜０＞に接続される。一方、スリーステイトバッファＴＢ２，ＴＢ３は、入力がメインアンプ１７−４＜０＞、出力が対応するリードライトバスに接続される。

アンド回路Ａ５には、動作モード信号ＰＢＸ８Ｂの反転信号と、制御信号ＤＲＣＬＫＴ１−４＜１＞とが入力される。アンド回路Ａ６には、動作モード信号ＰＢＸ８Ｂと、制御信号ＤＲＣＬＫＴ１−４＜１＞とが入力される。アンド回路Ａ７には、動作モード信号ＰＢＸ８Ｂの反転信号と、制御信号ＤＷＣＬＫＴ１−４＜１＞とが入力される。アンド回路Ａ８には、動作モード信号ＰＢＸ８Ｂと、制御信号ＤＷＣＬＫＴ１＜１＞−４とが入力される。

アンド回路Ａ５〜Ａ８の出力はそれぞれ、スリーステイトバッファＴＢ２、スリーステイトバッファＴＢ３、クロックドインバータＣＩ２、クロックドインバータＣＩ３の各制御入力に入力される。

以上の構成により、×８動作のリード時（動作モード信号ＰＢＸ８Ｂがロウで、かつ制御信号ＤＲＣＬＫＴ１−４＜１＞がハイ）には、メインアンプ１７−４＜４＞とリードライトバスＲＷＢＳ４６＜４＞とがスリーステイトバッファＴＢ２を介して接続され、前者から後者に向かってデータが流れるようになる。×８動作のライト時（動作モード信号ＰＢＸ８Ｂがロウで、かつ制御信号ＤＷＣＬＫＴ１−４＜１＞がハイ）には、メインアンプ１７−４＜４＞とリードライトバスＲＷＢＳ４６＜４＞とがクロックドインバータＣＩ２を介して接続され、後者から前者に向かってデータが流れるようになる。×４動作のリード時（動作モード信号ＰＢＸ８Ｂがハイで、かつ制御信号ＤＲＣＬＫＴ１−４＜１＞がハイ）には、メインアンプ１７−４＜４＞とリードライトバスＲＷＢＳ４６＜０＞とがスリーステイトバッファＴＢ３を介して接続され、前者から後者に向かってデータが流れるようになる。×４動作のライト時（動作モード信号ＰＢＸ８Ｂがハイで、かつ制御信号ＤＷＣＬＫＴ１−４＜１＞がハイ）には、メインアンプ１７−４＜４＞とリードライトバスＲＷＢＳ４６＜０＞とがクロックドインバータＣＩ３を介して接続され、後者から前者に向かってデータが流れるようになる。

図５に戻る。各中間バッファコントロール回路２２−ｍは、それぞれ上述した制御コマンドＤＲＣＬＫＴ、制御コマンドＤＷＣＬＫＴを受け取り、これらに基づいて制御信号ＤＲＣＬＫＴ２（第７の制御信号）及び制御信号ＤＷＣＬＫＴ２（第８の制御信号）を生成する。生成した制御信号ＤＲＣＬＫＴ２，ＤＷＣＬＫＴ２は、対応する各中間バッファ１３−ｍ＜３１：０＞に入力される。

図９（ａ）（ｂ）は、中間バッファコントロール回路２２−ｍの内部構成を示す回路図である。同図（ａ）は制御信号ＤＲＣＬＫＴ２を生成する部分の回路図であり、同図（ｂ）は制御信号ＤＷＣＬＫＴ２を生成する部分の回路図である。

図９（ａ）（ｂ）に示すように、中間バッファコントロール回路２２−ｍはディレイ回路Ｄ５，Ｄ６及びバッファＢ１，Ｂ２を有する。ディレイ回路Ｄ５には制御コマンドＤＲＣＬＫＴが入力され、ディレイ回路Ｄ６には制御コマンドＤＷＣＬＫＴが入力される。ディレイ回路Ｄ５，Ｄ６の各出力はそれぞれバッファＢ１，Ｂ２に入力され、バッファＢ１，Ｂ２の出力信号はそれぞれ、制御信号ＤＲＣＬＫＴ２（第７の制御信号）、制御信号ＤＷＣＬＫＴ２（第８の制御信号）となる。

ディレイ回路Ｄ５，Ｄ６に設定される遅延量も、ディレイ回路Ｄ３，Ｄ４に設定される遅延量と同様、対応する中間バッファ１３が、リードデータＤＱ（リード時）又はライトデータＤＱ（ライト時）が当該中間バッファ１３に到達するタイミングにマッチングするように、設定される。これらの遅延量についても、後により詳しく説明する。

前掲の図７（ａ）（ｂ）には、制御信号ＤＲＣＬＫＴ２，ＤＷＣＬＫＴ２の真理値表も示している。中間バッファコントロール回路２２−ｍの処理の結果、制御信号ＤＲＣＬＫＴ２，ＤＷＣＬＫＴ２の値は図７（ａ）（ｂ）に示す通りとなる。

ここで、図７（ａ）には、バンク１０−４をアクセス対象としてデータの読み書きを行う場合の、各信号の状態と、バンク１０−４，１０−６に関連するリードライトバスＲＷＢＳ４６＜０＞，ＲＷＢＳ４６＜４＞、及びバンク１０−５，１０−７に関連するＲＷＢＳ５７＜０＞，ＲＷＢＳ５７＜４＞並びにデータ入出力端子１５−０（ＤＱ０），１５−４（ＤＱ４）に現れるデータとの関係も示している。図７（ｂ）には、バンク１０−５をアクセス対象としてデータの読み書きを行う場合の、各信号の状態と、バンク１０−４，１０−６に関連するリードライトバスＲＷＢＳ４６＜０＞，ＲＷＢＳ４６＜４＞、及バンク１０−５，１０−７に関連するＲＷＢＳ５７＜０＞，ＲＷＢＳ５７＜４＞並びにデータ入出力端子１５−０（ＤＱ０），１５−４（ＤＱ４）に現れるデータとの関係も示している。なお、図７において、「ＲＤＱ０」は、カラムスイッチ１２−４＜０＞又はカラムスイッチ１２−５＜０＞を通じて、対応するメモリセルアレイから読み出されたデータを示し、「ＷＤＱ０」は、カラムスイッチ１２−４＜０＞又はカラムスイッチ１２−５＜０＞を通じて、対応するメモリセルアレイに書き込まれるデータを示し、「ＲＤＱ４」は、カラムスイッチ１２−４＜４＞又はカラムスイッチ１２−５＜４＞を通じて、対応するメモリセルアレイから読み出されたデータを示し、「ＷＤＱ４」は、カラムスイッチ１２−４＜４＞又はカラムスイッチ１２−５＜４＞を通じて、対応するメモリセルアレイに書き込まれるデータを示している。

図７（ａ）から理解されるように、アクセス対象がバンク１０−４である場合、バンク１０−５，１０−７に関連するリードライトバスＲＷＢＳ５７には信号が流れない。このようにしているのは、データ伝送に必要ないリードライトバスにデータを流さないようにすることで、データがバッティング（バスファイト）するのを防止するため及び低消費電力のためである。具体的には、ラッチ回路６６から制御回路２０に入力されるバンクアドレスＢＡＮＫを、各中間バッファコントロール回路２２−ｍが参照することによって実現される。

図３を参照しながら一例を挙げると、アクセス対象がバンク１０−４又は１０−６である場合（図７（ａ））、リードライトバスＲＷＢＳ５７，ＲＷＢＳ１３，ＲＷＢＳ０２（図３）には、データを通す必要はない。そこでこの場合、これらに関連する複数の中間バッファコントロール回路２２−０〜２２−３は、制御信号ＤＲＣＬＫＴ２，ＤＷＣＬＫＴ２をともに非活性とし、それぞれ対応する複数の中間バッファ１３−０〜１３−２をハイインピーダンス状態にする。これにより、バンク１０−４又は１０−５に対応するリードデータＤＱ又はライトデータＤＱが、リードライトバスＲＷＢＳ５７，ＲＷＢＳ１３，ＲＷＢＳ０２に流れてしまうことが防止され、消費電力も低減される。

図１０は、中間バッファ１３−２＜０＞，１３−２＜４＞の内部構成を示す回路図である。図示していないが、他の中間バッファ１３も同様の構成を有している。

図１０に示すように、中間バッファ１３−２＜０＞はスリーステイトバッファＴＢ４，ＴＢ５からなり、中間バッファ１３−２＜４＞はスリーステイトバッファＴＢ６，ＴＢ７からなる。スリーステイトバッファＴＢ４の入力ノードはリードライトバスＲＷＢＳ４６＜０＞に接続され、出力ノードはリードライトバスＲＷＢＳ５７＜０＞に接続される。スリーステイトバッファＴＢ５の入力ノードはリードライトバスＲＷＢＳ５７＜０＞に接続され、出力ノードはリードライトバスＲＷＢＳ４６＜０＞に接続される。スリーステイトバッファＴＢ６の入力ノードはリードライトバスＲＷＢＳ４６＜４＞に接続され、出力ノードはリードライトバスＲＷＢＳ５７＜４＞に接続される。スリーステイトバッファＴＢ７の入力ノードはリードライトバスＲＷＢＳ５７＜４＞に接続され、出力ノードはリードライトバスＲＷＢＳ４６＜４＞に接続される。

スリーステイトバッファＴＢ４，ＴＢ６の制御ノードには、制御信号ＤＷＣＬＫＴ２が入力される。スリーステイトバッファＴＢ５，ＴＢ７の制御ノードには、制御信号ＤＲＣＬＫＴ２が入力される。

以上の構成により、リード時（制御信号ＤＲＣＬＫＴ２がハイ）には、リードライトバスＲＷＢＳ５７＜０＞からリードライトバスＲＷＢＳ４６＜０＞に向かってデータが流れ、かつリードライトバスＲＷＢＳ５７＜４＞からリードライトバスＲＷＢＳ４６＜４＞に向かってデータが流れるようになる。一方、ライト時（制御信号ＤＷＣＬＫＴ２がハイ）には、リードライトバスＲＷＢＳ４６＜０＞からリードライトバスＲＷＢＳ５７＜０＞に向かってデータが流れ、かつリードライトバスＲＷＢＳ４６＜４＞からリードライトバスＲＷＢＳ５７＜４＞に向かってデータが流れるようになる。また、制御信号ＤＲＣＬＫＴ２，ＤＷＣＬＫＴ２がともにロウである場合には、スリーステイトバッファＴＢ４〜ＴＢ７がすべてハイインピーダンスとなり、いずれの方向にもデータは流れない。

再度、図５に戻る。ＦＩＦＯコントロール回路２３は、上述した制御コマンドＤＲＣＬＫＴ、制御コマンドＤＷＣＬＫＴを受け取り、これらに基づいて制御信号ＤＲＣＬＫＴ３，ＤＷＣＬＫＴ３を生成する。生成した制御信号ＤＲＣＬＫＴ３，ＤＷＣＬＫＴ３は、各ＦＩＦＯ回路１４＜３１：０＞に入力される。

図１１（ａ）（ｂ）は、ＦＩＦＯコントロール回路２３の内部構成を示す回路図である。同図（ａ）は制御信号ＤＲＣＬＫＴ３を生成する部分の回路図であり、同図（ｂ）は制御信号ＤＷＣＬＫＴ３を生成する部分の回路図である。

図１１（ａ）（ｂ）に示すように、ＦＩＦＯコントロール回路２３はディレイ回路Ｄ７，Ｄ８及びバッファＢ３，Ｂ４を有する。ディレイ回路Ｄ７には制御コマンドＤＲＣＬＫＴが入力され、ディレイ回路Ｄ８には制御コマンドＤＷＣＬＫＴが入力される。ディレイ回路Ｄ７，Ｄ８の各出力はそれぞれバッファＢ３，Ｂ４に入力され、バッファＢ３，Ｂ４の出力はそれぞれ、制御信号ＤＲＣＬＫＴ３、制御信号ＤＷＣＬＫＴ３となる。

ディレイ回路Ｄ７，Ｄ８には、複数のバンクのいずれがアクセス対象になろうとも、それぞれ所定の遅延量が予め設定される。なお、ディレイ回路Ｄ７の遅延量が選択されたバンクによらず固定されるのは、半導体装置１においては、制御信号ＣＹＳＥＴ，ＤＲＣＬＫＴ１，ＤＷＣＬＫＴ１をバンクごとに異なる遅延量で遅延させていることによる。これにより、リードデータＤＱがＦＩＦＯ回路１４に到達するタイミングが、選択されたバンクによらず一定となるからである。

再度図７（ａ）（ｂ）を参照する。これらの図に示すように、×８動作（ＰＢＸ８Ｂがロウである場合）のリード時には、データ「ＲＤＱ０」は、リードライトバスＲＷＢＳ４６＜０＞を通じてデータ入出力端子１５−０に出力される。一方、データ「ＲＤＱ４」は、リードライトバスＲＷＢＳ４６＜４＞を通じてデータ入出力端子１５−４に出力される。つまり、リードライトバスＲＷＢＳ４６とデータ入出力端子１５とが一対一に対応する。ライト時も同様である。

これに対し、×４動作（ＰＢＸ８Ｂがハイである場合）のリード時には、データ「ＲＤＱ０」が、リードライトバスＲＷＢＳ４６＜０＞を通じてデータ入出力端子１５−０に出力される点は×８動作時と同様であるが、データ「ＲＤＱ４」も、リードライトバスＲＷＢＳ４６＜０＞を通じてデータ入出力端子１５−０に出力される。つまり、データ入出力端子１５−４は使われず、データ入出力端子１５−０から「ＲＤＱ０」「ＲＤＱ４」の両方が出力される。どちらが出力されるかは、Ｙ１１選択信号Ｙ１１Ｔによって特定される。つまり、Ｙ１１選択信号Ｙ１１Ｔがハイであれば「ＲＤＱ４」が出力され、Ｙ１１選択信号Ｙ１１Ｔがロウであれば「ＲＤＱ０」が出力される。ライト時も同様である。

以上、本実施の形態による半導体装置１の各部の基本的構成及び動作について説明した。ここから、バンクごとに中間バッファの段数が異なっていても、バンク間のスキューが抑制され、高速動作を実現するための構成について、詳しく説明する。

半導体装置１は、図３に示したように、中間バッファ１３−０〜１３−２を有している。これにより、半導体装置１では、バンクごとに中間バッファの段数が異なっている。具体的には、バンク１０−０，１０−２では、中間バッファの段数は２である。一方、バンク１０−１，１０−３，１０−５，１０−７では、中間バッファの段数は１である。また、バンク１０−４，１０−６では、中間バッファの段数は０である。このようにバンクごとに中間バッファの段数が異なるものの、半導体装置１では、制御回路２０内の各ディレイ回路Ｄ１〜Ｄ８に設定する遅延量を適切に選定することにより、バンク間のスキューが抑制され、高速動作を実現することが可能になっている。

図１２は、バンク１０−０，１０−１，１０−４をそれぞれアクセス対象として×８動作（動作モード信号ＰＢＸ８Ｂ＝ロウ）のリードを行う場合の各信号のタイムチャートを示す図である。同図では、カラムスイッチ１２−０＜０＞を経由してデータを読み出す場合、カラムスイッチ１２−１＜０＞を経由してデータを読み出す場合、カラムスイッチ１２−４＜０＞を経由してデータを読み出す場合の３通りの例を例示している。

図１２に示すように、まず初めに外部からリードコマンドＲＥＡＤが供給され、これがリード開始の合図となる。コマンドデコーダ６４は、リードコマンドＲＥＡＤが供給された後所定クロック期間待機し、その後、制御コマンドＣＹＣＬＫＴ（Ｒｅａｄ）を活性化する。そして、コマンドデコーダ６４は、さらに所定クロック期間待機した後、制御コマンドＤＲＣＬＫＴを活性化する。これらの待機期間は、レーテンシとして予めコマンドデコーダ６４に設定される。

制御コマンドＣＹＣＬＫＴ（Ｒｅａｄ）が活性化すると、制御回路２０は、リードに関わる各種の制御信号を、図６、図７、及び図９に示したディレイ回路Ｄ１，Ｄ３，Ｄ５，Ｄ７に設定された遅延量に従うタイミングで、順次活性化する。図１２には、カラムスイッチ１２−０＜０＞，１２−１＜０＞，１２−４＜０＞の関係分のみを示しているが、実際には、その他のところでも同様に制御信号が活性化している。

表１は、図１２の例において、ディレイ回路Ｄ１，Ｄ３，Ｄ５，Ｄ７に設定される遅延量を示している。ただし、表中の遅延量は、ディレイ回路Ｄ１については、制御信号ＣＹＳＥＴの制御コマンドＣＹＣＬＫＴ（Ｒｅａｄ）に対する遅延の大きさで遅延量を表し、ディレイ回路Ｄ３，Ｄ５，Ｄ７については、対応する制御信号の制御コマンドＤＲＣＬＫＴに対する遅延の大きさで遅延量を表している。また、Ｔは半クロック期間であり、中間バッファ１段分の遅延時間はこのＴに等しいとしている。

表１に示した各遅延量は、中間バッファ１段分の遅延時間Ｔに応じて決定されている。具体的には、中間バッファの段数がｋである場合の遅延量として、段数が０である場合に比べて−ｋ×Ｔの遅延量が設定されている。

例えば、ｋ＝２であるバンク１０−０，１０−２に関わる２つの遅延量（ＭＡ／ＹＳコントロール回路２１−０，２１−２のディレイ回路Ｄ１，Ｄ３にそれぞれ設定する遅延量Ｔ，１．５Ｔ）は、ｋ＝０であるバンク１０−４，１０−６に関わる遅延量（ＭＡ／ＹＳコントロール回路２１−４，２１−６のディレイ回路Ｄ１，Ｄ３にそれぞれ設定する遅延量３Ｔ，３．５Ｔ）に比べて−２Ｔとなっている。また、ｋ＝１である中間バッファ１３−０に関わる遅延量（中間バッファコントロール回路２２−０のディレイ回路Ｄ５に設定する遅延量２．５Ｔ）は、ｋ＝０である中間バッファ１３−１，２に関わる遅延量（中間バッファコントロール回路２２−１，２２−２のディレイ回路Ｄ５に設定する遅延量３．５Ｔ）に比べて−Ｔとなっている。

各ディレイ回路に以上のような遅延量を設定したことにより、図１２に示すように、リードデータＤＱがデータ入出力端子１５−０に到達するタイミングは、アクセス対象のバンクによらず同一となっている。このように、本実施の形態による半導体装置１によれば、×８動作のリード時に、リードデータＤＱがデータ入出力端子１５−０に到達するタイミングを、バンクによらず一定とすることが可能になっている。

図１３は、バンク１０−０，１０−１，１０−４をそれぞれアクセス対象として×８動作（動作モード信号ＰＢＸ８Ｂ＝ロウ）のライトを行う場合の各信号のタイムチャートを示す図である。同図では、カラムスイッチ１２−０＜０＞を経由してデータを書き込む場合、カラムスイッチ１２−１＜０＞を経由してデータを書き込む場合、カラムスイッチ１２−４＜０＞を経由してデータを書き込む場合の３通りの例を例示している。

図１３に示すように、まず初めに外部からライトコマンドＷＲＩＴＥが供給され、これがライト開始の合図となる。ライトコマンドＷＲＩＴＥとほぼ同時に、外部からデータ入出力端子１５−０にライトデータＤＱが供給される。コマンドデコーダ６４は、ライトコマンドＷＲＩＴＥが入力された後所定クロック期間待機し、その後、制御信号ＤＷＣＬＫＴを活性化する。そして、コマンドデコーダ６４は、さらに所定クロック期間待機した後、制御コマンドＣＹＣＬＫＴ（Ｗｒｉｔｅ）を活性化する。これらの待機期間も、レーテンシとして予めコマンドデコーダ６４に設定される。

制御コマンドＣＹＣＬＫＴ（Ｗｒｉｔｅ）が活性化すると、制御回路２０は、ライトに関わる各種の制御信号を、図６、図７、及び図９に示したディレイ回路Ｄ２，Ｄ４，Ｄ６，Ｄ８に設定された遅延量に従うタイミングで、順次活性化する。図１３には、カラムスイッチ１２−０＜０＞，１２−１＜０＞，１２−４＜０＞の関係分のみを示しているが、実際には、その他のところでも同様に制御信号が活性化している。

表２は、図１３の例において、ディレイ回路Ｄ２，Ｄ４，Ｄ６，Ｄ８に設定される遅延量を示している。ただし、表中の遅延量は、ディレイ回路Ｄ２については、制御信号ＣＹＳＥＴの制御コマンドＣＹＣＬＫＴ（Ｗｒｉｔｅ）に対する遅延の大きさで遅延量を表し、ディレイ回路Ｄ４，Ｄ６，Ｄ８については、対応する制御信号の制御コマンドＤＷＣＬＫＴに対する遅延の大きさで遅延量を表している。

表２に示した各遅延量も、中間バッファ１段分の遅延時間Ｔに応じて決定されている。具体的には、中間バッファの段数がｋである場合の遅延量として、段数が０である場合に比べて＋ｋ×Ｔの遅延量が設定されている。

例えば、ｋ＝２であるバンク１０−０，１０−２に関わる２つの遅延量（ＭＡ／ＹＳコントロール回路２１−０，２１−２のディレイ回路Ｄ２，Ｄ４にそれぞれ設定する遅延量２．５Ｔ，３．５Ｔ）は、ｋ＝０であるバンク１０−４，１０−６に関わる遅延量（ＭＡ／ＹＳコントロール回路２１−４，２１−６のディレイ回路Ｄ２，Ｄ４にそれぞれ設定する遅延量０．５Ｔ，１．５Ｔ）に比べて＋２Ｔとなっている。また、ｋ＝１である中間バッファ１３−０に関わる遅延量（中間バッファコントロール回路２２−０のディレイ回路Ｄ６に設定する遅延量２．５Ｔ）は、ｋ＝０である中間バッファ１３−１，２に関わる遅延量（中間バッファコントロール回路２２−１，２２−２のディレイ回路Ｄ６に設定する遅延量１．５Ｔ）に比べて＋Ｔとなっている。

各ディレイ回路に以上のような遅延量を設定したことにより、図１３に示すように、いずれのバンクにおいても、メインＩＯ線ＭＩＯＴ／ＢにライトデータＤＱが到達したタイミングに合わせて、制御信号ＣＹＳＥＴが活性化している。したがって、本実施の形態による半導体装置１によれば、×８動作のライト時に、いずれのバンクにおいても、適切なタイミングでカラムスイッチ１２を導通させることが可能になっている。

図１４は、バンク１０−０，１０−１，１０−４をそれぞれアクセス対象として×４動作（動作モード信号ＰＢＸ８Ｂ＝ハイ）のリードを行う場合の各信号のタイムチャートを示す図である。同図では、カラムスイッチ１２−０＜４＞を経由してデータを読み出す場合、カラムスイッチ１２−１＜４＞を経由してデータを読み出す場合、カラムスイッチ１２−４＜４＞を経由してデータを読み出す場合の３通りの例を例示している。また、Ｙ１１選択信号Ｙ１１Ｔがハイの場合（Ｙ１１アドレスが「１」である場合）を示している。

この場合、図１４に示すように、制御信号ＤＲＣＬＫＴ１＜０＞ではなく制御信号ＤＲＣＬＫＴ１＜１＞が活性化される。その結果、例えばカラムスイッチ１２−０＜４＞を経由して読み出されたリードデータＤＱが、リードライトバスＲＷＢＳ４６＜０＞等を経由して、データ入出力端子１５−４ではなくデータ入出力端子１５−０に出力される。他のカラムスイッチについても同様である。

一方で、遅延量については、×８動作の場合とまったく同じである。各ディレイ回路の遅延量を表１のように設定することにより、図１４に示すように、リードデータＤＱがデータ入出力端子１５−０に到達するタイミングを、バンクによらず一定とすることが可能になる。

図１５は、バンク１０−０，１０−１，１０−４をそれぞれアクセス対象として×４動作（動作モード信号ＰＢＸ８Ｂ＝ハイ）のライトを行う場合の各信号のタイムチャートを示す図である。同図では、カラムスイッチ１２−０＜０＞を経由してデータを書き込む場合、カラムスイッチ１２−１＜０＞を経由してデータを書き込む場合、カラムスイッチ１２−４＜０＞を経由してデータを書き込む場合の３通りの例を例示している。また、Ｙ１１選択信号Ｙ１１Ｔがハイの場合（Ｙ１１アドレスが「１」である場合）を示している。

この場合も、図１５に示すように、制御信号ＤＲＣＬＫＴ１＜０＞ではなく制御信号ＤＲＣＬＫＴ１＜１＞が活性化される。その結果、例えばバンク１０−０がアクセス対象である場合、データ入出力端子１５−０に入力されたライトデータＤＱが、リードライトバスＲＷＢＳ４６＜０＞等を経由して、カラムスイッチ１２−０＜０＞ではなくカラムスイッチ１２−０＜４＞を経由してメモリセルアレイ１１−０に書き込まれる。他のバンクがアクセス対象である場合についても同様である。

一方で、遅延量については、×８動作の場合とまったく同じである。各ディレイ回路の遅延量を表２のように設定することにより、図１５に示すように、いずれのバンクにおいても、適切なタイミングでカラムスイッチ１２を導通させることが可能になっている。

以上説明したように、本実施の形態による半導体装置１によれば、バンクごとに中間バッファ１３の段数が異なる一方で、リード時にはＦＩＦＯ回路１４へのリードデータＤＱの到達時刻をバンク間で揃え、ライト時にはバンクごとの適切な時刻（ＦＩＦＯ回路１４から出力されたライトデータＤＱの対応するカラムスイッチ１２への到達時刻）でカラムスイッチ１２を動作させることができる。したがって、バンクごとに中間バッファの段数が異なっていても、バンク間のスキューが抑制され、高速動作を実現することが可能になる。本発明の技術思想及び詳細な発明の開示は、複数のバンクから時系列にそれぞれ対応するデータをＲＷＢＳへ出力する所謂インタリーブ動作時に最大の効果を発揮する。ライト時のインタリーブも同様である。

また、本実施の形態による半導体装置１では、図５などに示したように、Ｙ１１マルチプレクサ１６がメインアンプ回路８４の内部（バンク１０の内部）に設けられる。したがって、配線エリア内にＹ１１マルチプレクサを配置する必要がなくなることから、配線エリアの面積縮小が実現されている。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、表１で示したＭＡ／ＹＳコントロール回路２１−０，２１−２のディレイ回路Ｄ１を基本遅延量Ｔとしたが、これに代えて、ＭＡ／ＹＳコントロール回路２１−０，２１−２のディレイ回路Ｄ１を基本遅延量Ｔとし、その他のバンクにそれぞれ対応するディレイ回路Ｄ１をプラスマイナスの遅延量としてもよい。

例えば、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。

本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。

更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ 半導体装置
１０ａ〜１０ｆ，１０ バンク
１１ａ〜１１ｆ，１１ メモリセルアレイ
１２ａ〜１２ｌ，１２ カラムスイッチ
１３ａ〜１３ｄ，１３ 中間バッファ
１４ａ，１４ｂ，１４ ＦＩＦＯ回路
１５ａ，１５ｂ，１５ データ入出力端子
１６ｂ〜１６ｆ，１６ Ｙ１１マルチプレクサ
１７ メインアンプ
１８ ＲＷ切替回路
２０ 制御回路
２１ ＭＡ／ＹＳコントロール回路
２２ 中間バッファコントロール回路
２３ ＦＩＦＯコントロール回路
５１ａ，５１ｂ クロック端子
５２ コマンド端子
５３ アドレス端子
６０ 入力回路
６１ タイミング発生回路
６２ ＤＬＬ回路
６３ 入力ラッチ回路
６４ コマンドデコーダ
６５ 入力ラッチ回路
６６ ラッチ回路
６９ モードレジスタ
７０ Ｙ系制御回路
７１ 救済回路
７２ Ｘ系制御回路
７３ 救済回路
７４ リフレッシュカウンタ
８１ ロウデコーダ
８２ センス回路
８３ カラムデコーダ
８４ メインアンプ回路
８５，８６ 入出力回路
８７ データストローブ端子
９０ 電源端子
９１ 内部電圧発生回路
Ａ１〜Ａ８ アンド回路
Ｂ１〜Ｂ６ バッファ
ＢＬ ビット線
ＣＩ１〜ＣＩ３ クロックドインバータ
ＣＹＣＬＫＴ（Ｒｅａｄ） 制御コマンド（第１の制御コマンド）
ＣＹＣＬＫＴ（Ｗｒｉｔｅ） 制御コマンド（第２の制御コマンド）
ＣＹＳＥＴ 制御信号（第１の制御信号、第２の制御信号）
Ｄ１〜Ｄ８ ディレイ回路
ＤＲＣＬＫＴ 制御コマンド（第３の制御コマンド）
ＤＲＣＬＫＴ１ 制御信号（第３の制御信号、第５の制御信号）
ＤＲＣＬＫＴ２ 制御信号（第７の制御信号）
ＤＲＣＬＫＴ３ 制御信号
ＤＷＣＬＫＴ 制御コマンド（第４の制御コマンド）
ＤＷＣＬＫＴ１ 制御信号（第４の制御信号、第６の制御信号）
ＤＷＣＬＫＴ２ 制御信号（第８の制御信号）
ＤＷＣＬＫＴ３ 制御信号
ＭＩＯＴ，ＭＩＯＢ メインＩ／Ｏ線
ＭＣ メモリセル
ＰＢＸ８Ｂ 動作モード信号
ＲＥＡＤ リードコマンド
ＲＷＢＳ１〜ＲＷＢＳ６ リードライトバス
ＲＷＢＳ０２，ＲＷＢＳ１３，ＲＷＢＳ４６，ＲＷＢＳ５７ リードライトバス
ＳＡ センスアンプ
ＴＢ１〜ＴＢ７ スリーステイトバッファ
ＷＬ ワード線
ＷＲＩＴＥ ライトコマンド
Ｙ１１ カラムアドレス
Ｙ１１Ｔ Ｙ１１選択信号

Claims (9)

1. 第１の方向に対峙して配置される第１及び第２のバンクと、
   それぞれ前記第１及び第２のバンクと、前記第１の方向と垂直な第２の方向に隣接して配置され、かつ前記第１の方向に相互に対峙して配置される第３及び第４のバンクと、
   それぞれ前記第３及び第４のバンクを挟むように前記第２の方向に隣接して配置され、かつ前記第１の方向に相互に対峙して配置される第５及び第６のバンクと、
   それぞれ前記第１乃至第６のバンク内にそれぞれ設けられる第１乃至第６のメモリセルアレイと、
   前記第１のメモリセルアレイと前記第２のメモリセルアレイの両方と接続し、かつ前記第１のバンクと前記第２のバンクの間の領域を前記第２の方向に延伸する第１のリードライトバスと、
   前記第３のメモリセルアレイと前記第４のメモリセルアレイの両方と接続し、かつ前記第３のバンクと前記第４のバンクの間の領域を前記第２の方向に延伸する第２のリードライトバスと、
   前記第５のメモリセルアレイと前記第６のメモリセルアレイの両方と接続し、かつ前記第５のバンクと前記第６のバンクの間の領域を前記第２の方向に延伸する第３のリードライトバスと、
   前記第１及び第２のメモリセルアレイがそれぞれ有し、前記第１及び第２のメモリセルアレイにそれぞれ対応する複数のメモリセルに記憶される複数のデータを、前記第１のリードライトバスとの間でそれぞれ入出力する、前記第１及び第２のメモリセルアレイにそれぞれ対応する第１のグループである第１及び第２のカラムスイッチと、
   前記第３及び第４のメモリセルアレイがそれぞれ有し、前記第３及び第４のメモリセルアレイにそれぞれ対応する複数のメモリセルに記憶される複数のデータを、前記第２のリードライトバスとの間でそれぞれ入出力する、前記第３及び第４のメモリセルアレイにそれぞれ対応する第２のグループである第３及び第４のカラムスイッチと、
   前記第５及び第６のメモリセルアレイがそれぞれ有し、前記第５及び第６のメモリセルアレイにそれぞれ対応する複数のメモリセルに記憶される複数のデータを、前記第３のリードライトバスとの間でそれぞれ入出力する、前記第５及び第６のメモリセルアレイにそれぞれ対応する第３のグループである第５及び第６のカラムスイッチと、
   前記第１のリードライトバスと前記第２のリードライトバスとを接続する第１の中間バッファと、
   前記第２のリードライトバスと前記第３のリードライトバスとを接続する第２の中間バッファと、
   データに関する外部とのインタフェースである第１のデータ入出力端子と、
   前記第１のリードライトバスと前記第１のデータ入出力端子との間でデータの入出力を行う第１のＦＩＦＯ回路と、
   リード時に前記第１乃至第６のカラムスイッチをそれぞれ電気的に導通させるタイミングを示す複数の第１の制御信号と、ライト時に前記第１乃至第６のカラムスイッチをそれぞれ電気的に導通させるタイミングを示す複数の第２の制御信号と、を生成する制御回路と、を備え、
   前記制御回路は、
   リード時、前記第１乃至第６のメモリセルアレイからそれぞれ読み出された複数のリードデータが、前記第１のＦＩＦＯ回路へそれぞれ到達するタイミングを示す時間が前記第１乃至第６のバンクの間で互いに等しくなるように、前記複数の第１の制御信号を前記第１乃至第３のグループ単位でそれぞれ異なる時間で活性化し、
   ライト時、前記第１乃至第６のカラムスイッチが、外部から前記第１のデータ入出力端子に供給されたライトデータがそれぞれ対応する前記第１乃至第６のカラムスイッチに到達するタイミングにマッチングして電気的に導通するように、前記複数の第２の制御信号を前記第１乃至第３のグループ単位でそれぞれ異なる時間で活性化する、
   半導体装置。
2. 前記制御回路は、
   前記第１のＦＩＦＯ回路と、前記第１乃至第６のバンクのそれぞれと、の間のデータの伝送経路上に設けられる前記第１及び第２の中間バッファの個数に基づいてそれぞれ決定される前記第１乃至第６のバンクごとの遅延量を、前記リード時と前記ライト時のそれぞれについて記憶し、
   前記第１乃至第６のバンクごとの遅延量に基づいて、それぞれ対応する前記複数の第１及び第２の制御信号を活性化する、
   請求項１に記載の半導体装置。
3. 前記制御回路は、
   前記リード時について記憶する前記第１乃至第６のバンクごとの遅延量で、供給された前記リード時に関連する第１の制御コマンドを遅延させ、遅延された前記第１の制御コマンドから前記複数の第１の制御信号を生成し、
   前記ライト時について記憶する前記第１乃至第６のバンクごとの遅延量で、供給された前記ライト時に関連する第２の制御コマンドを遅延させ、遅延された前記第２の制御コマンドから前記複数の第２の制御信号を生成する、
   請求項２に記載の半導体装置。
4. 前記制御回路は、前記第１乃至第６のバンクにそれぞれ対応する複数の第１の遅延回路及び複数の第２の遅延回路を含み、
   前記複数の第１の遅延回路には、前記リード時に関連する前記第１乃至第６のバンク毎の遅延量が、それぞれ対応して設定され、
   前記複数の第２の遅延回路には、前記ライト時に関連する前記第１乃至第６のバンク毎の遅延量が、それぞれ対応して設定され、
   前記複数の第１の遅延回路のそれぞれは、前記遅延された第１の制御コマンドを受け、前記遅延された第１の制御コマンドを出力し、
   前記複数の第２の遅延回路のそれぞれは、前記遅延された第２の制御コマンドを受け、前記遅延された第２の制御コマンドを出力する、
   請求項３に記載の半導体装置。
5. 更に、前記第１乃至第６のカラムスイッチと、それぞれ対応する前記第１乃至第３のリードライトバスとの間に設けられる第１乃至第６のスイッチ回路、を備え、
   前記制御回路は、
   前記リード時、前記第１乃至第６のスイッチ回路をそれぞれ電気的に導通させるタイミングを示す複数の第３の制御信号と、前記ライト時、前記第１乃至第６のスイッチ回路をそれぞれ電気的に導通させるタイミングを示す複数の第４の制御信号と、を生成し、
   前記第１乃至第６のメモリセルアレイからそれぞれ読み出された前記複数のリードデータが、前記第１のＦＩＦＯ回路へそれぞれ到達するタイミングを示す時間が前記第１乃至第６のバンクの間で互いに等しくなるように、前記複数の第３の制御信号を前記第１乃至第３のグループ単位でそれぞれ異なる時間で活性化し、
   前記第１乃至第６のスイッチ回路が、外部から前記第１のデータ入出力端子に供給されたライトデータがそれぞれ対応する前記第１乃至第６のスイッチ回路に到達するタイミングにマッチングして電気的導通するように、前記複数の第３の制御信号を前記第１乃至第３のグループ単位でそれぞれ異なる時間で活性化する、
   請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記第１のメモリセルアレイと前記第２のメモリセルアレイの両方と接続し、かつ前記第１のバンクと前記第２のバンクの間の領域を前記第２の方向に延伸する第４のリードライトバスと、
   前記第３のメモリセルアレイと前記第４のメモリセルアレイの両方と接続し、かつ前記第３のバンクと前記第４のバンクの間の領域を前記第２の方向に延伸する第５のリードライトバスと、
   前記第５のメモリセルアレイと前記第６のメモリセルアレイの両方と接続し、かつ前記第５のバンクと前記第６のバンクの間の領域を前記第２の方向に延伸する第６のリードライトバスと、
   それぞれ前記第１及び第２のメモリセルアレイ内の前記複数のメモリセルにそれぞれ記憶される前記複数のデータを、前記第１又は第４のリードライトバスとの間で入出力する第７及び第８のカラムスイッチと、
   それぞれ前記第３及び第４のメモリセルアレイ内の前記複数のメモリセルにそれぞれ記憶される前記複数のデータを前記第２又は第５のリードライトバスとの間で入出力する第９及び第１０のカラムスイッチと、
   それぞれ前記第５及び第６のメモリセルアレイ内の前記複数のメモリセルにそれぞれ記憶される前記複数のデータを前記第３又は第６のリードライトバスとの間で入出力する第１１及び第１２のカラムスイッチと、
   前記第４のリードライトバスと前記第５のリードライトバスとを接続する第３の中間バッファと、
   前記第５のリードライトバスと前記第６のリードライトバスとを接続する第４の中間バッファと、
   データに関する外部とのインタフェースである第２のデータ入出力端子と、
   前記第６のリードライトバスと前記第２のデータ入出力端子との間でデータの入出力を行う第２のＦＩＦＯ回路と、
   前記第７乃至第１２のカラムスイッチと、前記第７乃至第１２のカラムスイッチに対応する前記第１乃至第６のリードライトバスのうちの２本のリードライトバスと、の間にそれぞれ設けられた第１乃至第６のマルチプレクサと、を備え、
   前記第７乃至第１２のカラムスイッチが電気的に導通するタイミングは、それぞれ対応する同一なバンクな前記第１乃至第６のカラムスイッチに関連する前記複数の第１及び複数の第２の制御信号によって制御され、
   前記第１乃至第６のマルチプレクサはそれぞれ、それぞれ対応する同一なバンクな前記第７乃至第１２のカラムスイッチを前記第４乃至第６のリードライトバスのうち対応するリードライトバスに接続する第１の動作モードと、それぞれ対応する同一なバンクな前記カラムスイッチを前記第１乃至第３のリードライトバスのうち対応するリードライトバスに接続する第２の動作モードとのいずれかにより動作し、
   前記制御回路は、更に、
   前記リード時、前記第１乃至第６のマルチプレクサをそれぞれ電気的に導通させるタイミングを示す複数の第５の制御信号と、
   前記ライト時、前記第１乃至第６のマルチプレクサをそれぞれ電気的に導通させるタイミングを示す複数の第６の制御信号と、を生成し、更に、
   前記リード時、前記第１乃至第６のマルチプレクサが、前記第１乃至第６のメモリセルアレイからそれぞれ読み出された複数のリードデータを、前記第１及び第２のＦＩＦＯ回路へそれぞれ到達するタイミングを示す時間が前記第１乃至第６のバンクの間で互いに等しくなるように、前記複数の第５の制御信号を前記第１乃至第３のグループ単位でそれぞれ異なる時間で活性化し、
   前記ライト時、前記第１乃至第６のマルチプレクサが、外部から前記第１及び第２のデータ入出力端子にそれぞれ供給された複数のライトデータがそれぞれ対応する前記第１乃至第６のマルチプレクサに到達するタイミングにマッチングして電気的に導通するように、前記複数の第６の制御信号を前記第１乃至第３のグループ単位でそれぞれ異なる時間で活性化する
   請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記第１乃至第６のマルチプレクサは、それぞれ前記第１乃至第６のバンク内に対応して設けられる、
   請求項６に記載の半導体装置。
8. 前記制御回路は、更に、
   前記リード時、前記第１及び第２の中間バッファをそれぞれ電気的に導通させるタイミングを示す複数の第７の制御信号と、
   前記ライト時、前記第１及び第２の中間バッファをそれぞれ電気的に導通させるタイミングを示す複数の第８の制御信号と、を生成し、更に、
   前記リード時、前記第１及び第２の中間バッファが、前記第１乃至第６のメモリセルアレイからそれぞれ読み出された複数のリードデータを、前記第１のＦＩＦＯ回路へそれぞれ到達するタイミングを示す時間が前記第１乃至第６のバンクの間で互いに等しくなるように、前記複数の第７の制御信号を前記第１乃至第３のグループ単位でそれぞれ異なる時間で活性化し、
   前記ライト時、前記第１及び第２の中間バッファが、外部から前記第１のデータ入出力端子に供給されたライトデータがそれぞれ対応する前記第１及び第２の中間バッファに到達するタイミングにマッチングして電気的に導通するように、前記複数の第８の制御信号を前記第１乃至第３のグループ単位でそれぞれ異なる時間で活性化する、
   請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記制御回路は、更に、
   前記リード時、前記第１乃至第４の中間バッファをそれぞれ電気的に導通させるタイミングを示す複数の第７の制御信号と、
   前記ライト時、前記第１乃至第４の中間バッファをそれぞれ電気的に導通させるタイミングを示す複数の第８の制御信号と、を生成し、更に、
   前記リード時、前記第１乃至第４の中間バッファが、前記第１乃至第６のメモリセルアレイからそれぞれ読み出された複数のリードデータを、前記第１及び第２のＦＩＦＯ回路へそれぞれ到達するタイミングを示す時間が前記第１乃至第６のバンクの間で互いに等しくなるように、前記複数の第７の制御信号を前記第１乃至第３のグループ単位でそれぞれ異なる時間で活性化し、
   前記ライト時、前記第１乃至第４の中間バッファが、外部から前記第１及び第２のデータ入出力端子にそれぞれ供給された複数のライトデータがそれぞれ対応する前記第１乃至第４の中間バッファに到達するタイミングにマッチングして電気的に導通するように、前記複数の第８の制御信号を前記第１乃至第３のグループ単位でそれぞれ異なる時間で活性化する、
   請求項６又は７に記載の半導体装置。

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