JP2012164830A

JP2012164830A - Semiconductor device

Info

Publication number: JP2012164830A
Application number: JP2011024389A
Authority: JP
Inventors: Satoshi Kageyama; 聡蔭山
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2011-02-07
Filing date: 2011-02-07
Publication date: 2012-08-30
Anticipated expiration: 2031-02-07
Also published as: JP5632766B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which can inhibit or prevent malfunction or characteristic deterioration caused by a copper fuse.SOLUTION: A semiconductor device comprises: a semiconductor substrate 1; a copper fuse 4; seal films 7, 8 composed of copper films and arranged between the semiconductor substrate 1 and the copper fuse 4; uppermost layer wiring 501, 502 formed in an upper layer than the copper fuse 4, composed of metal material films other than copper and respectively connected with both ends of the copper fuse 4; and a copper seal ring 6 bonded to the seal films 7, 8 and formed in a cylindrical shape surrounding the periphery of the copper fuse 4.

Description

この発明は、多層配線構造内にヒューズが形成された半導体装置に関する。 The present invention relates to a semiconductor device in which a fuse is formed in a multilayer wiring structure.

半導体メモリ等の半導体装置は、金属配線層にヒューズを備える場合がある。ヒューズは、レーザ光の照射や閾値以上の電流の通電によって切断できるように構成されている。ヒューズの切断／非切断を選択することによって、半導体装置に組み込まれた電子回路の特性を調整（トリミング）したり、半導体装置内の不良箇所を切り離したりすることができる。ヒューズは、金属配線層に設けられ、金属配線と同じ材料で構成されるのが一般的である。 A semiconductor device such as a semiconductor memory may include a fuse in a metal wiring layer. The fuse is configured to be blown by laser light irradiation or energization of a current exceeding a threshold value. By selecting cutting / non-cutting of the fuse, the characteristics of the electronic circuit incorporated in the semiconductor device can be adjusted (trimmed), or a defective portion in the semiconductor device can be cut off. Generally, the fuse is provided in the metal wiring layer and is made of the same material as the metal wiring.

特許３９７４０３９号公報Japanese Patent No. 3974039

配線の材料には、Ａｌ（アルミニウム）が広く用いられてきたが、最近では、とくに大電力を消費するパワー半導体装置において、配線抵抗の低減が望まれている。そこで、配線材料としてＡｌよりも導電性の高いＣｕ（銅）を用いた半導体装置の構造が提案されている。この場合、一般的な先行技術に倣ってヒューズを形成するとすれば、銅配線層に銅からなるヒューズが形成されることになる。 Al (aluminum) has been widely used as a wiring material. Recently, however, reduction of wiring resistance is desired particularly in power semiconductor devices that consume a large amount of power. Therefore, a structure of a semiconductor device using Cu (copper) having higher conductivity than Al as a wiring material has been proposed. In this case, if the fuse is formed in accordance with the general prior art, a fuse made of copper is formed in the copper wiring layer.

しかし、レーザ光等でヒューズを切断すると、ヒューズを構成する銅の砕片が配線構造内に飛び散る。銅は、層間絶縁膜の典型的な材料である酸化シリコン中に容易に拡散するから、半導体基板に形成された素子領域に達し、素子動作に悪影響を与えるおそれがある。また、ヒューズが銅で構成されている場合、ヒューズは、切断によって露出した表面から容易に腐食する。この腐食は、ヒューズに接続された電流経路を通って、半導体基板の近傍にまで至るおそれがある。 However, when the fuse is cut with a laser beam or the like, the copper pieces constituting the fuse are scattered in the wiring structure. Since copper easily diffuses into silicon oxide, which is a typical material for an interlayer insulating film, it reaches the element region formed on the semiconductor substrate and may adversely affect element operation. In addition, when the fuse is made of copper, the fuse easily corrodes from the exposed surface by cutting. This corrosion may reach the vicinity of the semiconductor substrate through a current path connected to the fuse.

これらの課題に対処するために、本願発明者は、銅ヒューズを取り囲むように筒状のシールリングを多層配線構造中に形成する構造を検討した。この構造では、複数層の銅配線層およびそれらの間のプラグ層（ビア層）によって、銅ヒューズを取り囲む筒状シールリングが構成される。これにより、銅砕片をシールリングで食い止めて、銅の拡散を抑制することができる。さらに、銅ヒューズを銅配線層のうちの最上層に形成することにより、シリコン基板から銅ヒューズまでの距離を遠くすることで、基板表面付近に形成された素子に到達することを抑制できる。さらにまた、銅ヒューズから基板表面付近の配線層までの配線長を長くできるので、銅ヒューズを起点とする腐食が基板表面付近の配線層に到達しにくくすることができる。 In order to cope with these problems, the inventors of the present application have studied a structure in which a cylindrical seal ring is formed in a multilayer wiring structure so as to surround a copper fuse. In this structure, a cylindrical seal ring surrounding the copper fuse is constituted by a plurality of copper wiring layers and a plug layer (via layer) between them. Thereby, a copper fragment can be stopped by a seal ring and the spreading | diffusion of copper can be suppressed. Furthermore, by forming the copper fuse in the uppermost layer of the copper wiring layer, the distance from the silicon substrate to the copper fuse can be increased, so that it is possible to suppress reaching the element formed near the substrate surface. Furthermore, since the wiring length from the copper fuse to the wiring layer near the substrate surface can be increased, the corrosion starting from the copper fuse can hardly reach the wiring layer near the substrate surface.

しかしながら、銅は多層配線構造を形成する絶縁層内を容易に拡散するので、上記のような構造をとっても、銅砕片からの銅原子は、多層配線構造の積層方向へと拡散して基板表面に至る。また、銅ヒューズの切断面を起点とする腐食は、基板表面付近の配線層に容易に到達してしまう。
そこで、この発明は、銅ヒューズに起因する故障または特性悪化を抑制または防止できる半導体装置を提供する。 However, since copper easily diffuses in the insulating layer forming the multilayer wiring structure, copper atoms from the copper fragments diffuse in the stacking direction of the multilayer wiring structure on the substrate surface even with the above structure. It reaches. Corrosion starting from the cut surface of the copper fuse easily reaches the wiring layer near the substrate surface.
Accordingly, the present invention provides a semiconductor device capable of suppressing or preventing a failure or deterioration of characteristics caused by a copper fuse.

この発明の半導体装置は、半導体基板と、銅ヒューズと、前記半導体基板と銅ヒューズとの間に配置された銅膜からなるシール膜と、前記銅ヒューズよりも上の層に形成された銅以外の金属材料膜からなり、前記銅ヒューズの第１の部分および第２の部分にそれぞれに接続された第１接続部および第２接続部を有する配線膜と、前記シール膜に結合され、前記銅ヒューズの周囲を取り囲む筒状に形成された銅シールリングとを含む、半導体装置である（請求項１）。 The semiconductor device according to the present invention includes a semiconductor substrate, a copper fuse, a sealing film made of a copper film disposed between the semiconductor substrate and the copper fuse, and copper other than copper formed in a layer above the copper fuse. A wiring film having a first connection portion and a second connection portion connected to the first portion and the second portion of the copper fuse, respectively, and coupled to the seal film, And a copper seal ring formed in a cylindrical shape surrounding the periphery of the fuse.

この構成によれば、半導体基板と銅ヒューズとの間にシール膜が形成されており、さらに、シール膜に結合された筒状の銅シールリングによって銅ヒューズの周囲が取り囲まれている。つまり、銅ヒューズは、下方（半導体基板側）および側方から取り囲まれている。そのため、銅ヒューズが切断されたときに銅砕片が飛び散っても、銅原子の拡散をシール膜または銅シールリングで停止させることができる。これにより、銅原子の横方向および下方向の拡散をいずれも阻止できるので、銅原子が基板表面付近に到達することを抑制または防止できるから、半導体基板に形成された機能素子が故障したりその動作特性が悪化したりすることを抑制または防止できる。 According to this configuration, the seal film is formed between the semiconductor substrate and the copper fuse, and the periphery of the copper fuse is surrounded by the cylindrical copper seal ring coupled to the seal film. That is, the copper fuse is surrounded from below (semiconductor substrate side) and from the side. Therefore, even if the copper fragments are scattered when the copper fuse is cut, the diffusion of copper atoms can be stopped by the seal film or the copper seal ring. As a result, both lateral and downward diffusion of copper atoms can be prevented, so that it is possible to suppress or prevent the copper atoms from reaching the vicinity of the substrate surface. It is possible to suppress or prevent the operating characteristics from deteriorating.

銅ヒューズと半導体装置内の回路との接続は、銅ヒューズよりも上の層に形成された銅以外の金属材料膜からなる配線膜を介して行える。つまり、配線膜の第１および第２接続部が、銅ヒューズの第１および第２の部分にそれぞれ接続されている。銅ヒューズを切断しなければ、第１および第２接続部間が電気的に接続された状態となり、銅ヒューズを切断すれば、第１および第２接続部間の電気的接続が遮断される。銅ヒューズは、それよりも上の配線層を介して半導体装置内の回路に接続できるので、銅ヒューズと半導体基板との間に、銅ヒューズを回路に接続するための配線部を形成する必要がない。そのため、銅ヒューズの直下（半導体基板との間）をシール膜で覆うことができ、かつ、シール膜と銅シールリングとを切れ目なく結合することができる。これにより、基板表面に向かう銅原子拡散の抑制または防止と、銅ヒューズの内部回路への接続とを両立できる。銅ヒューズよりも下層の配線層だけで内部回路への接続を達成しようとすると、銅ヒューズの下方および側方を完全に覆うことができないから、基板表面に向かう銅原子拡散を回避できない。 The copper fuse and the circuit in the semiconductor device can be connected via a wiring film made of a metal material film other than copper formed in a layer above the copper fuse. That is, the first and second connection portions of the wiring film are connected to the first and second portions of the copper fuse, respectively. If the copper fuse is not cut, the first and second connection portions are electrically connected. If the copper fuse is cut, the electrical connection between the first and second connection portions is interrupted. Since the copper fuse can be connected to the circuit in the semiconductor device through the wiring layer above it, it is necessary to form a wiring part for connecting the copper fuse to the circuit between the copper fuse and the semiconductor substrate. Absent. Therefore, it is possible to cover the portion immediately below the copper fuse (between the semiconductor substrate) with the seal film, and to join the seal film and the copper seal ring seamlessly. As a result, it is possible to achieve both suppression or prevention of copper atom diffusion toward the substrate surface and connection of the copper fuse to the internal circuit. If an attempt is made to achieve connection to the internal circuit with only a wiring layer below the copper fuse, it is impossible to completely cover the lower side and the side of the copper fuse, so that it is not possible to avoid copper atom diffusion toward the substrate surface.

さらに、この発明では、銅ヒューズが接続される配線層は、銅以外の金属材料膜からなっている。そのため、銅ヒューズ切断面からの腐食の進行は、当該配線層で停止する。これにより、腐食が基板表面近傍に達することがないので、基板に形成された機能素子の故障または動作特性悪化を抑制または防止できる。
銅配線を用いる多層配線構造では、たとえば、基板表面に最も近い配線層がポリシリコン層で形成され、それよりも上層の配線層は銅配線層で形成される。この場合、いわゆるデュアルダマシン構造によって、隣接する銅配線層間の相互接続が達成される。つまり、銅配線層は、その直下の配線層に接続する銅プラグ部（ビア）を有している。そのため、銅ヒューズを、それよりも下方の配線層を介して内部回路に接続する構造をとると、銅ヒューズ切断面からの腐食は、最下層のポリシリコン層に至ってようやく停止する。そのため、半導体基板に形成された機能素子の故障または動作特性悪化を容易に招いてしまう。この問題は、銅配線層の層数を多くして銅ヒューズ切断面からの腐食経路を長くすることによって緩和されるかもしれないが、多数の銅配線層を積み上げる製造工程が必要になるから、大幅なコスト増加が避けられない。この発明の構造では、このような問題をいずれも回避できる。 Furthermore, in this invention, the wiring layer to which the copper fuse is connected is made of a metal material film other than copper. Therefore, the progress of corrosion from the cut surface of the copper fuse stops at the wiring layer. Thereby, since corrosion does not reach the vicinity of the substrate surface, it is possible to suppress or prevent failure of functional elements formed on the substrate or deterioration of operating characteristics.
In a multilayer wiring structure using copper wiring, for example, the wiring layer closest to the substrate surface is formed of a polysilicon layer, and the upper wiring layer is formed of a copper wiring layer. In this case, interconnection between adjacent copper wiring layers is achieved by a so-called dual damascene structure. That is, the copper wiring layer has a copper plug portion (via) connected to the wiring layer immediately below the copper wiring layer. Therefore, if a structure is adopted in which the copper fuse is connected to the internal circuit via a lower wiring layer, the corrosion from the cut surface of the copper fuse stops only after reaching the lowermost polysilicon layer. For this reason, failure of functional elements formed on the semiconductor substrate or deterioration of operating characteristics is easily caused. Although this problem may be alleviated by increasing the number of copper wiring layers and extending the corrosion path from the copper fuse cut surface, it requires a manufacturing process in which many copper wiring layers are stacked. A significant increase in cost is inevitable. In the structure of the present invention, all such problems can be avoided.

また、たとえば、銅ヒューズをレーザ光で切断するときに、レーザ光をシール膜で反射させて銅ヒューズに向かわせることができる。これにより、レーザ光のエネルギーを効率的に利用して銅ヒューズを切断できる。そのため、銅ヒューズの切断（溶断）のためのレーザエネルギーが少なくてよいので、低出力、短時間のレーザ出力で銅ヒューズを切断できる。銅ヒューズを下方から覆うシール膜は銅ヒューズよりも大面積に形成されるので、レーザ光を照射しても容易には昇温しない。したがって、シール膜を破壊することなく、銅ヒューズを切断できる。 For example, when cutting a copper fuse with a laser beam, the laser beam can be reflected by a seal film and directed to the copper fuse. Thereby, a copper fuse can be cut | disconnected efficiently using the energy of a laser beam. Therefore, since the laser energy for cutting (melting) the copper fuse may be small, the copper fuse can be cut with a low output and a short laser output. Since the sealing film covering the copper fuse from below is formed in a larger area than the copper fuse, the temperature does not rise easily even when irradiated with laser light. Therefore, the copper fuse can be cut without destroying the seal film.

なお、複数枚のシール膜が、銅ヒューズと半導体基板との間に、半導体基板表面の法線方向に沿って間隔を開けて配置されていてもよい。この複数枚のシール膜は、少なくとも一つ（好ましくは全部）が、銅シールリングに結合されていることが好ましい。
請求項２記載の発明は、前記配線膜と同じ層（レイヤ）に当該配線膜と同材料で形成された外部接続層をさらに含む、請求項１記載の半導体装置である。 Note that a plurality of seal films may be arranged between the copper fuse and the semiconductor substrate at intervals along the normal direction of the surface of the semiconductor substrate. At least one (preferably all) of the plurality of seal films is preferably bonded to the copper seal ring.
The invention according to claim 2 is the semiconductor device according to claim 1, further comprising an external connection layer formed of the same material as the wiring film in the same layer as the wiring film.

この構成によれば、外部接続層と同じ配線層を用いて、銅ヒューズを内部回路に接続するための経路を形成できる。したがって、少ない製造工程数で銅ヒューズを含む半導体装置を作製できる。
請求項３記載の発明は、複数の銅配線層を備えており、前記銅ヒューズは、前記複数の銅配線層のうち最上層の銅配線層と同じ層（レイヤ）に形成されている、請求項１または２記載の半導体装置である。銅ヒューズは、当該最上層の銅配線層と同じ材料で形成されていることが好ましい。 According to this configuration, a path for connecting the copper fuse to the internal circuit can be formed using the same wiring layer as the external connection layer. Therefore, a semiconductor device including a copper fuse can be manufactured with a small number of manufacturing steps.
The invention according to claim 3 includes a plurality of copper wiring layers, and the copper fuse is formed in the same layer (layer) as the uppermost copper wiring layer among the plurality of copper wiring layers. Item 3. A semiconductor device according to Item 1 or 2. The copper fuse is preferably formed of the same material as the uppermost copper wiring layer.

この構成によれば、複数の銅配線層のうちの最上層に銅ヒューズが形成されるので、たとえば、レーザ光によって銅ヒューズを切断するときのエネルギーが少なくてよい。しかも、半導体基板から銅ヒューズまでの距離を大きくできるから、半導体基板に形成された素子への影響を一層抑制できる。
前述の構造の半導体装置を製造するための方法は、たとえば、第１層間絶縁膜上に銅シール膜を形成する工程と、前記銅シール膜を覆う第２層間絶縁膜を形成する工程と、この第２層間絶縁膜上に銅ヒューズを形成する工程と、前記第２層間絶縁膜を貫通して前記シールリングに結合され、前記銅ヒューズを取り囲む筒状の銅シールリングを形成する工程と、前記銅ヒューズを覆う第３層間絶縁膜を形成する工程と、前記第３層間絶縁膜に形成された第１および第２コンタクト孔を介して前記銅ヒューズの第１の部分および第２の部分にそれぞれ電気的に接続された第１接続部および第２接続部を有し、銅以外の金属材料膜からなる配線膜を形成する工程とを含む。 According to this configuration, since the copper fuse is formed in the uppermost layer among the plurality of copper wiring layers, for example, less energy is required when cutting the copper fuse with laser light. In addition, since the distance from the semiconductor substrate to the copper fuse can be increased, the influence on the elements formed on the semiconductor substrate can be further suppressed.
The method for manufacturing the semiconductor device having the above-described structure includes, for example, a step of forming a copper seal film on the first interlayer insulating film, a step of forming a second interlayer insulating film covering the copper seal film, Forming a copper fuse on the second interlayer insulating film; forming a cylindrical copper seal ring that penetrates the second interlayer insulating film and is coupled to the seal ring and surrounds the copper fuse; Forming a third interlayer insulating film covering the copper fuse, and a first portion and a second portion of the copper fuse through first and second contact holes formed in the third interlayer insulating film, respectively; Forming a wiring film having a first connection part and a second connection part electrically connected and made of a metal material film other than copper.

図１は、この発明の第１の実施形態に係る半導体装置の部分断面図である。FIG. 1 is a partial cross-sectional view of a semiconductor device according to the first embodiment of the present invention. 図２は、図１に示された構成の部分平面図である。FIG. 2 is a partial plan view of the configuration shown in FIG. 図３Ａは、図１に示された半導体装置の製造工程を説明するための断面図である。FIG. 3A is a cross-sectional view for explaining a manufacturing step of the semiconductor device shown in FIG. 図３Ｂは、図３Ａの次の工程を示す断面図である。FIG. 3B is a cross-sectional view showing a step subsequent to FIG. 3A. 図３Ｃは、図３Ｂの次の工程を示す断面図である。FIG. 3C is a cross-sectional view showing a step subsequent to FIG. 3B. 図３Ｄは、図３Ｃの次の工程を示す断面図である。FIG. 3D is a cross-sectional view showing a step subsequent to FIG. 3C. 図３Ｅは、図３Ｄの次の工程を示す断面図である。FIG. 3E is a cross-sectional view showing a step subsequent to FIG. 3D.

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の部分断面図であり、図２は、図１に示された構成の部分平面図である。この半導体装置は、半導体基板１と、半導体基板１の表面上に形成された多層配線構造２と、多層配線構造２を覆うパッシベーション膜（表面保護膜）３とを有している。半導体基板１は、シリコン基板であってもよく、その表層部には、図示は省略するが、トランジスタ等の能動素子に代表される機能素子（半導体素子）が形成されている。多層配線構造２は、層間絶縁膜１１〜２３、エッチングストップ層３１〜４２、銅配線層５１〜５６、ヒューズ膜４（銅ヒューズ）、最上層配線５（配線膜、外部接続層）等を含む。パッシベーション膜３は、たとえば窒化膜（窒化シリコン膜）からなっていてもよく、最上層配線５の表面を覆っている。図２では、パッシベーション膜３の図示を省略してある。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a partial cross-sectional view of a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a partial plan view of the configuration shown in FIG. This semiconductor device has a semiconductor substrate 1, a multilayer wiring structure 2 formed on the surface of the semiconductor substrate 1, and a passivation film (surface protective film) 3 that covers the multilayer wiring structure 2. The semiconductor substrate 1 may be a silicon substrate, and a functional element (semiconductor element) typified by an active element such as a transistor is formed on a surface layer portion of the semiconductor substrate 1 although not shown. The multilayer wiring structure 2 includes interlayer insulating films 11 to 23, etching stop layers 31 to 42, copper wiring layers 51 to 56, a fuse film 4 (copper fuse), an uppermost wiring 5 (wiring film, external connection layer), and the like. . The passivation film 3 may be made of, for example, a nitride film (silicon nitride film) and covers the surface of the uppermost wiring 5. In FIG. 2, illustration of the passivation film 3 is omitted.

多層配線構造２は、この実施形態では、平面視においてヒューズ膜４を取り囲む筒状（たとえば四角筒状）に形成された銅シールリング６と、銅シールリング６の底部および高さ方向途中部にそれぞれ配置された平板状のシール膜７，８（銅シール膜）とを含む。
多層配線構造２においては、層間絶縁膜１１、エッチングストップ層３１、層間絶縁膜１２、エッチングストップ層３２、層間絶縁膜１３、エッチングストップ層３３、層間絶縁膜１４、エッチングストップ層３４、層間絶縁膜１５、エッチングストップ層３５、層間絶縁膜１６、エッチングストップ層３６、層間絶縁膜１７、エッチングストップ層３７、層間絶縁膜１８、エッチングストップ層３８、層間絶縁膜１９、エッチングストップ層３９、層間絶縁膜２０、エッチングストップ層４０、層間絶縁膜２１、エッチングストップ層４１、層間絶縁膜２２、エッチングストップ層４２、および層間絶縁膜２３が、半導体基板１の表面からこの順に積層されている。層間絶縁膜１１〜２３は、たとえば、ＳｉＯ_２からなる。また、エッチングストップ層３１，３３，３５，３７，３９，４１は、たとえば、ＳｉＣＮからなる。エッチングストップ層３２，３４，３６，３８，４０，４２は、たとえば、ＳｉＣとＳｉＣＮとの積層膜からなる。 In this embodiment, the multilayer wiring structure 2 includes a copper seal ring 6 formed in a cylindrical shape (for example, a square cylindrical shape) surrounding the fuse film 4 in plan view, and a bottom portion of the copper seal ring 6 and a middle portion in the height direction. And flat plate-like seal films 7 and 8 (copper seal films) arranged respectively.
In the multilayer wiring structure 2, the interlayer insulating film 11, the etching stop layer 31, the interlayer insulating film 12, the etching stop layer 32, the interlayer insulating film 13, the etching stop layer 33, the interlayer insulating film 14, the etching stop layer 34, and the interlayer insulating film 15, etching stop layer 35, interlayer insulating film 16, etching stop layer 36, interlayer insulating film 17, etching stop layer 37, interlayer insulating film 18, etching stop layer 38, interlayer insulating film 19, etching stop layer 39, interlayer insulating film 20, an etching stop layer 40, an interlayer insulating film 21, an etching stop layer 41, an interlayer insulating film 22, an etching stop layer 42, and an interlayer insulating film 23 are stacked in this order from the surface of the semiconductor substrate 1. The interlayer insulating films 11 to 23 are made of, for example, SiO ₂ . Further, the etching stop layers 31, 33, 35, 37, 39, 41 are made of, for example, SiCN. Etching stop layers 32, 34, 36, 38, 40, and 42 are made of, for example, a laminated film of SiC and SiCN.

銅配線層５１（５１ｓ，５１ｉ，５１ｅ）は層間絶縁膜１２に形成されており、銅配線層５２（５２ｓ，５２ｉ，５２ｅ）は層間絶縁膜１４に形成されており、銅配線層５３（５３ｓ，５３ｉ，５３ｅ）は層間絶縁膜１６に形成されており、銅配線層５４（５４ｓ，５４ｉ，５４ｅ）は層間絶縁膜１８に形成されており、銅配線層５５（５５ｓ，５５ｉ，５５ｅ）は層間絶縁膜２０に形成されており、銅配線層５６（５６ｓ，５６ｉ，５６ｅ）は層間絶縁膜２２に形成されている。銅配線層５１〜５６は、銅を主成分とする導電性材料からなる配線（銅配線）である。これらの銅配線層５１〜５６は、層間絶縁膜１２，１４，１６，１８，２０，２２にそれぞれ形成された配線溝に埋め込まれている。より具体的には、銅配線層５１は、ダマシンプロセスによって層間絶縁膜１２に形成された配線溝に埋め込まれている。また、銅配線層５２〜５６は、デュアルダマシンプロセスによって、層間絶縁膜１４，１６，１８，２０，２２にそれぞれ形成された配線溝に埋め込まれ、かつ、層間絶縁膜１３，１５，１７，１９，２１にそれぞれ形成されたビア（孔）に埋め込まれている。これにより、銅配線層５２〜５６は、各直下の銅配線層５１〜５５に電気的に接続されている。 The copper wiring layer 51 (51s, 51i, 51e) is formed on the interlayer insulating film 12, the copper wiring layer 52 (52s, 52i, 52e) is formed on the interlayer insulating film 14, and the copper wiring layer 53 (53s). , 53i, 53e) are formed in the interlayer insulating film 16, the copper wiring layer 54 (54s, 54i, 54e) is formed in the interlayer insulating film 18, and the copper wiring layer 55 (55s, 55i, 55e) is The copper wiring layer 56 (56s, 56i, 56e) is formed on the interlayer insulating film 22 and is formed on the interlayer insulating film 20. The copper wiring layers 51 to 56 are wirings (copper wirings) made of a conductive material mainly composed of copper. These copper wiring layers 51 to 56 are embedded in wiring grooves formed in the interlayer insulating films 12, 14, 16, 18, 20, and 22, respectively. More specifically, the copper wiring layer 51 is embedded in a wiring groove formed in the interlayer insulating film 12 by a damascene process. Further, the copper wiring layers 52 to 56 are embedded in wiring grooves formed in the interlayer insulating films 14, 16, 18, 20, 22 by the dual damascene process, and the interlayer insulating films 13, 15, 17, 19 are used. , 21 are embedded in vias (holes) formed respectively. Thereby, the copper wiring layers 52 to 56 are electrically connected to the copper wiring layers 51 to 55 directly below the copper wiring layers 52 to 56.

配線溝およびビアの内壁面には、銅の拡散を防ぐためのバリアメタル層５８が形成されている。このバリアメタル層５８およびエッチングストップ層３２，３４，３６，３８，４０，４２に囲まれた領域に、銅を主成分とする銅配線層５１〜５６が配置されている。エッチングストップ層３１，３３，３５，３７，３９，４１は、配線溝を形成するために層間絶縁膜１２，１４，１６，１８に対して行うエッチングを停止させるための層である。また、エッチングストップ層３２，３４，３６，３７，３８，４０は、ビアを形成するために層間絶縁膜１３，１５，１７，１９，２１に対して行うエッチングを停止させるための層である。バリアメタル層５８は、たとえば、Ｔａ層とＴａＮ層との積層膜からなり、Ｔａ層が銅配線層に接している。 A barrier metal layer 58 for preventing copper diffusion is formed on the inner wall surfaces of the wiring trench and via. Copper wiring layers 51 to 56 mainly composed of copper are arranged in a region surrounded by the barrier metal layer 58 and the etching stop layers 32, 34, 36, 38, 40, and 42. The etching stop layers 31, 33, 35, 37, 39, and 41 are layers for stopping etching performed on the interlayer insulating films 12, 14, 16, and 18 in order to form wiring trenches. The etching stop layers 32, 34, 36, 37, 38, and 40 are layers for stopping etching performed on the interlayer insulating films 13, 15, 17, 19, and 21 to form vias. The barrier metal layer 58 is made of, for example, a laminated film of a Ta layer and a TaN layer, and the Ta layer is in contact with the copper wiring layer.

ヒューズ膜４は、この実施形態では、平面視において直線状（帯状）に形成されている。このヒューズ膜４は、最上層配線５０１，５０２（５）の間を電気的に接続している。具体的には、ヒューズ膜４の一端（第１の部分）に最上層配線５０１（第１接続部）が接続されており、ヒューズ膜４の他端（第２の部分）に最上層配線５０２（第２接続部）が接続されている。 In this embodiment, the fuse film 4 is formed in a straight line shape (strip shape) in plan view. The fuse film 4 electrically connects the uppermost layer wirings 501 and 502 (5). Specifically, the uppermost layer wiring 501 (first connection portion) is connected to one end (first portion) of the fuse film 4, and the uppermost layer wiring 502 is connected to the other end (second portion) of the fuse film 4. (Second connection part) is connected.

ヒューズ膜４の両端は、最上層配線５（上配線層）をその下の銅配線層５６（下配線層）に接続するためのプラグ９を介して最上層配線５０１，５０２（５）にそれぞれ電気的に接続されている。プラグ９は、最上層の層間絶縁膜２３に形成された開口に埋め込まれた金属からなる。より具体的には、層間絶縁膜２３には、プラグ９に対応した開口（貫通孔）が形成されている。この開口の内面（底面および側壁面）は、バリアメタル層２４によって覆われている。そして、バリアメタル層２４によって囲まれた開口内にプラグ９が埋め込まれている。プラグ９は、たとえば、銅以外の金属材料を主成分とする導電性材料、たとえばＷ（タングステン）からなる。バリアメタル層２４は、プラグ９の材料およびヒューズ膜４の材料に対する拡散を防止する性質の導電層であり、たとえば、ヒューズ膜４側から順に、Ｔａ、ＴａＮ、Ｔｉ、およびＴｉＮを積層した積層膜からなる。 Both ends of the fuse film 4 are respectively connected to the uppermost layer wirings 501 and 502 (5) through plugs 9 for connecting the uppermost layer wiring 5 (upper wiring layer) to the copper wiring layer 56 (lower wiring layer) thereunder. Electrically connected. The plug 9 is made of a metal embedded in an opening formed in the uppermost interlayer insulating film 23. More specifically, an opening (through hole) corresponding to the plug 9 is formed in the interlayer insulating film 23. The inner surface (bottom surface and side wall surface) of the opening is covered with a barrier metal layer 24. A plug 9 is embedded in the opening surrounded by the barrier metal layer 24. The plug 9 is made of, for example, a conductive material whose main component is a metal material other than copper, for example, W (tungsten). The barrier metal layer 24 is a conductive layer that prevents diffusion of the material of the plug 9 and the material of the fuse film 4. For example, a laminated film in which Ta, TaN, Ti, and TiN are laminated in this order from the fuse film 4 side. Consists of.

ヒューズ膜４は、銅配線層５１〜５６のうちの最も上層に形成された銅配線層５６の一部によって形成されている。より具体的には、銅配線層５６に対応した層間絶縁膜２２には、ヒューズ膜４の形状に対応した溝が形成されている。この溝の内壁面（底面および側壁）は、バリアメタル層５８によって覆われており、このバリアメタル層５８によって囲まれた溝内に銅配線層５６を構成する金属材料（銅を主成分とする金属材料）が埋め込まれ、ヒューズ膜４を構成している。ヒューズ膜４に接しているバリアメタル層５８も最上層配線５０１，５０２間の電気的接続に寄与しているので、このバリアメタル層５８もヒューズ膜の一部と見なすこともできる。 The fuse film 4 is formed by a part of the copper wiring layer 56 formed in the uppermost layer among the copper wiring layers 51 to 56. More specifically, a groove corresponding to the shape of the fuse film 4 is formed in the interlayer insulating film 22 corresponding to the copper wiring layer 56. The inner wall surface (bottom surface and side wall) of this groove is covered with a barrier metal layer 58, and a metal material (mainly composed of copper) constituting the copper wiring layer 56 in the groove surrounded by the barrier metal layer 58. The fuse film 4 is formed by embedding a metal material. Since the barrier metal layer 58 in contact with the fuse film 4 also contributes to the electrical connection between the uppermost layer wirings 501 and 502, the barrier metal layer 58 can also be regarded as a part of the fuse film.

最上層配線５は、たとえば、本体部５ａと、本体部５ａの下側に積層されたバリア層５ｂと、本体部５ａの上側に積層された表面金属膜５ｃとを含む配線膜である。本体部５ａは、銅以外の金属（たとえばアルミニウム）を主成分とする導電性材料、たとえばＡｌＣｕからなり、バリア層５ｂはたとえば下側から順に積層したＴｉおよびＴｉＮの積層膜からなり、表面金属膜５ｃはたとえばＴｉＮからなる。 The uppermost layer wiring 5 is a wiring film including, for example, a main body 5a, a barrier layer 5b stacked below the main body 5a, and a surface metal film 5c stacked on the upper side of the main body 5a. The main body 5a is made of a conductive material whose main component is a metal other than copper (for example, aluminum), for example, AlCu, and the barrier layer 5b is made of, for example, a laminated film of Ti and TiN laminated in order from the lower side. 5c is made of TiN, for example.

銅シールリング６は、図２に示すとおり、平面視においてヒューズ膜４を取り囲む筒状（この実施形態では四角筒状）に形成されており、銅配線層５１〜５６によって構成されている。以下、銅シールリング６を構成する銅配線層５１〜５６を銅配線層５１ｓ〜５６ｓなどということにする。
銅シールリング６を構成する銅配線層のうち、銅配線層５２ｓ，５３ｓ，５５ｓ，５６ｓは、それぞれ環状（この実施形態では四角環状）に形成されており、平面視において互いに重なり合っている。また、銅シールリング６を構成する銅配線層のうち、最下層の銅配線層５１ｓと、この最下層銅配線５１ｓから間隔を開けて（この実施形態では銅配線層２層分の間隔）を挟んで上方に位置する銅配線層５４ｓとは、平面視において、銅シールリング６の筒形状に対応する輪郭を有する中実形状（この実施形態では四角形状）に形成されている。これらの銅配線層５１ｓ，５４ｓの周縁の環状部分（この実施形態では四角環状部分）は、銅シールリング６の一部を構成している。そして、それらの銅配線層５１ｓ，５４ｓにおいて、前記環状部分の内方に連続している中央部は、ヒューズ膜４と半導体基板１との間に介在するシール膜７，８を構成している。すなわち、この実施形態では、銅シールリング６とシール膜７，８とが一体化されており、これらは隙間なく結合している。 As shown in FIG. 2, the copper seal ring 6 is formed in a cylindrical shape (in this embodiment, a rectangular cylindrical shape) surrounding the fuse film 4 in a plan view, and is constituted by copper wiring layers 51 to 56. Hereinafter, the copper wiring layers 51 to 56 constituting the copper seal ring 6 are referred to as copper wiring layers 51s to 56s.
Of the copper wiring layers constituting the copper seal ring 6, the copper wiring layers 52s, 53s, 55s, and 56s are each formed in an annular shape (in this embodiment, a quadrangular annular shape) and overlap each other in plan view. In addition, among the copper wiring layers constituting the copper seal ring 6, the lowermost copper wiring layer 51s is spaced from the lowermost copper wiring 51s (in this embodiment, an interval corresponding to two copper wiring layers). The copper wiring layer 54s located above the sandwich is formed in a solid shape (in this embodiment, a quadrangular shape) having an outline corresponding to the cylindrical shape of the copper seal ring 6 in plan view. An annular portion (a square annular portion in this embodiment) around the copper wiring layers 51 s and 54 s constitutes a part of the copper seal ring 6. In the copper wiring layers 51 s and 54 s, central portions that are continuous inward of the annular portion constitute seal films 7 and 8 that are interposed between the fuse film 4 and the semiconductor substrate 1. . That is, in this embodiment, the copper seal ring 6 and the seal films 7 and 8 are integrated, and these are joined without a gap.

上側のシール膜８は、ヒューズ膜４の下方に位置し、ヒューズ膜４から間隔（銅配線層５５の配線層分の間隔）を開けて配置されている。そして、シール膜７，８は、平面視において、ヒューズ膜４がそれらの外縁の内方に収まるように形成されている。
銅シールリング６を構成する銅配線層５２ｓ〜５６ｓの下部には、銅シールリング６の平面形状に対応する環状に形成された環状ビア６２〜６６が形成されている。銅配線層５２ｓ〜５６ｓは、それらの直下の環状ビア６２〜６６を埋め込むように形成されている。したがって、銅シールリング６の内側には、銅配線層５１ｓ〜５４ｓによって囲まれた密閉空間と、銅配線層５４ｓ〜５６ｓによって囲まれた半密閉空間とが形成されている。この半密閉空間内（この実施形態では当該空間の上端位置）に、ヒューズ膜４が配置されている。 The upper seal film 8 is located below the fuse film 4 and is spaced from the fuse film 4 (interval corresponding to the wiring layer of the copper wiring layer 55). The seal films 7 and 8 are formed so that the fuse film 4 is accommodated inside the outer edges in a plan view.
Under the copper wiring layers 52 s to 56 s constituting the copper seal ring 6, annular vias 62 to 66 formed in an annular shape corresponding to the planar shape of the copper seal ring 6 are formed. The copper wiring layers 52s to 56s are formed so as to embed the annular vias 62 to 66 directly below them. Accordingly, a sealed space surrounded by the copper wiring layers 51 s to 54 s and a semi-sealed space surrounded by the copper wiring layers 54 s to 56 s are formed inside the copper seal ring 6. The fuse film 4 is disposed in the semi-enclosed space (in this embodiment, the upper end position of the space).

一方、ヒューズ膜４の一端に電気的に接続された最上層配線５０２は、平面視において銅シールリング６の外方へと延びている。そして、銅シールリング６外において内部接続回路７１を構成する銅配線層５１〜５６（以下、銅配線層５１ｉ〜５６ｉなどという。）を介して、半導体基板１に形成された素子（たとえばトランジスタ素子）２５に電気的に接続されている。より詳細には、最上層配線５０２は、銅シールリング６外に形成されたプラグ９を介して銅配線層５６ｉに接続されている。この銅配線層５６ｉは、その下層の銅配線層５５ｉに接続され、さらに、その銅配線層５５ｉがその下層の銅配線層５４ｉに接続されている。同様の構造により、銅配線層５６ｉは、最下層の銅配線層５１ｉまで接続されている。そして、この銅配線層５１ｉは、層間絶縁膜１１に形成されたビア２６内に埋め込まれた金属プラグ２７に接合されている。金属プラグ２７は、この実施形態では、半導体基板１上に形成されたポリシリコン配線層２８に接続されている。ポリシリコン配線層２８は、たとえば、半導体基板１上に形成された素子２５のゲート電極を構成していてもよい。金属プラグ２７は、たとえば、Ｗ（タングステン）からなる。この金属プラグ２７と層間絶縁膜１１との間には、バリアメタル層２９（たとえばＴａからなる）が介在されている。 On the other hand, the uppermost layer wiring 502 electrically connected to one end of the fuse film 4 extends to the outside of the copper seal ring 6 in a plan view. Then, elements (for example, transistor elements) formed on the semiconductor substrate 1 through copper wiring layers 51 to 56 (hereinafter referred to as copper wiring layers 51i to 56i) constituting the internal connection circuit 71 outside the copper seal ring 6. ) 25 is electrically connected. More specifically, the uppermost layer wiring 502 is connected to the copper wiring layer 56 i via the plug 9 formed outside the copper seal ring 6. The copper wiring layer 56i is connected to the lower copper wiring layer 55i, and the copper wiring layer 55i is connected to the lower copper wiring layer 54i. With the same structure, the copper wiring layer 56i is connected to the lowermost copper wiring layer 51i. The copper wiring layer 51 i is bonded to a metal plug 27 embedded in the via 26 formed in the interlayer insulating film 11. In this embodiment, the metal plug 27 is connected to a polysilicon wiring layer 28 formed on the semiconductor substrate 1. Polysilicon wiring layer 28 may constitute, for example, a gate electrode of element 25 formed on semiconductor substrate 1. The metal plug 27 is made of, for example, W (tungsten). A barrier metal layer 29 (for example, made of Ta) is interposed between the metal plug 27 and the interlayer insulating film 11.

多層配線構造２には、銅シールリング６外において、当該半導体装置の外部との接続のための外部接続回路７２（たとえば、銅配線層５５ｅ，５６ｅを含む）が形成されている。この外部接続回路７２の一部を構成する銅配線層５６ｅ（５６）は、プラグ９を介して、外部接続層としての最上層配線５０３（５）に接続されている。
パッシベーション膜３には、最上層配線５０３（５）の表面に対する電気的接続（たとえばワイヤボンディングによる接続）のための開口４６が形成されている。最上層配線５において開口４６から露出した部分は、外部との電気的接続のためのパッド４７である。さらに、パッシベーション膜３には、ヒューズ膜４の中間部の直上を含む領域（この実施形態ではヒューズ膜４の中間領域を跨ぐ矩形領域）には、パッシベーション膜３を薄膜化して形成された凹部４９が形成されている。この凹部４９は、開口４６を形成するためのエッチング工程において同時に形成されてもよい。凹部４９は、たとえば、ヒューズ膜４をレーザ加工で切断（溶断）するときの切断加工窓として利用される。 In the multilayer wiring structure 2, an external connection circuit 72 (including, for example, copper wiring layers 55 e and 56 e) for connection to the outside of the semiconductor device is formed outside the copper seal ring 6. A copper wiring layer 56e (56) constituting a part of the external connection circuit 72 is connected to an uppermost layer wiring 503 (5) as an external connection layer through a plug 9.
In the passivation film 3, an opening 46 is formed for electrical connection (for example, connection by wire bonding) to the surface of the uppermost layer wiring 503 (5). A portion exposed from the opening 46 in the uppermost layer wiring 5 is a pad 47 for electrical connection with the outside. Further, in the passivation film 3, a recess 49 formed by thinning the passivation film 3 is formed in a region including the portion directly above the intermediate portion of the fuse film 4 (in this embodiment, a rectangular region straddling the intermediate region of the fuse film 4). Is formed. The recess 49 may be formed at the same time in the etching process for forming the opening 46. The recess 49 is used as a cutting window when the fuse film 4 is cut (fused) by laser processing, for example.

このように、この半導体装置では、半導体基板１と銅膜からなるヒューズ膜４との間に銅膜からなるシール膜７，８が形成されており、さらに、シール膜７，８に結合された筒状の銅シールリング６によってヒューズ膜４の周囲が取り囲まれている。したがって、ヒューズ膜４は、下方（半導体基板１側）および側方から取り囲まれている。そのため、ヒューズ膜４が切断されたときに銅砕片が飛び散っても、銅原子の拡散をシール膜７，８および／または銅シールリング６で停止させることができる。これにより、銅原子の横方向および下方向の拡散をいずれも阻止できるので、銅原子が半導体基板１の表面付近に到達することを抑制または防止できるから、半導体基板１に形成された機能素子（トランジスタに代表される能動素子等）が故障したりその動作特性（たとえば耐圧）が悪化したりすることを抑制または防止できる。 As described above, in this semiconductor device, the sealing films 7 and 8 made of the copper film are formed between the semiconductor substrate 1 and the fuse film 4 made of the copper film, and are further coupled to the sealing films 7 and 8. A cylindrical copper seal ring 6 surrounds the fuse film 4. Therefore, the fuse film 4 is surrounded from below (on the semiconductor substrate 1 side) and from the side. Therefore, even if copper fragments are scattered when the fuse film 4 is cut, the diffusion of copper atoms can be stopped by the seal films 7 and 8 and / or the copper seal ring 6. Thereby, since both horizontal and downward diffusion of copper atoms can be prevented, it is possible to suppress or prevent the copper atoms from reaching the vicinity of the surface of the semiconductor substrate 1, so that a functional element formed on the semiconductor substrate 1 ( It is possible to suppress or prevent a failure of an active element typified by a transistor) or deterioration of its operating characteristics (for example, withstand voltage).

また、ヒューズ膜４は、ヒューズ膜４よりも上の層に形成された銅以外の金属材料膜からなる最上層配線５０１，５０２に接続されている。ヒューズ膜４を切断しなければ、最上層配線５０１，５０２間が電気的に接続された状態となり、ヒューズ膜４を切断すれば、最上層配線５０１，５０２間の電気的接続が遮断される。こうして、半導体装置に組み込まれた電子回路の特性を調整したり、半導体装置内の不良箇所を切り離したりすることができる。 The fuse film 4 is connected to the uppermost layer wirings 501 and 502 made of a metal material film other than copper formed in a layer above the fuse film 4. If the fuse film 4 is not cut, the uppermost layer wirings 501 and 502 are electrically connected. If the fuse film 4 is cut, the electric connection between the uppermost layer wirings 501 and 502 is cut off. In this way, the characteristics of the electronic circuit incorporated in the semiconductor device can be adjusted, and defective portions in the semiconductor device can be separated.

ヒューズ膜４、最上層配線５０２を介して内部接続回路７１に接続されている。このように、ヒューズ膜４は、それよりも上の配線層を介して半導体装置の内部回路に接続できるので、ヒューズ膜４と半導体基板１との間に、ヒューズ膜４を回路に接続するための配線部を形成する必要がない。そのため、ヒューズ膜４の直下（半導体基板１との間）をシール膜７，８で覆うことができ、かつ、シール膜７，８と銅シールリング６とを切れ目なく結合することができる。これにより、半導体基板１の表面に向かう銅原子拡散の抑制または防止と、ヒューズ膜４の内部回路への接続とを両立できる。ヒューズ膜４よりも下層の配線層だけで内部回路への接続を達成しようとすると、ヒューズ膜４の下方および側方を完全に覆うことができないから、半導体基板１の表面に向かう銅原子拡散を回避できない。 The fuse film 4 and the uppermost layer wiring 502 are connected to the internal connection circuit 71. Thus, since the fuse film 4 can be connected to the internal circuit of the semiconductor device via the wiring layer above it, the fuse film 4 is connected to the circuit between the fuse film 4 and the semiconductor substrate 1. There is no need to form a wiring portion. Therefore, the seal films 7 and 8 can be covered directly under the fuse film 4 (between the semiconductor substrate 1), and the seal films 7 and 8 and the copper seal ring 6 can be joined without a break. Thereby, it is possible to achieve both suppression or prevention of copper atom diffusion toward the surface of the semiconductor substrate 1 and connection of the fuse film 4 to the internal circuit. If an attempt is made to achieve connection to the internal circuit only with the wiring layer below the fuse film 4, the lower and side portions of the fuse film 4 cannot be completely covered, so that copper atom diffusion toward the surface of the semiconductor substrate 1 is prevented. It cannot be avoided.

さらに、この実施形態では、ヒューズ膜４が接続される最上層配線５およびそれの間のプラグ９は、銅以外の金属材料膜からなっている。そのため、ヒューズ膜４の切断面からの腐食の進行は、当該プラグ９および／または最上層配線５で停止する。これにより、腐食が半導体基板１の表面近傍に達することがないので、半導体基板１に形成された機能素子の故障または動作特性悪化を抑制または防止できる。 Furthermore, in this embodiment, the uppermost layer wiring 5 to which the fuse film 4 is connected and the plug 9 between them are made of a metal material film other than copper. Therefore, the progress of corrosion from the cut surface of the fuse film 4 stops at the plug 9 and / or the uppermost layer wiring 5. Thereby, since corrosion does not reach the vicinity of the surface of the semiconductor substrate 1, it is possible to suppress or prevent the failure of the functional element formed on the semiconductor substrate 1 or the deterioration of the operating characteristics.

さらにまた、たとえば、ヒューズ膜４をレーザ光で切断するときに、レーザ光をシール膜８で反射させてヒューズ膜４に向かわせることができる。これにより、レーザ光のエネルギーを効率的に利用してヒューズ膜４を切断できる。そのため、ヒューズ膜４の切断（溶断）のためのレーザエネルギーが少なくてよいので、低出力、短時間のレーザ出力でヒューズ膜４を切断できる。ヒューズ膜４を下方から覆うシール膜８はヒューズ膜４よりも大面積に形成されるので、レーザ光を照射しても容易には昇温しない。したがって、シール膜８を破壊することなく、ヒューズ膜４を切断できる。 Furthermore, for example, when the fuse film 4 is cut with laser light, the laser light can be reflected by the seal film 8 and directed toward the fuse film 4. Thereby, the fuse film 4 can be cut by efficiently using the energy of the laser beam. Therefore, since the laser energy for cutting (melting) the fuse film 4 may be small, the fuse film 4 can be cut with a low output and a short laser output. Since the seal film 8 covering the fuse film 4 from below is formed in a larger area than the fuse film 4, the temperature is not easily increased even when the laser beam is irradiated. Therefore, the fuse film 4 can be cut without destroying the seal film 8.

さらに、この実施形態では、ヒューズ膜４は、外部接続のための最上層配線５０３と同一レイヤに形成された最上層配線５０２を介して内部接続回路７１に接続されている。そのため、少ない製造工程数で、銅膜からなるヒューズ膜４を含む半導体装置を作製できる。
さらにまた、ヒューズ膜４は、最上層の銅配線層５６と同一のレイヤに形成されている。そのため、たとえば、レーザ光によってヒューズ膜４を切断するときのエネルギーが少なくてよい。しかも、半導体基板１からヒューズ膜４までの距離を大きくできるから、半導体基板１に形成された素子への影響を一層抑制できる。 Furthermore, in this embodiment, the fuse film 4 is connected to the internal connection circuit 71 via the uppermost layer wiring 502 formed in the same layer as the uppermost layer wiring 503 for external connection. Therefore, a semiconductor device including the fuse film 4 made of a copper film can be manufactured with a small number of manufacturing steps.
Furthermore, the fuse film 4 is formed in the same layer as the uppermost copper wiring layer 56. Therefore, for example, less energy is required when cutting the fuse film 4 with laser light. Moreover, since the distance from the semiconductor substrate 1 to the fuse film 4 can be increased, the influence on the elements formed on the semiconductor substrate 1 can be further suppressed.

図３Ａ〜３Ｅは、前記第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、銅配線層５４の形成以後の工程が示されている。
図３Ａに示すように、デュアルダマシンプロセスによって、層間絶縁膜１７（第１層間絶縁膜）上にシール膜８を有する銅配線層５４が形成される。より具体的には、層間絶縁膜１７、エッチングストップ層３７および層間絶縁膜１８が積層される。その後、銅配線層５４（シール膜８を含む）の配置に従って、層間絶縁膜１８およびエッチングストップ層３７を貫通する配線溝が形成される。さらに、銅配線層５４の直下のビア（環状ビア６４を含む）の配置に従って、層間絶縁膜１７およびエッチングストップ層３６を貫通するビアが形成される。層間絶縁膜１８に配線溝を形成するときのエッチングは、エッチングストップ層３７で停止する。その後、当該配線溝の底面のエッチングストップ層３７が開口される。さらに、配線溝の直下の層間絶縁膜１７をエッチングすることによってビアが形成される。このビアの形成のためのエッチングは、エッチングストップ層３６で停止する。その後、ビア底面のエッチングストップ層３６を開口するためのエッチングが行われる。次いで、配線溝およびビアの内壁面ならびに層間絶縁膜１８の表面にバリアメタル層５８が形成され、このバリアメタル層５８を覆うように銅膜が形成される。そして、銅膜およびバリアメタル層５８をＣＭＰ（化学的機械的研磨）法で層間絶縁膜１８の表面が露出するまで平坦化することにより、それらが配線溝およびビア内にのみ残された状態とされる。こうして、図３Ａに示す構造が得られる。図示は省略するが、銅配線層５１〜５３（シール膜７を含む）も同様のプロセスによって形成される。 3A to 3E are cross-sectional views showing the method of manufacturing the semiconductor device according to the first embodiment in the order of steps, and the steps after the formation of the copper wiring layer 54 are shown.
As shown in FIG. 3A, a copper wiring layer 54 having a seal film 8 is formed on the interlayer insulating film 17 (first interlayer insulating film) by a dual damascene process. More specifically, the interlayer insulating film 17, the etching stop layer 37, and the interlayer insulating film 18 are stacked. Thereafter, a wiring groove penetrating the interlayer insulating film 18 and the etching stop layer 37 is formed according to the arrangement of the copper wiring layer 54 (including the seal film 8). Furthermore, vias penetrating interlayer insulating film 17 and etching stop layer 36 are formed in accordance with the arrangement of vias (including annular via 64) immediately below copper wiring layer 54. Etching when forming the wiring trench in the interlayer insulating film 18 stops at the etching stop layer 37. Thereafter, the etching stop layer 37 on the bottom surface of the wiring trench is opened. Further, a via is formed by etching the interlayer insulating film 17 immediately below the wiring trench. The etching for forming the via stops at the etching stop layer 36. Thereafter, etching for opening the etching stop layer 36 on the bottom surface of the via is performed. Next, a barrier metal layer 58 is formed on the inner walls of the wiring trenches and vias and the surface of the interlayer insulating film 18, and a copper film is formed so as to cover the barrier metal layer 58. Then, the copper film and the barrier metal layer 58 are planarized by the CMP (Chemical Mechanical Polishing) method until the surface of the interlayer insulating film 18 is exposed, so that they are left only in the wiring trench and via. Is done. Thus, the structure shown in FIG. 3A is obtained. Although illustration is omitted, the copper wiring layers 51 to 53 (including the seal film 7) are also formed by the same process.

この後、同様のデュアルダマシンプロセスを繰り返すことによって、図３Ｂに示すように、シール膜８上に層間絶縁膜１９〜２１（第２層間絶縁膜）が積層され、その上にヒューズ膜４が形成される。また、同時に、平面視においてヒューズ膜４を取り囲み、層間絶縁膜１９〜２１を貫通してシール膜８に結合された筒状の銅シールリング６が形成される。 Thereafter, by repeating the same dual damascene process, as shown in FIG. 3B, interlayer insulating films 19 to 21 (second interlayer insulating film) are laminated on the seal film 8, and the fuse film 4 is formed thereon. Is done. At the same time, a cylindrical copper seal ring 6 is formed which surrounds the fuse film 4 in plan view and penetrates the interlayer insulating films 19 to 21 and is coupled to the seal film 8.

次に、図３Ｃに示すように、層間絶縁膜２３が形成される。層間絶縁膜２３は、たとえば、ＳｉＯ_２からなり、プラズマＣＶＤ法によって形成されてもよい。そして、プラグ９のためのコンタクト孔７５に対応する開口を有するパターンのレジスト８１が形成される。このレジスト８１をマスクとするエッチングによって、層間絶縁膜２３がエッチングされ、これにより、層間絶縁膜２３を貫通するコンタクト孔７５が形成される。コンタクト孔７５を形成するためのエッチングは、配線層５６（ヒューズ膜４を含む）で停止する。コンタクト孔７５を形成した後、レジスト８１が除去される。 Next, as shown in FIG. 3C, an interlayer insulating film 23 is formed. The interlayer insulating film 23 is made of, for example, SiO ₂ and may be formed by a plasma CVD method. Then, a resist 81 having a pattern having an opening corresponding to the contact hole 75 for the plug 9 is formed. The interlayer insulating film 23 is etched by etching using the resist 81 as a mask, thereby forming a contact hole 75 penetrating the interlayer insulating film 23. Etching for forming the contact hole 75 stops at the wiring layer 56 (including the fuse film 4). After the contact hole 75 is formed, the resist 81 is removed.

次に、図３Ｄに示すように、バリアメタル層２４および電極膜８２が形成される。バリアメタル層２４は、層間絶縁膜２３の表面（上面）、コンタクト孔７５の内側壁、ならびにコンタクト孔７５の底面において露出する銅配線層５６の表面を覆うように形成される。このバリアメタル層２４の形成後に、電極膜８２が形成される。電極膜８２は、プラグ９を構成すべき金属材料からなり、コンタクト孔７５を埋め尽くすように全面に堆積される。バリアメタル層２４は、たとえば、下側から順にＴａ膜、ＴａＮ膜、Ｔｉ膜およびＴｉＮ膜を積層して構成された積層膜からなり、それらの構成膜をスパッタ法によって順に堆積して形成されてもよい。電極膜８２は、たとえばＷ（タングステン）からなり、ＣＶＤ法によって形成されてもよい。 Next, as shown in FIG. 3D, the barrier metal layer 24 and the electrode film 82 are formed. The barrier metal layer 24 is formed so as to cover the surface (upper surface) of the interlayer insulating film 23, the inner wall of the contact hole 75, and the surface of the copper wiring layer 56 exposed at the bottom surface of the contact hole 75. After the formation of the barrier metal layer 24, an electrode film 82 is formed. The electrode film 82 is made of a metal material that constitutes the plug 9 and is deposited on the entire surface so as to fill the contact hole 75. The barrier metal layer 24 is composed of, for example, a laminated film formed by laminating a Ta film, a TaN film, a Ti film, and a TiN film in order from the lower side, and these constituent films are sequentially deposited by a sputtering method. Also good. The electrode film 82 is made of, for example, W (tungsten) and may be formed by a CVD method.

次に、図３Ｅに示すように、たとえばＣＭＰ法によって、表面が平坦化され、コンタクト孔７５外の電極膜８２が除去される。こうして、各コンタクト孔７５内にプラグ９が配置される。
その後は、図１に示すように、最上層配線５が所定のパターンに形成され、この最上層配線５を覆うパッシベーション膜３が形成される。そして、パッシベーション膜３に対する選択的エッチングによって、パッド用の開口４６、およびヒューズ加工用窓としての凹部４９が形成される。こうして、図１に示す構造の半導体装置が得られる。 Next, as shown in FIG. 3E, the surface is planarized by, eg, CMP, and the electrode film 82 outside the contact hole 75 is removed. Thus, the plug 9 is disposed in each contact hole 75.
After that, as shown in FIG. 1, the uppermost layer wiring 5 is formed in a predetermined pattern, and the passivation film 3 covering the uppermost layer wiring 5 is formed. Then, by selectively etching the passivation film 3, a pad opening 46 and a concave portion 49 as a fuse processing window are formed. Thus, the semiconductor device having the structure shown in FIG. 1 is obtained.

以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、ヒューズ膜４と半導体基板１との間に、２枚のシール膜７，８が形成されている例について説明したが、下側のシール膜７を省いたり、上側のシール膜８を省いたりして、一枚のシール膜が半導体基板１とヒューズ膜４との間に配置された構造としてもよい。下側のシール膜７を省くときには、銅シールリング６において、シール膜８よりも下層の部分は省いてもよい。このことは、ヒューズ膜４と半導体基板１との間に必ずしも多くの配線層を要しないことを意味する。したがって、層数の少ない多層配線構造を有する半導体装置であっても、半導体基板に形成された素子の特性に対する懸念を回避しながら、銅ヒューズを設けることができる。また、下側のシール膜７を省く場合には、シール膜７の下方の領域に回路を形成する配線を設けてもよい。むろん、また、シール膜７，８に加えて別のシール膜を追加し、３枚以上のシール膜がヒューズ膜４と半導体基板１と間に配置された構造としてもよい。 As mentioned above, although one Embodiment of this invention was described, this invention can also be implemented with another form. For example, in the above-described embodiment, the example in which the two sealing films 7 and 8 are formed between the fuse film 4 and the semiconductor substrate 1 has been described. However, the lower sealing film 7 may be omitted, The sealing film 8 may be omitted, and a single sealing film may be disposed between the semiconductor substrate 1 and the fuse film 4. When the lower seal film 7 is omitted, the lower layer portion of the copper seal ring 6 than the seal film 8 may be omitted. This means that many wiring layers are not necessarily required between the fuse film 4 and the semiconductor substrate 1. Therefore, even in a semiconductor device having a multilayer wiring structure with a small number of layers, a copper fuse can be provided while avoiding concerns about the characteristics of elements formed on the semiconductor substrate. When the lower sealing film 7 is omitted, wiring for forming a circuit may be provided in a region below the sealing film 7. Of course, another seal film may be added in addition to the seal films 7 and 8, and three or more seal films may be arranged between the fuse film 4 and the semiconductor substrate 1.

また、前述の実施形態では、平面視において銅シールリング６の外方に素子２５が形成された例を示したが、銅シールリング６の内方の領域に素子が形成されていてもよい。ヒューズ膜４と半導体基板１との間に介在されたシール膜７，８は、銅シールリング６の内方の領域に形成された素子への銅原子の拡散をも抑制または防止できる。このように、銅シールリング６の内方領域にも素子を配置することによって、素子集積度を高めることができる。 In the above-described embodiment, the example in which the element 25 is formed outside the copper seal ring 6 in a plan view is shown. However, the element may be formed in an inner region of the copper seal ring 6. The seal films 7 and 8 interposed between the fuse film 4 and the semiconductor substrate 1 can also suppress or prevent the diffusion of copper atoms to the element formed in the inner region of the copper seal ring 6. As described above, by disposing the elements also in the inner region of the copper seal ring 6, the degree of element integration can be increased.

さらに、前述の実施形態では、銅シールリング６が四角筒状に形成された例を示したが、銅シールリングの形状は、四角形以外の多角形を底面とする筒状であってもよく、円柱状、楕円柱状等の他の筒形状であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 Furthermore, in the above-described embodiment, an example in which the copper seal ring 6 is formed in a square cylindrical shape has been shown, but the shape of the copper seal ring may be a cylindrical shape having a polygon other than a square as a bottom surface, Other cylindrical shapes, such as a column shape and an elliptical column shape, may be sufficient.
In addition, various design changes can be made within the scope of matters described in the claims.

１半導体基板
２多層配線構造
３パッシベーション膜
４ヒューズ膜
５，５０１，５０２，５０３最上層配線
６銅シールリング
７，８シール膜
９プラグ
１１〜２３層間絶縁膜
２５素子
２８ポリシリコン配線層
４７パッド
４９凹部
５１〜５６，５１ｉ〜５６ｉ，５１ｓ〜５６ｓ，５５ｅ，５６ｅ銅配線層
５８バリアメタル層
６２〜６６環状ビア
７１内部接続回路
７２外部接続回路
７５コンタクト孔 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Multilayer wiring structure 3 Passivation film 4 Fuse film 5,501,502,503 Top layer wiring 6 Copper seal ring 7,8 Seal film 9 Plug 11-23 Interlayer insulation film 25 Element 28 Polysilicon wiring layer 47 Pad 49 Recesses 51-56, 51i-56i, 51s-56s, 55e, 56e Copper wiring layer 58 Barrier metal layer 62-66 Annular via 71 Internal connection circuit 72 External connection circuit 75 Contact hole

Claims

A semiconductor substrate;
Copper fuses,
A sealing film made of a copper film disposed between the semiconductor substrate and the copper fuse;
A first connection portion and a second connection portion, which are made of a metal material film other than copper formed in a layer above the copper fuse, and are connected to the first portion and the second portion of the copper fuse, respectively. A wiring film having,
A semiconductor device including a copper seal ring coupled to the seal film and formed in a cylindrical shape surrounding the copper fuse.

The semiconductor device according to claim 1, further comprising an external connection layer formed of the same material as the wiring film in the same layer as the wiring film.

The semiconductor device according to claim 1, further comprising a plurality of copper wiring layers, wherein the copper fuse is formed in the same layer as the uppermost copper wiring layer among the plurality of copper wiring layers.