JP2012039520A

JP2012039520A - 半導体デバイス回路

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Publication number: JP2012039520A
Application number: JP2010179676A
Authority: JP
Inventors: Akira Ogawa; 暁小川; Nobuhiko Ito; 伸彦伊藤
Original assignee: POWER MEMORY CO Ltd; Powermemory; Powerchip Technology Corp
Current assignee: POWER MEMORY CO Ltd; Powermemory; Powerchip Technology Corp
Priority date: 2010-08-10
Filing date: 2010-08-10
Publication date: 2012-02-23

Abstract

【課題】ＭＴＣＭＯＳ回路を用いた半導体デバイス回路において、アクセススピードを損なわず、スタンバイ電流が少なく、スタンバイ状態からの復帰が早い半導体デバイス回路を提供する。
【解決手段】第１のＰＭＯＳＦＥＴと第１のＮＭＯＳＦＥＴとを含む機能回路を備えた半導体デバイス回路において、アクティブモード時に第１のＰＭＯＳＦＥＴを電源電圧源に接続し、スタンバイモード時に電源電圧源に接続しないように制御する第２のＰＭＯＳＦＥＴと、アクティブモード時に第１のＮＭＯＳＦＥＴを接地側電圧源に接続し、スタンバイモード時に接地側電圧源に接続しないように制御する第２のＮＭＯＳＦＥＴと、電源電圧源に接続されかつ第１のＰＭＯＳＦＥＴに並列に接続されその出力信号を保持する第３のＰＭＯＳＦＥＴと、接地側電圧源に接続されかつ第１のＮＭＯＳＦＥＴに並列に接続されその出力信号を保持する第３のＮＭＯＳＦＥＴとを備えた。
【選択図】図２

Description

本発明は、複数のしきい値電圧のＣＭＯＳトランジスタを用いて構成するＭＴＣＭＯＳ（Multi-Threshold Complementary Metal Oxide Semiconductor）回路を用いた半導体デバイス回路に関する。

ＭＴＣＭＯＳ回路は、電源電圧又は接地電圧と所定の論理回路との間に、しきい値電圧（Ｖｔ）が比較的高いＭＯＳトランジスタを直列に接続して、アクティブモードではＭＯＳトランジスタをオンさせて電源電圧又は接地電圧を、しきい値電圧（Ｖｔ）が比較的低い論理回路に供給することによって論理回路の動作速度を向上させる一方、スリープモードではＭＯＳトランジスタをオフさせて論理回路に電源電圧又は接地電圧を遮断することによって論理回路の漏れ電流やサブスレショルド電流を減らす技術である。特に、ＭＴＣＭＯＳ回路は、特にアクティブモードにある時間よりスリープモードにある時間がはるかに長い携帯機器用ＬＳＩチップの消費電力を減らすことに非常に有用である（特許文献１〜５参照。）。なお、「ＭＯＳ電界効果トランジスタ」を「ＭＯＳトランジスタ」という。また、Ｐ型ＭＯＳトランジスタをＰＭＯＳトランジスタといい、Ｎ型ＭＯＳトランジスタをＮＭＯＳトランジスタという。

特開２００４−１５９３３８号公報。特開２００４−１８７１９８号公報。特開２００５−３１８６００号公報。特開２００６−２４６４８６号公報。特開２００７−１１０７２８号公報。

しかしながら、比較的低いしきい値電圧（Ｖｔ）と比較的高いしきい値電圧（Ｖｔ）とを組み合わせた上述のＭＴＣＭＯＳ回路では、ラッチ情報のみを保持していたために、アクセススピードは比較的早く、消費電流を軽減する動作モードであるスタンバイモード（スリープモードともいう。）時の消費電流も比較的小さいが、スタンバイモードからの復帰が遅く、また、スタンバイモードからの復帰時の消費電流によって電圧降下が発生し、それの復帰に時間が多大にかかるという問題点があった。このため、チップイネーブル信号ＣＥの信号電圧のセットアップ時間が非常に短いデバイスでは所定の仕様を満たせないという問題点があった。

本発明の目的は以上の問題点を解決し、ＭＴＣＭＯＳ回路を用いた半導体デバイス回路において、アクセススピードを損なわず、スタンバイ電流が少なく、かつスタンバイ状態からの復帰が早い半導体デバイス回路を提供することにある。

第１の発明に係る半導体デバイス回路は、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを含む機能回路を備えた半導体デバイス回路において、
アクティブモード時に上記第１のＰＭＯＳトランジスタを電源電圧源に接続するが、スタンバイモード時に上記第１のＰＭＯＳトランジスタを上記電源電圧源に接続しないように制御する第２のＰＭＯＳトランジスタと、
アクティブモード時に上記第１のＮＭＯＳトランジスタを接地側電圧源に接続するが、スタンバイモード時に上記第１のＮＭＯＳトランジスタを上記接地側電圧源に接続しないように制御する第２のＮＭＯＳトランジスタと、
所定の第１のしきい値絶対値電圧を有し、上記電源電圧源に接続されかつ上記第１のＰＭＯＳトランジスタに並列に接続され、上記第１のＰＭＯＳトランジスタの出力信号を保持する第３のＰＭＯＳトランジスタと、
所定の第２のしきい値絶対値電圧を有し、上記接地側電圧源に接続されかつ上記第１のＮＭＯＳトランジスタに並列に接続され、上記第１のＮＭＯＳトランジスタの出力信号を保持する第３のＮＭＯＳトランジスタとを備え、
上記第１のＰＭＯＳトランジスタのしきい値絶対値電圧を上記第１のしきい値絶対値電圧よりも低い第３のしきい値絶対値電圧を有するように構成され、上記第１のＮＭＯＳトランジスタのしきい値絶対値電圧を上記第２のしきい値絶対値電圧よりも低い第４のしきい値絶対値電圧を有するように構成されたことを特徴とする。

第２の発明に係る半導体デバイス回路は、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを含む機能回路を備えた半導体デバイス回路において、
アクティブモード時に上記第１のＮＭＯＳトランジスタを接地側電圧源に接続するが、スタンバイモード時に上記第１のＮＭＯＳトランジスタを上記接地側電圧源に接続しないように制御する第２のＮＭＯＳトランジスタと、
所定の第１のしきい値絶対値電圧を有し、上記接地側電圧源に接続されかつ上記第１のＮＭＯＳトランジスタに並列に接続され、上記第１のＮＭＯＳトランジスタの出力信号を保持する第３のＮＭＯＳトランジスタとを備え、
上記第１のＮＭＯＳトランジスタのしきい値絶対値電圧を上記第１のしきい値絶対値電圧よりも低い第２のしきい値絶対値電圧を有するように構成されたことを特徴とする。

第３の発明に係る半導体デバイス回路は、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを含む機能回路を備えた半導体デバイス回路において、
アクティブモード時に上記第１のＰＭＯＳトランジスタを電源電圧源に接続するが、スタンバイモード時に上記第１のＰＭＯＳトランジスタを上記電源電圧源に接続しないように制御する第２のＰＭＯＳトランジスタと、
所定の第１のしきい値絶対値電圧を有し、上記電源電圧源に接続されかつ上記第１のＰＭＯＳトランジスタに並列に接続され、上記第１のＰＭＯＳトランジスタの出力信号を保持する第３のＰＭＯＳトランジスタと備え、
上記第１のＰＭＯＳトランジスタのしきい値絶対値電圧を上記第１のしきい値絶対値電圧よりも低い第２のしきい値絶対値電圧を有するように構成されたことを特徴とする。

上記第１の発明に係る半導体デバイス回路において、上記第１のＰＭＯＳトランジスタは上記第２のＰＭＯＳトランジスタを介して上記電源電圧源に接続され、
上記第１のＮＭＯＳトランジスタは上記第２のＮＭＯＳトランジスタを介して上記接地側電圧源に接続されたことを特徴とする。

上記第２の発明に係る半導体デバイス回路において、上記第１のＮＭＯＳトランジスタは上記第２のＮＭＯＳトランジスタを介して上記接地側電圧源に接続されたことを特徴とする。

上記第３の発明に係る半導体デバイス回路において、上記第１のＰＭＯＳトランジスタは上記第２のＰＭＯＳトランジスタを介して上記電源電圧源に接続されたことを特徴とする。

また、上記第１の発明に係る半導体デバイス回路において、上記第２のＰＭＯＳトランジスタは上記第１のＰＭＯＳトランジスタを介して上記電源電圧源に接続され、
上記第２のＮＭＯＳトランジスタは上記第１のＮＭＯＳトランジスタを介して上記接地側電圧源に接続されたことを特徴とする。

また、上記第２の発明に係る半導体デバイス回路において、上記第２のＮＭＯＳトランジスタは上記第１のＮＭＯＳトランジスタを介して上記接地側電圧源に接続されたことを特徴とする。

また、上記第３の発明に係る半導体デバイス回路において、上記第２のＰＭＯＳトランジスタは上記第１のＰＭＯＳトランジスタを介して上記電源電圧源に接続されたことを特徴とする。

さらに、上記第１の発明に係る半導体デバイス回路において、上記機能回路を複数備え、
上記複数の機能回路のうち出力信号の論理値が同一である機能回路に対して、上記第２のＰＭＯＳトランジスタ及び上記第２のＮＭＯＳトランジスタを共通に設けたことを特徴とする。

さらに、上記第２の発明に係る半導体デバイス回路において、上記機能回路を複数備え、
上記複数の機能回路のうち出力信号の論理値が同一である機能回路に対して、上記第２のＮＭＯＳトランジスタを共通に設けたことを特徴とする。

さらに、上記第３の発明に係る半導体デバイス回路において、上記機能回路を複数備え、
上記複数の機能回路のうち出力信号の論理値が同一である機能回路に対して、上記第２のＰＭＯＳトランジスタを共通に設けたことを特徴とする。

またさらに、上記第１、第２及び第３の発明に係る半導体デバイス回路において、上記機能回路は、インバータ回路、ゲート回路、マルチプレクサ、フリップフロップ回路、又はメモリ装置のラッチ回路であることを特徴とする。

本発明に係る半導体デバイス回路によれば、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを含む機能回路を備えた半導体デバイス回路において、アクティブモード時に上記第１のＰＭＯＳトランジスタを電源電圧源に接続するが、スタンバイモード時に上記第１のＰＭＯＳトランジスタを上記電源電圧源に接続しないように制御する第２のＰＭＯＳトランジスタと、アクティブモード時に上記第１のＮＭＯＳトランジスタを接地側電圧源に接続するが、スタンバイモード時に上記第１のＮＭＯＳトランジスタを上記接地側電圧源に接続しないように制御する第２のＮＭＯＳトランジスタと、所定の第１のしきい値絶対値電圧を有し、上記電源電圧源に接続されかつ上記第１のＰＭＯＳトランジスタに並列に接続され、上記第１のＰＭＯＳトランジスタの出力信号を保持する第３のＰＭＯＳトランジスタと、所定の第２のしきい値絶対値電圧を有し、上記接地側電圧源に接続されかつ上記第１のＮＭＯＳトランジスタに並列に接続され、上記第１のＮＭＯＳトランジスタの出力信号を保持する第３のＮＭＯＳトランジスタとを備え、上記第１のＰＭＯＳトランジスタのしきい値絶対値電圧を上記第１のしきい値絶対値電圧よりも低い第３のしきい値絶対値電圧を有するように構成され、上記第１のＮＭＯＳトランジスタのしきい値絶対値電圧を上記第２のしきい値絶対値電圧よりも低い第４のしきい値絶対値電圧を有するように構成した。従って、上記第３のＰＭＯＳトランジスタ及び上記第３のＮＭＯＳトランジスタによりスタンバイモードに入る直前の出力信号を保持するので、スタンバイモードからアクティブモードに復帰したときにすぐに元の信号レベルにすぐに復帰することができ、ＭＴＣＭＯＳ回路を用いた半導体デバイス回路において、アクセススピードを損なわず、スタンバイ電流が少なく、かつスタンバイ状態からの復帰が早い半導体デバイス回路を提供することができる。

（ａ）は従来技術に係る差動増幅回路の構成を示す回路図であり、（ｂ）は第１の実施形態に係る差動増幅回路の構成を示す回路図である。（ａ）は従来技術に係るインバータ回路の構成を示す回路図であり、（ｂ）は第２の実施形態に係るインバータ回路の構成を示す回路図である。（ａ）は従来技術に係るナンドゲート回路の構成を示す回路図であり、（ｂ）は第３の実施形態に係るナンドゲート回路の構成を示す回路図である。（ａ）は従来技術に係るマルチプレクサ回路の構成を示す回路図であり、（ｂ）は第４の実施形態に係るマルチプレクサ回路の構成を示す回路図である。従来技術に係るフリップフロップ回路の構成を示す回路図である。第５の実施形態に係るフリップフロップ回路の構成を示す回路図である。従来技術に係るＮＡＮＤ型フラッシュメモリ回路のラッチ回路Ｌ１，Ｌ２とその周辺回路の構成を示す回路図である。第６の実施形態に係るラッチ回路Ｌ１ａとドライバ回路１０の構成を示す回路図である。第７の実施形態に係るラッチ回路Ｌ１ｂとドライバ回路１０ａの構成を示す回路図である。第８の実施形態に係るラッチ回路Ｌ２ａとドライバ回路１０ｂの構成を示す回路図である。第９の実施形態に係るラッチ回路Ｌ２ｂとドライバ回路１０ｂの構成を示す回路図である。第１０の実施形態に係るラッチ回路Ｌ１ｃの構成を示す回路図である。第１０の実施形態の変形例に係るラッチ回路Ｌ１ｃａの構成を示す回路図である。第１１の実施形態に係るラッチ回路Ｌ１ｄの構成を示す回路図である。（ａ）は従来技術に係るインバータ回路の構成を示す回路図であり、（ｂ）は第１２の実施形態に係るインバータ回路の構成を示す回路図である。（ａ）は従来技術に係るインバータ回路の構成を示す回路図であり、（ｂ）は第１３の実施形態に係るインバータ回路の構成を示す回路図である。第１４の実施形態に係るインバータ回路の第１の部分構成を示す回路図である。第１４の実施形態に係るインバータ回路の第２の部分構成を示す回路図である。図１６のインバータ回路に用いる第１の仮想電源回路の構成を示す回路図である。図１６のインバータ回路に用いる第２の仮想電源回路の構成を示す回路図である。図２のインバータ回路の問題点を説明するための回路図である。（ａ）は従来技術に係るインバータ回路の構成を示す回路図であり、（ｂ）は第１５の実施形態に係るインバータ回路の構成を示す回路図である。第１６の実施形態に係るラッチ回路Ｌ２ａａとドライバ回路１０ｂの構成を示す回路図である。従来技術に係るＭＴＣＭＯＳ回路と、本発明に係る実施形態の回路との比較結果を示す表である。図７〜図１３及び図２１のＮＡＮＤ型フラッシュメモリの回路におけるスタンバイモード制御信号と各回路の状態を示す表である。各実施形態で用いるスタンバイモード制御信号の各信号の反転関係を示す回路図である。図８のラッチ回路Ｌ１ａの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。図９のラッチ回路Ｌ１ｂの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。図１２Ａのラッチ回路Ｌ１ｃの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。図１２Ｂのラッチ回路Ｌ１ｃａの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。図１３のラッチ回路Ｌ１ｄの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。図１０のラッチ回路Ｌ２ａの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。図１１のラッチ回路Ｌ２ｂの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。図１６〜図１８を除く各実施形態の動作を示す図であって、各制御信号、各素子の出力ノード及びラッチの内部電圧の変化を示すタイミングチャートである。図１６〜図１８の実施形態の動作を示す図であって、各制御信号及び各素子の出力ノードの変化を示すタイミングチャートである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

本発明に係る実施形態の概要．
例えば１．８Ｖ程度の低電圧で動作する低電圧ＭＯＳトランジスタ（本実施形態では、すべて低電圧ＭＯＳトランジスタを用いる。）などの低電圧デバイス回路において、
（Ａ１）しきい値電圧（Ｖｔ）が例えば−０．６５Ｖ〜−０．８Ｖであって、しきい値絶対値電圧が例えば０．６５Ｖ〜０．８Ｖである比較的高いしきい値絶対値電圧を有する高しきい値ＰＭＯＳトランジスタ（以下、高しきい値ＰＭＯＳトランジスタという。各図において、ゲートの図示幅を通常の線幅で図示する。例えば図１（ｂ）のＱ３１参照。すなわち、下記（Ｂ１）の低しきい値ＰＭＯＳトランジスタ以外のＰＭＯＳトランジスタをいう。）と、
（Ａ２）しきい値電圧（Ｖｔ）が例えば＋０．６５〜＋０．８Ｖであって、しきい値絶対値電圧が例えば０．６５〜０．８Ｖである比較的高いしきい値絶対値電圧を有する高しきい値ＮＭＯＳトランジスタ（以下、高しきい値ＮＭＯＳトランジスタという。各図において、ゲートの図示幅を通常の線幅で図示する。例えば図１（ｂ）のＱ４０参照。すなわち、下記（Ｂ２）の低しきい値ＮＭＯＳトランジスタ以外のＮＭＯＳトランジスタをいう。）と、
（Ｂ１）しきい値電圧（Ｖｔ）が例えば−０．３Ｖ〜−０．４Ｖであって、しきい値絶対値電圧が例えば０．３Ｖ〜０．４Ｖである比較的低いしきい値絶対値電圧を有し（上記（Ａ１）の高しきい値ＰＭＯＳトランジスタよりも低いしきい値絶対値電圧を有し）かつオフ時（ゲート電圧が例えば電源電圧源ＶＤＤであるとき）のドレイン・ソース電流（以下、オフ電流という。）Ｉｏｆｆが例えば１μＡなどである低しきい値ＰＭＯＳトランジスタ（以下、低しきい値ＰＭＯＳトランジスタという。各図において、ゲートの図示幅を通常の線幅よりも太い線幅で図示する。例えば図１（ｂ）のＱ３３ａ参照。）と、
（Ｂ２）しきい値電圧（Ｖｔ）が例えば＋０．３Ｖ〜＋０．４Ｖであって、しきい値絶対値電圧が例えば０．３Ｖ〜０．４Ｖである比較的低いしきい値絶対値電圧を有し（上記（Ａ２）の高しきい値ＮＭＯＳトランジスタよりも低いしきい値絶対値電圧を有し）かつオフ時（ゲート電圧が例えば０Ｖであるとき）のオフ電流Ｉｏｆｆが例えば１μＡなどである低しきい値ＮＭＯＳトランジスタ（以下、低しきい値ＮＭＯＳトランジスタという。各図において、ゲートの図示幅を通常の線幅よりも太い線幅で図示する。例えば図１（ｂ）のＱ３７ａ参照。）と、
を用いて、アクセススピードを損なわず、スタンバイ電流が少なく、かつスタンバイ状態からの復帰が早い回路構成を発明した。

すなわち、従来技術に係るＭＴＣＭＯＳ技術を用いた機能回路又は機能素子に電圧保持用のＭＯＳトランジスタを組み合わせたことを特徴とする。また、オフ電流Ｉｏｆｆを軽減するためのＭＯＳトランジスタは共通化することもできる。出力電圧を保持しているため、スタンバイモード（一般には、スリープモードともいう。）からの復帰が早く、また、復帰時に電圧降下も起きないため、チップイネーブル信号ＣＥがローレベルからハイレベルになった場合（すなわち、チップイネーブル信号の反転信号ＣＥＢがハイレベルからローレベルになった場合）にすぐに所定の適正電圧に変化させることができる。電圧保持用のＭＯＳトランジスタは最小サイズで、チップイネーブル信号ＣＥの変化に応じて内部電圧を適正な電圧に変化させることができるという特徴を有している。以下、詳細な実施形態について説明する。

第１の実施形態．
図１（ａ）は従来技術に係る差動増幅回路の構成を示す回路図であり、図１（ｂ）は第１の実施形態に係る差動増幅回路の構成を示す回路図である。なお、各ＭＯＳトランジスタのゲートにおいて、符号無しのゲートについては、所定のバイアス電圧が印加される。

図１（ａ）において、従来技術に係る差動増幅回路は、２つの入力端子Ｔ１ａ，Ｔ１ｂと、出力端子Ｔ２と、ＰＭＯＳトランジスタＱ３１〜Ｑ３６と、ＮＭＯＳトランジスタＱ３７〜Ｑ３９とを備えて構成される。これに対して、第１の実施形態に係る図１（ｂ）においては、図１（ａ）に比較して、以下のように構成したことを特徴としている。
（１）ＰＭＯＳトランジスタＱ３３，Ｑ３６をそれぞれ低しきい値ＰＭＯＳトランジスタＱ３３ａ，Ｑ３６ａに置き換えたこと、
（２）ＮＭＯＳトランジスタＱ３７〜Ｑ３９をそれぞれ低しきい値ＮＭＯＳトランジスタＱ３７ａ〜Ｑ３９ａに置き換えたこと、並びに、
（３）ＮＭＯＳトランジスタＱ３９ａと接地端子との間に、チップイネーブル信号ＣＥに応答してオン・オフされる高しきい値ＮＭＯＳトランジスタＱ４０を挿入したこと。

以上のように構成することにより、例えば、チップイネーブル信号ＣＥがローレベルとなったときは、ＭＯＳトランジスタ対（Ｑ３３ａ，Ｑ３７ａ）の出力電圧及びＭＯＳトランジスタ対（Ｑ３６ａ，Ｑ３８ａ）の出力電圧はそれぞれフローティング状態となるが、その直前のＭＯＳトランジスタ対（Ｑ３３ａ，Ｑ３７ａ）の出力電圧が別のＭＯＳトランジスタ対（Ｑ３６ａ，Ｑ３８ａ）のゲートに印加されて当該低しきい値ＭＯＳトランジスタＱ３６ａ，Ｑ３８ａにより保持され、ＭＯＳトランジスタ対（Ｑ３６ａ，Ｑ３８ａ）の出力電圧が別のＭＯＳトランジスタ対（Ｑ３３ａ，Ｑ３７ａ）のゲートに印加されて当該低しきい値ＭＯＳトランジスタＱ３３ａ，Ｑ３７ａにより保持されるが、チップイネーブル信号ＣＥがオフのために短期間は保持できる。

第２の実施形態．
図２（ａ）は従来技術に係るインバータ回路の構成を示す回路図であり、図２（ｂ）は第２の実施形態に係るインバータ回路の構成を示す回路図である。

図２（ａ）において、インバータ回路は、入力端子Ｔ１と出力端子Ｔ２との間に、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２とが直列に接続されて構成される。これに対して、第２の実施形態に係る図２（ｂ）において、インバータ回路ＩＮＶ１ａは、図２（ａ）に比較して、以下のように構成したことを特徴としている。
（１）ＰＭＯＳトランジスタＱ１を低しきい値ＰＭＯＳトランジスタＱ１ａに置き換えたこと、
（２）ＮＭＯＳトランジスタＱ２を低しきい値ＮＭＯＳトランジスタＱ２ａに置き換えたこと、
（３）ＰＭＯＳトランジスタＱ１ａと電源電圧源ＶＤＤとの間に、チップイネーブル信号の反転信号ＣＥＢに応答してオン・オフされるオフ電流軽減用高しきい値ＰＭＯＳトランジスタＱ２１を挿入したこと、
（４）ＮＭＯＳトランジスタＱ２ａと接地端子との間に、チップイネーブル信号ＣＥに応答してオン・オフされるオフ電流軽減用高しきい値ＮＭＯＳトランジスタＱ２２を挿入したこと、
（５）ＰＭＯＳトランジスタＱ１ａと並列に、電圧保持用高しきい値ＰＭＯＳトランジスタＱ１１を接続したこと（すなわち、ＰＭＯＳトランジスタＱ１１のゲートはＰＭＯＳトランジスタＱ１ａのゲートに接続され、ＰＭＯＳトランジスタＱ１１のドレインはＰＭＯＳトランジスタＱ１ａのドレインに接続されるが、ＰＭＯＳトランジスタＱ１１のソースは電源電圧源ＶＤＤに接続される。）、並びに、
（６）ＮＭＯＳトランジスタＱ２ａと並列に、電圧保持用高しきい値ＮＭＯＳトランジスタＱ１２を接続したこと（すなわち、ＮＭＯＳトランジスタＱ１２のゲートはＮＭＯＳトランジスタＱ２ａのゲートに接続され、ＮＭＯＳトランジスタＱ１２のドレインはＮＭＯＳトランジスタＱ２ａのドレインに接続されるが、ＮＭＯＳトランジスタＱ１２のソースは接地される。）。

図２４は各実施形態で用いるスタンバイモード制御信号の各信号の反転関係を示す回路図である。図２４（ａ）において、チップイネーブル信号ＣＥは反転信号ＣＥＢの反転信号である。ここで、チップイネーブル信号ＣＥがハイレベルであってその反転信号がローレベルであるとき当該インバータ回路がアクティブモード（動作状態）となる一方、チップイネーブル信号ＣＥがローレベルであってその反転信号がハイレベルであるとき当該インバータ回路がスタンバイモード（又はスリープモード）となる。また、図２４（ｂ）において、ビジー信号ＢＵＳＹはレディ信号ＲＤＹの反転信号であり、以下の別の実施形態で用いられる。

以上のように構成することにより、図２（ｂ）において、例えば、チップイネーブル信号ＣＥがローレベルとなりかつその反転信号ＣＥＢがハイレベルとなったときは、ＭＯＳトランジスタＱ１ａ及びＱ２ａからなるインバータの出力電圧はフローティング状態となるが、その出力電圧は高しきい値ＭＯＳトランジスタＱ１１及びＱ１２（少なくとも、ＰＭＯＳトランジスタＱ１ａのしきい値絶対値電圧はＰＭＯＳトランジスタＱ１１のしきい値絶対値電圧よりも低く、ＮＭＯＳトランジスタＱ２ａのしきい値絶対値電圧はＮＭＯＳトランジスタＱ１２のしきい値絶対値電圧よりも低くなるように構成される）からなるインバータにより保持される。従って、チップイネーブル信号ＣＥがローレベルからハイレベルになりその反転信号ＣＥＢがハイレベルからローレベルになった場合に、当該出力電圧を上記保持電圧からすぐに所定の適正電圧に変化させることができる。

第３の実施形態．
図３（ａ）は従来技術に係るナンドゲート回路の構成を示す回路図であり、図３（ｂ）は第３の実施形態に係るナンドゲート回路の構成を示す回路図である。

図３（ａ）において、従来技術に係るナンドゲート回路は、入力端子Ｔ１Ａ，Ｔ１Ｂと、出力端子Ｔ２と、ＰＭＯＳトランジスタＱ１，Ｑ３と、ＮＭＯＳトランジスタＱ２，Ｑ４とを備えて構成される。これに対して、第３の実施形態に係る図３（ｂ）において、ナンドゲート回路は、図３（ａ）に比較して、以下のように構成したことを特徴としている。
（１）ＰＭＯＳトランジスタＱ１，Ｑ３をそれぞれ低しきい値ＰＭＯＳトランジスタＱ１ａ，Ｑ３ａに置き換えたこと、
（２）ＮＭＯＳトランジスタＱ２，Ｑ４をそれぞれ低しきい値ＮＭＯＳトランジスタＱ２ａ，Ｑ４ａに置き換えたこと、
（３）ＰＭＯＳトランジスタＱ１ａ及びＱ３ａと電源電圧源ＶＤＤとの間に、チップイネーブル信号の反転信号ＣＥＢに応答してオン・オフされるオフ電流軽減用高しきい値ＰＭＯＳトランジスタＱ２１を挿入したこと、
（４）ＮＭＯＳトランジスタＱ４ａと接地端子との間に、チップイネーブル信号ＣＥに応答してオン・オフされるオフ電流軽減用高しきい値ＮＭＯＳトランジスタＱ２２を挿入したこと、
（５）ＰＭＯＳトランジスタＱ１ａと並列に、電圧保持用高しきい値ＰＭＯＳトランジスタＱ１１を接続したこと（すなわち、ＰＭＯＳトランジスタＱ１１のゲートはＰＭＯＳトランジスタＱ１ａのゲートに接続され、ＰＭＯＳトランジスタＱ１１のドレインはＰＭＯＳトランジスタＱ１ａのドレインに接続されるが、ＰＭＯＳトランジスタＱ１１のソースは電源電圧源ＶＤＤに接続される。）、
（６）ＮＭＯＳトランジスタＱ２ａと並列に、電圧保持用高しきい値ＮＭＯＳトランジスタＱ１２を接続したこと（すなわち、ＮＭＯＳトランジスタＱ１２のゲートはＮＭＯＳトランジスタＱ２ａのゲートに接続され、ＮＭＯＳトランジスタＱ１２のドレインはＮＭＯＳトランジスタＱ２ａのドレインに接続されるが、ＮＭＯＳトランジスタＱ１２のソースはＮＭＯＳトランジスタＱ１４のドレインに接続される。）、
（７）ＰＭＯＳトランジスタＱ３ａと並列に、電圧保持用高しきい値ＰＭＯＳトランジスタＱ１３を接続したこと（すなわち、ＰＭＯＳトランジスタＱ１３のゲートはＰＭＯＳトランジスタＱ３ａのゲートに接続され、ＰＭＯＳトランジスタＱ１３のドレインはＰＭＯＳトランジスタＱ３ａのドレインに接続されるが、ＰＭＯＳトランジスタＱ１３のソースは電源電圧源ＶＤＤに接続される。）、並びに、
（８）ＮＭＯＳトランジスタＱ４ａと並列に、電圧保持用高しきい値ＮＭＯＳトランジスタＱ１４を接続したこと（すなわち、ＮＭＯＳトランジスタＱ１４のゲートはＮＭＯＳトランジスタＱ４ａのゲートに接続され、ＮＭＯＳトランジスタＱ１４のドレインはＮＭＯＳトランジスタＱ１２のソースに接続されるが、ＮＭＯＳトランジスタＱ１４のソースは接地される。また、ＭＯＳトランジスタＱ４ａ，Ｑ１４，Ｑ３ａ，Ｑ１３の各ゲートはともに入力端子Ｔ１Ｂに接続される。）。

以上のように構成することにより、例えば、チップイネーブル信号ＣＥがローレベルとなりかつその反転信号ＣＥＢがハイレベルとなったときは、各ＭＯＳトランジスタＱ１ａ，Ｑ２ａ，Ｑ３ａの各出力電圧はフローティング状態となるが、それら各出力電圧は高しきい値ＭＯＳトランジスタＱ１１〜Ｑ１３（少なくとも、ＰＭＯＳトランジスタＱ１ａ，Ｑ３ａのしきい値絶対値電圧はＰＭＯＳトランジスタＱ１１，Ｑ１３のしきい値絶対値電圧よりも低く、ＮＭＯＳトランジスタＱ２ａのしきい値絶対値電圧はＮＭＯＳトランジスタＱ１２のしきい値絶対値電圧よりも低くなるように構成される）により保持される。従って、チップイネーブル信号ＣＥがローレベルからハイレベルになりその反転信号ＣＥＢがハイレベルからローレベルになった場合に、当該出力電圧を上記保持電圧からすぐに所定の適正電圧に変化させることができる。

以上の実施形態では、ナンドゲート回路について説明しているが、本発明はこれに限らず、ノアゲート回路、アンドゲート回路又はオアゲート回路などの種々のゲート回路に適用することができる。

第４の実施形態．
図４（ａ）は従来技術に係るマルチプレクサ回路の構成を示す回路図であり、図４（ｂ）は第４の実施形態に係るマルチプレクサ回路の構成を示す回路図である。

図４（ａ）において、従来技術に係るマルチプレクサ回路は、
（１）入力端子Ｔ１Ａと、ＰＭＯＳトランジスタＱ４１及びＮＭＯＳトランジスタＱ４２とからなるインバータＩＮＶ３と、
（２）インバータＩＮＶ３の出力端子に接続された伝送ゲートＴＧ１と、
（３）入力端子Ｔ１Ｂと、ＰＭＯＳトランジスタＱ４３及びＮＭＯＳトランジスタＱ４４とからなるインバータＩＮＶ４と、
（４）インバータＩＮＶ４の出力端子に接続された伝送ゲートＴＧ２と、
（５）伝送ゲートＴＧ１，ＴＧ２の各出力端子に接続されかつ出力端子Ｔ２に接続され、ＰＭＯＳトランジスタＱ４５及びＮＭＯＳトランジスタＱ４６とからなるインバータＩＮＶ５とを備えて構成される。

図４（ａ）において、各伝送ゲートＴＧ１，ＴＧ２はそれぞれ、公知の伝送ゲートであって、公知のように、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、インバータとから構成される。ここで、伝送ゲートＴＧ１がオンとなるときは伝送ゲートＴＧ２がオフとなる一方、伝送ゲートＴＧ１がオフとなるときは伝送ゲートＴＧ２がオンとなるように制御される。

これに対して、図４（ｂ）の第４の実施形態に係るマルチプレクサ回路は、図４（ａ）のマルチプレクサ回路に比較して以下のように構成されたことを特徴としている。

（１）インバータＩＮＶ３をインバータＩＮＶ３ａに置き換え、具体的には、ＰＭＯＳトランジスタＱ４１を低しきい値ＰＭＯＳトランジスタＱ４１ａに置き換え、ＮＭＯＳトランジスタＱ４２を低しきい値ＮＭＯＳトランジスタＱ４２ａに置き換え、ＰＭＯＳトランジスタＱ４１ａと電源電圧源ＶＤＤとの間に、チップイネーブル信号の反転信号ＣＥＢに応答してオン・オフされるオフ電流軽減用高しきい値ＰＭＯＳトランジスタＱ２１ａを挿入し、ＮＭＯＳトランジスタＱ４２ａと接地端子との間に、チップイネーブル信号ＣＥに応答してオン・オフされるオフ電流軽減用高しきい値ＮＭＯＳトランジスタＱ２２ａを挿入した。
（２）アクセススピードを向上させるために、伝送ゲートＴＧ１を、低しきい値ＭＯＳトランジスタ対を用いた伝送ゲートＴＧ１ａに置き換えた。
（３）インバータＩＮＶ４をインバータＩＮＶ４ａに置き換え、具体的には、ＰＭＯＳトランジスタＱ４３を低しきい値ＰＭＯＳトランジスタＱ４３ａに置き換え、ＮＭＯＳトランジスタＱ４４を低しきい値ＮＭＯＳトランジスタＱ４４ａに置き換え、ＰＭＯＳトランジスタＱ４３ａと電源電圧源ＶＤＤとの間に、チップイネーブル信号の反転信号ＣＥＢに応答してオン・オフされるオフ電流軽減用高しきい値ＰＭＯＳトランジスタＱ２１ｂを挿入し、ＮＭＯＳトランジスタＱ４４ａと接地端子との間に、チップイネーブル信号ＣＥに応答してオン・オフされるオフ電流軽減用高しきい値ＮＭＯＳトランジスタＱ２２ｂを挿入した。
（４）アクセススピードを向上させるために、伝送ゲートＴＧ２を、低しきい値ＭＯＳトランジスタ対を用いた伝送ゲートＴＧ２ａに置き換えた。
（５）インバータＩＮＶ５をインバータＩＮＶ５ａに置き換え、具体的には、ＰＭＯＳトランジスタＱ４５を低しきい値ＰＭＯＳトランジスタＱ４５ａに置き換え、ＮＭＯＳトランジスタＱ４６を低しきい値ＮＭＯＳトランジスタＱ４６ａに置き換え、ＰＭＯＳトランジスタＱ４５ａと電源電圧源ＶＤＤとの間に、チップイネーブル信号の反転信号ＣＥＢに応答してオン・オフされるオフ電流軽減用高しきい値ＰＭＯＳトランジスタＱ２１ｃを挿入し、ＮＭＯＳトランジスタＱ４６ａと接地端子との間に、チップイネーブル信号ＣＥに応答してオン・オフされる高しきい値ＮＭＯＳトランジスタＱ２２ｃを挿入した。
（６）さらに、ＰＭＯＳトランジスタＱ４５ａと並列に、電圧保持用高しきい値ＰＭＯＳトランジスタＱ１１を接続したこと（すなわち、ＰＭＯＳトランジスタＱ１１のゲートはＰＭＯＳトランジスタＱ４５ａのゲートに接続され、ＰＭＯＳトランジスタＱ１１のドレインはＰＭＯＳトランジスタＱ４５ａのドレインに接続されるが、ＰＭＯＳトランジスタＱ１１のソースは電源電圧源ＶＤＤに接続される。）、並びに、ＮＭＯＳトランジスタＱ４６ａと並列に、電圧保持用高しきい値ＮＭＯＳトランジスタＱ１２を接続したこと（すなわち、ＮＭＯＳトランジスタＱ１２のゲートはＮＭＯＳトランジスタＱ４６ａのゲートに接続され、ＮＭＯＳトランジスタＱ１２のドレインはＮＭＯＳトランジスタＱ４６ａのドレインに接続されるが、ＮＭＯＳトランジスタＱ１２のソースは接地される。）。
（７）各伝送ゲートＴＧ１ａ，ＴＧ２ａの出力電圧を保持するために以下のラッチ回路ＬＡ１１が設けられた。ラッチ回路ＬＡ１１は２つのインバータＩＮＶ６とＩＮＶ７とがループ状で互いに縦続接続されてなり、インバータＩＮＶ６には直接に電源電圧源ＶＤＤ及び接地端子が接続されるが、インバータＩＮＶ７には、チップイネーブル信号ＣＥに応答してオン・オフされる高しきい値ＰＭＯＳトランジスタＱ２１ｄを介して電源電圧源ＶＤＤが接続されかつチップイネーブル信号の反転信号ＣＥＢに応答してオン・オフされる高しきい値ＮＭＯＳトランジスタＱ２２ｄを介して接地端子が接続される。

以上説明したように、各伝送ゲートＴＧ１ａ，ＴＧ２ａの出力電圧を保持するために以下のラッチ回路ＬＡ１１が設けられ、当該マルチプレクサ回路の出力端子Ｔ２の出力電圧を保持するためにインバータＩＮＶ５ａの構成とした。従って、例えば、チップイネーブル信号ＣＥがローレベルとなりかつその反転信号ＣＥＢがハイレベルとなったときは、各伝送ゲートＴＧ１ａ，ＴＧ２ａの出力電圧及び各ＭＯＳトランジスタＱ４５ａ，Ｑ４６ａの出力電圧はフローティング状態となるが、それら各出力電圧は上記ラッチ回路ＬＡ１１及び上記インバータＩＮＶ５ａ（少なくとも、ＰＭＯＳトランジスタＱ４５ａのしきい値絶対値電圧はＰＭＯＳトランジスタＱ１１のしきい値絶対値電圧よりも低く、ＮＭＯＳトランジスタ４６ａのしきい値絶対値電圧はＮＭＯＳトランジスタＱ１２のしきい値絶対値電圧よりも低くなるように構成される）の構成により保持される。従って、チップイネーブル信号ＣＥがローレベルからハイレベルになりその反転信号ＣＥＢがハイレベルからローレベルになった場合に、当該出力電圧を上記保持電圧からすぐに所定の適正電圧に変化させることができる。

第５の実施形態．
図５は従来技術に係るフリップフロップ回路の構成を示す回路図であり、図６は第５の実施形態に係るフリップフロップ回路の構成を示す回路図である。

図５において、従来技術に係るフリップフロップ回路は、インバータＩＮＶ１１〜ＩＮＶ１７と、伝送ゲートＴＧ１１〜ＴＧ１４とを備えて構成される。これに対して、図６の第５の実施形態に係るフリップフロップ回路は、図５のフリップフロップ回路に比較して、以下のように構成したことを特徴としている。
（１）インバータＩＮＶ１１を、図４（ｂ）のインバータＩＮＶ３ａ，ＩＮＶ４ａと同様の構成を有するインバータＩＮＶ１１ａに置き換えた。
（２）伝送ゲートＴＧ１１〜ＴＧ１４を、図４（ｂ）のインバータＴＧ１ａ，ＴＧ２ａと同様の構成を有する伝送ゲートＴＧ１１ａ〜ＴＧ１４ａに置き換えた。
（３）インバータＩＮＶ１２〜１７を、図４（ｂ）のインバータＩＮＶ５ａと同様の構成を有するインバータＩＮＶ１２ａ〜１７ａに置き換えた。

以上説明したように、アクセススピードを向上させるために各伝送ゲートＴＧ１１ａ〜ＴＧ１４ａを設けるとともに、インバータＩＮＶ１２ａ，ＩＮＶ１３ａ，ＩＮＶ１５ａ，ＩＮＶ１６ａ，ＩＮＶ１７ａの各出力電圧を保持するために上記のように構成した。従って、例えば、チップイネーブル信号ＣＥがローレベルとなりかつその反転信号ＣＥＢがハイレベルとなったときは、インバータＩＮＶ１２ａ，ＩＮＶ１３ａ，ＩＮＶ１５ａ，ＩＮＶ１６ａ，ＩＮＶ１７ａの各出力電圧はフローティング状態となるが、それら各出力電圧は当該各回路の後段の高しきい値ＣＭＯＳインバータ回路の構成により保持される。従って、チップイネーブル信号ＣＥがローレベルからハイレベルになりその反転信号ＣＥＢがハイレベルからローレベルになった場合に、当該出力電圧を上記保持電圧からすぐに所定の適正電圧に変化させることができる。

第６の実施形態．
図７は従来技術に係るＮＡＮＤ型フラッシュメモリ回路のラッチ回路Ｌ１，Ｌ２とその周辺回路の構成を示す回路図であり、図８は第６の実施形態に係るラッチ回路Ｌ１ａとドライバ回路１０の構成を示す回路図である。

図７において、Ｌ１は第１のラッチ回路Ｌ１であり、２個のクロックトインバータＩＮＶ２１，ＩＮＶ２２がループ状で互いに縦続接続して構成され、各クロックトインバータＩＮＶ２１，ＩＮＶ２２の両端子のラインＬ１ＢＬ，Ｌ１ＢＬＢはそれぞれ、データをセンスする直前に等化する等化制御信号ＥＱによりオン・オフされるＮＭＯＳトランジスタＱ１０１のドレイン及びソースが接続される。ここで、クロックトインバータＩＮＶ２１はラッチ制御信号Ｌ１ＬＡＴ，Ｌ１ＬＡＴＢにより動作され、クロックトインバータＩＮＶ２２はセンス制御信号Ｌ１ＳＥＮ，Ｌ１ＳＥＮＢにより動作される。クロックトインバータＩＮＶ２１の出力端子に接続されるラインＬ１ＢＬは、ラッチ回路Ｌ１のイネーブル制御信号Ｌ１ＥＮによりオン・オフされるＮＭＯＳトランジスタＱ１０２を介してビットラインＢＬ２に接続される。ビットラインＢＬ２は、プリチャージ制御信号ＰＲＥＣＨによりオン・オフされるＮＭＯＳトランジスタＱ１０３を介してビット線プリチャージ電圧源ＶＰに接続されるとともに、ビットラインパス制御信号ＢＬＰＡＳＳによりオン・オフされるＮＭＯＳトランジスタＱ１０４を介して、フラッシュメモリブロックに接続されるビットラインＢＬ１に接続される。

Ｌ２は第１のラッチ回路Ｌ２であり、２個のクロックトインバータＩＮＶ２３，ＩＮＶ２４がループ状で互いに縦続接続して構成される。クロックトインバータＩＮＶ２４の出力端子に接続されるラインＬ２ＢＬＢは、リセット制御信号ＲＥＳＥＴによりオン・オフされるＮＭＯＳトランジスタＱ１０５を介して接地されるとともに、コラム選択信号ＣＳＬによりオン・オフされるＮＭＯＳトランジスタＱ１０６を介してデータバス線ＤＬに接続される。また、クロックトインバータＩＮＶ２３の出力端子に接続されるラインＬ２ＢＬは、コラム選択信号ＣＳＬによりオン・オフされるＮＭＯＳトランジスタＱ１０７を介してデータバス線ＺＤＬに接続される。さらに、ラインＬ２ＢＬはラッチ回路Ｌ２のイネーブル制御信号Ｌ２ＥＮによりオン・オフされるＮＭＯＳトランジスタＱ１０８を介してビットラインＢＬ２に接続される。

図２３は図７〜図１３及び図２１のＮＡＮＤ型フラッシュメモリの回路におけるスタンバイモード制御信号と各回路の状態を示す表である。また、スタンバイモード制御信号は図２４に示した通りである。図２３から明らかなように、チップイネーブル信号ＣＥ及びビジー信号ＢＵＳＹに応じて各ラッチ回路Ｌ１，Ｌ２の動作状態（アクティブモード又はスタンバイモード）を切り替える。

図８において、第６の実施形態に係るラッチ回路Ｌ１ａは、図７の従来技術に比較して、以下のように構成したことを特徴としている。
（１）クロックトインバータＩＮＶ２１を、図４（ｂ）のインバータＩＮＶ３ａ，ＩＮＶ４ａと同様の構成を有し、ＰＭＯＳトランジスタＱ５１，Ｑ５３及びＮＭＯＳトランジスタＱ５２，Ｑ５４を備えて構成されるクロックトインバータＩＮＶ２１ａに置き換えた。ここで、ＰＭＯＳトランジスタＱ５３はデータラッチ制御信号Ｌ１ＬＡＴＢによりオンされ、ＮＭＯＳトランジスタＱ５４はデータラッチ制御信号Ｌ１ＬＡＴによりオン・オフされる。
（２）クロックトインバータＩＮＶ２２を、図４（ｂ）のインバータＩＮＶ３ａ，ＩＮＶ４ａと同様の構成を有し、ＰＭＯＳトランジスタＱ６１，Ｑ６３及びＮＭＯＳトランジスタＱ６２，Ｑ６４を備えて構成されるクロックトインバータＩＮＶ２２ａに置き換えた。ここで、ＰＭＯＳトランジスタＱ６３はデータセンス制御信号Ｌ１ＳＥＮＢによりオンされ、ＮＭＯＳトランジスタＱ６４はデータセンス制御信号Ｌ１ＳＥＮによりオン・オフされる。
（３）ドライバ回路１０はナンドゲートＮＡＮＤ１及びノアゲートＮＯＲ１を含む。ナンドゲートＮＡＮＤ１は、ビジー信号ＢＵＳＹとデータラッチ制御信号Ｌ１ＬＡＴＢＣＴＲＬに基づいてデータラッチ制御信号Ｌ１ＬＡＴＢを発生してＰＭＯＳトランジスタＱ５３のゲートに出力する。また、ノアゲートＮＯＲ１は、レディ信号ＲＤＹとデータセンス制御信号Ｌ１ＳＥＮＣＴＲＬに基づいてデータセンス制御信号Ｌ１ＳＥＮを発生してＮＭＯＳトランジスタＱ６４のゲートに出力する。

図２５は図８のラッチ回路Ｌ１ａの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。図２５において、レディ信号ＲＤＹがハイレベルとされるスタンバイモードのとき、ラインＬ１ＢＬはローレベルとされ、ラインＬ１ＢＬＢはハイレベルとされる。

以上説明したように、クロックトインバータＩＮＶ２１ａ，ＩＮＶ２２ａの各出力電圧を保持するために上記のように構成した。特に、クロックトインバータＩＮＶ２１ａ，ＩＮＶ２２ａを用いて構成しかつレディ信号ＲＤＹがハイレベルとされるスタンバイモードのとき、ラインＬ１ＢＬはローレベルとされ、ラインＬ１ＢＬＢはハイレベルとされるように制御することにより、スタンバイモードにおいてクロックトインバータＩＮＶ２１ａ，ＩＮＶ２２ａがループ状で互いに縦続接続されてなるラッチ回路により各出力電圧を保持することで、当該出力電圧を上記保持電圧からすぐに所定の適正電圧に変化させることができる。また、スタンバイモードのときに、ラッチ制御信号Ｌ１ＬＡＴＢによりＰＭＯＳトランジスタＱ５３がオフされ、センス制御信号Ｌ１ＳＥＮによりＮＭＯＳトランジスタＱ６４がオフされることにより、各クロックトインバータＩＮＶ２１ａ，ＩＮＶ２２ａに流れるリーク電流を軽減できる。

第７の実施形態．
図９は第７の実施形態に係るラッチ回路Ｌ１ｂとドライバ回路１０ａの構成を示す回路図である。

図９において、第７の実施形態に係るラッチ回路Ｌ１ｂは、図７の従来技術に比較して、以下のように構成したことを特徴としている。
（１）クロックトインバータＩＮＶ２１を、図４（ｂ）のインバータ５ａと同様の構成を有し、ＰＭＯＳトランジスタＱ５１，Ｑ５３，Ｑ５５及びＮＭＯＳトランジスタＱ５２，Ｑ５４，Ｑ５６を備えて構成されるクロックトインバータＩＮＶ２１ｂに置き換えた。ここで、ＰＭＯＳトランジスタＱ５３はデータラッチ制御信号Ｌ１ＬＡＴＢによりオンされ、ＮＭＯＳトランジスタＱ５４はデータラッチ制御信号Ｌ１ＬＡＴによりオン・オフされる。また、ＰＭＯＳトランジスタＱ５５はＰＭＯＳトランジスタＱ５１に並列に接続され、すなわち、ＰＭＯＳトランジスタＱ５５のゲートはＰＭＯＳトランジスタＱ５１のゲートに接続され、ＰＭＯＳトランジスタＱ５５のドレインはＰＭＯＳトランジスタＱ５１のドレインに接続され、ＰＭＯＳトランジスタＱ５５のソースは電源電圧源ＶＤＤに接続される。さらに、ＮＭＯＳトランジスタＱ５６はＮＭＯＳトランジスタＱ５２に並列に接続され、すなわち、ＮＭＯＳトランジスタＱ５６のゲートはＮＭＯＳトランジスタＱ５２のゲートに接続され、ＮＭＯＳトランジスタＱ５６のドレインはＮＭＯＳトランジスタＱ５２のドレインに接続され、ＮＭＯＳトランジスタＱ５６のソースは接地される。
（２）クロックトインバータＩＮＶ２２を、図４（ｂ）のインバータ５ａと同様の構成を有し、ＰＭＯＳトランジスタＱ６１，Ｑ６３，Ｑ６５及びＮＭＯＳトランジスタＱ６２，Ｑ６４，Ｑ６６を備えて構成されるクロックトインバータＩＮＶ２２ｂに置き換えた。ここで、ＰＭＯＳトランジスタＱ６３はデータセンス制御信号Ｌ１ＳＥＮＢによりオンされ、ＮＭＯＳトランジスタＱ６４はデータセンス制御信号Ｌ１ＳＥＮによりオン・オフされる。また、ＰＭＯＳトランジスタＱ６５はＰＭＯＳトランジスタＱ６１に並列に接続され、すなわち、ＰＭＯＳトランジスタＱ６５のゲートはＰＭＯＳトランジスタＱ６１のゲートに接続され、ＰＭＯＳトランジスタＱ６５のドレインはＰＭＯＳトランジスタＱ６１のドレインに接続され、ＰＭＯＳトランジスタＱ６５のソースは電源電圧源ＶＤＤに接続される。さらに、ＮＭＯＳトランジスタＱ６６はＮＭＯＳトランジスタＱ６２に並列に接続され、すなわち、ＮＭＯＳトランジスタＱ６６のゲートはＮＭＯＳトランジスタＱ６２のゲートに接続され、ＮＭＯＳトランジスタＱ６６のドレインはＮＭＯＳトランジスタＱ６２のドレインに接続され、ＮＭＯＳトランジスタＱ６６のソースは接地される。
（３）ドライバ回路１０ａはナンドゲートＮＡＮＤ１，ＮＡＮＤ２及びノアゲートＮＯＲ１，ＮＯＲ２を含む。ナンドゲートＮＡＮＤ１は、ビジー信号ＢＵＳＹとデータラッチ制御信号Ｌ１ＬＡＴＢＣＴＲＬに基づいてデータラッチ制御信号Ｌ１ＬＡＴＢを発生してＰＭＯＳトランジスタＱ５３のゲートに出力する。また、ノアゲートＮＯＲ１は、レディ信号ＲＤＹとデータセンス制御信号Ｌ１ＳＥＮＣＴＲＬに基づいてデータセンス制御信号Ｌ１ＳＥＮを発生してＮＭＯＳトランジスタＱ６４のゲートに出力する。またさらに、ノアゲートＮＯＲ２は、レディ信号ＲＤＹとデータラッチ制御信号Ｌ１ＬＡＴＣＴＲＬに基づいてデータセンス制御信号Ｌ１ＬＡＴを発生してＮＭＯＳトランジスタＱ５４のゲートに出力する。またさらに、ナンドゲートＮＡＮＤ２は、ビジー信号ＢＵＳＹとデータセンス制御信号Ｌ１ＳＥＮＣＴＲＬに基づいてデータセンス制御信号Ｌ１ＳＥＮＢＣＴＲＬを発生してＰＭＯＳトランジスタＱ６３のゲートに出力する。

図２６は図９のラッチ回路Ｌ１ｂの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。図９及び図２６から明らかなように、スタンバイモードにおいては、ＭＯＳトランジスタ対Ｑ５１，Ｑ５２の出力電圧及びＭＯＳトランジスタ対Ｑ６１，Ｑ６２の出力電圧はフローティング状態となるが、これらの各後段に電圧保持用ＭＯＳトランジスタＱ５５，Ｑ５６，Ｑ６５，Ｑ６６を備えたので、スタンバイモードにおいて直前の電圧を保持して、アクティブモードになったときに、当該出力電圧を上記保持電圧からすぐに所定の適正電圧に変化させることができる。また、スタンバイモードのときに、ラッチ制御信号Ｌ１ＬＡＴＢによりＰＭＯＳトランジスタＱ５３がオフされ、ラッチ制御信号Ｌ１ＬＡＴによりＮＭＯＳトランジスタＱ５４がオフされ、センス制御信号Ｌ１ＳＥＮＢによりＰＭＯＳトランジスタＱ６３がオフされ、センス制御信号Ｌ１ＳＥＮによりＮＭＯＳトランジスタＱ６４がオフされることにより、各クロックトインバータＩＮＶ２１ｂ，ＩＮＶ２２ｂに流れるリーク電流を軽減できる。

第８の実施形態．
図１０は第８の実施形態に係るラッチ回路Ｌ２ａとドライバ回路１０ｂの構成を示す回路図である。

図１０において、第８の実施形態に係るラッチ回路Ｌ２ａは、図７の従来技術に比較して、以下のように構成したことを特徴としている。
（１）クロックトインバータＩＮＶ２３を、図４（ｂ）のインバータ５ａと同様の構成を有し、ＰＭＯＳトランジスタＱ７１，Ｑ７３，Ｑ７５及びＮＭＯＳトランジスタＱ７２，Ｑ７４，Ｑ７６を備えて構成されるクロックトインバータＩＮＶ２３ａに置き換えた。なお、コラム選択信号ＣＳＬにより制御されるＮＭＯＳトランジスタＱ１０６，Ｑ１０７をそれぞれ低しきい値ＮＭＯＳトランジスタＱ１０６ａ，Ｑ１０７ａに置き換えた。ここで、ＰＭＯＳトランジスタＱ７３はデータラッチ制御信号Ｌ２ＬＡＴＢによりオンされ、ＮＭＯＳトランジスタＱ７４はデータラッチ制御信号Ｌ２ＬＡＴによりオン・オフされる。また、ＰＭＯＳトランジスタＱ７５はＰＭＯＳトランジスタＱ７１に並列に接続され、すなわち、ＰＭＯＳトランジスタＱ７５のゲートはＰＭＯＳトランジスタＱ７１のゲートに接続され、ＰＭＯＳトランジスタＱ７５のドレインはＰＭＯＳトランジスタＱ７１のドレインに接続され、ＰＭＯＳトランジスタＱ７５のソースは電源電圧源ＶＤＤに接続される。さらに、ＮＭＯＳトランジスタＱ７６はＮＭＯＳトランジスタＱ７２に並列に接続され、すなわち、ＮＭＯＳトランジスタＱ７６のゲートはＮＭＯＳトランジスタＱ７２のゲートに接続され、ＮＭＯＳトランジスタＱ７６のドレインはＮＭＯＳトランジスタＱ７２のドレインに接続され、ＮＭＯＳトランジスタＱ７６のソースは接地される。
（２）クロックトインバータＩＮＶ２４を、図４（ｂ）のインバータ５ａと同様の構成を有し、ＰＭＯＳトランジスタＱ８１，Ｑ８３，Ｑ８５及びＮＭＯＳトランジスタＱ８２，Ｑ８４，Ｑ８６を備えて構成されるクロックトインバータＩＮＶ２４ａに置き換えた。ここで、ＰＭＯＳトランジスタＱ８３はデータセンス制御信号Ｌ２ＳＥＮＢによりオンされ、ＮＭＯＳトランジスタＱ８４はデータセンス制御信号Ｌ２ＳＥＮによりオン・オフされる。また、ＰＭＯＳトランジスタＱ８５はＰＭＯＳトランジスタＱ８１に並列に接続され、すなわち、ＰＭＯＳトランジスタＱ８５のゲートはＰＭＯＳトランジスタＱ８１のゲートに接続され、ＰＭＯＳトランジスタＱ８５のドレインはＰＭＯＳトランジスタＱ８１のドレインに接続され、ＰＭＯＳトランジスタＱ８５のソースは電源電圧源ＶＤＤに接続される。さらに、ＮＭＯＳトランジスタＱ８６はＮＭＯＳトランジスタＱ８２に並列に接続され、すなわち、ＮＭＯＳトランジスタＱ８６のゲートはＮＭＯＳトランジスタＱ８２のゲートに接続され、ＮＭＯＳトランジスタＱ８６のドレインはＮＭＯＳトランジスタＱ８２のドレインに接続され、ＮＭＯＳトランジスタＱ８６のソースは接地される。
（３）ドライバ回路１０ｂはナンドゲートＮＡＮＤ３，ＮＡＮＤ４及びノアゲートＮＯＲ３，ＮＯＲ４を含む。ナンドゲートＮＡＮＤ３は、ビジー信号ＢＵＳＹとチップイネーブル信号ＣＥとデータラッチ制御信号Ｌ２ＬＡＴＢＣＴＲＬに基づいてデータラッチ制御信号Ｌ２ＬＡＴＢを発生してＰＭＯＳトランジスタＱ７３のゲートに出力する。また、ノアゲートＮＯＲ３は、レディ信号ＲＤＹとチップイネーブル信号の反転信号ＣＥＢとデータラッチ制御信号Ｌ２ＬＡＴＣＴＲＬに基づいてデータラッチ制御信号Ｌ２ＬＡＴを発生してＮＭＯＳトランジスタＱ７４のゲートに出力する。さらに、ナンドゲートＮＡＮＤ４は、ビジー信号ＢＵＳＹとチップイネーブル信号ＣＥとデータセンス制御信号Ｌ２ＳＥＮＢＣＴＲＬに基づいてデータセンス制御信号Ｌ２ＳＥＮＢを発生してＰＭＯＳトランジスタＱ８３のゲートに出力する。また、ノアゲートＮＯＲ４は、レディ信号ＲＤＹとチップイネーブル信号の反転信号ＣＥＢとデータセンス制御信号Ｌ２ＳＥＮＣＴＲＬに基づいてデータセンス制御信号Ｌ２ＳＥＮを発生してＮＭＯＳトランジスタＱ８４のゲートに出力する。

図２９は図１０のラッチ回路Ｌ２ａの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。図１０及び図２９から明らかなように、スタンバイモードにおいては、ＭＯＳトランジスタ対Ｑ７１，Ｑ７２の出力電圧及びＭＯＳトランジスタ対Ｑ８１，Ｑ８２の出力電圧はフローティング状態となるが、これらの各後段に電圧保持用ＭＯＳトランジスタＱ７５，Ｑ７６，Ｑ８５，Ｑ８６を備えたので、スタンバイモードにおいて直前の電圧を保持して、アクティブモードになったときに、当該出力電圧を上記保持電圧からすぐに所定の適正電圧に変化させることができる。また、スタンバイモードのときに、ラッチ制御信号Ｌ２ＬＡＴＢによりＰＭＯＳトランジスタＱ７３がオフされ、ラッチ制御信号Ｌ２ＬＡＴによりＮＭＯＳトランジスタＱ７４がオフされ、センス制御信号Ｌ２ＳＥＮＢによりＰＭＯＳトランジスタＱ８３がオフされ、センス制御信号Ｌ２ＳＥＮによりＮＭＯＳトランジスタＱ８４がオフされることにより、各クロックトインバータＩＮＶ２３ｂ，ＩＮＶ２４ｂに流れるリーク電流を軽減できる。

第９の実施形態．
図１１は第９の実施形態に係るラッチ回路Ｌ２ｂとドライバ回路１０ｂの構成を示す回路図である。

図１１において、第９の実施形態に係るラッチ回路Ｌ２ｂとドライバ回路１０ｂは、図１０の第８の実施形態に比較して、以下のように構成したことを特徴としている。
（１）クロックトインバータＩＮＶ２３ａをクロックトインバータＩＮＶ２３ｂに置き換え、具体的には、低しきい値ＮＭＯＳトランジスタＱ７２を高しきい値ＮＭＯＳトランジスタＱ７２ｚに置き換え、ＮＭＯＳトランジスタＱ７６を削除した。
（２）クロックトインバータＩＮＶ２４ａをクロックトインバータＩＮＶ２４ｂに置き換え、具体的には、低しきい値ＮＭＯＳトランジスタＱ８２を高しきい値ＮＭＯＳトランジスタＱ８２ｚに置き換え、ＮＭＯＳトランジスタＱ８６を削除した。

図３０は図１１のラッチ回路Ｌ２ｂの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。図１１及び図３０から明らかなように、スタンバイモードにおいては、ＭＯＳトランジスタ対Ｑ７１の出力電圧及びＭＯＳトランジスタ対Ｑ８１の出力電圧はフローティング状態となるが、これらの各後段に電圧保持用ＭＯＳトランジスタＱ７５，Ｑ８５を備えたので、スタンバイモードにおいて直前の電圧を保持して、アクティブモードになったときに、当該出力電圧を上記保持電圧からすぐに所定の適正電圧に変化させることができる。また、スタンバイモードのときに、ラッチ制御信号Ｌ２ＬＡＴＢによりＰＭＯＳトランジスタＱ７３がオフされ、センス制御信号Ｌ２ＳＥＮＢによりＰＭＯＳトランジスタＱ８３がオフされることにより、各クロックトインバータＩＮＶ２３ｂ，ＩＮＶ２４ｂに流れるリーク電流を軽減できる。

第１０の実施形態．
図１２Ａは第１０の実施形態に係るラッチ回路Ｌ１ｃの構成を示す回路図である。

図１２Ａにおいて、第１０の実施形態に係るラッチ回路Ｌ１ｃは、図８の第６の実施形態に比較して、以下のように構成したことを特徴としている。
（１）クロックトインバータＩＮＶ２１ａをクロックトインバータＩＮＶ２１ｃに置き換え、具体的には、低しきい値ＭＯＳトランジスタＱ５１，Ｑ５２を高しきい値ＭＯＳトランジスタＱ５１ｚ，Ｑ５２ｚに置き換えた。
（２）クロックトインバータＩＮＶ２２ａをクロックトインバータＩＮＶ２２ｃに置き換え、具体的には、高しきい値ＭＯＳトランジスタＱ６３，Ｑ６４を低しきい値ＮＭＯＳトランジスタＱ６３ａ，Ｑ６４ａに置き換えた。
（３）なお、本実施形態では、低しきい値ＮＭＯＳトランジスタＱ６２，Ｑ６４ａのオフ電流が、低しきい値ＰＭＯＳトランジスタＱ６１，Ｑ６３ａのオフ電流よりも十分に小さく（例えば、１／１０〜１／１０００以下であって、典型的には１／１００以下である。）無視できる場合である。

図２７Ａは図１２Ａのラッチ回路Ｌ１ｃの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。図１２Ａ及び図２７Ａから明らかなように、レディ信号ＲＤＹがハイレベルであるスタンバイモードのときは、ラインＬ１ＢＬＢはハイレベルに制御されかつラインＬ１ＢＬはローレベルに制御されるのでリーク電流は軽減される。本実施形態では、クロックトインバータＩＮＶ２１ｃ及びクロックトインバータＩＮＶ２２ｃをループ状で互いに縦続接続しているので、各出力電圧を保持することができる。

第１０の実施形態の変形例．
図１２Ｂは第１０の実施形態の変形例に係るラッチ回路Ｌ１ｃａの構成を示す回路図である。

図１２Ｂにおいて、第１０の実施形態の変形例に係るラッチ回路Ｌ１ｃａは、図１２Ａの第１０の実施形態に比較して、以下のように構成したことを特徴としている。
（１）図１２Ａにおける高しきい値ＰＭＯＳトランジスタＱ５３，Ｑ５１ｚ及び高しきい値ＮＭＯＳトランジスタＱ５２ｚ，Ｑ５４を備えて構成されるクロックトインバータＩＮＶ２１ｃを、低しきい値ＰＭＯＳトランジスタＱ５３ａ，Ｑ５１及び低しきい値ＮＭＯＳトランジスタＱ５２，Ｑ５４ａを備えて構成されるクロックトインバータＩＮＶ２１ｃａに置き換えた。
（２）図１２Ａにおける低しきい値ＰＭＯＳトランジスタＱ６３ａ，Ｑ６１及び低しきい値ＮＭＯＳトランジスタＱ６２，Ｑ６４ａを備えて構成されるクロックトインバータＩＮＶ２２ｃを、高しきい値ＰＭＯＳトランジスタＱ６３，Ｑ６１ｚ及び高しきい値ＮＭＯＳトランジスタＱ６２ｚ，Ｑ６４を備えて構成されるクロックトインバータＩＮＶ２２ｃａに置き換えた。

図２７Ｂは図１２Ｂのラッチ回路Ｌ１ｃａの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。図１２Ｂ及び図２７Ｂから明らかなように、レディ信号ＲＤＹがハイレベルであるスタンバイモードのときは、ラインＬ１ＢＬＢはローレベルに制御されかつラインＬ１ＢＬはハイレベルに制御されるのでリーク電流は軽減される。本変形例では、クロックトインバータＩＮＶ２１ｃａ及びクロックトインバータＩＮＶ２２ｃａをループ状で互いに縦続接続しているので、各出力電圧を保持することができる。

第１１の実施形態．
図１３は第１１の実施形態に係るラッチ回路Ｌ１ｄの構成を示す回路図である。

図１３において、第１１の実施形態に係るラッチ回路Ｌ１ｄは、図１２Ａの第１０の実施形態に比較して、以下のように構成したことを特徴としている。
（１）低しきい値ＰＭＯＳトランジスタＱ６３ａのソースは、データセンス制御信号ＳＥＮＳＥＢよりオンとされる高しきい値ＰＭＯＳトランジスタＱ６７を介して電源電圧源ＶＤＤに接続される。
（２）低しきい値ＰＭＯＳトランジスタＱ６３ａのソースは、ラインＬ１ＢＬの電圧より制御される高しきい値ＰＭＯＳトランジスタＱ６８を介して電源電圧源ＶＤＤに接続される。
（３）なお、本実施形態では、低しきい値ＮＭＯＳトランジスタＱ６２，Ｑ６４ａのオフ電流が、低しきい値ＰＭＯＳトランジスタＱ６１，Ｑ６３ａのオフ電流よりも十分に小さく（例えば、１／１０〜１／１０００以下であって、典型的には１／１００以下である。）無視できる場合である。

図２８は図１３のラッチ回路Ｌ１ｄの動作を示す図であって、各制御信号の変化を示すタイミングチャートである。なお、図２８において、ＶＢＬは、ビットライン電圧又はビットライン電圧を一次増幅した電圧である。図１３及び図２８から明らかなように、データセンス制御信号ＳＥＮＳＥＢはデータセンス中はローレベルになり、ラッチ時はハイレベルになり、ラッチ中のＰＭＯＳトランジスタ６３ａ，Ｑ６１のオフ電流を軽減できる。本実施形態では、クロックトインバータＩＮＶ２１ｃ及びクロックトインバータＩＮＶ２２ｄをループ状で互いに縦続接続しているので、各出力電圧を保持することができる。

第１２の実施形態．
図１４（ａ）は従来技術に係るインバータ回路の構成を示す回路図であり、図１４（ｂ）は第１２の実施形態に係るインバータ回路の構成を示す回路図である。

図１４（ａ）において、入力端子Ｔ１と出力端子Ｔ２との間に、ＰＭＯＳトランジスタＱ１１１及びＮＭＯＳトランジスタＱ１１２からなるインバータＩＮＶ３１と、ＰＭＯＳトランジスタＱ１１３及びＮＭＯＳトランジスタＱ１１４からなるインバータＩＮＶ３２とが縦続接続されて構成される。

図１４（ｂ）において、第１２の実施形態に係るインバータ回路は、図１４（ａ）の従来技術に係るインバータ回路に比較して、以下のように構成したことを特徴としている。
（１）インバータＩＮＶ３１をインバータＩＮＶ３１ａに置き換え、具体的には、ＰＭＯＳトランジスタＱ１１１を低しきい値ＰＭＯＳトランジスタＱ１１１ａに置き換え、ＮＭＯＳトランジスタＱ１１２を低しきい値ＮＭＯＳトランジスタＱ１１２ａに置き換え、ＮＭＯＳトランジスタＱ１１２ａと接地端子との間に、チップイネーブル信号ＣＥに応答してオン・オフされる高しきい値ＮＭＯＳトランジスタＱ１１５を挿入した。また、ＮＭＯＳトランジスタＱ１１２ａと並列に、電圧保持用高しきい値ＮＭＯＳトランジスタＱ１１６を接続した。すなわち、ＮＭＯＳトランジスタＱ１１６のゲートはＮＭＯＳトランジスタＱ１１２ａのゲートに接続され、ＮＭＯＳトランジスタＱ１１６のドレインはＮＭＯＳトランジスタＱ１１２ａのドレインに接続されるが、ＮＭＯＳトランジスタＱ１１６のソースは接地される。
（２）インバータＩＮＶ３２をインバータＩＮＶ３２ａに置き換え、具体的には、ＰＭＯＳトランジスタＱ１１３を低しきい値ＰＭＯＳトランジスタＱ１１３ａに置き換え、ＮＭＯＳトランジスタＱ１１４を低しきい値ＮＭＯＳトランジスタＱ１１４ａに置き換え、ＮＭＯＳトランジスタＱ１１４ａと接地端子との間に、チップイネーブル信号ＣＥに応答してオン・オフされる高しきい値ＮＭＯＳトランジスタＱ１１７を挿入した。また、ＮＭＯＳトランジスタＱ１１４ａと並列に、電圧保持用高しきい値ＮＭＯＳトランジスタＱ１１８を接続した。すなわち、ＮＭＯＳトランジスタＱ１１８のゲートはＮＭＯＳトランジスタＱ１１４ａのゲートに接続され、ＮＭＯＳトランジスタＱ１１８のドレインはＮＭＯＳトランジスタＱ１１４ａのドレインに接続されるが、ＮＭＯＳトランジスタＱ１１８のソースは接地される。
（３）なお、本実施形態では、低しきい値ＰＭＯＳトランジスタＱ１１１ａ，Ｑ１１３ａのオフ電流が、低しきい値ＮＭＯＳトランジスタＱ１１２ａ，Ｑ１１４ａのオフ電流よりも十分に小さく（例えば、１／１０〜１／１０００以下であって、典型的には１／１００以下である。）無視できる場合である。

本実施形態では、図２のインバータＩＮＶ１ａと比較して、接地側のみ、チップイネーブル信号ＣＥによる電源制御を行うことによりリーク電流を軽減するとともに、接地側のＮＭＯＳトランジスタＱ１１２ａ，Ｑ１１４ａのみにそれぞれ電圧保持用高しきい値ＮＭＯＳトランジスタＱ１１６，Ｑ１１８を接続したことを特徴としている。このように構成しても、各インバータＩＮＶ３１ａ，ＩＮＶ３２ａの各出力電圧について、スタンバイモードにおいて直前の電圧を保持して、アクティブモードになったときに、当該出力電圧を上記保持電圧からすぐに所定の適正電圧に変化させることができる。

第１３の実施形態．
図１５（ａ）は従来技術に係るインバータ回路の構成を示す回路図であり、図１５（ｂ）は第１３の実施形態に係るインバータ回路の構成を示す回路図である。図１５（ａ）のインバータ回路は図１４（ａ）と同一の回路である。

図１５（ｂ）において、第１３の実施形態に係るインバータ回路は、図１５（ａ）の従来技術に係るインバータ回路に比較して、以下のように構成したことを特徴としている。
（１）インバータＩＮＶ３１をインバータＩＮＶ３１ｂに置き換え、具体的には、ＰＭＯＳトランジスタＱ１１１を低しきい値ＰＭＯＳトランジスタＱ１１１ａに置き換え、ＮＭＯＳトランジスタＱ１１２を低しきい値ＮＭＯＳトランジスタＱ１１２ａに置き換え、ＰＭＯＳトランジスタＱ１１２ａと電源電圧源ＶＤＤとの間に、チップイネーブル信号の反転信号ＣＥＢに応答してオン・オフされる高しきい値ＰＭＯＳトランジスタＱ１２１を挿入した。また、ＰＭＯＳトランジスタＱ１１１ａと並列に、電圧保持用高しきい値ＰＭＯＳトランジスタＱ１２２を接続した。すなわち、ＰＭＯＳトランジスタＱ１２２のゲートはＰＭＯＳトランジスタＱ１１１ａのゲートに接続され、ＰＭＯＳトランジスタＱ１２２のドレインはＰＭＯＳトランジスタＱ１１１ａのドレインに接続されるが、ＰＭＯＳトランジスタＱ１２２のソースは電源電圧源ＶＤＤに接続される。
（２）インバータＩＮＶ３２をインバータＩＮＶ３２ｂに置き換え、具体的には、ＰＭＯＳトランジスタＱ１１３を低しきい値ＰＭＯＳトランジスタＱ１１３ａに置き換え、ＮＭＯＳトランジスタＱ１１４を低しきい値ＮＭＯＳトランジスタＱ１１４ａに置き換え、ＰＭＯＳトランジスタＱ１１３ａと電源電圧源ＶＤＤとの間に、チップイネーブル信号の反転信号ＣＥＢに応答してオン・オフされる高しきい値ＰＭＯＳトランジスタＱ１２３を挿入した。また、ＰＭＯＳトランジスタＱ１１３ａと並列に、電圧保持用高しきい値ＰＭＯＳトランジスタＱ１２４を接続した。すなわち、ＰＭＯＳトランジスタＱ１２４のゲートはＰＭＯＳトランジスタＱ１１３ａのゲートに接続され、ＰＭＯＳトランジスタＱ１２４のドレインはＰＭＯＳトランジスタＱ１１３ａのドレインに接続されるが、ＰＭＯＳトランジスタＱ１２４のソースは電源電圧源ＶＤＤに接続される。
（３）なお、本実施形態では、低しきい値ＮＭＯＳトランジスタＱ１１２ａ，Ｑ１１４ａのオフ電流が、低しきい値ＰＭＯＳトランジスタＱ１１１ａ，Ｑ１１３ａのオフ電流よりも十分に小さく（例えば、１／１０〜１／１０００以下であって、典型的には１／１００以下である。）無視できる場合である。

本実施形態では、図２のインバータＩＮＶ１ａと比較して、電源電圧源ＶＤＤ側のみ、チップイネーブル信号の反転信号ＣＥＢによる電源制御を行うことによりリーク電流を軽減するとともに、電源電圧源ＶＤＤ側のＰＭＯＳトランジスタＱ１１１ａ，Ｑ１１３ａのみにそれぞれ電圧保持用高しきい値ＰＭＯＳトランジスタＱ１２２，Ｑ１２４を接続したことを特徴としている。このように構成しても、各インバータＩＮＶ３１ｂ，ＩＮＶ３２ｂの各出力電圧について、スタンバイモードにおいて直前の電圧を保持して、アクティブモードになったときに、当該出力電圧を上記保持電圧からすぐに所定の適正電圧に変化させることができる。

第１４の実施形態．
図１６Ａ及び図１６Ｂは第１４の実施形態に係るインバータ回路の構成を示す回路図であり、図１７は図１６のインバータ回路に用いる第１の仮想電源回路の構成を示す回路図であり、図１８は図１６のインバータ回路に用いる第２の仮想電源回路の構成を示す回路図である。なお、ＶＳＳは、接地側電圧源であって、接地端子等を含む。

図１６Ａにおいて、４個のインバータＩＮＶ４１〜ＩＮＶ４４が縦続接続され、インバータＩＮＶ４１，ＩＮＶ４３に仮想電圧源ＶｉｒｔｕａｌＶＤＤ１，ＶｉｒｔｕａｌＶＳＳ１から電源供給され、インバータＩＮＶ４２，ＩＮＶ４４に仮想電圧源ＶｉｒｔｕａｌＶＤＤ２，ＶｉｒｔｕａｌＶＳＳ２から電源供給される。また、４個のインバータＩＮＶ４５〜ＩＮＶ４８が縦続接続され、インバータＩＮＶ４５，ＩＮＶ４７に仮想電圧源ＶｉｒｔｕａｌＶＤＤ３，ＶｉｒｔｕａｌＶＳＳ３から電源供給され、インバータＩＮＶ４６，ＩＮＶ４８に仮想電圧源ＶｉｒｔｕａｌＶＤＤ４，ＶｉｒｔｕａｌＶＳＳ４から電源供給される。

図１６Ｂの回路は、図３（ｂ）と同様の構成を有するナンドゲート回路と、その後段に接続され４個のインバータＩＮＶ４５〜ＩＮＶ４８が縦続接続された回路とを備えて構成される。図１６ＡのインバータＩＮＶ４４からの出力信号及びインバータＩＮＶ４８からの出力信号が当該ナンドゲート回路に入力される。ここで、インバータＩＮＶ４９，ＩＮＶ５１に仮想電圧源ＶｉｒｔｕａｌＶＤＤ５，ＶｉｒｔｕａｌＶＳＳ５から電源供給され、インバータＩＮＶ５０，ＩＮＶ５２に仮想電圧源ＶｉｒｔｕａｌＶＤＤ６，ＶｉｒｔｕａｌＶＳＳ６から電源供給される。

図１７の第１の仮想電源回路においては、電源電圧源ＶＤＤは、チップイネーブル信号の反転信号ＣＥＢにより制御される高しきい値ＮＭＯＳトランジスタＱ１４１を介して仮想電圧源ＶｉｒｔｕａｌＶＤＤ１が生成されて図１６Ａ及び図１６Ｂの回路に電源供給されるとともに、チップイネーブル信号の反転信号ＣＥＢにより制御される高しきい値ＮＭＯＳトランジスタＱ１４２を介して仮想電圧源ＶｉｒｔｕａｌＶＤＤ２が生成されて図１６Ａ及び図１６Ｂの回路に電源供給され、以下、仮想電圧源ＶｉｒｔｕａｌＶＤＤ３〜ＶｉｒｔｕａｌＶＤＤ６について以下同様である。また、接地側電圧源ＶＳＳは、チップイネーブル信号ＣＥにより制御される高しきい値ＮＭＯＳトランジスタＱ１４３を介して仮想電圧源ＶｉｒｔｕａｌＶＳＳ１が生成されて図１６Ａ及び図１６Ｂの回路に電源供給されるとともに、チップイネーブル信号ＣＥにより制御される高しきい値ＮＭＯＳトランジスタＱ１４４を介して仮想電圧源ＶｉｒｔｕａｌＶＳＳ２が生成されて図１６Ａ及び図１６Ｂの回路に電源供給され、以下、仮想電圧源ＶｉｒｔｕａｌＶＳＳ３〜ＶｉｒｔｕａｌＶＳＳ６について以下同様である。

図１８の第２の仮想電源回路（第１の仮想電源回路に代えて用いる。）において、ポンプ回路１１は、例えば１．８Ｖである電源電圧源ＶＤＤの電圧を例えば３Ｖ程度のポンプ電圧にポンプした後、レベルシフタ回路１２，１３に出力する。レベルシフタ回路１２は、チップイネーブル信号の反転信号ＣＥＢ（例えば最大１．８Ｖ）を、ポンプ電圧を用いて、最大でポンプ電圧を有するチップイネーブル信号の反転信号ＨＣＥＢを発生して、低しきい値ＰＭＯＳトランジスタＱ１４５，Ｑ１４６の各ゲートに出力する。また、レベルシフタ回路１３は、チップイネーブル信号ＣＥ（例えば最大１．８Ｖ）を、ポンプ電圧を用いて、最大でポンプ電圧を有するチップイネーブル信号ＣＥを発生して、高しきい値ＮＭＯＳトランジスタＱ１４７，Ｑ１４８の各ゲートに出力する。電源電圧源ＶＤＤは、チップイネーブル信号の反転信号ＨＣＥＢにより制御される低しきい値ＰＭＯＳトランジスタＱ１４５を介して仮想電圧源ＶｉｒｔｕａｌＶＤＤ１が生成されて図１６Ａ及び図１６Ｂの回路に電源供給されるとともに、チップイネーブル信号の反転信号ＨＣＥＢにより制御される低しきい値ＰＭＯＳトランジスタＱ１４６を介して仮想電圧源ＶｉｒｔｕａｌＶＤＤ２が生成されて図１６Ａ及び図１６Ｂの回路に電源供給され、以下、仮想電圧源ＶｉｒｔｕａｌＶＤＤ３〜ＶｉｒｔｕａｌＶＤＤ６について以下同様である。また、接地側電圧源ＶＳＳは、チップイネーブル信号ＨＣＥにより制御される高しきい値ＮＭＯＳトランジスタＱ１４７を介して仮想電圧源ＶｉｒｔｕａｌＶＳＳ１が生成されて図１６Ａ及び図１６Ｂの回路に電源供給されるとともに、チップイネーブル信号ＨＣＥにより制御される高しきい値ＮＭＯＳトランジスタＱ１４８を介して仮想電圧源ＶｉｒｔｕａｌＶＳＳ２が生成されて図１６Ａ及び図１６Ｂの回路に電源供給され、以下、仮想電圧源ＶｉｒｔｕａｌＶＳＳ３〜ＶｉｒｔｕａｌＶＳＳ６について以下同様である。以上の第２の仮想電源回路においては、低しきい値ＰＭＯＳトランジスタＱ１４５，Ｑ１４６においてもリーク電流を軽減することができる。

本実施形態では、図１６Ａ及び図１６Ｂの回路において、第１又は第２の仮想電源回路を用いて、スタンバイモード時に、出力電圧の論理値が同じになる各インバータ回路に対する電源電圧源及び接地側電圧源を共通化することにより、半導体チップ全体のレイアウトが容易になり、チップ面積を軽減できるという利点がある。

第１５の実施形態．
図１９は図２のインバータ回路の問題点を説明するための回路図であり、図２０（ａ）は従来技術に係るインバータ回路の構成を示す回路図であり、図２０（ｂ）は第１５の実施形態に係るインバータ回路の構成を示す回路図である。

図１９に示すように、スタンバイモード時において、入力端子Ｔ１がハイレベルとなり出力端子がローレベルとなったとき、オフ電流軽減用高しきい値ＰＭＯＳトランジスタＱ２１と低しきい値ＰＭＯＳトランジスタＱ１ａとの間のノードＮ１はオフ電流Ｉｄｉｓｃｈによってディスチャージする一方、入力端子Ｔ１がローレベルとなり出力端子がハイレベルとなったとき、オフ電流軽減用高しきい値ＮＭＯＳトランジスタＱ２２と低しきい値ＮＭＯＳトランジスタＱ２ａとの間のノードＮ２はオフ電流によってチャージアップするために、スタンバイモードから復帰するときに電流を消費するという問題があった。

この問題点を解決するために、図２０（ｂ）に示すように以下のごとく構成する。電源電圧源ＶＤＤと接地端子との間で、ＰＭＯＳトランジスタＱ１ａ、ＰＭＯＳトランジスタＱ２１、ＮＭＯＳトランジスタＱ２２、ＮＭＯＳトランジスタＱ２ａの順で接続する。すなわち、図１９（図２）と比較して、ＰＭＯＳトランジスタＱ２１，Ｑ１ａの配置位置を入れ替え、ＮＭＯＳトランジスタＱ２２，Ｑ２ａの配置位置を入れ替えたことを特徴としている。これにより、スタンバイモードから復帰するときの消費電流を軽減できる。当該構成方法は他の実施形態にも適用できる。

第１６の実施形態．
図２１は第１６の実施形態に係るラッチ回路Ｌ２ａａとドライバ回路１０ｂの構成を示す回路図である。

図２１において、第１６の実施形態に係るラッチ回路Ｌ２ａａは、図１０の第８の実施形態に係るラッチ回路Ｌ２ａに比較して、上記第１５の実施形態の構成方法を適用し、以下のように構成したことを特徴としている。
（１）クロックトインバータＩＮＶ２３ａをクロックトインバータＩＮＶ２３ａａに置き換え、具体的には、ＰＭＯＳトランジスタＱ７３，Ｑ７１の配置位置を入れ替え、ＮＭＯＳトランジスタＱ７２，Ｑ７４の配置位置を入れ替えた。
（２）クロックトインバータＩＮＶ２４ａをクロックトインバータＩＮＶ２４ａａに置き換え、具体的には、ＰＭＯＳトランジスタＱ８３，Ｑ８１の配置位置を入れ替え、ＮＭＯＳトランジスタＱ８２，Ｑ８４の配置位置を入れ替えた。

以上のように構成することにより、スタンバイモードから復帰するときの消費電流を軽減できる。

実施形態のまとめ
図２２は従来技術に係るＭＴＣＭＯＳ回路と、本発明に係る各実施形態の回路との比較結果を示す表である。図３１は図１６〜図１８を除く第６〜第１１及び第１６の実施形態の動作を示す図であって、各制御信号、各素子の出力ノード及びラッチの内部電圧の変化を示すタイミングチャートである。また、図３２は図１６〜図１８の第１４の実施形態の動作を示す図であって、各制御信号及び各素子の出力ノードの変化を示すタイミングチャートである。なお、図３２において、ＶＤＤＨは、電源電圧源ＶＤＤの電圧よりもポンプアップされた高い電圧である。

図２２、図３１及び図３２から明らかなように、本発明に係る実施形態によれば、スタンバイモードの各素子の出力電圧を、電源電圧源ＶＤＤの電圧又は接地側電圧源ＶＳＳの電圧、もしくは直前のアクティブモードの論理値を保持するように構成することにより、スタンバイモードからアクティブモードへの移行時における消費電流を大幅に軽減することができる。

図１４の第１２の実施形態の回路において、第１６の実施形態を適用するときは、図１７の上側の回路又は図１８の右上側の回路のみを用いてもよい。

図１５の第１３の実施形態の回路において、第１６の実施形態を適用するときは、図１７の下側の回路又は図１８の右下側の回路のみを用いてもよい。

１０〜１０ｂ…ドライバ回路、
ＩＮＶ１〜ＩＮＶ５１…インバータ、
Ｌ１〜Ｌ１ｄ，Ｌ２〜Ｌ２ｂ，ＬＡ１１…ラッチ回路、
ＮＡＮＤ１〜ＮＡＮＤ４…ナンドゲート、
ＮＯＲ１〜ＮＯＲ４…ノアゲート、
Ｑ１〜Ｑ１４８…ＭＯＳトランジスタ、
Ｔ１，Ｔ１ａ，Ｔ１ｂ，Ｔ１Ａ，Ｔ１Ｂ…入力端子、
Ｔ２…出力端子、
ＴＧ１〜ＴＧ１４ａ…伝送ゲート。

Claims

第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを含む機能回路を備えた半導体デバイス回路において、
アクティブモード時に上記第１のＰＭＯＳトランジスタを電源電圧源に接続するが、スタンバイモード時に上記第１のＰＭＯＳトランジスタを上記電源電圧源に接続しないように制御する第２のＰＭＯＳトランジスタと、
アクティブモード時に上記第１のＮＭＯＳトランジスタを接地側電圧源に接続するが、スタンバイモード時に上記第１のＮＭＯＳトランジスタを上記接地側電圧源に接続しないように制御する第２のＮＭＯＳトランジスタと、
所定の第１のしきい値絶対値電圧を有し、上記電源電圧源に接続されかつ上記第１のＰＭＯＳトランジスタに並列に接続され、上記第１のＰＭＯＳトランジスタの出力信号を保持する第３のＰＭＯＳトランジスタと、
所定の第２のしきい値絶対値電圧を有し、上記接地側電圧源に接続されかつ上記第１のＮＭＯＳトランジスタに並列に接続され、上記第１のＮＭＯＳトランジスタの出力信号を保持する第３のＮＭＯＳトランジスタとを備え、
上記第１のＰＭＯＳトランジスタのしきい値絶対値電圧を上記第１のしきい値絶対値電圧よりも低い第３のしきい値絶対値電圧を有するように構成され、上記第１のＮＭＯＳトランジスタのしきい値絶対値電圧を上記第２のしきい値絶対値電圧よりも低い第４のしきい値絶対値電圧を有するように構成されたことを特徴とする半導体デバイス回路。
第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを含む機能回路を備えた半導体デバイス回路において、
アクティブモード時に上記第１のＮＭＯＳトランジスタを接地側電圧源に接続するが、スタンバイモード時に上記第１のＮＭＯＳトランジスタを上記接地側電圧源に接続しないように制御する第２のＮＭＯＳトランジスタと、
所定の第１のしきい値絶対値電圧を有し、上記接地側電圧源に接続されかつ上記第１のＮＭＯＳトランジスタに並列に接続され、上記第１のＮＭＯＳトランジスタの出力信号を保持する第３のＮＭＯＳトランジスタとを備え、
上記第１のＮＭＯＳトランジスタのしきい値絶対値電圧を上記第１のしきい値絶対値電圧よりも低い第２のしきい値絶対値電圧を有するように構成されたことを特徴とする半導体デバイス回路。
第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを含む機能回路を備えた半導体デバイス回路において、
アクティブモード時に上記第１のＰＭＯＳトランジスタを電源電圧源に接続するが、スタンバイモード時に上記第１のＰＭＯＳトランジスタを上記電源電圧源に接続しないように制御する第２のＰＭＯＳトランジスタと、
所定の第１のしきい値絶対値電圧を有し、上記電源電圧源に接続されかつ上記第１のＰＭＯＳトランジスタに並列に接続され、上記第１のＰＭＯＳトランジスタの出力信号を保持する第３のＰＭＯＳトランジスタと備え、
上記第１のＰＭＯＳトランジスタのしきい値絶対値電圧を上記第１のしきい値絶対値電圧よりも低い第２のしきい値絶対値電圧を有するように構成されたことを特徴とする半導体デバイス回路。
上記第１のＰＭＯＳトランジスタは上記第２のＰＭＯＳトランジスタを介して上記電源電圧源に接続され、
上記第１のＮＭＯＳトランジスタは上記第２のＮＭＯＳトランジスタを介して上記接地側電圧源に接続されたことを特徴とする請求項１記載の半導体デバイス回路。
上記第１のＮＭＯＳトランジスタは上記第２のＮＭＯＳトランジスタを介して上記接地側電圧源に接続されたことを特徴とする請求項２記載の半導体デバイス回路。
上記第１のＰＭＯＳトランジスタは上記第２のＰＭＯＳトランジスタを介して上記電源電圧源に接続されたことを特徴とする請求項３記載の半導体デバイス回路。
上記第２のＰＭＯＳトランジスタは上記第１のＰＭＯＳトランジスタを介して上記電源電圧源に接続され、
上記第２のＮＭＯＳトランジスタは上記第１のＮＭＯＳトランジスタを介して上記接地側電圧源に接続されたことを特徴とする請求項１記載の半導体デバイス回路。
上記第２のＮＭＯＳトランジスタは上記第１のＮＭＯＳトランジスタを介して上記接地側電圧源に接続されたことを特徴とする請求項２記載の半導体デバイス回路。
上記第２のＰＭＯＳトランジスタは上記第１のＰＭＯＳトランジスタを介して上記電源電圧源に接続されたことを特徴とする請求項３記載の半導体デバイス回路。
請求項１、４又は７記載の上記機能回路を複数備え、
上記複数の機能回路のうち出力信号の論理値が同一である機能回路に対して、上記第２のＰＭＯＳトランジスタ及び上記第２のＮＭＯＳトランジスタを共通に設けたことを特徴とする請求項１記載の半導体デバイス回路。
請求項２、５又は８記載の上記機能回路を複数備え、
上記複数の機能回路のうち出力信号の論理値が同一である機能回路に対して、上記第２のＮＭＯＳトランジスタを共通に設けたことを特徴とする請求項２記載の半導体デバイス回路。
請求項３、６又は９記載の上記機能回路を複数備え、
上記複数の機能回路のうち出力信号の論理値が同一である機能回路に対して、上記第２のＰＭＯＳトランジスタを共通に設けたことを特徴とする請求項３記載の半導体デバイス回路。
上記機能回路は、インバータ回路、ゲート回路、マルチプレクサ、フリップフロップ回路、又はメモリ装置のラッチ回路であることを特徴とする請求項１乃至１２のうちのいずれか１つに記載の半導体デバイス回路。