JP6264015B2 - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents

Description

本発明は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス半導体をチャンネル層とした薄膜トランジスタに関するものである。

現在、電界効果型トランジスタは、半導体メモリ集積回路、高周波信号増幅素子等として広く用いられている。その中でも薄膜トランジスタ（ＴＦＴ）は、液晶表示装置（ＬＣＤ）、有機ＥＬエレクトロルミネッセンス表示装置（ＯＬＥＤ）等の平面薄型画像表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）のスイッチング素子として用いられている。ＦＰＤに用いられるＴＦＴは、ガラス基板上にチャンネル層としてアモルファスシリコン薄膜又は多結晶シリコン薄膜が使用されている。しかしながら、前者は電界効果移動度が１ｃｍ^２／Ｖ・ｓｅｃ未満と小さい。後者は、電界効果移動度が大きいものの、比較的高温の熱工程を要する等の欠点を有する。

これに対して、近年、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系（以下、ＩＧＺＯと表記）のアモルファス半導体をチャンネル層とした薄膜トランジスタの開発が活発に行われている（例えば、非特許文献１）。この半導体は、アモルファスであるにも関わらず、その電界効果移動度が１０ｃｍ^２／Ｖ・ｓｅｃに達する場合もあり、今後も期待の大きな半導体デバイスである。

このアモルファスＩＧＺＯ膜を有するＴＦＴにおいて、閾値電圧の最適化は大きな問題となっている。この問題克服のために、アモルファスＩＧＺＯ膜を熱処理することは有効な方法である。例えば、ＩＧＺＯ膜の形成後の乾燥あるいは湿潤酸素雰囲気による閾値電圧、サブスレショルド値の改善が報告されている（例えば、非特許文献２）。また、通常より低温での閾値電圧の制御方法としては、ＩＧＺＯ膜のオゾン処理による閾値電圧の改善が報告されている（例えば、特許文献１）。

特開２０１１−２１６５７４号公報 特開２００７−２９９９１３号公報

Ｋ．Ｎｏｍｕｒａ ｅｔ ａｌ， Ｎａｔｕｒｅ ４８８（２００４）４３２ Ｋ．Ｎｏｍｕｒａ ｅｔ ａｌ Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ９３（２００８）１９２１０７

これまで述べてきたように、また、それ以外にも、現在まで電界効果移動度、サブスレショルド値の改善、閾値電圧の最適化等の薄膜トランジスタ特性改善のための、数多くの研究、発明がなされている。

薄膜トランジスタの構造をアモルファスシリコンの場合と同様にボトムゲート型にする場合、実デバイスでは、アモルファスＩＧＺＯ膜の上面に保護層を設けることが多い。ただし、本発明で使用される保護層は、通常の保護層の他に、エッチングストッパー層等も含むものとする。この保護層はプラズマＣＶＤで作られるＳｉＯ_２であることが多い。

しかしながら、プラズマＣＶＤで作られるＳｉＯ_２膜を保護層とする場合、パッシベーション性が不十分なために、大気中からの水素が保護膜を通り抜けて、ＩＧＺＯ膜に取り込まれることで、閾値電圧がデプレッション側にシフトする等の欠点を有する。

本発明は、上記状況を鑑みてなされたもので、基板と、ゲート電極と、ゲート絶縁体と、チャンネル層を構成するＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層と、半導体層を被覆する保護層とを有するボトムゲート型の薄膜トランジスタにおいて、保護層の上部に水素を取り込むことで絶縁膜となる希土類水素化物層が設けられていることを特徴とする薄膜トランジスタである。その層は、閾値電圧の最適化及び調整に重きを置いた層であることを特徴とする。

本発明の請求項１に係る薄膜トランジスタの形態は、図１に示すように以下のようなものとなる。基板１上に、ゲート電極２と、ゲート電極２上にゲート電極２を覆うように形成されたゲート絶縁層４と、ゲート絶縁層４上の半導体層５と、半導体層５に接続されたソース電極８及びドレイン電極９とを備えた、ボトムゲート・トップコンタクト型の薄膜トランジスタである。そして、半導体層５上に、半導体層５を二つの領域に分割するように保護膜６と絶縁性のＰｍを除くランタノイド系希土類水素化物７とが積層され、ソース電極８及びドレイン電極９はそれぞれ分割された半導体層５の領域で接触し、電気的に接続されている。また、ドレイン電極９は、絶縁性のＰｍを除くランタノイド系希土類水素化物７の一部を被覆するようにして画素電極１２と接続している。また、ゲート絶縁層４を挟んでドレイン電極９の下に、キャパシタ電極３が形成されている。

プラズマＣＶＤで作られるＳｉＯ _２ 膜を保護膜６とする場合、上述したように保護膜６は、パッシベーション性が不十分なために、大気中からの水素が保護膜６を通り抜けてＩＧＺＯ膜に取り込まれることで、閾値電圧がデプレッション側にシフトする。このようなデプレッション側へのシフトを避けるために、保護膜６上に、水素化により絶縁膜となるＰｍを除くランタノイド系希土類金属膜を成膜することが望ましい。そのため、Ｐｍを除くランタノイド系希土類金属膜の製造方法（成膜方法）に、蒸着法を用いることが望ましい。

ここでは、Ｙ（イットリウム）、Ｓｃ（スカンジウム）、ランタノイド系希土類金属の水素化物膜の形成方法について述べる。保護膜の上に、例えばＹｂ（イッテルビウム）膜を蒸着等により成膜する。この蒸着に使用するＹｂのインゴットは、空気中で表面が酸化されるが、内部までは犯されない。そのため、不活性ガスで充填保管されているＹｂインゴットであることが望ましい。このようなＹｂインゴットを蒸着源として成膜されたＹｂ膜は、水素とも反応しやすく、水素化物のＹｂＨ_２となりやすい。ここでは詳細は割愛するが、蒸着等によってＹｂを主とした膜を成膜する。Ｙｂを主とした膜は、安価な製造装置で成膜可能である。

保護層の上部にＰｍを除くランタノイド系希土類水素化物を設けることにより想定される閾値電圧Ｖｔｈが変化する例を示す。図４は、保護層の上部にＰｍを除くランタノイド系希土類水素化物を設けないでＴＦＴ作製した場合のトランジスタのゲート電圧Ｖｇとソースドレイン電流Ｉｄの特性を示す図である。図５は、保護層の上部にＰｍを除くランタノイド系希土類水素化物を設けたＴＦＴを作製した場合のトランジスタのゲート電圧Ｖｇとソースドレイン電流Ｉｄの特性を示す図である。ゲート電圧は−２０Ｖから＋２０Ｖ、ソース電圧とドレイン電圧は１０Ｖで測定を行っている。前者は全くトランジスタとして動作していない。後者は閾値電圧が０Ｖ近傍の良好な特性を示す。これは、Ｐｍを除くランタノイド系希土類水素化物に強く依存して閾値電圧を制御することが可能であることを示している。

本発明の実施の形態における薄膜トランジスタの構造を示す概略断面図 本発明の実施の形態における薄膜トランジスタの製造工程を示す概略断面図及び平面図 本発明の実施の形態における薄膜トランジスタの製造工程を示す概略断面図及び平面図 Ｖｔｈ制御用の絶縁層を設けず特性が良好でない場合の薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフ Ｖｔｈ制御用の絶縁層を設けた特性が良好な場合の薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフ

以下、本実施の形態に係る薄膜トランジスタについて詳細に説明する。
図１に示すように、本発明の一実施形態に係る薄膜トランジスタは、基板１と、基板１上に形成されたゲート電極２と、ゲート電極２上にゲート電極２を覆うように形成されたゲート絶縁層４と、ゲート絶縁層４上の半導体層５と、半導体層５に接続されたソース電極８及びドレイン電極９とを備えた、ボトムゲート・トップコンタクト型の薄膜トランジスタである。そして、半導体層５上に、半導体層５を二つの領域に分割するように保護膜６とＰｍを除くランタノイド系希土類水素化物７とが積層され、ソース電極８及びドレイン電極９はそれぞれ分割された半導体層５の領域で接触し、電気的に接続されている。また、ドレイン電極９は、Ｐｍを除くランタノイド系希土類水素化物７の一部を被覆するようにして、画素電極１２と接続している。また、ゲート絶縁層４を挟んでドレイン電極９の下に、キャパシタ電極３が形成されている。

以下、本発明の各構成要素について、製造工程に沿って詳細に説明する。

本発明の実施の形態に係る基板１として、非アルカリガラス基板、石英ガラス基板のほかにポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタラート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフォン、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン共重合樹脂、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン樹脂を使用することができるが、本発明ではこれらに限定されるものではない。

本発明の実施の形態に係る基板１が有機物フィルムである場合は、アクティブマトリクス基板上の素子の耐久性を向上させるためのガスバリア層（図示せず）を形成することができる。ガスバリア層としては、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（ＳｉＮ）、酸化窒化ケイ素（ＳｉＯＮ）、炭化ケイ素（ＳｉＣ）及びダイヤモンドライクカーボン（ＤＬＣ）等が挙げられるが、本発明ではこれらに限定されるものではない。また、これらのガスバリア層は、２層以上積層して使用することもできる。ガスバリア層は、有機物フィルムを用いた基板１の片面だけに形成してもよいし、両面に形成しても構わない。ガスバリア層は、真空蒸着法、イオンプレーティング法、スパッタリング法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ホットワイヤーＣＶＤ法、又はゾルゲル法等を用いて形成することができるが、本発明ではこれらに限定されるものではない。

まず、基板１上に、ゲート電極２及びキャパシタ電極３と、それぞれの配線とを形成する。電極部分と配線部分とは明確に分かれている必要はなく、本発明では、特に各薄膜トランジスタの構成要素としては電極と呼称している。また、以下では、電極と配線を区別する必要のない場合には、合わせてゲート、ソース、ドレイン、キャパシタ等と記載する。

図２（ａ）は、ゲート及びキャパシタを形成した段階での概略平面図及び当該平面図のＩ−Ｉ’での概略断面図である。図２（ａ）では、ソース電極とソース配線、キャパシタ電極とキャパシタ配線が、一体化したストライプ状に形成されている。従って、このゲート及びキャパシタのライン上に、薄膜トランジスタのアレイを配置していくことができる。

本発明の実施の形態に係る各電極（ゲート電極２、ソース電極８、ドレイン電極９、キャパシタ電極３、画素電極１２）及び各配線には、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、白金（Ｐｔ）、及びチタン（Ｔｉ）等の金属を用いることができる。

さらに、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ_２Ｏ_４）、酸化カドミウムスズ（Ｃｄ_２ＳｎＯ_４）、酸化亜鉛スズ（Ｚｎ_２ＳｎＯ_４）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）等の酸化物材料でもよい。また、この酸化物材料に不純物をドープしたものも好適に用いられる。例えば、酸化インジウムにスズ（Ｓｎ）やモリブデン（Ｍｏ）、チタン（Ｔｉ）をドープしたもの、酸化スズにアンチモン（Ｓｂ）やフッ素（Ｆ）をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウム（Ｇａ）をドープしたもの等である。また、上記導電性酸化物材料と金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、白金（Ｐｔ）、及びチタン（Ｔｉ）等の金属の薄膜を複数積層したものも使用できる。

ゲート、キャパシタ、ソース、ドレイン、画素電極１２は、同じ材料であっても構わないし、また全て違う材料であっても構わない。しかし、工程数を減らすためにゲートとキャパシタ、ソースとドレインは、同一の材料であることがより望ましい。これらの配線及び電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、又はスクリーン印刷、凸版印刷、インクジェット法等で形成することができるが、これらに限定されず、公知一般の方法を用いることができる。パターニングは、例えばフォトリソグラフィ法を用いてパターン形成部分に保護膜を形成し、エッチングにより不要部分を除去して行うことができるが、これについてもこの方法に限定されず、公知一般のパターニング方法を用いることができる。

次に、ゲート電極２を覆うようにゲート絶縁層４を形成する。ゲート絶縁層４は、図１に示すように、基板１上の全面に亘って形成することができる。本発明の実施の形態に係るゲート絶縁層４に使用される材料は、ＳｉＯ_２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、Ｙ_２Ｏ_３、ＨｆＯ_２、ＨｆＡｌＯ、ＺｒＯ_２、ＴｉＯ_２等の無機材料、又は、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等が挙げられるが、これらに限定されるものではない。ゲートリーク電流を抑えるためには、ゲート絶縁層４の絶縁材料の抵抗率は、１０^１１Ωｃｍ以上、より好ましくは１０^１４Ωｃｍ以上であることが望ましい。ゲート絶縁層４は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等のドライ成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を、材料に応じて適宜用いて形成される。これらのゲート絶縁層４は、単層として用いても構わないし、２層以上積層して用いることもできる。また、成長方向に向けて組成を傾斜したものでも構わない。

次に、図２（ｂ）に示すように、半導体層５をゲート絶縁層４上のゲート電極２直上の位置に形成する。本発明の実施の形態に係る半導体層５としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス半導体が望ましい。しかし、水素が半導体層５のキャリヤーの増減に寄与する可能性のある金属酸化物を主成分とする酸化物半導体材料も使用できる。例えば、酸化物半導体材料としては、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）、及びガリウムのうち１種類以上の元素を含む酸化物である、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化スズ（ＳｎＯ）、酸化タングステン（ＷＯｘ）が挙げられる。これらの材料の構造は、単結晶、多結晶、微結晶、結晶とアモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであっても構わない。これらの材料は、ＣＶＤ法、スパッタ法、パルスレーザー堆積法、真空蒸着法、ゾルゲル法等の方法を用いて形成される。スパッタ法としては、ＲＦマグネトロンスパッタ法、ＤＣスパッタ法が挙げられ、真空蒸着としては、加熱蒸着、電子ビーム蒸着、イオンプレーティング法等が挙げられるが、これらに限定されるものではない。なお、半導体層５の膜厚は、２０ｎｍ以上が好ましい。

次に、図２（ｃ）に示すように、保護膜６とＰｍを除くランタノイド系希土類水素化物７とからなる層を、ゲート絶縁層４及び半導体層５上の全面に形成する。本発明の実施の形態に係る保護膜６には、ＳｉＯ_２、ＳｉＮ _ｘ 窒化シリコン、ＳｉＯＮ，Ａｌ_２Ｏ_３等の無機材料が選択できるが、半導体層５として酸化物半導体材料を用いる場合には保護膜として酸化シリコンを選択することが望ましい。Ｐｍを除くランタノイド系希土類水素化物７には、Ｐｍ（プロメチウム）、Ｅｕ（ユウロピウム）、Ｙｂ（イッテルビウム）を除く、ランタノイド系希土類元素Ｒを含む結晶性ＲＨ _３ 型の水素化物や、Ｅｕ、Ｙｂのランタノイド系希土類元素Ｒの結晶性ＲＨ _２ 型（ＥｕＨ _２ 、ＹｂＨ _２ ）の水素化物のいずれかを選択することが望ましい。Ｐｍを除くランタノイド系希土類水素化物７の膜厚としては、２ｎｍ以上１０ｎｍ以下が望ましい。

保護膜６とＰｍを除くランタノイド系希土類水素化物７は、本発明に係る薄膜トランジスタの半導体層５に電気的影響を与えないために、その抵抗率が１×１０^１１Ωｃｍ以上、特に１×１０^１４Ωｃｍ以上であることが好ましい。Ｐｍを除くランタノイド系希土類水素化物７は、真空蒸着法のドライ成膜法を材料に応じて適宜用いて形成される。真空蒸着としては、抵抗加熱蒸着、電子ビーム蒸着、イオンプレーティング法等が挙げられる。保護膜６は、無機材料であれば真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法等のドライ成膜法を材料に応じて適宜用いて形成される。

次に、図２（ｄ）に示すように、保護膜６となる層上にフォトリソ工程により保護膜６とＰｍを除くランタノイド系希土類水素化物７の形状に合わせて、第１のレジスト膜１０を形成する。図１で示したように、保護膜６とＰｍを除くランタノイド系希土類水素化物７は、半導体層５のソース電極８及びドレイン電極９との接触部分以外を覆うものであり、保護膜６を形成する領域は、半導体層５を二つの領域に分割するように一部を露出させること以外に特に制限はない。そのため、Ｐｍを除くランタノイド系希土類水素化物７上の第１のレジスト膜１０も、Ｐｍを除くランタノイド系希土類水素化物７と同様の形状に形成される。なお、チャンネル幅は半導体層５の幅で決まるが、本発明の実施の形態においては、ソース電極８及びドレイン電極９を、Ｐｍを除くランタノイド系希土類水素化物７よりも後に形成するため、チャンネル長は保護膜６とＰｍを除くランタノイド系希土類水素化物７の積層幅で決まる。続いて、図３（ａ）に示すように、この第１のレジスト膜１０をマスクとして、保護膜６とＰｍを除くランタノイド系希土類水素化物７をエッチングしてパターニングする。

本発明の実施の形態に係る第１のレジスト膜１０には、感光性アクリル樹脂、エポキシ樹脂、ポリイミド、ポジ型フォトレジスト等を用いることができ、後述する第２のレジスト膜１１も同様の材料を用いることができる。

次に、図３（ｂ）に示すように、ソース電極８、ドレイン電極９、及び画素電極１２となる配線・電極材料の導電材料を、ゲート絶縁層４、半導体層５、及び保護膜６とＰｍを除くランタノイド系希土類水素化物７上の基板１の全面に成膜し、保護膜６とＰｍを除くランタノイド系希土類水素化物７を含めて被覆する。

次に、図３（ｃ）に示すように、ソース電極８及びドレイン電極９が２箇所の半導体層５の露出した表面をそれぞれ覆いつつ電気的に接続され、かつソース電極８とドレイン電極９とは、半導体層５のみを介して接続されるように導電材料層をパターニングする。ソース電極８及びドレイン電極９パターニング工程は、ソース電極８及びドレイン電極９のパターンと同形状の第２のレジスト膜１１を、基板１の全面に形成された導電材料層上にパターン形成し、これをマスクとして導電材料層をエッチングすることにより行われる。なお、ソース電極８及びドレイン電極９は、保護膜６及びＰｍを除くランタノイド系希土類水素化物７と重なるようにパターニングすることが望ましい。これにより、後述の第２のレジスト膜１１のエッチングの際に、半導体層５がソース電極８及びドレイン電極９とＰｍを除くランタノイド系希土類水素化物７のいずれかに覆われるため、半導体層５がエッチングされるおそれがない。

通常、薄膜トランジスタの半導体層５上に設けられる保護膜６が、ソース電極８及びドレイン電極９のパターニングの際のエッチストッパーとして働く。薄膜トランジスタを画素電極１２を備えたアクティブマトリクス基板として用いる場合には、画素電極１２とドレイン電極９とを層間絶縁層に形成されたビアを介して接続するが、このときドレイン電極９上に第２のレジスト膜１１の残渣があると接続の信頼性が低下するため、後述の第２のレジスト膜１１の除去は念入りに行うことが望ましい。本発明では、保護膜６及びＰｍを除くランタノイド系希土類水素化物７が半導体層５上に形成されているため、第２のレジスト膜１１を完全に除去するまでエッチングを行っても、半導体層５までエッチングされるのを確実に防ぐことができる。また、半導体層５とレジストのような有機系の絶縁材料とが直接接触すると、トランジスタの駆動に支障が生じることが報告されているが（例えば、特許文献２）、本発明においては保護膜６及びＰｍを除くランタノイド系希土類水素化物７を設けることで、第１のレジスト膜１０や後述の層間絶縁層等を構成するエポキシやアクリル等の樹脂が半導体層５と接触することによる半導体層５の劣化を防止することができる。

次に、図３（ｄ）に示すように、ソース電極８及びドレイン電極９上に形成された第２のレジスト膜１１の除去と共に保護膜６上に形成された第１のレジスト膜１０の一部も除去される。このように、従来別個に行っていた保護膜６上の第１のレジスト膜１０を除去する工程をソース電極８及びドレイン電極９上の第２のレジスト膜１１の除去工程と共に行うため、第１のレジスト膜１０を除去する工程を減らして歩留まりを向上させることができる。

なお、エッチング方法やエッチング時間によっては第１のレジスト膜１０は完全に除去されず、半導体層５に一部残る場合がある。特に、ソース電極８及びドレイン電極９は第１のレジスト膜１０と一部重なって形成されるため、ソース電極８及びドレイン電極９が重なっている部分の第１のレジスト膜１０は除去されずに残る可能性が高い。

本発明の薄膜トランジスタをディスプレイの駆動等に用いるアクティブマトリクス基板とする場合には、ソース電極８と画素電極１２とを絶縁するための層間絶縁層をソース電極８及びドレイン電極９を形成した基板１上に形成する。保護膜６により、層間絶縁層を形成する際の各種成膜・塗工法による影響から半導体層５を保護することができる。

層間絶縁層の材料としては、ＳｉＯ_２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５、Ｙ_２Ｏ_３、ＨｆＯ_２、ＨｆＡｌＯ、ＺｒＯ_２、ＴｉＯ_２等の無機材料、又は、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール、ポリビニルアルコール等を使用することができるが、これらに限定されるものではない。

層間絶縁層は、ソース配線や画素電極間を絶縁するために、その抵抗率が１×１０^１１Ωｃｍ以上、特に１×１０^１４Ωｃｍ以上であることが好ましい。層間絶縁層は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ、光ＣＶＤ法、ホットワイヤーＣＶＤ法等のドライ成膜法や、スピンコート法、ディップコート法、スクリーン印刷法等のウェット成膜法を、材料に応じて適宜用いて形成される。これらの層間絶縁層は、２層以上積層して用いてもよい。また、成長方向に向けて組成を傾斜したものとしてもよい。

続いて、層間絶縁層に画素電極１２とのスルーホールを設け、ドレイン電極９と接続するよう層間絶縁層上に導電性材料を成膜し、所定の画素形状にパターニングして第２の画素電極を形成することによりアクティブマトリクス基板とすることができる。

このようにして作成したアクティブマトリクス基板上に、画像表示要素及び対向電極を積層することで画像表示装置とすることができる。画像表示要素の例としては、電気泳動方式の表示媒体（電子ペーパー）や、液晶表示媒体、有機ＥＬ、無機ＥＬ等が挙げられる。積層方法としては、本発明のアクティブマトリクス基板と、対向基板、対向電極、画像表示要素の積層体を貼り合わせる方法や、画素電極上に画像表示要素、対向電極、対向基板を順次積層する方法等、画像表示要素の種類により適宜選択すればよい。

なお、本実施形態のトランジスタは、液晶、ＯＬＥＤ素子を用いた画像表示装置のスイッチング素子、駆動素子等として用いることができる。さらに、本実施形態のトランジスタを用いた画像表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶ用モニター、又は一般照明を含む幅広い分野に応用可能である。さらに、本実施形態のトランジスタの基板を、プラスチックフィルム等の可撓性基板とし、ＩＣカード又はＩＤタグ等に応用することもできる。

１・・・基板
２・・・ゲート電極（ゲート配線）
３・・・キャパシタ電極（キャパシタ配線）
４・・・ゲート絶縁層
５・・・半導体層
６・・・保護膜
７・・・Ｐｍを除くランタノイド系希土類水素化物
８・・・ソース電極（ソース配線）
９・・・ドレイン電極
１０・・第１のレジスト膜
１１・・第２のレジスト膜
１２・・画素電極

Claims (8)

1. 基板と、ゲート電極と、ゲート絶縁体と、チャンネル層を構成するＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層と、当該半導体層を被覆する保護層とを有するボトムゲート型の薄膜トランジスタにおいて、
   前記保護層の上部に、絶縁性のＰｍを除く希土類水素化物を含む絶縁層が設けられていることを特徴とする、薄膜トランジスタ。
2. 前記絶縁性のＰｍを除く希土類水素化物が、Ｐｍ、Ｅｕ、及びＹｂを除くランタノイド系希土類元素の結晶性ＲＨ _３ 型の水素化物であることを特徴とする、請求項１に記載の薄膜トランジスタ。
3. 前記絶縁性のＰｍを除く希土類水素化物が、Ｙ又はＳｃの結晶性ＲＨ _３ 型の水素化物であることを特徴とする、請求項１に記載の薄膜トランジスタ。
4. 前記絶縁性のＰｍを除く希土類水素化物が、Ｅｕ又はＹｂの結晶性ＲＨ _２ 型（ＥｕＨ _２ 又はＹｂＨ _２ ）の水素化物であることを特徴とする、請求項１に記載の薄膜トランジスタ。
5. 基板と、ゲート電極と、ゲート絶縁体と、チャンネル層を構成するＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層と、当該半導体層を被覆する保護層とを有する薄膜トランジスタの製造方法であって、
   前記保護層の上部に、Ｐｍを除く希土類元素の膜を成膜装置により成膜する工程と、
   前記保護層及び外気から水素を前記希土類元素の膜に取り込ませ、絶縁性の希土類水素化物を含んだ絶縁層を形成する工程を含むことを特徴とする、薄膜トランジスタの製造方法。
6. 前記Ｐｍを除く希土類元素の膜を成膜する工程では、前記成膜装置として抵抗加熱装置を用いて、当該抵抗加熱装置により希土類元素を蒸着することを特徴とする、請求項５に記載の薄膜トランジスタの製造方法。
7. 前記Ｐｍを除く希土類元素の膜を成膜する工程では、前記成膜装置として電子ビーム蒸着装置を用いて、当該電子ビーム蒸着装置により希土類元素を蒸着することを特徴とする、請求項５に記載の薄膜トランジスタの製造方法。
8. 前記Ｐｍを除く希土類元素の膜を成膜する工程では、前記成膜装置としてイオンプレーティング装置を用いて、当該イオンプレーティング装置により希土類元素を蒸着することを特徴とする、請求項５に記載の薄膜トランジスタの製造方法。

Images