JP2012033760A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】多層配線層の層間における剥離の有無を簡便な手法で検出できるようにする。
【解決手段】第１電極４１２は多層配線層２０に形成されている。第２電極４２２は、絶縁膜２２の一部を介して第１電極４１２と対向している。第１電極パッド４３０は第１電極４１２に接続している。第２電極パッド４３２は第２電極４２２に接続している。そして少なくとも２層以上の絶縁膜２２のそれぞれが、第１電極４１２及び第２電極４２２に挟まれている。そして第１電極４１２及び第２電極４２２により、センサ４０の少なくとも一部が形成されている。センサ４０は、多層配線層２０の層間における剥離の有無を検出するために用いられる。
【選択図】図１

Description

本発明は、多層配線層を有する半導体装置及び半導体装置の製造方法に関する。

半導体チップの製造工程には、ウェハをダイシングして個々の半導体チップを個片化する工程がある。ダイシングを行う段階では、ウェハには多層配線層が形成されている。このため、ウェハをダイシングするときに、半導体チップの側面において多層配線層の層間に剥離が生じる可能性がある。

なお、特許文献１には、デキャップリングキャパシタの良否を判断するためのテスト用のＭＩＭキャパシタを設けることが記載されている。このＭＩＭキャパシタは、配線層を２層用いて形成されている。

特開２００８−１９２７０７号公報

上記したように、ウェハをダイシングするときに、半導体チップの側面において多層配線層の層間に剥離が生じる可能性がある。多層配線層の層間に剥離が生じると、その剥離部分が半導体チップの劣化の起点となる。このため、不良の半導体チップを検出するためには、多層配線層の層間における剥離の有無を簡便な手法で検出できるようにする必要がある。

本発明によれば、基板と、
前記基板上に形成され、３層以上の配線層を有する多層配線層と、
前記配線層を構成する絶縁層と、
いずれかの前記配線層に形成された第１電極と、
前記絶縁層の一部を介して前記第１電極と対向する第２電極と、
前記第１電極に接続する第１電極パッドと、
前記第２電極に接続する第２電極パッドと、
を備え、
少なくとも２層以上の前記絶縁層のそれぞれが、前記第１電極及び前記第２電極に挟まれている半導体装置が提供される。

半導体装置の側面において多層配線層の層間に剥離が生じると、その剥離部分から半導体装置の内部に水分が浸入する。この水分は、絶縁膜に吸収される。これにより、層間絶縁膜の誘電率は上昇し、その結果、第１電極と第２電極の間に生じる容量は上昇する。このため、ウェハをダイシングして複数の半導体装置に個片化する工程の前後それぞれで、第１電極パッドと第２電極パッドの間に生じる容量を測定し、２つの容量の差を把握することにより、多層配線層の層間における剥離の有無を検出することができる。

本発明によれば、ウェハ上に、３層以上の配線層を有する多層配線層を形成する第１工程と、
前記ウェハをダイシングして複数の半導体装置に個片化する第２工程と、
を備え、
前記配線層は絶縁層を有しており、
前記第１工程において、
いずれかの前記配線層に位置する第１電極と、
前記絶縁層の一部を挟んで前記第１電極と対向する第２電極と、
前記第１電極に接続する第１電極パッドと、
前記第２電極に接続する第２電極パッドと、
を前記複数の半導体装置それぞれに対して形成するとともに、少なくとも２層以上の前記絶縁層のそれぞれが、前記第１電極及び前記第２電極で挟まれるように前記第１電極および前記第２電極を形成し、
前記第２工程の前及び後それぞれのタイミングで前記第１電極パッドと前記第２電極パッドの間の容量を測定し、得られた２つの測定値を比較することにより、個片化後の前記半導体装置の異常の有無を検出する、半導体装置の製造方法が提供される。

本発明によれば、多層配線層の層間における剥離の有無を簡便な手法で検出できる。

第１の実施形態に係る半導体装置の要部の断面図である。 図１に示した半導体装置の平面図である。 図１に示した半導体装置が有するセンサの構成を示す斜視図である。 センサの一部を拡大した図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 図７に示した半導体装置における第１電極及び第２電極の形状を示す平面図である。 図７に示した半導体装置の要部を拡大した断面図である。 第５の実施形態に係る半導体装置の構成を示す平面図である。 図１０に示した半導体装置の断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の要部の断面図である。図２は図１に示した半導体装置の平面図である。図１は図２におけるＡ−Ａ´断面に相当している。また図３は、図１に示した半導体装置が有するセンサ４０の構成を示す斜視図である。なお図３における左右方向の断面が、図１の断面図に対応している。この半導体装置は、基板１０、多層配線層２０、第１電極４１２、第２電極４２２、第１電極パッド４３０（図３を参照）、及び第２電極パッド４３２（図３を参照）を備えている。多層配線層２０は、基板１０上に形成されており、３層以上の配線層を有している。配線層は、それぞれ絶縁膜２２を有している。第１電極４１２は多層配線層２０に形成されている。第２電極４２２は、絶縁膜２２の一部を介して第１電極４１２と対向している。第１電極パッド４３０は第１電極４１２に接続している。第２電極パッド４３２は第２電極４２２に接続している。そして少なくとも２層以上の絶縁膜２２のそれぞれが、第１電極４１２及び第２電極４２２に挟まれている。そして第１電極４１２及び第２電極４２２により、センサ４０の少なくとも一部が形成されている。センサ４０は、多層配線層２０の層間における剥離の有無を検出するために用いられる。以下、詳細に説明する。

図２に示すように、本実施形態に係る半導体装置は、内部回路領域１００を備えている。内部回路領域１００は、半導体装置の内部回路を有している。この回路はトランジスタを有している。内部回路領域１００に形成されている回路は、例えばロジック回路、アナログ回路、及びメモリ回路の少なくとも一つを含んでいる。内部回路領域１００は、ガードリング３０，３２によって囲まれている。ガードリング３０，３２は、図１に示すように、多層配線層２０の各配線層に導電パターン３０２を形成し、これら導電パターン３０２をビアと同層の導電パターン３０１を用いて互いに接続し、さらにコンタクトが形成されている絶縁層１２にも導電パターン３０３を形成した形状である。ガードリング３２の外側の領域１０４では、ダイシングの際に多層配線層２０内に剥離が生じる可能性がある。本実施形態では、センサ４０を用いることにより、この剥離の有無を検出する。なお本実施形態では、センサ４０は、ガードリング３０，３２の間の領域１０２に配置されている。

図１及び図３に示すように、第１電極４１２と第２電極４２２は互いに異なる配線層に配置されている。そして平面視で、第１電極４１２と第２電極４２２は重なっている。

詳細には、多層配線層２０の奇数番目の配線層の全てに第１電極４１２が形成されており、偶数番目の配線層の全てに第２電極４２２が形成されている。複数の第１電極４１２は、絶縁膜２２に埋め込まれたビア４１１及び偶数番目の配線層に形成された導体パターン４１３を介して、互いに接続している。また複数の第２電極４２２は、絶縁膜２２に埋め込まれたビア４２１及び奇数番目の配線層に形成された導体パターン４２３を介して、互いに接続している。そして全ての第１電極４１２は同一の第１電極パッド４３０に接続しており、全ての第２電極４２２は同一の第２電極パッド４３２に接続している。また第１電極４１２は、多層配線層２０内のビア及び配線を介して第１電極パッド４３０のみに接続しており、第２電極４２２は、多層配線層２０内のビア及び配線を介して第２電極パッド４３２のみに接続している。なお絶縁膜２２は、例えばＳｉＯＣ又はＳｉＣＯＨである。

また平面視で互いに重なる第１電極４１２と第２電極４２２を一つの容量素子としてみた場合、この容量素子は複数形成されている。そして複数の容量素子は、いずれかの配線層に形成された導体パターン４１４，４２４によって、並列に接続されている。なお導体パターン４１４は第１電極４１２同士を接続しており、導体パターン４２４は第２電極４２２同士を接続している。

図４は、センサ４０の一部を拡大した図である。多層配線層２０を構成する各配線層において、配線は絶縁膜２２に埋め込まれている。第１電極４１２及び第２電極４２２は、配線と同一工程で形成されるため、絶縁膜２２に埋め込まれている。

第１電極４１２及び第２電極４２２を絶縁膜２２に埋め込むためには、レジストパターンを用いて絶縁膜２２に溝を形成する必要がある。この溝を形成する工程やレジストパターンをアッシングする工程において、絶縁膜２２の表面（溝の側面及び底面を含む）には、プラズマダメージを受けた変質層２４が形成される。すなわち第１電極４１２と第２電極４２２の間には、キャップ膜２３、エッチングストッパー膜２１、絶縁膜２２、及び変質層２４がこの順に積層されている。変質層２４は、絶縁膜２２のうち変質していない部分よりも吸湿しやすくなっている。そして変質層２４や絶縁膜２２は、吸湿すると誘電率が上がる。

一方、多層配線層２０の層間に剥離が生じると、その剥離部分から半導体装置の内部に水分が浸入する。この水分は、例えば変質層２４や絶縁膜２２に吸収される。その結果、第１電極４１２と第２電極４２２の間に生じる容量は上昇する。このため、ウェハをダイシングして複数の半導体装置に個片化する工程の前後それぞれで、第１電極パッド４３０と第２電極パッド４３２の間に生じる容量を測定し、２つの容量の差を把握することにより、多層配線層２０の層間における剥離の有無を検出することができる。

次に、図１〜図４に示した半導体装置の製造方法を説明する。まず、ウェハ状態の基板１０にトランジスタ等の素子を形成する。次いで基板１０上に多層配線層２０を形成する。このとき、センサ４０及びガードリング３０，３２も形成する。次いで、個片化前の状態において、各半導体装置別に、センサ４０の第１電極パッド４３０と第２電極パッド４３２の間の容量を測定する。

その後、基板１０及び多層配線層２０をダイシングすることにより、複数の半導体装置を個片化する。そして個片化後の半導体装置それぞれについて、センサ４０の第１電極パッド４３０と第２電極パッド４３２の間の容量を測定する。そしてダイシング前後の容量の変化を測定し、この変化量が基準を超えている半導体装置を不良品と判断する。

このように本実施形態によれば、半導体装置を個片化する前と後それぞれにおいて、センサ４０の抵抗を測定するのみで、半導体装置の多層配線層２０に剥離が生じているか否かを判断することができる。本実施形態においては、多層配線層２０の各配線層に第１電極４１２及び第２電極４２２の一方を形成しているため、いずれの層間に剥離が生じていても、この剥離を検出することができる。

また複数の第１電極４１２は同一の第１電極パッド４３０に接続しており、複数の第２電極４２２は同一の第２電極パッド４３２に接続している。このため、半導体装置を個片化する前と後それぞれにおいて、測定を１回ずつ行えばよい。このため、センサ４０の測定に必要な工程数を少なくすることができる。

（第２の実施形態）
図５は、第２の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当している。本実施形態に係る半導体装置は、センサ４０を内部回路領域１００に有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

詳細には、センサ４０は、内側のガードリング３０と、内部回路（図示せず）の間に位置している。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図６は、第３の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当している。本実施形態に係る半導体装置は、センサ４０を外側のガードリング３２より外側の領域１０４に有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、第１の実施形態に係る半導体装置と同様の効果を得ることができる。

（第４の実施形態）
図７は、第４の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当している。図８は、図７に示した半導体装置における第１電極４１２及び第２電極４２２の形状を示す平面図である。図９は、図７に示した半導体装置の要部を拡大した断面図であり、第１の実施形態における図４に相当している。なお、図７は図８のＡ−Ａ´断面に相当しており、図９は図８のＢ−Ｂ´断面に相当している。本実施形態に係る半導体装置は、第１電極４１２及び第２電極４２２のレイアウトを除いて、第１〜第３の実施形態のいずれかに係る半導体装置と同様の構成である。なお各図は、第１の実施形態と同様の場合を示している。

本実施形態において第１電極４１２及び第２電極４２２は、全ての配線層それぞれに埋め込まれており、同一配線層内で互いに対向している。詳細には、第１電極４１２及び第２電極４２２は、それぞれ櫛歯型の平面形状を有しており、歯の部分が互いの隙間に入り込むように配置されている。そして各層に形成された第１電極４１２はビアを介して互いに接続しており、また各層に形成された第２電極４２２もビアを介して互いに接続している。

そして図９に示すように、第１電極４１２と第２電極４２２の間には、絶縁膜２２及び変質層２４が位置している。このため、本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

（第５の実施形態）
図１０は、第５の実施形態に係る半導体装置の構成を示す平面図であり、第４の実施形態における図８に相当している。図１１は、図１０に示した半導体装置の断面図であり、第４の実施形態における図７に相当している。本実施形態に係る半導体装置は、第１電極４１２及び第２電極４２２が櫛歯形状を有しておらず、平面視において直線形状である点を除いて、第４の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、第４の実施形態と同様の効果を得ることができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１０ 基板
１２ 絶縁層
２０ 多層配線層
２１ エッチングストッパー膜
２２ 絶縁膜
２３ キャップ膜
２４ 変質層
３０ ガードリング
３２ ガードリング
４０ センサ
１００ 内部回路領域
１０２ 領域
１０４ 領域
３０１ 導電パターン
３０２ 導電パターン
３０３ 導電パターン
４１１ ビア
４１２ 第１電極
４１３ 導体パターン
４１４ 導体パターン
４２１ ビア
４２２ 第２電極
４２３ 導体パターン
４２４ 導体パターン
４３０ 第１電極パッド
４３２ 第２電極パッド

Claims (12)

1. 基板と、
   前記基板上に形成され、３層以上の配線層を有する多層配線層と、
   前記配線層を構成する絶縁層と、
   いずれかの前記配線層に形成された第１電極と、
   前記絶縁層の一部を介して前記第１電極と対向する第２電極と、
   前記第１電極に接続する第１電極パッドと、
   前記第２電極に接続する第２電極パッドと、
   を備え、
   少なくとも２層以上の前記絶縁層のそれぞれが、前記第１電極及び前記第２電極に挟まれている半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２電極は、前記第１電極が形成された配線層より一つ上の配線層に形成されている半導体装置。
3. 請求項２に記載の半導体装置において、
   前記多層配線層の奇数番目の配線層の全てに前記第１電極が形成されており、
   前記多層配線層の偶数番目の配線層の全てに前記第２電極が形成されている半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第１電極及び前記第２電極は、同一の前記絶縁層に埋め込まれている半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第１電極及び前記第２電極は、前記多層配線層の全ての層に形成されている半導体装置。
6. 請求項１〜５のいずれか一項に記載の半導体装置において、
   すべての前記第１電極は、同一の前記第１電極パッドに接続しており、
   すべての前記第２電極は、同一の前記第２電極パッドに接続している半導体装置。
7. 請求項１〜６のいずれか一項に記載の半導体装置において、
   前記絶縁層の表層は、前記絶縁層の変質していない部分よりも吸湿しやすい変質層になっている半導体装置。
8. 請求項１〜７のいずれか一項に記載の半導体装置において、
   前記第１電極は、前記多層配線層内の配線及びビアを介して前記第１電極パッドのみに接続しており、
   前記第２電極は、前記多層配線層内の配線及びビアを介して前記第２電極パッドのみに接続している半導体装置。
9. 請求項１〜８のいずれか一項に記載の半導体装置において、
   内部回路と、
   前記内部回路の周囲を囲むガードリングと、
   を備え、
   前記第１電極及び前記第２電極は、平面視で前記内部回路と前記ガードリングの間に位置している半導体装置。
10. 請求項１〜８のいずれか一項に記載の半導体装置において、
    内部回路と、
    前記内部回路の周囲を囲むガードリングと、
    を備え、
    前記第１電極及び前記第２電極は、平面視で前記ガードリングの外側に位置している半導体装置。
11. 請求項１〜８のいずれか一項に記載の半導体装置において、
    内部回路と、
    前記内部回路の周囲を囲む第１ガードリングと、
    前記第１ガードリングの周囲を囲む第２ガードリングと、
    を備え、
    前記第１電極及び前記第２電極は、平面視で前記第１ガードリングと前記第２ガードリングの間に位置している半導体装置。
12. ウェハ上に、３層以上の配線層を有する多層配線層を形成する第１工程と、
    前記ウェハをダイシングして複数の半導体装置に個片化する第２工程と、
    を備え、
    前記配線層は絶縁層を有しており、
    前記第１工程において、
    いずれかの前記配線層に位置する第１電極と、
    前記絶縁層の一部を挟んで前記第１電極と対向する第２電極と、
    前記第１電極に接続する第１電極パッドと、
    前記第２電極に接続する第２電極パッドと、
    を前記複数の半導体装置それぞれに対して形成するとともに、少なくとも２層以上の前記絶縁層のそれぞれが前記第１電極及び前記第２電極で挟まれるように前記第１電極および前記第２電極を形成し、
    前記第２工程の前及び後それぞれのタイミングで前記第１電極パッドと前記第２電極パッドの間の容量を測定し、得られた２つの測定値を比較することにより、個片化後の前記半導体装置の異常の有無を検出する、半導体装置の製造方法。
    

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