JP2008016573A - 半導体素子およびその製造方法 - Google Patents

Abstract

【課題】積層された絶縁膜の外周端に生じるクラックや剥離の有無を電気的に検出することが可能となる半導体素子を提供する。
【解決手段】シリコン基板上に積層された複数の絶縁膜を有する多層配線構造の半導体素子１であって、各辺の外周端に沿ってシールリング８，９が内外に２本形成され、両シールリング８，９は、各絶縁膜に形成された四角リング状の配線パターン１１，１４と、各絶縁膜間において膜厚方向で隣り合う配線パターン１１，１４間を接続するビアとで構成され、各配線パターン１１，１４に、半導体素子１の外周端に向かって延びる検出用配線１７ａ〜１７ｃ，１８ａ〜１８ｃが形成され、外側のシールリング８の検出用配線１７ａ〜１７ｃと内側のシールリング９の検出用配線１８ａ〜１８ｃとが対をなすように対向して配設され、最上層の絶縁膜の両シールリング８，９が電極パッド６ａ，６ｂに接続されている。
【選択図】図１

Description

本発明は、多層配線構造を有する半導体素子およびその製造方法に関するものである。

デジタル化社会が進むにつれ、半導体素子の高機能化・高速化の要望が強まっている。このような半導体素子の大規模高集積化に伴い、配線の多層化さらには配線層の微細化が進んでいる。近年、配線の微細化によって生じる寄生容量を抑制し、半導体素子の高速化に対応するために、従来のシリコン酸化膜やシリコン窒化膜などの酸化物誘電体よりも誘電率の低い低誘電率材料が絶縁膜に用いられるようになった。低誘電率材料は、従来の酸化膜誘電体と比較して、低ヤング率、低硬度、高膨張率、絶縁膜界面の低密着性といった物理的特性の著しい違いが存在し、この物理的特性の違いは誘電率が低くなるほど顕著に現れてくる。

このため低誘電率材料を用いた半導体素子において、ウエハからチップへの分割や組立時のチップへの接触によるダメージ、或いは、封止時や封止後の熱応力等といった組立の際に絶縁膜に加わる機械的又は熱的なストレスにより、剥離やクラックが発生し易い状況となっている。絶縁膜の剥離やクラックは配線間或いは絶縁層間のリークや配線断線を引き起こすため、半導体素子の性能や信頼性が低下するといった問題がある。

このような問題の対策として、図１７，図１８に示すように、従来の半導体素子５１では、半導体素子５１の各辺の外周端に沿って、絶縁膜５２の剥離を防止するためのシールリング５３，５４が内外に２本形成されたものがある。各シールリング５３，５４はそれぞれ、積層された複数の各絶縁膜５２に形成された四角リング状の配線パターン５５，５６と、各絶縁膜５２間において膜厚方向で隣り合う配線パターン５５，５６間を接続するビア５７，５８とで構成されている。

これによると、シールリング５３，５４を形成したことにより、機械的或いは熱的なストレスから絶縁膜５２の界面又は絶縁膜５２の内部にクラックや剥離が生じることを抑制している。尚、下記特許文献１には、シールリングを形成した半導体装置が記載されている。
特開２００４−１５３０１５

しかしながら、拡散プロセスの微細化にともなう、絶縁膜５２の低ヤング率、低硬度、高膨張率、絶縁膜５２の界面の低密着性はより一層に進んでおり、シールリング５３，５４を形成するだけでは、機械的又は熱的なストレスから絶縁膜５２の界面或いは絶縁膜５２の内部に発生するクラックや剥離を効果的に防止することが困難になってきている。また、図１７に示すように、信頼性などに係わるような微小なクラックＫや剥離が発生した場合、従来の半導体素子５１では検出することが不可能である。

本発明は、半導体素子の絶縁膜に生じるクラックや剥離を電気的に検出することが可能であり、半導体素子の信頼性を向上させることが可能であり、また、微小なクラックや剥離の発生箇所のおおよその特定を可能とし、早期に発生原因を究明し、組立歩留の向上を図ることができる半導体素子およびその製造方法を提供することを目的とする。

前記目的を達成するために、本第１発明における半導体素子は、シリコン基板上に積層された複数の絶縁膜を有する多層配線構造の半導体素子であって、
半導体素子の各辺の外周端に沿って、絶縁膜の剥離を防止するためのシールリングが内外に複数本形成され、
各シールリングはそれぞれ、複数の絶縁膜に形成されたリング状の配線パターンと、絶縁膜間において膜厚方向で隣り合う配線パターン間を接続するビアとで構成され、
少なくともいずれかの絶縁膜における内外複数のシールリングの配線パターンに、半導体素子の外周端に向かって延びる検出用配線が形成され、
同一絶縁膜に形成された異なるシールリングの検出用配線が対をなすように対向して配設され、
最上層の絶縁膜の各シールリングがそれぞれ電極パッドに接続されているものである。

これによると、シールリングが接続された電極パッドに異電圧を加えて、互いに対をなす検出用配線同士を異なった電位にする。前記互いに対をなす検出用配線間に達するクラックや剥離が存在しない場合、前記互いに対をなす検出用配線間を流れる電流リーク量は非常に微小な電流値Ｉになる。

また、前記互いに対をなす検出用配線間に達するクラックや剥離が発生した場合、前記互いに対をなす検出用配線間を流れる電流リーク量は前記微小な電流値Ｉよりも大きな電流値になる。したがって、前記シールリングが接続された電極パッドを通じて、前記電流リーク量を計測することにより、微小なクラックや剥離の有無を検出することができ、半導体素子の信頼性が向上する。

本第２発明における半導体素子は、検出用配線は複数の絶縁膜に形成された内外複数のシールリングの各配線パターンに形成されているものである。
本第３発明における半導体素子は、同一絶縁膜において、一対の検出用配線が複数組み設けられ、
一対の検出用配線の先端部から半導体素子の辺の外周端までの距離が、各組み毎に異なっているものである。

これによると、電流リーク量を計測することにより、クラックや剥離の有無の検出に加えて、クラックや剥離の半導体素子の外周端からの奥行き距離も検出することができる。
本第４発明における半導体素子は、検出用配線はシールリングの配線パターンに対して絶縁膜の平面内で直角に配設され、
互いに対をなす検出用配線のうち、一方の検出用配線は、その先端部に、相対する他方の検出用配線に向かって屈曲する一方の屈曲配線部を有し、他方の検出用配線は、その先端部に、相対する一方の検出用配線に向かって屈曲する他方の屈曲配線部を有するものである。

これによると、クラックが一対の検出用配線間をこれら配線に沿ってほぼ平行に発生した場合、先端部にそれぞれ屈曲配線部を形成したことによって、上記クラックをより感度良く検出することができる。

本第５発明における半導体素子は、シールリングの配線パターンは周方向において複数の分割配線パターンに分割され、
検出用配線が各分割配線パターンに形成され、
最上段の絶縁膜の各分割配線パターンがそれぞれ電極パッドに接続されているものである。

これによると、例えば、各分割配線パターンを半導体素子の各辺の外周端に沿って配設することにより、クラックや剥離の有無を検出することができるとともに、クラックや剥離が半導体素子のいずれの辺の外周端で発生しているのかを検出することができる。

本第６発明における半導体素子は、各検出用配線は、その先端部に、絶縁膜の膜厚方向に屈曲した膜厚方向屈曲配線部を有するものである。
これによると、絶縁膜の膜厚方向において、例えば、クラックが上位の一方の検出用配線とその下の下位の他方の検出用配線との間に沿ってほぼ平行に発生した場合、先端部にそれぞれ膜厚方向屈曲配線部を形成したことによって、上記クラックをより感度良く検出することができる。

本第７発明は、前記第１発明に記載の半導体素子の製造方法であって、シリコン基板上に絶縁膜を形成する工程と、絶縁膜の所定位置にビアを形成する工程と、ビア上に複数本のシールリングを形成するとともに、各シールリングの配線パターンに検出用配線を形成する工程とを繰り返すことにより絶縁膜を複数積層し、
最上層の絶縁膜上に電極パッドを形成する工程と、最上層の絶縁膜の各シールリングをそれぞれ電極パッドに接続する工程とを有するものである。

以上のように、本第１発明によると、半導体装置の組立の際に絶縁膜に加わる機械的或いは熱的なストレスにより生じる微小なクラックや剥離の有無を電気的に検出することが可能となり、半導体素子の信頼性を向上することが可能となる。

また、本第３発明によると、クラックや剥離の有無の検出に加えて、クラックや剥離の半導体素子の外周端からの奥行き距離も検出することができる。
また、本第４発明によると、クラックが一対の検出用配線間をこれら配線に沿ってほぼ平行に発生した場合、上記クラックをより感度良く検出することができる。

また、本第５発明によると、クラックや剥離の有無を検出することができるとともに、クラックや剥離が半導体素子のいずれの箇所（辺）の外周端で発生しているのかを検出することも可能であり、早期に発生原因を究明し、組立歩留の向上を図ることが可能となる。

また、本第６発明によると、絶縁膜の膜厚方向において、例えば、クラックが上位の一方の検出用配線とその下の下位の他方の検出用配線との間に沿ってほぼ平行に発生した場合、上記クラックをより感度良く検出することができる。

以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
先ず、本発明の実施の形態１を図１〜図７に基いて説明する。

図１，図７（ｆ）に示すように、１は、シリコン基板２（基板の一例）上に積層された複数の絶縁膜３を有する多層配線構造の半導体素子である。最上層の絶縁膜３上には、保護膜５と複数の電極パッド６ａ〜６ｃとが形成されている。

図１，図２に示すように、半導体素子１の四つの各辺の外周端に沿って、絶縁膜３の剥離を防止するためのシールリング８，９が内外に２本平行に形成されている。外側のシールリング８は、各絶縁膜３に形成された四角リング状の配線パターン１１と、各絶縁膜３間において膜厚方向で隣り合う配線パターン１１間を接続するビア１２とで構成されている。同様に、内側のシールリング９は、各絶縁膜３に形成されたリング状の配線パターン１４と、各絶縁膜３間において膜厚方向で隣り合う配線パターン１４間を接続するビア１５とで構成されている。

図３，図４に示すように、各絶縁膜３における外側のシールリング８の配線パターン１１にはそれぞれ、半導体素子１の外周端に向かって延びる３本の検出用配線１７ａ〜１７ｃが形成されている。同様に、各絶縁膜３における内側のシールリング９の配線パターン１４にはそれぞれ、半導体素子１の外周端に向かって延びる３本の検出用配線１８ａ〜１８ｃが形成されている。検出用配線１７ａ〜１７ｃは配線パターン１１に対して各絶縁膜３の平面内で直角に配設されている。同様に、検出用配線１８ａ〜１８ｃは配線パターン１４に対して各絶縁膜３の平面内で直角に配設されている。これら各検出用配線１７ａ〜１７ｃ，１８ａ〜１８ｃのうち、検出用配線１７ａ，１８ａと検出用配線１７ｂ，１８ｂと検出用配線１７ｃ，１８ｃとがそれぞれ対をなすように平行に対向して配設されている。

また、最上層の絶縁膜３の外側のシールリング８の配線パターン１１は接続用配線１９を介して電極パッド６ａに接続され、最上層の絶縁膜３の内側のシールリング９の配線パターン１４は接続用配線２０を介して電極パッド６ｂに接続されている。

尚、図３に示した各検出用配線１８ａ〜１８ｃと配線パターン１１とが交差する交差部分Ａの断面は、図５に示すように配線パターン１１が途中で分断されていたり、或いは、図６に示すように各検出用配線１８ａ〜１８ｃが途中で分断されている。図５に示すように、分断された配線パターン１１はビア１２を介して上層又は下層の分断されていない配線パターン１１に接続されている。また、図６に示すように、分断された各検出用配線１８ａ〜１８ｃはビア１５を介して上層又は下層の分断されていない各検出用配線１８ａ〜１８ｃに接続されている。これにより、交差部分Ａにおいて、各検出用配線１８ａ〜１８ｃと配線パターン１１とが接触して導通することはない。

また、各絶縁膜３の材料としては、例えば酸化物誘電体や低誘電率誘電体材料などが用いられ、配線パターン１１，１４やビア１２，１５および検出用配線１７ａ〜１７ｃ，１８ａ〜１８ｃの材料としては、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）又はタングステン（Ｗ）などが用いられるが、これらに限るものではない。

以下、前記構成における作用を説明する。
半導体素子１を備えた半導体装置（図示省略）を組立てる際、半導体素子１をプリント基板（図示省略）等に搭載し、各電極パッド６ａ〜６ｃとプリント基板（図示省略）とをワイヤー（図示省略）で接続する。プリント基板の外部接続端子（図示省略）から半導体素子１の一方の電極パッド６ａにプラス電位を加えるとともに他方の電極パッド６ｂにマイナス電位を加える。これにより、外側のシールリング８の各検出用配線１７ａ〜１７ｃがプラス電位となり、内側のシールリング９の各検出用配線１８ａ〜１８ｃがマイナス電位となる。

そして、図１に示すように、外側のシールリング８の検出用配線１７ａ〜１７ｃと内側のシールリング９の検出用配線１８ａ〜１８ｃとの間に達するクラックや剥離が存在しない場合、各検出用配線１７ａ〜１７ｃと各検出用配線１８ａ〜１８ｃとの間を流れる電流リーク量は非常に微小な電流値Ｉ（例えば約１０^−９Ａ程度）になる。

また、ウェハをダイシングして半導体素子１を切断する際や半導体装置の組立の際に加わる機械的或いは熱的なストレス等によって、例えば、図３に示すように、一対の検出用配線１７ａ，１８ａ間に達するクラックＫや剥離が発生した場合、一対の検出用配線１７ａ，１８ａ間を流れる電流リーク量は前記微小な電流値Ｉよりも大きな電流値（例えば約１０^−４Ａ程度）になる。したがって、両電極パッド６ａ，６ｂからワイヤー（図示省略）とプリント基板の外部接続端子（図示省略）とを通じて、前記電流リーク量を計測することにより、クラックＫや剥離の有無を検出することができる。

尚、クラックＫや剥離が一対の検出用配線１７ｂ，１８ｂ間に達した場合や一対の検出用配線１７ｃ，１８ｃ間に達した場合も同様にして検出できる。
次に、半導体素子１の製造方法を図７に基いて説明する。

先ず、図７（ａ）に示すように、シリコン基板２上に、トランジスタや配線などを例えばＣＶＤ（化学気相堆積）法、エッチング法、イオン注入法、露光技術法を用いて形成し、その上に最下層の絶縁膜３を形成する。形成方法としては、例えばスピンコート法やＣＶＤ法等により、低誘電率な材料等を用いた絶縁膜３を形成する。

次に、下層のトランジスタや配線などとの接続を行うために、最下層の絶縁膜３にビア１２，１５を形成する。形成方法としては、フォトリソグラフィーとエッチングにより、ビア孔を形成し、例えばスパッタ法や電解めっき法により、銅（Ｃｕ）等のビア１２，１５を形成する。

次に、図７（ｂ）に示すように、例えばＣＶＤ（化学気相堆積）法やスパッタ法等を用いて、最下層の絶縁膜３のビア１２，１５上にシールリング８，９を形成するとともに、各シールリング８，９の配線パターン１１，１４に検出用配線１７ａ〜１７ｃ，１８ａ〜１８ｃを形成し、さらに、その他の必要な配線を形成する。

その後、図７（ｃ）に示すように、最下層の絶縁膜３上に絶縁膜３を積層するとともに、ビア１２，１５を形成する。
さらに、図７（ｄ）に示すように、さらに、ビア１２，１５上にシールリング８，９を形成するとともに、各検出用配線１７ａ〜１７ｃ，１８ａ〜１８ｃを形成し、絶縁膜３を積層し、ビア１２，１５を形成する。前記各工程を繰り返すことにより絶縁膜３とシールリング８，９とを複数積層して、多層配線構造を形成する。

次に、図７（ｅ）に示すように、例えばＣＶＤ（化学気相堆積）法やスパッタ法等を用いて、最上層の絶縁膜３上に電極パッド６ａ〜６ｃを形成する。次に、最上層の絶縁膜３のシールリング８，９と電極パッド６ａ，６ｂとを接続する接続用配線１９，２０を形成する。

その後、図７（ｆ）に示すように、例えばＣＶＤ（化学気相堆積）法やスパッタ法等を用いて、最上層の絶縁膜３の表面に保護膜５を形成することで、多層配線構造を有する半導体素子１が製造される。

（実施の形態２）
次に、本発明の実施の形態２を図８，図９に基いて説明する。
図８（ａ）に示すように、各絶縁膜３において、検出用配線１７ａ，１８ａと検出用配線１７ｂ，１８ｂと検出用配線１７ｃ，１８ｃとの３組がそれぞれ対をなすように平行に対向して配設されている。このうち、一対の検出用配線１７ａ，１８ａの先端部から半導体素子１の辺の外周端までの距離をＬａとし、一対の検出用配線１７ｂ，１８ｂの先端部から半導体素子１の辺の外周端までの距離をＬｂとし、一対の検出用配線１７ｃ，１８ｃの先端部から半導体素子１の辺の外周端までの距離をＬｃとすると、距離Ｌａ＜距離Ｌｂ＜距離Ｌｃとなるように設定されている。

以下、前記構成における作用を説明する。
図８（ｂ）に示すように、クラックＫや剥離の半導体素子１の外周端からの奥行き距離Ｄが短い場合、一対の検出用配線１７ａ，１８ａ間を流れる電流リーク量のみが前記微小な電流値Ｉよりも大きな電流値になる。

また、図９（ａ）に示すように、前記クラックＫや剥離の奥行き距離Ｄが長い場合、一対の検出用配線１７ａ，１８ａ間を流れる電流リーク量と一対の検出用配線１７ｂ，１８ｂ間を流れる電流リーク量とがそれぞれ前記微小な電流値Ｉよりも大きな電流値になる。

また、図９（ｂ）に示すように、前記クラックＫや剥離の奥行き距離Ｄがさらに長い場合、一対の検出用配線１７ａ，１８ａ間を流れる電流リーク量と一対の検出用配線１７ｂ，１８ｂ間を流れる電流リーク量と一対の検出用配線１７ｃ，１８ｃ間を流れる電流リーク量とがそれぞれ前記微小な電流値Ｉよりも大きな電流値になる。

このような違いにより、前記電流リーク量を計測することによって、クラックＫや剥離の有無の検出に加えて、クラックＫや剥離の奥行き距離Ｄも検出することができる。
（実施の形態３）
次に、本発明の実施の形態３を図１０に基いて説明する。

互いに対をなす検出用配線１７ａ，１８ａのうち、外側のシールリング８の検出用配線１７ａ（一方の検出用配線の一例）は、その先端部に、相対する内側のシールリング９の検出用配線１８ａ（他方の検出用配線の一例）に向かって屈曲する一方の屈曲配線部２３ａを有している。また、内側のシールリング９の検出用配線１８ａは、その先端部に、相対する外側のシールリング８の検出用配線１７ａに向かって屈曲する他方の屈曲配線部２４ａを有している。尚、一方の屈曲配線部２３は他方の屈曲配線部２４ａよりも半導体素子１の外周端寄りの位置に形成されている。

同様に、一対の検出用配線１７ｂ，１８ｂは、各先端部に、一方の屈曲配線部２３ｂと他方の屈曲配線部２４ｂとを有している。また、一対の検出用配線１７ｃ，１８ｃは、各先端部に、一方の屈曲配線部２３ｃと他方の屈曲配線部２４ｃとを有している。

これによると、例えば、クラックＫが一対の検出用配線１７ａ，１８ａ間をこれら配線１７ａ，１８ａに沿ってほぼ平行に発生した場合、先端部に屈曲配線部２３ａ，２４ａを形成したことによって、上記クラックＫをより感度良く検出することができる。同様に、クラックＫが一対の検出用配線１７ｂ，１８ｂ間に発生した場合や一対の検出用配線１７ｃ，１８ｃ間に発生した場合も、クラックＫをより感度良く検出することができる。

（実施の形態４）
次に、本発明の実施の形態４を図１１，図１２に基いて説明する。
最上層の絶縁膜３上には、複数の電極パッド２７ａ〜２７ｄ，２８ａ〜２８ｄが形成されている。

各絶縁膜３における両シールリング８，９の配線パターン１１，１４はそれぞれ、周方向において４つの分割配線パターン１１ａ〜１１ｄ，１４ａ〜１４ｄに分割されている。これら各分割配線パターン１１ａ〜１１ｄ，１４ａ〜１４ｄはそれぞれ、半導体素子１の４つの辺２９ａ〜２９ｄに沿って配設されており、各辺２９ａ〜２９ｄに対向している。

各検出用配線１７ａ〜１７ｃはそれぞれの分割配線パターン１１ａ〜１１ｄに形成されており、各検出用配線１８ａ〜１８ｃはそれぞれの分割配線パターン１４ａ〜１４ｄに形成されている。

また、最上層の絶縁膜３の外側のシールリング８の分割配線パターン１１ａは接続用配線１９を介して電極パッド２７ａに接続され、最上層の絶縁膜３の内側のシールリング９の分割配線パターン１４ａは接続用配線２０を介して電極パッド２８ａに接続されている。同様に、各分割配線パターン１１ｂ〜１１ｄはそれぞれ接続用配線１９を介して電極パッド２７ｂ〜２７ｄに接続され、各分割配線パターン１４ｂ〜１４ｄはそれぞれ接続用配線２０を介して電極パッド２８ｂ〜２８ｄに接続されている。

以下、前記構成における作用を説明する。
各電極パッド２７ａ〜２７ｄにプラス電位を加えるとともに他方の電極パッド２８ａ〜２８ｄにマイナス電位を加えて、各検出用配線１７ａ〜１７ｃをプラス電位とし、各検出用配線１８ａ〜１８ｃをマイナス電位とする。

そして、半導体素子１の各辺２９ａ〜２９ｄの外周端にクラックＫや剥離が存在しない場合、各検出用配線１７ａ〜１７ｃと各検出用配線１８ａ〜１８ｃとの間を流れる電流リーク量は非常に微小な電流値Ｉになる。

また、例えば図１２（ａ）に示すように、半導体素子１の第１の辺２９ａの外周端にクラックＫや剥離が発生した場合、分割配線パターン１１ａに形成された検出用配線１７ａ〜１７ｃと検出用配線１８ａ〜１８ｃとの間を流れる電流リーク量が前記微小な電流値Ｉよりも大きな電流値になる。したがって、両電極パッド２７ａ，２８ａからワイヤー（図示省略）とプリント基板の外部接続端子（図示省略）とを通じて、前記電流リーク量を計測することにより、半導体素子１の第１の辺２９ａの外周端におけるクラックＫや剥離の有無を検出することができる。

同様に、半導体素子１の第２の辺２９ｂの外周端におけるクラックＫや剥離の有無を検出する場合は、両電極パッド２７ｂ，２８ｂからワイヤーとプリント基板の外部接続端子とを通じて、前記電流リーク量を計測すればよい。また、第３の辺２９ｃの外周端におけるクラックＫや剥離の有無を検出する場合は、両電極パッド２７ｃ，２８ｃからワイヤーとプリント基板の外部接続端子とを通じて、前記電流リーク量を計測すればよい。また、第４の辺２９ｄの外周端におけるクラックＫや剥離の有無を検出する場合は、両電極パッド２７ｄ，２８ｄからワイヤーとプリント基板の外部接続端子とを通じて、前記電流リーク量を計測すればよい。これにより、クラックＫや剥離の有無を検出することができるとともに、クラックＫや剥離が半導体素子１のいずれの辺２９ａ〜２９ｄの外周端で発生しているのかを検出することができ、この検出に基いて、早期に発生原因を究明し、組立歩留の向上を図ることが可能となる。

前記実施の形態４では、シールリング８，９の配線パターン１１，１４をそれぞれ４つの分割配線パターン１１ａ〜１１ｄ，１４ａ〜１４ｄに分割したが、４つ以外の複数に分割してもよい。

（実施の形態５）
次に、本発明の実施の形態５を図１３〜図１６に基いて説明する。
図１３〜図１６に示すように、互いに対をなす検出用配線１７ａ，１８ａのうち、外側のシールリング８の検出用配線１７ａ（一方の検出用配線の一例）は、その先端部に、相対する内側のシールリング９の検出用配線１８ａ（他方の検出用配線の一例）に向かって屈曲する一方の屈曲配線部２３ａを有している。また、内側のシールリング９の検出用配線１８ａは、その先端部に、相対する外側のシールリング８の検出用配線１７ａに向かって屈曲する他方の屈曲配線部２４ａを有している。

同様に、一対の検出用配線１７ｂ，１８ｂは、各先端部に、一方の屈曲配線部２３ｂと他方の屈曲配線部２４ｂとを有している。また、一対の検出用配線１７ｃ，１８ｃは、各先端部に、一方の屈曲配線部２３ｃと他方の屈曲配線部２４ｃとを有している。

各屈曲配線部２３ａ〜２３ｃ，２４ａ〜２４ｃの先端部にはそれぞれ、絶縁膜３の膜厚方向（垂直方向）に屈曲して立ち上がる膜厚方向屈曲配線部３１ａ〜３１ｃ，３２ａ〜３２ｃが形成されている。

これによると、プリント基板の外部接続端子（図示省略）から半導体素子１の一方の電極パッド６ａにプラス電位を加えるとともに他方の電極パッド６ｂにマイナス電位を加えて、外側のシールリング８の各検出用配線１７ａ〜１７ｃをプラス電位とし、内側のシールリング９の各検出用配線１８ａ〜１８ｃをマイナス電位とする。これにより、一方の各膜厚方向屈曲配線部３１ａ〜３１ｃがプラス電位となり、他方の各膜厚方向屈曲配線部３２ａ〜３２ｃがマイナス電位となる。

絶縁膜３の膜厚方向（垂直方向）において、例えば、クラックＫが上位の一方の検出用配線１７ａとその下の下位の他方の検出用配線１８ａとの間に沿ってほぼ平行に発生した場合、先端部に膜厚方向屈曲配線部３１ａ，３２ａを形成したことによって、上記クラックＫをより感度良く検出することができる。同様に、クラックＫが上位の他方の検出用配線１８ａとその下の下位の一方の検出用配線１７ａとの間に沿ってほぼ平行に発生した場合も、クラックＫをより感度良く検出することができる。

さらに、クラックＫが上下で対向する検出用配線１７ｂ，１８ｂ間および検出用配線１７ｃ，１８ｃ間に発生した場合も同様である。
前記各実施の形態では、半導体素子１にシールリング８，９を内外２本形成しているが、３本以上の複数本形成してもよい。

前記各実施の形態では、絶縁膜３を５層形成しているが、５層に限定されるものではなく、５層以外の複数層形成してもよい。
前記各実施の形態では、検出用配線１７ａ〜１７ｃを３本、検出用配線１８ａ〜１８ｃを３本形成しているが、３本以外の複数本ずつ形成してもよく、或いは１本ずつ形成してもよい。

本発明の半導体素子とその製造方法は、多層配線構造における絶縁膜の微小な剥離やクラックを電気的に検出することが可能となり、低誘電材料の層間絶縁膜を用いた配線の微細化した半導体素子とその製造に対して有用である。

本発明の実施の形態１における半導体素子の隅部の平面図である。 図１におけるＸ−Ｘ矢視図である。 同、半導体素子の検出用配線を形成した箇所の拡大平面図である。 図３におけるＹ−Ｙ矢視図である。 図３におけるＺ−Ｚ矢視図である。 図５におけるＷ−Ｗ矢視図である。 同、半導体素子の製造方法を示す縦断面図である。 本発明の実施の形態２における半導体素子の隅部の平面図であり、（ａ）はクラックが存在していない状態、（ｂ）は奥行き距離の短いクラックが発生した状態を示す。 同、半導体素子の隅部の平面図であり、（ａ）は奥行き距離が前記図８（ｂ）よりも長いクラックが発生した状態、（ｂ）は奥行き距離が前記図９（ａ）よりも長いクラックが発生した状態を示す。 本発明の実施の形態３における半導体素子の隅部の平面図である。 本発明の実施の形態４における半導体素子の概略平面図である。 同、半導体素子の隅部の平面図であり、（ａ）は一方の隅部、（ｂ）は反対側の他方の隅部を示す。 本発明の実施の形態５における半導体素子の概略平面図である。 図１３におけるＸ−Ｘ矢視図である。 同、半導体素子の一対の検出用配線の先端部分の拡大平面図である。 図１５におけるＸ−Ｘ矢視図である。 従来の半導体素子の隅部の平面図である。 図１７におけるＸ−Ｘ矢視図である。

符号の説明

１ 半導体素子
２ シリコン基板（基板）
３ 絶縁膜
６ａ〜６ｃ，２７ａ〜２７ｄ，２８ａ〜２８ｄ 電極パッド
８，９ シールリング
１１，１４ 配線パターン
１１ａ〜１１ｄ，１４ａ〜１４ｄ 分割配線パターン
１２，１５ ビア
１７ａ〜１７ｃ，１８ａ〜１８ｃ 検出用配線
２３ａ〜２３ｃ 一方の屈曲配線部
２４ａ〜２４ｃ 他方の屈曲配線部
２９ａ〜２９ｄ 第１〜第４の辺
３１ａ〜３１ｃ，３２ａ〜３２ｃ 膜厚方向屈曲配線部
Ｌａ〜Ｌｃ 検出用配線の先端部から半導体素子の辺の外周端までの距離

Claims (7)

1. シリコン基板上に積層された複数の絶縁膜を有する多層配線構造の半導体素子であって、
   半導体素子の各辺の外周端に沿って、絶縁膜の剥離を防止するためのシールリングが内外に複数本形成され、
   各シールリングはそれぞれ、複数の絶縁膜に形成されたリング状の配線パターンと、絶縁膜間において膜厚方向で隣り合う配線パターン間を接続するビアとで構成され、
   少なくともいずれかの絶縁膜における内外複数のシールリングの配線パターンに、半導体素子の外周端に向かって延びる検出用配線が形成され、
   同一絶縁膜に形成された異なるシールリングの検出用配線が対をなすように対向して配設され、
   最上層の絶縁膜の各シールリングがそれぞれ電極パッドに接続されていることを特徴とする半導体素子。
2. 検出用配線は複数の絶縁膜に形成された内外複数のシールリングの各配線パターンに形成されていることを特徴とする請求項１記載の半導体素子。
3. 同一絶縁膜において、一対の検出用配線が複数組み設けられ、
   一対の検出用配線の先端部から半導体素子の辺の外周端までの距離が、各組み毎に異なっていることを特徴とする請求項１又は請求項２記載の半導体素子。
4. 検出用配線はシールリングの配線パターンに対して絶縁膜の平面内で直角に配設され、
   互いに対をなす検出用配線のうち、一方の検出用配線は、その先端部に、相対する他方の検出用配線に向かって屈曲する一方の屈曲配線部を有し、他方の検出用配線は、その先端部に、相対する一方の検出用配線に向かって屈曲する他方の屈曲配線部を有することを特徴とする請求項１又は請求項２記載の半導体素子。
5. シールリングの配線パターンは周方向において複数の分割配線パターンに分割され、
   検出用配線が各分割配線パターンに形成され、
   最上段の絶縁膜の各分割配線パターンがそれぞれ電極パッドに接続されていることを特徴とする請求項１又は請求項２記載の半導体素子。
6. 各検出用配線は、その先端部に、絶縁膜の膜厚方向に屈曲した膜厚方向屈曲配線部を有することを特徴とする請求項１又は請求項２又は請求項４に記載の半導体素子。
7. 前記請求項１に記載の半導体素子の製造方法であって、
   シリコン基板上に絶縁膜を形成する工程と、絶縁膜の所定位置にビアを形成する工程と、ビア上に複数本のシールリングを形成するとともに、各シールリングの配線パターンに検出用配線を形成する工程とを繰り返すことにより絶縁膜を複数積層し、
   最上層の絶縁膜上に電極パッドを形成する工程と、最上層の絶縁膜の各シールリングをそれぞれ電極パッドに接続する工程とを有することを特徴とする半導体素子の製造方法。

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