JP2015185683A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】欠陥を容易に短時間で検出することができる半導体装置を提供する。また、欠陥を容易に短時間で検出することができる半導体装置の製造方法を提供する。【解決手段】基板２と、平面視において基板２の周辺に接して設けられた第１電極３と、第１電極３を覆って設けられた絶縁層４と、平面視において基板２の周辺に接し、かつ絶縁層４を挟んで第１電極３と対向して設けられた第２電極５と、第１電極３に接続された第１端子７と、第２電極５に接続された第２端子８と、を有する半導体装置１。【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関するものである。

一般に、半導体装置は、ウエハ上に複数個をまとめて形成した後に、ダイシングと呼ばれる分割工程で個別に切り分けることで製造される。ダイシング後、得られた個別の半導体装置について、品質検査が行われる（例えば、特許文献１，２参照）。

特開２０１２−３３７６０号公報 特開２００５−２７７３３８号公報

上述のダイシング工程においては、切り分けられた半導体装置の端部が欠けてしまうという機械的な欠陥が生じることがある。また、ダイシングブレードの劣化等に起因して、スクライブラインがずれ、設定通りのダイシングができなかった結果、設計とは異なる形状・大きさの半導体装置となる、といった欠陥が生じることがある。

このような欠陥は、外観検査や目視検査により検出する方法が一般的である。しかし、そのような方法は、手間と時間がかかる上に、検査結果に検査を行う者の主観が入りやすく、正確性に欠ける。また、検査を行う者が異なる場合に再現性に欠ける。

そのため、容易に短時間で半導体装置の欠陥を検出することができる技術が求められていた。

本発明はこのような事情に鑑みてなされたものであって、欠陥を容易に短時間で検出することができる半導体装置を提供することを目的とする。また、欠陥を容易に短時間で検出することができる半導体装置の製造方法を提供することをあわせて目的とする。

上記の課題を解決するため、本発明の一態様は、基板と、平面視において前記基板の周辺に接して設けられた第１電極と、前記第１電極を覆って設けられた絶縁層と、平面視において前記基板の周辺に接し、かつ前記絶縁層を挟んで前記第１電極と対向して設けられた第２電極と、前記第１電極に接続された第１端子と、前記第２電極に接続された第２端子と、を有する半導体装置を提供する。

本発明の一態様においては、前記第１電極および前記第２電極は、平面視において前記基板の２辺に接して設けられている構成としてもよい。

本発明の一態様においては、前記基板において内部回路が設けられた領域の周囲を囲むシールリングを有し、前記第１電極および前記第２電極は、平面視において、前記シールリングで囲まれた領域の外側の領域に配置されている構成としてもよい。

本発明の一態様においては、前記基板は、平面視矩形を呈し、前記第１電極および前記第２電極は、平面視において前記基板の隣り合う２辺に接して設けられ、前記シールリングは、平面視において前記第１電極および前記第２電極の延在方向に沿った辺を有する構成としてもよい。

また、本発明の一態様は、ウエハ上に複数の集積回路を形成する工程と、予め設定されたスクライブラインに沿って前記ウエハを切断し、前記集積回路を有する半導体装置ごとに切り分ける工程と、前記半導体装置ごとに検査を行う工程と、を有し、前記複数の集積回路は、第１電極と絶縁層と第２電極との積層構造を有する容量部を備えた検査用集積回路を含み、前記切り分ける工程では、前記容量部の一部と平面的に重なって設定された前記スクライブラインに沿って前記ウエハを切断し、前記検査を行う工程では、前記検査用集積回路ごとに前記容量部の容量を測定し、前記第１電極および前記第２電極の平面視形状に対応して変化する前記容量の測定値に基づいて、切り分けた前記半導体装置の良否を判定する半導体装置の製造方法を提供する。

本発明の一態様においては、前記集積回路を形成する工程では、前記ウエハ上において２つの前記検査用集積回路を隣り合って設け、かつ前記２つの検査用集積回路にまたがって、前記スクライブラインと交差するように前記絶縁層を挟持する一対の電極を形成し、前記切り分ける工程において、前記一対の電極を分割して前記第１電極および前記第２電極とし、前記スクライブラインを挟んで隣り合う２つの前記容量部を形成する製造方法としてもよい。

本発明の一態様においては、前記集積回路を形成する工程では、前記ウエハ上において４つの前記検査用集積回路を行列状に配列して設け、かつ前記４つの検査用集積回路にまたがって、前記スクライブラインと交差するように前記絶縁層を挟持する一対の電極を形成し、前記切り分ける工程において、前記一対の電極を分割して前記第１電極および前記第２電極とし、行列方向に設定された前記スクライブラインの交点の周囲に４つの前記容量部を形成する製造方法としてもよい。

本発明の一態様においては、前記集積回路を形成する工程では、前記スクライブラインごとに少なくとも１つの前記検査用集積回路を形成する製造方法としてもよい。

本発明の一態様によれば、欠陥を容易に短時間で検出することができる半導体装置を提供することができる。また、本発明の一態様によれば、欠陥を容易に短時間で検出することができる半導体装置の製造方法を提供することができる。

本実施形態の半導体装置を示す模式図である。 半導体装置の製造方法を示す説明図である。 半導体装置の製造方法を示す説明図である。 半導体装置の検査工程を説明する説明図である。 半導体装置の製造方法の変形例を示す図である。 半導体装置の変形例を示す図である。 半導体装置の別の変形例を示す図である。

以下、図を参照しながら、本実施形態に係る半導体装置および半導体装置の製造方法について説明する。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の寸法や比率などは適宜異ならせてある。

［半導体装置］
本実施形態の半導体装置は、基板と、平面視において前記基板の周辺に接して設けられた第１電極と、前記第１電極を覆って設けられた絶縁層と、平面視において前記基板の周辺に接し、かつ前記絶縁層を挟んで前記第１電極と対向して設けられた第２電極と、前記第１電極に接続された第１端子と、前記第２電極に接続された第２端子と、を有するものである。

図１は、本実施形態の半導体装置１を示す模式図である。図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）に示す線分Ｉｂ−Ｉｂにおける矢視断面図である。

図１（ａ）に示すように、半導体装置１は、平面視で矩形を呈しており、基板２上に形成された集積回路を有している。また、半導体装置１の角部には、容量部１０を有している。なお、本明細書において「平面視」とは、基板２の法線方向上方から下方に向けて見た視野を指す。

以下の説明においては、半導体装置１が有する回路構造全体を「集積回路」と称し、容量部１０は、集積回路に含まれる回路構造の一部であることとする。また、集積回路は、容量部の他に、ロジック回路、アナログ回路、メモリ回路等、演算処理や記憶等の各機能を有する回路素子を含んでいる。

半導体装置１には、平面視矩形のシールリング２０が設けられている。シールリング２０で囲まれた領域（内部領域２０ａ）には、集積回路のうち上述の回路素子が形成され、シールリング２０で囲まれた領域の外側（外部領域２０ｂ）には、容量部１０が形成されている。

内部領域２０ａには、平面視で３×３に行列状に配列した複数の接続端子３０が設けられている。半導体装置１は、複数の接続端子３０を用いて、パッケージ基板（不図示）に対してフリップチップボンディングを行って接続する構成となっている。

外部領域２０ｂには、平面視で矩形を呈する半導体装置１の辺に接して、容量部１０が設けられている。符号５は、容量部１０を構成する第２電極（後述）である。図１（ａ）では、容量部１０（第２電極５）は、半導体装置１の角１ｃの近傍において、角１ｃを挟んで連続する辺１ａおよび辺１ｂに接するように設けられている。

図１（ｂ）に示すように、半導体装置１は、基板２、第１電極３、絶縁層４、第２電極５、第１端子７、第２端子８を有している。

基板２は、シリコンを形成材料としており、一面には集積回路が形成されている。

第１電極３は、アルミニウムや銅を形成材料とし、基板２の一面に設けられている。第１電極３は、基板２の一面に設けられ、外部領域２０ｂから内部領域２０ａに延在する配線３１と接続している。第１電極３と配線３１とは、同時に成形することとしてもよく、個別に成形することとしてもよい。

絶縁層４は、第１電極３を覆って、基板２の一面側の全面に設けられている。絶縁層４は、例えば、酸化ケイ素（ＳｉＯ_２）や、ＳｉＯ_２の他にホウ素（Ｂ）やリン（Ｐ）を含むＢＰＳＧ（Boron Phosphor Silicate Glass）を形成材料としている。このような絶縁層４は、例えば通常知られたＣＶＤ法を用いて基板２上に成膜することで形成することができる。

絶縁層４は、単層であってもよいが、通常は基板２上に形成する集積回路が多層積層構造を有しているため、絶縁層４も多層積層構造となっている。図では、絶縁層４は、層４ａ，４ｂ，４ｃが積層したものとして示している。

第２電極５は、アルミニウムや銅を形成材料とし、絶縁層４の一面に設けられている。第２電極５は、絶縁層４の一面に設けられ、外部領域２０ｂから内部領域２０ａに延在する配線５１と接続している。第２電極５と配線５１とは、同時に成形することとしてもよく、個別に成形することとしてもよい。また、第２電極５は、第１電極３と絶縁されている。

このような第１電極３、絶縁層４および第２電極５は、容量部１０を形成している。第１電極３および第２電極５は、同形状を有しており、第２電極５は、絶縁層４を挟んで第１電極３と対向して設けられている。

図１（ａ）に示すように、本実施形態の第２電極５の形状は、平面視で台形を有している。図１（ａ）において不図示の第１電極３も第２電極５と同形状を有している。また、第２電極５は、２つの斜辺が半導体装置１の辺１ａおよび辺１ｂに接するように設けられている。不図示の第１電極３も、第２電極５と同じ配置となっている。

絶縁膜６は、第２電極５を覆って、絶縁層４全面に設けられている。絶縁膜６の形成材料としては、上述の絶縁層４と同様のものを用いることができる。また、エポキシ系樹脂、アクリル系樹脂あるいはポリイミド系樹脂等の絶縁性を有する樹脂材料を用いることとしてもよい。

第１端子７および第２端子８は、アルミニウムや銅を形成材料とし、絶縁膜６の表面に設けられている。第１端子７は、絶縁層４に形成された貫通孔４７内のビア７１を介して配線３１と接続し、配線３１を介して第１電極３と接続している。また、第２端子８は、絶縁層４に形成された貫通孔４８内のビア８１を介して配線５１と接続し、配線５１を介して第２電極５と接続している。

このような構成により、第１端子７および第２端子８から容量部１０の容量を測定することが可能となっている。

さらに、容量部１０には、第１電極３と第２電極５との間に配置される電極を有していてもよい。本実施形態の半導体装置１では、図１（ｂ）に示すように、第１電極３と第２電極５との間に電極９１，９２が配置されることとしている。電極９１は、層４ａと層４ｂとに挟まれ、電極９２は、層４ｂと層４ｃとに挟まれている。電極９１，９２の有無により、容量部１０の容量値を制御することができる。

シールリング２０は、層４ｂを貫通する貫通孔４１ｂの内部に設けられた導電パターン２０ｘと、層４ｃを貫通する貫通孔４１ｃの内部に設けられた導電パターン２０ｙと、が互いに接続されて形成されている。シールリング２０は、アルミニウムや銅を形成材料としている。第２電極５と接続する配線５１は、絶縁層４の表面においてシールリング２０と接続している。
本実施形態の半導体装置１は、以上のような構成となっている。

［半導体装置の製造方法］
本実施形態の半導体装置の製造方法は、ウエハ上に複数の集積回路を形成する工程と、予め設定されたスクライブラインに沿って前記ウエハを切断し、前記集積回路を有する半導体装置ごとに切り分ける工程と、前記半導体装置ごとに検査を行う工程と、を有し、前記複数の集積回路は、第１電極と絶縁層と第２電極との積層構造を有する容量部を備えた検査用集積回路を含み、前記切り分ける工程では、前記容量部の一部と平面的に重なって設定された前記スクライブラインに沿って前記ウエハを切断し、前記検査を行う工程では、前記検査用集積回路ごとに前記容量部の容量を測定し、前記第１電極および前記第２電極の平面視形状に対応して変化する前記容量の測定値に基づいて、切り分けた前記半導体装置の良否を判定するものである。

図２〜４は、半導体装置１の製造方法を示す説明図である。以下、図を参照しながら、半導体装置１の製造方法を説明する。

（集積回路を形成する工程）
まず、図２（ａ）に示すように、シリコンウエハ（ウエハＷ）上に複数の集積回路を形成する。図２（ａ）では、シールリング２０と、シールリング２０の内部領域２０ａに設けられた複数の接続端子３０と、を含む半導体装置の単位構造１００が、行列状に複数配列して設けられていることとして示している。

図２（ａ）に集積回路は図示していないが、上述したように、シールリング２０の内部領域２０ａには、集積回路を構成する回路素子が形成されている。すなわち、ウエハＷ上には、積層構造を有する絶縁層や、絶縁層の層間に設けられた配線等を適宜形成し、集積回路が形成されている。単位構造１００には、シールリング２０、複数の接続端子３０、不図示の集積回路を含む。

また、図２（ｂ）に示す拡大図のように、２×２の行列状に隣り合う４つシールリング２０の間の領域には、平面視で矩形環状の第２環状電極５Ｘが設けられている。また、第２環状電極５Ｘと平面的に重なって、第２環状電極５Ｘと同形状の第１環状電極が設けられている。第１環状電極と第２環状電極５Ｘとは、不図示の絶縁層を挟持している。第１環状電極と第２環状電極５Ｘとは、本発明における「一対の電極」に該当する。

第２環状電極５Ｘは、周囲を囲んで配置されている４つのシールリング２０と、それぞれ配線５１を介して接続されている。配線５１は、各シールリング２０内に設けられた第２端子８と接続している。ウエハＷ上に形成する複数の単位構造１００のうち、第１環状電極と第２環状電極５Ｘとが接続された単位構造１００に含まれる集積回路は、本発明における「検査用集積回路」に該当する。また、検査用集積回路を有する半導体装置は、上述の半導体装置１に該当する。

（半導体装置ごとに切り分ける工程）
次いで、図３（ａ）に示すように、複数の単位構造１００の間の領域（シールリング２０の間の領域）に沿って設定されたスクライブラインＳＬに沿って、ウエハＷを切断する。ウエハＷを切断することにより、複数の集積回路を集積回路ごとに切り分ける（ダイシング）。これにより、複数の半導体装置が形成される。

このとき、図３（ｂ）に示す拡大図のように、スクライブラインＳＬは、第１環状電極と第２環状電極５Ｘとの一部と平面的に重なって設定されている。これにより、第２環状電極５ＸとはスクライブラインＳＬに沿って分割され、４つの第２電極５が形成される。同様に、第１環状電極も４つに分割され、４つの第１電極が形成される。この結果、スクライブラインＳＬの交点の周囲には、４つの容量部１０が形成される。なお、ウエハＷをスクライブラインＳＬに沿って分割される集積回路のうち、容量部１０を有する集積回路は、本発明における「検査用集積回路」に該当する。

（半導体装置ごとに検査を行う工程）
次いで、切り分けた半導体装置について品質検査を行う。品質検査は、容量部１０の容量を測定することにより行う。容量部１０の容量は、図１に示す第１端子７および第２端子８を介して容易に測定することができる。

ここで、ウエハＷを切り分けて半導体装置を製造する場合、切り分けられた半導体装置の端部が欠けてしまうという機械的な欠陥が生じることがある。また、ダイシングブレードの劣化等に起因して、スクライブラインＳＬがずれ、設定通りのダイシングができなかった結果、設計とは異なる形状・大きさの半導体装置となる、といった欠陥が生じることがある。

本実施形態の半導体装置の製造方法においては、「検査用集積回路」を有する半導体装置において、容量部１０の容量を測定することにより、容易に上記欠陥を検出することができる。

図４は、半導体装置の検査工程を説明する説明図である。図４（ａ）は良品の半導体装置１を示す。図４（ｂ）は、スクライブラインのずれにより、設計よりも小さく切断された半導体装置１ｘを示す。図４（ｃ）は端部の欠けを有する半導体装置１ｙを示す。

まず、図４（ａ）に示すような良品の半導体装置１においては、所定形状の平面視形状を有する容量部１０が形成されるため、容量部１０の容量の測定値は、第１電極３と第２電極５との形状や、絶縁層４（図１参照）の層厚、誘電率等に基づいた設計値に近い値を示すこととなる。

一方、図４（ｂ）に示すように、スクライブラインのずれにより設計よりも小さく切断されると、容量部１０の第２電極５も端部が切削され、設計通りの平面視形状とならないことがある。

また、図４（ｃ）に示すように、端部が欠けた半導体装置１ｙにおいては、容量部１０の第２電極５も端部が欠け、設計通りの平面視形状とならないことがある。

そのため、半導体装置１ｘ、１ｙでは、容量部１０の容量を測定すると設計値からは大きくずれた値を示すこととなる。

このように、容量部１０を有する半導体装置においては、スクライブラインのずれや半導体装置の端部の欠けが生じた場合、容量部１０を構成する電極（第１電極、第２電極）の平面視形状が変化し、容量部１０の容量の測定値が変化する。そのため、容量部１０の容量値について、予め許容範囲を設定しておき、測定値が許容範囲に含まれるものを良品、許容範囲に含まれないものを不良品と判断することで、容易に半導体装置の良否を判定することができる。
本実施形態の半導体装置の製造方法は、以上のようになっている。

以上のような構成の半導体装置１によれば、欠陥を容易に短時間で検出することができる半導体装置を提供することができる。

また、以上のような構成の半導体装置の製造方法によれば、欠陥を容易に短時間で検出することができる半導体装置の製造方法を提供することができる。

なお、本実施形態の半導体装置１においては、容量部１０が平面視で角部に設けられることとしているが、これに限らない。容量部１０は、基板の周辺の形状変化に伴って平面視形状が変化することで、容量が変化する。そして、当該容量の変化に基づいて半導体装置の良否判定を行う。このことから、容量部１０は、基板の周辺（基板の平面視形状における輪郭線）に接して設けられているとよい。容量部１０は、必ずしも２辺に接する必要はなく、１辺にのみ接することとしてもよい。

また、本実施形態の半導体装置１は、シールリング２０を有することとしたが、シールリング２０を備えない構成とすることもできる。

また、本実施形態の半導体装置１においては、第２電極５がシールリング２０と接続していることとしたが、これに限らず、第１電極３がシールリング２０と接続し、第２電極５がシールリング２０と接続していない構成としてもよい。また、第１電極３と第２電極５の両方が、シールリング２０と接続していない構成としてもよい。

また、本実施形態の半導体装置１は、容量部１０を１つのみ備えることとしたが、複数有することとしてもよい。例えば、平面視矩形の半導体装置において、対角にそれぞれ容量部を設け、各容量部が隣り合う辺に接することとすると、２つの容量部により、すべての辺についての形状変化を検出することが可能となる。

また、本実施形態の半導体装置の製造方法においては、２×２の行列状に隣り合う４つシールリング２０の間の領域に、平面視で矩形環状の第１環状電極および第２環状電極５Ｘを設けることとし、第１環状電極および第２環状電極５Ｘを分割することで４つの容量部を形成することとしたが、これに限らない。

例えば、図５に示すように、ウエハ上において２つの集積回路（検査用集積回路）を隣り合って設けることとし、２つの集積回路にまたがって、絶縁層を挟持する一対の電極（不図示の第１電極および第２電極５Ｙ）を形成した後に、スクライブラインＳＬに沿って当該一対の電極を分割することで、２つの容量部を形成することとしてもよい。

または、ウエハ上に形成する検査用集積回路は、それぞれ独立したものとしてもよい。

また、ウエハ上に形成する集積回路は、すべての集積回路が容量部を有する検査用集積回路であってもよい。この場合、製造される半導体装置には、すべて容量部が設けられることとなるため、製造されるすべての半導体装置について、電気的な欠陥検査が可能となる。

また、ウエハ上に形成する集積回路は、スクライブラインごとに少なくとも１つの検査用集積回路が対応するように形成し、残りは、容量部を有さない集積回路であってもよい。この場合、検査用集積回路がスクライブラインごとに配置されているため、製造される半導体装置（検査用集積回路を有する半導体装置）について容量部の容量を測定することで、スクライブラインのずれを検出することが可能となる。

スクライブラインのずれは、当該ずれたスクライブラインに沿って切り分けられる全ての半導体装置に影響がある。そのため、あるスクライブラインに対応する半導体装置について、容量部の容量が許容範囲に含まれないことが検出されると、対応するスクライブラインに沿った全ての半導体装置について、欠陥を有すると推定することができる。必要に応じて、ずれたスクライブラインに沿った全ての半導体装置について外観検査や目視検査を行ってもよい。

（変形例）
本実施形態の半導体装置１においては、容量部１０の平面視形状に対応して変化する容量部１０の容量を測定し、測定値に基づいて半導体装置の検査を容易に行うことができる構成となっている。そのため、容量部１０の平面視形状は、上記実施形態で示した平面視台形の形状に限らず、種々の構成を採用することができる。

図６は、半導体装置の変形例を示す図であり、容量部の拡大図である。

半導体装置が有する容量部は、図６（ａ）〜（ｃ）に示す容量部１０Ａ〜１０Ｃのように、基板の角１ｃにまで延在して設けられていてもよい。容量部１０Ａでは、平面視三角形状としたが、図６（ｂ）に示す容量部１０Ｂのような多角形状であってもよく、図６（ｃ）に示す容量部１０Ｃのように扇形であってもよい。

また、図６（ｄ）（ｅ）に示す容量部１０Ｄ，１０Ｅのように、平面視で複数本（図６（ｄ）（ｅ）では２本）の第２電極を有することとしてもよい。その場合、図６（ｄ）に示す容量部１０Ｄのように、複数の第２電極５Ｄの幅が同じであってもよく、図６（ｅ）に示す容量部１０Ｅのように、複数の第２電極５Ｅの幅が異なっていてもよい。

図７は、半導体装置の別の変形例を示す図であり、容量部の拡大図である。

図７に示す半導体装置１Ａにおいて、シールリング２０は、平面視で容量部１０の延在方向（第１電極３および第２電極５の延在方向）に沿った辺２１を有する。このような構成とすることで、シールリング２０に囲まれた内部領域２０ａを広げ、外部領域２０ｂを狭めることができる。そのため、半導体装置の高集積化や、ウエハから製造する半導体装置の歩留まりの向上を図ることが可能となる。

以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。

１，１Ａ…半導体装置、１ａ，１ｂ…辺、２…基板、３…第１電極、４…絶縁層、５，５Ｄ，５Ｅ，５Ｙ…第２電極、７…第１端子、８…第２端子、Ｗ…ウエハ、１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ…容量部、２０…シールリング、ＳＬ…スクライブライン

Claims (8)

1. 基板と、
   平面視において前記基板の周辺に接して設けられた第１電極と、
   前記第１電極を覆って設けられた絶縁層と、
   平面視において前記基板の周辺に接し、かつ前記絶縁層を挟んで前記第１電極と対向して設けられた第２電極と、
   前記第１電極に接続された第１端子と、
   前記第２電極に接続された第２端子と、を有する半導体装置。
2. 前記第１電極および前記第２電極は、平面視において前記基板の２辺に接して設けられている請求項１に記載の半導体装置。
3. 前記基板において内部回路が設けられた領域の周囲を囲むシールリングを有し、
   前記第１電極および前記第２電極は、平面視において、前記シールリングで囲まれた領域の外側の領域に配置されている請求項１または２に記載の半導体装置。
4. 前記基板は、平面視矩形を呈し、
   前記第１電極および前記第２電極は、平面視において前記基板の隣り合う２辺に接して設けられ、
   前記シールリングは、平面視において前記第１電極および前記第２電極の延在方向に沿った辺を有する請求項３に記載の半導体装置。
5. ウエハ上に複数の集積回路を形成する工程と、
   予め設定されたスクライブラインに沿って前記ウエハを切断し、前記集積回路を有する半導体装置ごとに切り分ける工程と、
   前記半導体装置ごとに検査を行う工程と、を有し、
   前記複数の集積回路は、第１電極と絶縁層と第２電極との積層構造を有する容量部を備えた検査用集積回路を含み、
   前記切り分ける工程では、前記容量部の一部と平面的に重なって設定された前記スクライブラインに沿って前記ウエハを切断し、
   前記検査を行う工程では、前記検査用集積回路ごとに前記容量部の容量を測定し、前記第１電極および前記第２電極の平面視形状に対応して変化する前記容量の測定値に基づいて、切り分けた前記半導体装置の良否を判定する半導体装置の製造方法。
6. 前記集積回路を形成する工程では、前記ウエハ上において２つの前記検査用集積回路を隣り合って設け、かつ前記２つの検査用集積回路にまたがって、前記スクライブラインと交差するように前記絶縁層を挟持する一対の電極を形成し、
   前記切り分ける工程において、前記一対の電極を分割して前記第１電極および前記第２電極とし、前記スクライブラインを挟んで隣り合う２つの前記容量部を形成する請求項５に記載の半導体装置の製造方法。
7. 前記集積回路を形成する工程では、前記ウエハ上において４つの前記検査用集積回路を行列状に配列して設け、かつ前記４つの検査用集積回路にまたがって、前記スクライブラインと交差するように前記絶縁層を挟持する一対の電極を形成し、
   前記切り分ける工程において、前記一対の電極を分割して前記第１電極および前記第２電極とし、行列方向に設定された前記スクライブラインの交点の周囲に４つの前記容量部を形成する請求項５に記載の半導体装置の製造方法。
8. 前記集積回路を形成する工程では、前記スクライブラインごとに少なくとも１つの前記検査用集積回路を形成する請求項５から７のいずれか１項に記載の半導体装置の製造方法。

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