JP2012015554A

JP2012015554A - 半導体装置の製造方法、および積層型半導体装置の製造方法

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Publication number: JP2012015554A
Application number: JP2011227885A
Authority: JP
Inventors: Tsutomu Kawada; 努河田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-10-17
Filing date: 2011-10-17
Publication date: 2012-01-19
Anticipated expiration: 2026-12-27
Also published as: JP5547703B2

Abstract

【課題】積層型半導体装置において、半導体装置の反りを抑制し、信頼性に優れた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板１１上にフリップチップ接続された半導体素子１２を有し、基板１１と半導体素子１２の間にはアンダーフィル樹脂１３が充填されている。半導体素子の外周部には接合ランド１４が設けられ、基板１１全域が樹脂１５により封止されている。また、樹脂１５上面から接合ランド１４に至る開口部１６か形成されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に係り、特に２個以上の半導体パッケージを積層してなる積層型半導体装置およびその製造方法に関する。

半導体装置の高集積化・多機能化を実現させる半導体パッケージ技術として、論理回路素子とメモリ回路素子をそれぞれに搭載した複数の半導体パッケージを、三次元的に積層する技術が注目されている。このような三次元積層型の半導体装置は、パッケージ・オン・パッケージ(Package on Package、以下ＰｏＰと略す)、またはスタックパッケージと呼ばれている。

ＰｏＰは、用途に合わせ、論理回路とメモリ回路の組み合わせを任意に選択することができ、また、これらの素子を三次元的に積層する構造であるため、実効面積を縮小することができる。よって、主として携帯電話に代表されるような小型・薄型でかつ多機能な機器に用いられる。

従来技術のＰｏＰに係る断面構造の１例を図１０に示す。下段に配置される第１の半導体装置１００は、外周部に接続ランド１４を有する基板１１上にフリップチップ接続された半導体素子１２を有し、基板と半導体素子の間にはアンダーフィル樹脂１３が充填されている。基板１１裏面には外部接続端子としてボール電極１７が形成されている。

上段に配置される第２の半導体パッケージ２００は、基板１１上にワイヤーボンディングにより接続された半導体素子１２を有し、樹脂１５により封止されている。第１の半導体装置１００と第２の半導体パッケージ２００は、半田バンプ１９を介して接合され、ＰｏＰとして構成される。

なお、本発明に関する従来技術は、例えば、特許文献１、特許文献２、特許文献３に開示されている。

また、特許文献４はピン・グリッド・アレイ（ＰＧＡ）型パッケージに関する技術として、半導体パッケージ全域が樹脂封止され、当該パッケージ表面から内部のリードフレーム表面に到る複数の穴を形成する構成が開示されている。さらに、当該穴に設けられた導電性バンプを介して複数のパッケージを積層する構成が開示されている。当該穴は量産性に優れた多ピンパッケージ提供のために設けられたものであり、また、ＰＧＡ型パッケージに関する技術であるため、半導体素子はタブに搭載され、本発明に係る薄型の基板上には設けられていない。

特開２００４−２８９００２号公報特開２００２−２５２３２６号公報特開２００４−１７２１５７号公報特開平６−２６８１０１号公報

上記従来技術においては、以下の問題が生じていた。

ＰｏＰに求められる小型・薄型化を実現するためには、パッケージの構成要素である基板や半導体素子を薄型化する必要がある。

しかしながら、基板の剛性はその厚さに依存し、薄くなることで剛性が低くなる。基板の剛性が低くなると、反りが発生しやすくなる。なお、ここで用いる基板は複数の表面と裏面の接続端子とをつなぐ配線層を有するものを含み、さらにインターポーザも含むものとする。

図１１に従来技術における問題点を説明するための断面図を示す。図１１(ａ)は、積層接続する前の第１の半導体パッケージ１００と第２の半導体パッケージ２００を示す。ここで、第１の半導体パッケージは接続ランド１４を有する基板１１上に半導体素子１２をフリップチップ接続し、基板１１と半導体素子１２の隙間はアンダーフィル樹脂１３により充填される。第２の半導体パッケージは一例として、半導体素子１２がワイヤーボンディングにより接続されたものを示している。

一般に、半導体装置の製造工程では、半導体素子１２の保護のためにその全体や外周を樹脂封止している。樹脂形成後の硬化工程において、収縮応力が発生し、図１１（ａ）に示すように、第１の半導体パッケージ１００の基板１１において反りが生じてしまう。

よって、第１の半導体パッケージ１００において反りが生じているため、図１１（ｂ）に示すように、導電体、例えば半田バンプ１９を介して第１の半導体パッケージ１００と第２の半導体パッケージ２００を積層接続した場合、導電性バンプ１９と第１の半導体パッケージ１００の接続ランド１４との間に接続不良部２７が発生する等の不具合が生じ、積層型半導体装置としての信頼性が著しく低下するという問題があった。

本発明によれば、２個以上の半導体パッケージが積層してなる積層型半導体装置であって、最上段に配置された半導体パッケージ以外の第１の半導体パッケージが、基板に搭載された半導体素子と前記基板上に形成された樹脂を有し、前記樹脂上面から前記基板上の接続ランドに至る複数の開口部を有し、前記基板の裏面に外部接続端子を有し、さらに前記開口部内に前記第１の半導体パッケージ上に積層される第２の半導体パッケージと接続するための導電体が形成されていることを特徴とする積層型半導体装置が提供される。

また、２個以上の半導体パッケージを積層する積層型の半導体装置の製造方法であって、最上段に配置される半導体パッケージ以外の第１の半導体パッケージが接続ランドを有する基板上に半導体素子を搭載する工程と、前記基板上に樹脂を形成する工程と、前記樹脂上面から前記接続ランドに至る複数の開口部を形成する工程と、前記基板の裏面に外部接続端子を形成する工程と、前記第１の半導体パッケージ上に第２の半導体パッケージを積層接続する工程を含むことを特徴とする積層型半導体装置の製造方法が提供される。

本発明に係る積層型半導体装置およびその製造方法には、第１の半導体パッケージにおいて半導体素子が搭載された基板上に樹脂が形成され、かつ当該樹脂上面から基板上の接続ランドに至る開口部を有している。第１の半導体パッケージにおいて基板の反りの発生が抑制されるため、導電体を介して第２の半導体パッケージとの接合を行う場合に、当該バンプ接合部において接続不良等の不具合が生じることが避けられる。したがって、積層型半導体装置における接続信頼性が著しく向上する。

本発明によれば、積層型半導体装置の反りが抑制され、信頼性に優れた積層型半導体装置およびその製造方法を提供することができる。

本発明の第１の実施の形態に係る半導体装置の断面図、および平面図である。本発明の第１の実施の形態に係る半導体装置の断面図である。本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。本発明の第１の実施の形態に関連する従来例を説明するための半導体装置の断面図、および平面図である。本発明の第１の実施の形態に係る半導体装置の断面図、および平面図である。本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。本発明の第３の実施の形態を示す半導体装置の断面図である。本発明の第４の実施の形態を示す半導体装置の断面図である。本発明の第５の実施の形態に係る半導体装置の断面図である。従来技術に係る半導体装置の断面図である。従来技術に係る半導体装置の断面図である。

以下、本発明の各実施の形態について、図面を用いて説明する。

（第１の実施の形態）
図１（ａ）はＰｏＰの断面構造の一例である。第１の半導体パッケージ１００と第２の半導体パッケージ２００が積層接続された構造となっている。本実施の形態では、２層構造の半導体装置であるため、第２の半導体パッケージ２００が最上段に配置された半導体パッケージとなる。ここで、第１の半導体パッケージ１００は、基板１１上にフリップチップ接続された半導体素子１２を有し、基板１１と半導体素子１２の間にはアンダーフィル樹脂１３が充填されている。半導体素子１２の外周部には接合ランド１４が設けられ、半導体素子１２形成部を除く基板１１全域が樹脂１５により封止されている。樹脂１５は半導体素子１２部を含め基板１１全域を覆うように形成されていてもよいが、積層型半導体装置としての薄型化を考慮した場合、図１（ａ）のように樹脂１５は半導体素子１２部を除く基板１１上に形成し、半導体素子１２の裏面は露出させる構成とした方が好ましい。

また、樹脂１５上面から接合ランド１４に至る開口部１６か形成されている。図では、開口部１６はテーパ形状となっているが、形状はこれに限定されるものではなく、例えば開口部の上面と下面が略同じ径を有していてもよい。基板１１の裏面には外部接続端子であるボール電極１７が形成されている。なお、開口部１６は必ずしも基板１１上の全ての接続ランド１４上に形成されている必要は無い。

第２の半導体パッケージ２００の構造は、特に限定されるものではなく、例えばフリップチップＢＧＡ（ボール・グリッド・アレイ）であってもよく、テープＢＧＡであってもよい。第１の半導体パッケージ１００と第２の半導体パッケージ２００は第２の半導体パッケージ裏面の導電体、例えば半田バンプ１９により接続されている。図１（ｂ）は第１の半導体パッケージ１００の平面図である。

図２はＰｏＰの断面構造の他例である。下段の第１の半導体パッケージ１００は、図１を用いて説明した第１の半導体パッケージと同じである。第２の半導体パッケージ２００は、基板１１と半導体素子１２をワイヤーボンディングにより接続した半導体装置である。第１の半導体パッケージ１００と第２の半導体パッケージ２００は、第１の半導体パッケージ１００に形成される開口部１６の導電体、例えば半田バンプ１９により電気的に接続されている。

なお、上段と下段のパッケージの種類や組合せまたは積層される半導体パッケージの個数はこれに限定されるものではなく、用途により適宜選択される。

次に、本発明に係る半導体装置の製造方法について、図３を用いて説明する。

図３（ａ）に示すように、第１の半導体パッケージ１００の基板１１上に半田ボール１８を介しで、半導体素子１２をフリップチップ接続により搭載する。なお、基板１１上には接続ランド１４が形成されている。さらに、図３（ｂ）に示すように、基板１１と半導体素子１２との隙間をアンダーフィル樹脂１３により充填する。

次に、図３（ｃ）に示すように、基板１１上を樹脂１５により封止する。なお、樹脂封止は、必ずしも図３（ｂ）で説明したアンダーフィル樹脂１３の充填とは別箇に行う必要はなく、一括して行っても良い。

また、図３（ｃ）に示すように、基板１１全域を樹脂封止する際には、樹脂１５上面から基板上の接合ランド１４に至る開口部１６を設ける。なお、開口部１６は予め、上段に積層される第２の半導体パッケージ２００裏面の接続部位置や大きさに適合するように配置、形成される。

開口部１６を設ける方法の一例としては、基板１１上面への樹脂封止を金型によるトランスファ封止で行い(不図示)、その際に金型の接続ランド部に所望の開口部の形状に相対した凸部を設けることで、当該凸部に樹脂が流れ込まないようにして、開口部を形成する方法がある。

続いて、図３（ｄ）に示すように、半導体装置の裏面に外部接続端子であるボール電極１７を形成する。

次に、図３（ｅ）に示すように、第２の半導体パッケージ２００を、裏面の導電体、例えば半田バンプ１９を介して、第１の半導体パッケージ１００の接続ランド１４に接続する。第２の半導体パッケージ２００の半田バンプ１９は、第１の半導体パッケージ１００の開口部１６内にはめ込まれる。なお、ここで用いられる第２の半導体パッケージ２００の構造は、特に限定されるものではなく、例えばフリップチップＢＧＡであってもよく、テープＢＧＡであってもよい。

続いて、図３（ｆ）に示すように、リフローを施すことにより、第２の半導体パッケージ２００の半田バンプ１９が溶融し、その形状が第１の半導体パッケージ１００の開口部１６の形状に適合する。第１の半導体パッケージ１００と第２の半導体パッケージ２００が電気的に接合され、ＰｏＰとして完成する。

本実施形態によれば、第１の半導体パッケージ１００において反りの発生が抑制されているため、導電体１９を介して第２の半導体パッケージ２００との接合を行う場合に、当該バンプ接合部において接続不良等の不具合が生じることが避けられる。さらに、接続強度が維持されているため、当該パッケージをマザーボードに実装する際の不具合も解消される。

なお、一般に、このような半導体装置、特に第１の半導体パッケージ１００を製造する場合には、基板としては半導体素子毎に用意された個片ではなく、格子状に配置されたマトリックス基板２０が用いられる。

図４(ａ)、図４（ｂ）はそれぞれ、従来のマトリクス基板２０の平面図と断面図を示したものである。図に示したように、マトリックス基板２０では、基板内に不良部位２１が混在している場合がある。このような不良部位２１はマトリクス基板２０内にランダムに存在し、その部分には半導体素子１２は搭載されない。なお、図４では、半導体素子をフリップチップ接続した例について示している。

このような場合、図４（ｂ）のように、基板全体としてみると、半導体素子の搭載部・未搭載部に応じたランダムな凹凸が生じることになる。よって、外部接続端子であるボール電極の形成（ボールマウント）やマトリックス基板２０から半導体パッケージに個片化する際には、特別に工夫を施した専用の冶工具を必要とする等、設備上の工夫をしなければならなかった。

また、一般に、ボールマウントやパッケージを個片化する際には、マトリックス基板２０は真空吸着により固定、保持される。しかし、マトリクス基板２０内に不良部位２１が有り、半導体素子１２が搭載されない場合は、搭載されている部位との段差により、真空漏れが生じ、基板の安定保持が困難になる（図４（ｂ）参照）。安定保持するためには、半導体素子が搭載されない領域を吸着する必要があり、高精度な加工が施された専用の吸着冶具が必要となる。

さらに、半導体装置を個片化する場合には、半導体素子搭載部と未搭載部の間で段差が生じているため、切断の際には不具合の原因となる。

本発明に係る半導体装置では、マトリックス基板において半導体素子が未搭載の部位がある場合においても、基板全域が平滑に樹脂封止されるため、ランダムに発生する基板上の不良部位の影響を受けることがない。図５(ａ)、図５（ｂ）はそれぞれ、本発明に係るマトリクス基板の平面図と断面図である。マトリクス基板２０全域が樹脂１５により封止されているため、半導体素子１２の有無による凹凸は生じていない（図５（ｂ））。これにより、特別に工夫を施した専用の冶工具を準備する等の必要がないという製造上のメリットがある。

（第２の実施の形態）
本実施の形態は、第１の半導体パッケージがワイヤーボンディングにより形成されている点で、第１の実施例と異なる。

本発明に係る半導体装置の製造方法について、図５を用いて説明する。

図６(ａ)に示すように、第１の半導体１００の基板１１上に半導体素子１２が搭載され、ワイヤ−により接続されている。なお、基板１１上には接続ランド１４が形成されている。

次に、基板１１全域を樹脂１５により封止する。図６（ｂ）に示すように、基板１１全域を樹脂封止する際には、樹脂１５上面から基板上の接合ランド１４に至る開口部１６を設ける。なお、開口部１６は予め、上段に積層される第２の半導体パッケージ２００裏面の接続部位置や大きさに適合するように配置、形成される。

開口部１６を設ける方法の一例としては、第１の半導体パッケージの基板１１上への樹脂封止を金型によるトランスファ封止で行い（不図示）、その際に金型の接続ランド部に所望の開口部の形状に相対した凸部を設けることで、当該凸部に樹脂が流れ込まないようにして、開口部を形成する方法がある。

続いて、図６（ｃ）に示すように、第１の半導体パッケージ１００の裏面に外部接続端子であるボール電極１７を形成する。

次に、図６（ｄ）に示すように、第２の半導体パッケージ２００を、裏面の導電体、例えば半田バンプ１９を介して、第１の半導体パッケージ１００の接続ランド１４に接続する。第２の半導体パッケージ２００の半田バンプ１９は、第１の半導体パッケージ１００の開口部１６内にはめ込まれる。なお、第２の半導体パッケージ２００は、例えば、ワイヤーボンディングにより形成されている。

続いて、図６（e）に示すように、リフローを施すことのより、第２の半導体パッケージ２００の半田バンプ１９が溶融し、その形状が第１の半導体パッケージ１００の開口部１６の形状に適合する。第１の半導体パッケージ１００と第２の半導体パッケージ２００が電気的に接合され、ＰｏＰとして完成する。

（第３の実施の形態）
本実施の形態は、第１の半導体パッケージ上に第２の半導体パッケージを積層する工程において特徴を有するものである。したがって、他の製造工程は第１の実施の形態、または第２の実施の形態と同様であるため、その説明を省略する。

図７（ａ）に示すように、開口部１６を有する第１の半導体パッケージ１００上にスクリーンマスク２２を介し、スキージ２４を用いて、開口部１６に半田ペースト２３等の導電性材料を埋め込む。

図７（ｂ）に示すように、第２の半導体パッケージ２００裏面の半田バンプ１９を第１の半導体パッケージ１００の開口部上に配置し、積層する。

続いて、リフロー工程により、図７（ｃ）に示すように、半田バンプ１９と半田ペースト２３が溶解し、当該接続部が一体化する。

本実施の形態では、第１の半導体パッケージの開口部１６に半田ペースト２３等を埋め込むことで、その上部に位置する第２の半導体パッケージとの接合をより確実なものとし、ＰｏＰとしての実装歩留まり向上を図ることができる。

（第４の実施の形態）
本実施の形態は、第１の半導体パッケージ上に第２の半導体パッケージを積層する工程において特徴を有するものである。したがって、他の製造工程は第１の実施の形態、または第２の実施の形態と同様であるため、その説明を省略する。

図８は第１の半導体パッケージ１００と第２の半導体パッケージ２００を積層したＰｏＰの断面構造である。２個の半導体装置を積層する前に、第２の半導体パッケージの導電体、例えば半田バンプ１９部を除く裏面に接着材、例えば熱硬化接着剤２５が塗布されている。熱硬化接着材２５は、第１半導体装置１００と第２の半導体パッケージ２００の積層界面に存することになり、両半導体装置を一体化させる働きを呈する。

これにより、第２の半導体パッケージ２００の半田バンプ１９に着目すると、第１の半導体パッケージ１００の樹脂１５と熱硬化接着剤２５により、あたかもアンダーフィル樹脂が注入された場合と同じ構造となり、半導体装置の接合信頼性の向上を図ることができる。

（第５の実施の形態）
本実施の形態は、第１の半導体パッケージ上に第２の半導体パッケージを積層する工程において特徴を有するものである。したがって、他の製造工程は第１の実施の形態、または第２の実施の形態と同様であるため、その説明を省略する。

図９（ａ）に示すように、第１の半導体パッケージ１００はフリップチップ接続された半導体素子１２により構成されている。半導体素子１２の裏面には放熱機能を有する膜、例えば放熱ペースト２６が塗布される。

図９（ｂ）に示すように、第１の半導体パッケージ１００上に第２の半導体パッケージ２００を積層すると、第１の半導体パッケージ１００から発生した熱が放熱ペースト２６により、第２の半導体パッケージ２００に放散される。すなわち、本実施の形態により、第２の半導体パッケージ２００が第１の半導体パッケージ１００の放熱板の機能を果たすことになる。よって、本実施の形態により、第1の半導体装置１００で発生した熱を有効に放散することができ、接続信頼性をさらに高めることができる。

１１基板
１２半導体素子
１３アンダーフィル樹脂
１４接続ランド
１５樹脂
１６開口部
１７ボール電極
１８半田ボール
１９導電体（半田バンプ）
２０マトリクス基板
２１不良部位
２２スクリーンマスク
２３半田ペースト
２４スキージ
２５熱硬化接着材剤
２６放熱ペースト
２７接続不良部
１００第１の半導体パッケージ
２００第２の半導体パッケージ

また、表面に形成された複数の接続ランド、および前記表面とは反対の裏面に形成された複数の接続端子を有する基板を準備する工程と、前記基板の前記表面上に半導体素子を配置する工程と、底面において前記接続ランドが露出する複数の開口部を有し、前記基板の前記裏面側には形成されず、かつ前記基板の前記表面に形成される樹脂を形成する工程と、を備え、前記樹脂を形成する工程は、前記基板の前記表面に形成された前記接続ランドに相対する凸部を備えた樹脂封止金型により、前記樹脂封止金型の前記凸部に前記樹脂が流れ込まないように前記樹脂を形成する半導体装置の製造方法が提供される。

Claims

２個以上の半導体パッケージが積層してなる積層型半導体装置であって、
最上段に配置された半導体パッケージ以外の第１の半導体パッケージが、
基板に搭載された半導体素子と前記基板上に形成された樹脂を有し、
前記樹脂上面から前記基板上の接続ランドに至る複数の開口部を有し、
前記基板の裏面に外部接続端子を有し、
さらに前記開口部内に前記第１の半導体パッケージ上に積層される第２の半導体パッケージと接続するための導電体が形成されていることを特徴とする積層型半導体装置。
前記開口部に形成されている導電体が半田ペーストであることを特徴とする請求項１に記載の積層型半導体装置。
前記第１の半導体パッケージの上面と、
前記第２の半導体パッケージの下面との間に接着剤を有し、
前記半導体パッケージ相互が前記接着剤を介して固着されていることを特徴とする請求項１に記載の積層型半導体装置。
前記第１の半導体パッケージの半導体素子がフリップチップ接続されている積層型半導体装置において、
前記半導体素子の裏面と前記第２の半導体パッケージの下面の間に放熱機能を有する膜が形成されていることを特徴とする請求項１に記載の積層型半導体装置。
前記膜が放熱ペーストであることを特徴とする請求項４に記載の積層型半導体装置。
２個以上の半導体パッケージを積層する積層型の半導体装置の製造方法であって、
最上段に配置される半導体パッケージ以外の第１の半導体パッケージが
接続ランドを有する基板上に半導体素子を搭載する工程と、
前記基板上に樹脂を形成する工程と、
前記樹脂上面から前記接続ランドに至る複数の開口部を形成する工程と、
前記基板の裏面に外部接続端子を形成する工程と
前記第１の半導体パッケージ上に第２の半導体パッケージを積層接続する工程とを含むことを特徴とする積層型半導体装置の製造方法。
前記第１の半導体パッケージ上に第２の半導体パッケージを積層接続する工程において、
前記第２の半導体パッケージの裏面に形成された導電体を前記第２の半導体パッケージの開口部に適合させる工程を含むことを特徴とする請求項６に記載の積層型半導体装置の製造方法。
前記第１の半導体パッケージ上に第２の半導体パッケージを積層接続する工程において、
前記開口部に導電体を充填する工程を含むことを特徴とする請求項６に記載の積層型半導体装置の製造方法。
前記開口部に充填される導電体が半田ペーストであることを特徴とする請求項８に記載の積層型半導体装置の製造方法。
前記第１の半導体パッケージ上に第２の半導体パッケージを積層接続する工程において、
第１の半導体パッケージの上面と第２の半導体パッケージの下面を接着剤により固着する工程を含むことを特徴とする請求項６乃至９のいずれかに記載の積層型半導体装置の製造方法。
前記第１の半導体パッケージ上に第２の半導体パッケージを積層接続する工程において、
前記接着材を前記第２の半導体パッケージ裏面の導電体が形成されている領域以外に塗布する工程を含むことを特徴とする請求項１０に記載の積層型半導体装置の製造方法。
前記第１の半導体パッケージ上に第２の半導体パッケージを積層接続する工程において、
フリップチップ接続された半導体素子の裏面に放熱機能を有する膜を形成する工程を含むことを特徴とする請求項６乃至１１のいずれかに記載の積層型半導体装置の製造方法。
前記放熱機能を有する膜が放熱ペーストであることを特徴とする請求項１２に記載の半導体装置の製造方法。