JP2011210744A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2011210744A JP2011210744A JP2010073714A JP2010073714A JP2011210744A JP 2011210744 A JP2011210744 A JP 2011210744A JP 2010073714 A JP2010073714 A JP 2010073714A JP 2010073714 A JP2010073714 A JP 2010073714A JP 2011210744 A JP2011210744 A JP 2011210744A
- Authority
- JP
- Japan
- Prior art keywords
- amorphous silicon
- contact plug
- silicon layer
- insulating film
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】ＴＦＴ回路を備える半導体装置において、歩留まりの低下を抑制可能な半導体装置及び半導体装置の製造方法を提供することを目的とする。
【解決手段】ロジック回路１０上に形成された層間絶縁膜２２と、層間絶縁膜２２上に形成され、上部から所定の高さまでシリサイド化されたシリサイド層３０を含むアモルファスシリコン層２３と、アモルファスシリコン層２３上に形成されたＴＦＴと、層間絶縁膜２２を貫通する貫通孔２４を埋め込むように形成され、ロジック回路１０に電気的に接続すると共に、上部がシリサイド層３０に接続するコンタクトプラグ２５とを備える。
【選択図】 図２
【解決手段】ロジック回路１０上に形成された層間絶縁膜２２と、層間絶縁膜２２上に形成され、上部から所定の高さまでシリサイド化されたシリサイド層３０を含むアモルファスシリコン層２３と、アモルファスシリコン層２３上に形成されたＴＦＴと、層間絶縁膜２２を貫通する貫通孔２４を埋め込むように形成され、ロジック回路１０に電気的に接続すると共に、上部がシリサイド層３０に接続するコンタクトプラグ２５とを備える。
【選択図】 図２
Description
本発明は、半導体装置及びその製造方法に関する。
近年、ロジック回路の上層にTFT（Thin Film Transistor）回路を備える半導体集積回
路が用いられている（例えば、特許文献１。）。
路が用いられている（例えば、特許文献１。）。
このような半導体集積回路では、ロジック回路上に形成された層間絶縁膜上にアモルフ
ァスシリコン層を形成し、このアモルファシリコン層をアクティブ領域としてTFT回路が
形成される。ロジック回路とTFT回路の電気的な接続には、層間絶縁膜を貫通するコンタ
クトプラグが用いられる。
ァスシリコン層を形成し、このアモルファシリコン層をアクティブ領域としてTFT回路が
形成される。ロジック回路とTFT回路の電気的な接続には、層間絶縁膜を貫通するコンタ
クトプラグが用いられる。
従来、TFT回路のアクティブ領域であるアモルファスシリコン層と、タングステン（W）
等から構成されるコンタクトプラグとの接続では接続電気抵抗が高くなることが予想され
るため、アモルファスシリコン層をフルシリサイド化させていた。これにより、TFT回路
のアクティブ領域（フルシリサイド化されたアモルファスシリコン層）とコンタクトプラ
グとの接続における接続電気抵抗の低減を図っていた。
等から構成されるコンタクトプラグとの接続では接続電気抵抗が高くなることが予想され
るため、アモルファスシリコン層をフルシリサイド化させていた。これにより、TFT回路
のアクティブ領域（フルシリサイド化されたアモルファスシリコン層）とコンタクトプラ
グとの接続における接続電気抵抗の低減を図っていた。
しかし、層間絶縁膜上のアモルファスシリコン層をフルシリサイド化させた場合、層間
絶縁膜とアモルファスシリコン層の接着性が悪く、アモルファスシリコン層が層間絶縁膜
から剥がれることで、歩留まりが低下するという問題があった。
絶縁膜とアモルファスシリコン層の接着性が悪く、アモルファスシリコン層が層間絶縁膜
から剥がれることで、歩留まりが低下するという問題があった。
本発明は、ＴＦＴ回路を備える半導体装置において、歩留まりの低下を抑制可能な半導
体装置及び半導体装置の製造方法を提供することを目的とする。
体装置及び半導体装置の製造方法を提供することを目的とする。
本発明の一態様の半導体装置は、ロジック回路と、前記ロジック回路上に形成された層
間絶縁膜と、前記層間絶縁膜上に形成され、上部から所定の高さまでシリサイド化された
シリサイド層を含むアモルファスシリコン層と、前記アモルファスシリコン層上に形成さ
れたＴＦＴと、前記層間絶縁膜を貫通する貫通孔を埋め込むように形成され、前記ロジッ
ク回路に電気的に接続すると共に、上部が前記シリサイド層に接続するコンタクトプラグ
と、を備える。
間絶縁膜と、前記層間絶縁膜上に形成され、上部から所定の高さまでシリサイド化された
シリサイド層を含むアモルファスシリコン層と、前記アモルファスシリコン層上に形成さ
れたＴＦＴと、前記層間絶縁膜を貫通する貫通孔を埋め込むように形成され、前記ロジッ
ク回路に電気的に接続すると共に、上部が前記シリサイド層に接続するコンタクトプラグ
と、を備える。
本発明の第一の態様の半導体装置の製造方法は、ロジック回路上の層間絶縁膜に形成さ
れた貫通孔にコンタクトプラグを形成する工程と、前記層間絶縁膜を所定の厚みだけエッ
チングする工程と、前記層間絶縁膜及び前記コンタクトプラグ上にアモルファスシリコン
層を形成する工程と、前記アモルファスシリコンを上部から所定の高さまでシリサイド化
する工程と、を備える。
れた貫通孔にコンタクトプラグを形成する工程と、前記層間絶縁膜を所定の厚みだけエッ
チングする工程と、前記層間絶縁膜及び前記コンタクトプラグ上にアモルファスシリコン
層を形成する工程と、前記アモルファスシリコンを上部から所定の高さまでシリサイド化
する工程と、を備える。
本発明の第二の態様の半導体装置の製造方法は、ロジック回路上の層間絶縁膜に形成さ
れた貫通孔にコンタクトプラグを形成する工程と、前記層間絶縁膜及び前記コンタクトプ
ラグ上にアモルファスシリコン層を形成する工程と、前記コンタクトプラグ上の前記アモ
ルファスシリコン層を選択的に所定の高さエッチングする工程と、前記アモルファスシリ
コン層を上部から所定の高さまでシリサイド化する工程と、
を備える。
れた貫通孔にコンタクトプラグを形成する工程と、前記層間絶縁膜及び前記コンタクトプ
ラグ上にアモルファスシリコン層を形成する工程と、前記コンタクトプラグ上の前記アモ
ルファスシリコン層を選択的に所定の高さエッチングする工程と、前記アモルファスシリ
コン層を上部から所定の高さまでシリサイド化する工程と、
を備える。
本発明の第三の態様の半導体装置の製造方法は、 ロジック回路上の層間絶縁膜に形成
された貫通孔にコンタクトプラグを形成する工程と、前記コンタクトプラグ上部を選択的
に金属層を形成する工程と、前記層間絶縁膜及び前記コンタクトプラグ上にアモルファス
シリコン層を形成する工程と、前記アモルファスシリコン層を上部から所定の高さまでシ
リサイド化する工程と、を備える。
された貫通孔にコンタクトプラグを形成する工程と、前記コンタクトプラグ上部を選択的
に金属層を形成する工程と、前記層間絶縁膜及び前記コンタクトプラグ上にアモルファス
シリコン層を形成する工程と、前記アモルファスシリコン層を上部から所定の高さまでシ
リサイド化する工程と、を備える。
本発明の第四の態様の半導体装置の製造方法は、 ロジック回路上の層間絶縁膜に形成
された貫通孔にコンタクトプラグを形成する工程と、前記層間絶縁膜及び前記コンタクト
プラグ上にアモルファスシリコン層を形成する工程と、前記アモルファスシリコンを上部
から所定の高さまでシリサイド化する工程と、を備える。
された貫通孔にコンタクトプラグを形成する工程と、前記層間絶縁膜及び前記コンタクト
プラグ上にアモルファスシリコン層を形成する工程と、前記アモルファスシリコンを上部
から所定の高さまでシリサイド化する工程と、を備える。
本発明によれば、ＴＦＴ回路を備える半導体装置において、歩留まりの低下を抑制可能
な半導体装置及び半導体装置の製造方法を提供することが可能となる。
な半導体装置及び半導体装置の製造方法を提供することが可能となる。
図面を参照して本発明の実施例について説明する。
図１は、本発明の実施例に係る半導体装置の全体構成を示す装置断面図である。
図１に示すように、半導体装置１は、ロジック回路１０と、ロジック回路１０上に形成
されたTFT回路２０とを含む。
されたTFT回路２０とを含む。
ロジック回路１０は、半導体基板上に形成されたトランジスタ１１を有する。さらにロ
ジック回路１０は、トランジスタ１１上に形成された複数の層間絶縁膜１２と、複数の配
線層１３と、層間絶縁膜１２を貫通する貫通孔１４を埋め込むように形成され、配線層１
３間を電気的に接続する複数のコンタクトプラグ１５とを有する。
ジック回路１０は、トランジスタ１１上に形成された複数の層間絶縁膜１２と、複数の配
線層１３と、層間絶縁膜１２を貫通する貫通孔１４を埋め込むように形成され、配線層１
３間を電気的に接続する複数のコンタクトプラグ１５とを有する。
TFT回路２０は、ロジック回路１０上に形成される。TFT回路２０は、ロジック回路１０
上に形成された層間絶縁膜２２と、層間絶縁膜２２上に形成されたアモルファスシリコン
層２３と、アモルファスシリコン層２３上に形成されたTFT４０と、層間絶縁膜を貫通す
る貫通孔２４を埋め込むように形成され、ロジック回路１０に電気的に接続すると共に、
アモルファスシリコン層２３に接続するコンタクトプラグ２５とを有する。詳細は後述す
るが、アモルファスシリコン層２３は、上部から所定の高さまでシリサイド化されたシリ
サイド層３０を含む。さらに、コンタクトプラグ２５の上部は、アモルファスシリコン層
３０のシリサイド層３０に接する。
上に形成された層間絶縁膜２２と、層間絶縁膜２２上に形成されたアモルファスシリコン
層２３と、アモルファスシリコン層２３上に形成されたTFT４０と、層間絶縁膜を貫通す
る貫通孔２４を埋め込むように形成され、ロジック回路１０に電気的に接続すると共に、
アモルファスシリコン層２３に接続するコンタクトプラグ２５とを有する。詳細は後述す
るが、アモルファスシリコン層２３は、上部から所定の高さまでシリサイド化されたシリ
サイド層３０を含む。さらに、コンタクトプラグ２５の上部は、アモルファスシリコン層
３０のシリサイド層３０に接する。
次に、図２を参照してTFT回路の構成について、さらに詳細に説明する。図２は、本発
明の実施例１に係る半導体装置の構成を示す装置断面図である。図２には、図１のTFT回
路２０の一部構成と、TFT回路１０下の配線層１３の一部構成とが示されている。
明の実施例１に係る半導体装置の構成を示す装置断面図である。図２には、図１のTFT回
路２０の一部構成と、TFT回路１０下の配線層１３の一部構成とが示されている。
配線層１３の配線１６は、例えば、銅配線である。配線層上の層間絶縁膜２２は、例え
ば、SiN膜２２aとTEOS膜22bとを含む。
ば、SiN膜２２aとTEOS膜22bとを含む。
層間絶縁膜２２上には、アモルファスシリコン層２３が形成されている。アモルファス
シリコン層２３は、上部から所定の高さまでシリサイド化されたシリサイド層３０を含む
。アモルファスシリコン層２３の厚みは、例えば、５０〜６０nm程度である。シリサイド
層３０の厚みは、例えば、１５〜３０nm程度である。アモルファスシリコン層２３は、上
部がシリサイド化されたシリサイド層３０であり、下部がシリサイド化されていないノン
シリサイド層３１である。これにより、アモルファスシリコン層２３は、底部においてノ
ンシリサイド層３１が層間絶縁膜２２と接続する構成となる。このため、従来のように、
シリサイド化されたアモルファスシリコンが層間絶縁膜と接続する構成に比べ、アモルフ
ァスシリコン層２３と層間絶縁膜２２との密着性が高くなり、アモルファスシリコン層２
３が層間絶縁膜２２から剥がれることを防ぐことができる。
シリコン層２３は、上部から所定の高さまでシリサイド化されたシリサイド層３０を含む
。アモルファスシリコン層２３の厚みは、例えば、５０〜６０nm程度である。シリサイド
層３０の厚みは、例えば、１５〜３０nm程度である。アモルファスシリコン層２３は、上
部がシリサイド化されたシリサイド層３０であり、下部がシリサイド化されていないノン
シリサイド層３１である。これにより、アモルファスシリコン層２３は、底部においてノ
ンシリサイド層３１が層間絶縁膜２２と接続する構成となる。このため、従来のように、
シリサイド化されたアモルファスシリコンが層間絶縁膜と接続する構成に比べ、アモルフ
ァスシリコン層２３と層間絶縁膜２２との密着性が高くなり、アモルファスシリコン層２
３が層間絶縁膜２２から剥がれることを防ぐことができる。
アモルファスシリコン層２３上にはTFT４０が形成されている。TFT４０は、アモルファ
スシリコン層２３をアクティブ領域として形成される。TFT４０のゲート絶縁膜４１は、
例えば、TEOS膜から構成され、ゲート電極４２は、上部がシリサイド化されたアモルファ
スシリコンから構成される。なお、TFT４０のチャネル領域は、シリサイド化されていな
いアモルファスシリコンから構成される。
スシリコン層２３をアクティブ領域として形成される。TFT４０のゲート絶縁膜４１は、
例えば、TEOS膜から構成され、ゲート電極４２は、上部がシリサイド化されたアモルファ
スシリコンから構成される。なお、TFT４０のチャネル領域は、シリサイド化されていな
いアモルファスシリコンから構成される。
層間絶縁膜２２を貫通する貫通孔２４を埋め込むように、コンタクトプラグ２５が形成
されている。コンタクトプラグ２５は、貫通孔２４内にバリアメタル２７を介して形成さ
れる。コンタクトプラグ２５は、例えば、タングステンから構成される。コンタクトプラ
グ２５は、下部がバリアメタル２７を介して配線１６に接続されている。これにより、コ
ンタクトプラグ２５は、ロジック回路１０に電気的に接続される。さらに、コンタクトプ
ラグ２５の上部はシリサイド層３０に接続する。コンタクトプラグ２５は、貫通孔を埋め
込むように形成されると共に、貫通孔から突出する突出部２６を備え、突出部２６がシリ
サイド層３０に接続する構成となっている。これにより、コンタクトプラグ２５とアモル
ファスシリコン層２３との接続における界面抵抗を低減させることができる。
されている。コンタクトプラグ２５は、貫通孔２４内にバリアメタル２７を介して形成さ
れる。コンタクトプラグ２５は、例えば、タングステンから構成される。コンタクトプラ
グ２５は、下部がバリアメタル２７を介して配線１６に接続されている。これにより、コ
ンタクトプラグ２５は、ロジック回路１０に電気的に接続される。さらに、コンタクトプ
ラグ２５の上部はシリサイド層３０に接続する。コンタクトプラグ２５は、貫通孔を埋め
込むように形成されると共に、貫通孔から突出する突出部２６を備え、突出部２６がシリ
サイド層３０に接続する構成となっている。これにより、コンタクトプラグ２５とアモル
ファスシリコン層２３との接続における界面抵抗を低減させることができる。
以上のように、本実施例の半導体装置は、アモルファスシリコン層２３がシリサイド層
３０とノンシリサイド層３１とを含み、ノンシリサイド層３１が層間絶縁膜２２と接する
構成であるとともに、シリサイド層３０がコンタクトプラグ２５と接続する構成となって
いる。これにより、アモルファスシリコン層２３が層間絶縁膜２２から剥がれることを防
止できると共に、アモルファスシリコン層２３とコンタクトプラグ２５との接続における
界面抵抗を低減させることができる。
３０とノンシリサイド層３１とを含み、ノンシリサイド層３１が層間絶縁膜２２と接する
構成であるとともに、シリサイド層３０がコンタクトプラグ２５と接続する構成となって
いる。これにより、アモルファスシリコン層２３が層間絶縁膜２２から剥がれることを防
止できると共に、アモルファスシリコン層２３とコンタクトプラグ２５との接続における
界面抵抗を低減させることができる。
次に、図３を参照して、本実施例の半導体装置の製造方法について説明する。図３は、
本発明の実施例１に係る半導体装置の製造方法の一部を示した装置断面図である。
本発明の実施例１に係る半導体装置の製造方法の一部を示した装置断面図である。
まず、図３（a）に示すように、従来の方法により、ロジック回路（図示せず）上に層
間絶縁膜２２を形成した後、層間絶縁膜２２に層間絶縁膜２２を貫通し、底部に配線１６
を露出させる貫通孔２４を形成する。次に、従来の方法により、貫通孔２４にバリアメタ
ル２７を形成した後、CVD（Chemical Vapor Deposition）法等により貫通孔２４を埋め込
むようにコンタクトプラグ２５を形成する。
間絶縁膜２２を形成した後、層間絶縁膜２２に層間絶縁膜２２を貫通し、底部に配線１６
を露出させる貫通孔２４を形成する。次に、従来の方法により、貫通孔２４にバリアメタ
ル２７を形成した後、CVD（Chemical Vapor Deposition）法等により貫通孔２４を埋め込
むようにコンタクトプラグ２５を形成する。
次に、図３（b）に示すように、CMP（Chemical Mechanical Polishing）により、層間
絶縁膜２２とバリアメタル２７を平坦化する。次いで、ウェットエッチング又はドライエ
ッチングにより、選択的に、所定の厚みだけ層間絶縁膜２２をエッチングする。ここで、
所定の厚みとは、例えば、４０nm程度である。これにより、コンタクトプラグ２５に、層
間絶縁膜２２の貫通孔２４から突出する突出部２６が形成される。
絶縁膜２２とバリアメタル２７を平坦化する。次いで、ウェットエッチング又はドライエ
ッチングにより、選択的に、所定の厚みだけ層間絶縁膜２２をエッチングする。ここで、
所定の厚みとは、例えば、４０nm程度である。これにより、コンタクトプラグ２５に、層
間絶縁膜２２の貫通孔２４から突出する突出部２６が形成される。
次に、図３（c）に示すように、層間絶縁膜２２とコンタクトプラグ２５上にアモルフ
ァスシリコン層２３を形成する。ここで形成されるアモルファスシリコン層２３の厚みは
、例えば、５０〜６０nm程度である。
ァスシリコン層２３を形成する。ここで形成されるアモルファスシリコン層２３の厚みは
、例えば、５０〜６０nm程度である。
次に、図３（d）に示すように、CVD法、リソフラフィ等の従来の方法により、アモルフ
ァスシリコン層２３上にTFT４０を形成する。次いで、アモルファスシリコン層２３を上
部から所定の高さまでシリサイド化する。このとき、スパッタリングする金属（例えば、
Ｎｉ、Ｔｉ、Ｃｏ等）の膜厚を調整することにより、アモルファスシリコン層２３を上部
から所定の高さまでシリサイド化することができる。れにより、アモルファスシリコン層
２３上部はシリサイド化されたシリサイド層３０となり、アモルファスシリコン層２３下
部はシリサイド化されていないノンシリサイド層３１となる。これにより、シリサイド層
３０とコンタクトプラグ２５の突出部２６とが接続する。
ァスシリコン層２３上にTFT４０を形成する。次いで、アモルファスシリコン層２３を上
部から所定の高さまでシリサイド化する。このとき、スパッタリングする金属（例えば、
Ｎｉ、Ｔｉ、Ｃｏ等）の膜厚を調整することにより、アモルファスシリコン層２３を上部
から所定の高さまでシリサイド化することができる。れにより、アモルファスシリコン層
２３上部はシリサイド化されたシリサイド層３０となり、アモルファスシリコン層２３下
部はシリサイド化されていないノンシリサイド層３１となる。これにより、シリサイド層
３０とコンタクトプラグ２５の突出部２６とが接続する。
以上の半導体装置の製造方法によれば、アモルファスシリコン層２３がシリサイド層３
０とノンシリサイド層３１とを含み、ノンシリサイド層３１が層間絶縁膜２２と接続する
構成であるとともに、シリサイド層３０がコンタクトプラグ２５と接続する構成を有する
半導体装置を製造できる。これにより、アモルファスシリコン層２３が層間絶縁膜２２か
ら剥がれることを防止できると共に、アモルファスシリコン層２３とコンタクトプラグ２
５との接続における界面抵抗を低減させることが可能な半導体装置を製造することができ
る。
０とノンシリサイド層３１とを含み、ノンシリサイド層３１が層間絶縁膜２２と接続する
構成であるとともに、シリサイド層３０がコンタクトプラグ２５と接続する構成を有する
半導体装置を製造できる。これにより、アモルファスシリコン層２３が層間絶縁膜２２か
ら剥がれることを防止できると共に、アモルファスシリコン層２３とコンタクトプラグ２
５との接続における界面抵抗を低減させることが可能な半導体装置を製造することができ
る。
（変形例）
実施例１の半導体装置の別態様の製造方法について図４を参照して説明する。図４は、
本発明の実施例１に係る半導体装置の別態様の製造方法の一部を示した装置断面図である
。
実施例１の半導体装置の別態様の製造方法について図４を参照して説明する。図４は、
本発明の実施例１に係る半導体装置の別態様の製造方法の一部を示した装置断面図である
。
まず、図４（a）に示すように、従来の方法により、ロジック回路（図示せず）上に層
間絶縁膜２２を形成した後、層間絶縁膜２２上に薄いアモルファスシリコン層２３aを形
成する。アモルファスシリコン層２３aの厚みは、例えば、４０nm程度である。次いで、R
IE(Riactive Ion Ethcing)、リソグラフィ等の従来の方法により、アモルファスシリコン
層２３a及び層間絶縁膜２２に貫通孔２４を形成する。
間絶縁膜２２を形成した後、層間絶縁膜２２上に薄いアモルファスシリコン層２３aを形
成する。アモルファスシリコン層２３aの厚みは、例えば、４０nm程度である。次いで、R
IE(Riactive Ion Ethcing)、リソグラフィ等の従来の方法により、アモルファスシリコン
層２３a及び層間絶縁膜２２に貫通孔２４を形成する。
次に、図４（b）に示すように、従来の方法により、貫通孔２４にバリアメタル２７を
形成した後、CVD法により、貫通孔２４を埋め込むようにコンタクトプラグ２５を形成す
る。次いで、アモルファスシリコン層２３a及びコンタクトプラグ２５上にアモルファス
シリコン層２３bを形成する。アモルファスシリコン層２３bの厚みは、例えば、１５nm〜
３０nm程度である。これにより、コンタクトプラグ２５は、突出部２６を備えた構造とな
る。また、アモルファスシリコン層２３aと、アモルファスシリコン層２３bが、アモルフ
ァスシリコン層２３となる。
形成した後、CVD法により、貫通孔２４を埋め込むようにコンタクトプラグ２５を形成す
る。次いで、アモルファスシリコン層２３a及びコンタクトプラグ２５上にアモルファス
シリコン層２３bを形成する。アモルファスシリコン層２３bの厚みは、例えば、１５nm〜
３０nm程度である。これにより、コンタクトプラグ２５は、突出部２６を備えた構造とな
る。また、アモルファスシリコン層２３aと、アモルファスシリコン層２３bが、アモルフ
ァスシリコン層２３となる。
次に、図４（c）に示すように、従来の方法により、CVD法、リソフラフィ等の従来の方
法により、アモルファスシリコン層２３上にTFTを形成する。次いで、アモルファスシリ
コン層２３を上部から所定の高さまでシリサイド化する。このとき、スパッタリングする
金属（例えば、Ｎｉ、Ｔｉ、Ｃｏ等）の膜厚を調整することにより、アモルファスシリコ
ン層２３を上部から所定の高さまでシリサイド化することができる。これこれにより、ア
モルファスシリコン層２３上部はシリサイド化されたシリサイド層３０となり、アモルフ
ァスシリコン層２３下部はシリサイド化されていないノンシリサイド層３１となる。これ
により、シリサイド層３０とコンタクトプラグ２５の突出部２６とが接続する。
法により、アモルファスシリコン層２３上にTFTを形成する。次いで、アモルファスシリ
コン層２３を上部から所定の高さまでシリサイド化する。このとき、スパッタリングする
金属（例えば、Ｎｉ、Ｔｉ、Ｃｏ等）の膜厚を調整することにより、アモルファスシリコ
ン層２３を上部から所定の高さまでシリサイド化することができる。これこれにより、ア
モルファスシリコン層２３上部はシリサイド化されたシリサイド層３０となり、アモルフ
ァスシリコン層２３下部はシリサイド化されていないノンシリサイド層３１となる。これ
により、シリサイド層３０とコンタクトプラグ２５の突出部２６とが接続する。
次に、図５を参照して、本発明の実施例２について説明する。図５は、本発明の実施例
２に係る半導体装置の構成を示す装置断面図である。実施例１と同一又は同様の構成につ
いては、同一の符号を付し、説明を省略する。
２に係る半導体装置の構成を示す装置断面図である。実施例１と同一又は同様の構成につ
いては、同一の符号を付し、説明を省略する。
本実施例に係る半導体装置２は、実施例１に係る半導体装置と同様、アモルファスシリ
コン層２３がシリサイド層３０とノンシリサイド層３１とを含み、ノンシリサイド層３１
が層間絶縁膜２２と接する構成となっている。
コン層２３がシリサイド層３０とノンシリサイド層３１とを含み、ノンシリサイド層３１
が層間絶縁膜２２と接する構成となっている。
本実施例に係る半導体装置２は、コンタクトプラグ１５と、コンタクトプラグ１５上の
アモルファスシリコン層２３の構成が、実施例１に係る半導体装置１の構成と異なる。
アモルファスシリコン層２３の構成が、実施例１に係る半導体装置１の構成と異なる。
コンタクトプラグ２５は、層間絶縁膜２２を貫通する貫通孔２４を埋め込むように形成
されている。層間絶縁膜２２上に形成されたアモルファスシリコン層２３は、上部がシリ
サイド化されたシリサイド層３０であり、下部がシリサイド化されていないノンシリサイ
ド層３１である。さらに、コンタクトプラグ２５上のアモルファスシリコン層２３は、コ
ンタクトプラグ２５に接続する下部までシリサイド化されている。また、コンタクトプラ
グ２５上のアモルファスシリコン層２３は、表面に凹部を有する。
されている。層間絶縁膜２２上に形成されたアモルファスシリコン層２３は、上部がシリ
サイド化されたシリサイド層３０であり、下部がシリサイド化されていないノンシリサイ
ド層３１である。さらに、コンタクトプラグ２５上のアモルファスシリコン層２３は、コ
ンタクトプラグ２５に接続する下部までシリサイド化されている。また、コンタクトプラ
グ２５上のアモルファスシリコン層２３は、表面に凹部を有する。
以上の構成を備えることにより、実施例２の半導体装置２は、実施例１の半導体装置１
と同様の効果が得られる。
と同様の効果が得られる。
次に、図６を参照して、本実施例の半導体装置の製造方法について説明する。図６は、
本発明の実施例２に係る半導体装置の製造方法の一部を示した装置断面図である。図６（
a）は、図３（a）と同様の工程で形成されるので説明を省略する。
本発明の実施例２に係る半導体装置の製造方法の一部を示した装置断面図である。図６（
a）は、図３（a）と同様の工程で形成されるので説明を省略する。
図６（b）に示すように、層間絶縁膜２２及びコンタクトプラグ２５上にアモルファス
シリコン層２３を形成する。ここで形成されるアモルファスシリコン層２３の厚みは、例
えば、５０〜６０nm程度である。次いで、RIE、リソグラフィ等を従来の方法により、コン
タクトプラグ２５上のアモルファスシリコン層２３をエッチングする。これにより、コン
タクトプラグ２５上のアモルファスシリコン層２３が層間絶縁膜２２上のアモルファスシ
リコン２３に比べ薄い構造となる。
シリコン層２３を形成する。ここで形成されるアモルファスシリコン層２３の厚みは、例
えば、５０〜６０nm程度である。次いで、RIE、リソグラフィ等を従来の方法により、コン
タクトプラグ２５上のアモルファスシリコン層２３をエッチングする。これにより、コン
タクトプラグ２５上のアモルファスシリコン層２３が層間絶縁膜２２上のアモルファスシ
リコン２３に比べ薄い構造となる。
次に、図６（c）に示すように、CVD法、リソグラフィ等の従来の方法により、アモルフ
ァスシリコン層２３上にTFTを形成する。次いで、アモルファスシリコン層２３を上部か
ら所定の高さまでシリサイド化する。これにより、層間絶縁膜２２上に形成されたアモル
ファスシリコン層２３は、上部がシリサイド化されたシリサイド層３０であり、下部がシ
リサイド化されていないノンシリサイド層３１である。さらに、コンタクトプラグ２５上
のアモルファスシリコン層２３は、コンタクトプラグ２５に接続する下部までシリサイド
化される。
ァスシリコン層２３上にTFTを形成する。次いで、アモルファスシリコン層２３を上部か
ら所定の高さまでシリサイド化する。これにより、層間絶縁膜２２上に形成されたアモル
ファスシリコン層２３は、上部がシリサイド化されたシリサイド層３０であり、下部がシ
リサイド化されていないノンシリサイド層３１である。さらに、コンタクトプラグ２５上
のアモルファスシリコン層２３は、コンタクトプラグ２５に接続する下部までシリサイド
化される。
次に、図７を参照して、本発明の実施例３について説明する。図７は、本発明の実施例
３に係る半導体装置の構成を示す装置断面図である。実施例１と同一又は同様の構成につ
いては、同一の符号を付し、説明を省略する。
３に係る半導体装置の構成を示す装置断面図である。実施例１と同一又は同様の構成につ
いては、同一の符号を付し、説明を省略する。
本実施例に係る半導体装置３は、実施例１に係る半導体装置と同様、アモルファスシリ
コン層２３がシリサイド層３０とノンシリサイド層３１とを含み、ノンシリサイド層３１
が層間絶縁膜２２と接する構成となっている。
コン層２３がシリサイド層３０とノンシリサイド層３１とを含み、ノンシリサイド層３１
が層間絶縁膜２２と接する構成となっている。
本実施例に係る半導体装置２は、コンタクトプラグ１５と、コンタクトプラグ１５上の
アモルファスシリコン層２３の構成が、実施例１に係る半導体装置１の構成と異なる。
アモルファスシリコン層２３の構成が、実施例１に係る半導体装置１の構成と異なる。
層間絶縁膜２２上に形成されたアモルファスシリコン層２３は、上部がシリサイド化さ
れたシリサイド層３０であり、下部がシリサイド化されていないノンシリサイド層３１で
ある。コンタクトプラグ２５は、層間絶縁膜２２を貫通する貫通孔２４を埋め込むように
形成されている。さらに、コンタクトプラグ２５は、上部がシリサイド化されたコンタク
トプラグシリサイド層２８を備える。コンタクトプラグ２５は、コンタクトプラグシリサ
イド層２８が、層間絶縁膜２２から突出した構造となっている。これにより、コンタクト
プラグシリサイド層２８がシリサイド層３０に接続する。
れたシリサイド層３０であり、下部がシリサイド化されていないノンシリサイド層３１で
ある。コンタクトプラグ２５は、層間絶縁膜２２を貫通する貫通孔２４を埋め込むように
形成されている。さらに、コンタクトプラグ２５は、上部がシリサイド化されたコンタク
トプラグシリサイド層２８を備える。コンタクトプラグ２５は、コンタクトプラグシリサ
イド層２８が、層間絶縁膜２２から突出した構造となっている。これにより、コンタクト
プラグシリサイド層２８がシリサイド層３０に接続する。
以上の構成を備えることにより、実施例３の半導体装置２は、実施例１の半導体装置１
と同様の効果が得られる。
と同様の効果が得られる。
次に、図８を参照して、本実施例の半導体装置の製造方法について説明する。図８は、
本発明の実施例３に係る半導体装置の製造方法の一部を示した装置断面図である。図８（
a）は、図３（a）と同様の工程で形成されるので説明を省略する。
本発明の実施例３に係る半導体装置の製造方法の一部を示した装置断面図である。図８（
a）は、図３（a）と同様の工程で形成されるので説明を省略する。
図８（b）に示すように、コンタクトプラグ２５及びバリアメタル２７上に、スパッタ
リング、リソグラフィ等の従来の技術により、Ｎｉ又はＣｏＷ等の金属を、選択的に形成
する。これにより、コンタクトプラグ２５及びバリアメタル２７上にコンタクトプラグシ
リサイド層２８を形成する。次いで、層間絶縁膜２２とコンタクトプラグシリサイド層２
８上にアモルファスシリコン層２３を形成する。ここで、アモルファスシリコン層２３の
厚みは、例えば、５０〜６０ｎｍ程度である。
リング、リソグラフィ等の従来の技術により、Ｎｉ又はＣｏＷ等の金属を、選択的に形成
する。これにより、コンタクトプラグ２５及びバリアメタル２７上にコンタクトプラグシ
リサイド層２８を形成する。次いで、層間絶縁膜２２とコンタクトプラグシリサイド層２
８上にアモルファスシリコン層２３を形成する。ここで、アモルファスシリコン層２３の
厚みは、例えば、５０〜６０ｎｍ程度である。
次に、図８（c）に示すように、従来の方法により、CVD法、リソフラフィ等の従来の方
法により、アモルファスシリコン層２３上にTFTを形成する。次いで、アモルファスシリ
コン層２３を上部から所定の高さまでシリサイド化する。このとき、スパッタリングする
金属（例えば、Ｎｉ、Ｔｉ、Ｃｏ等）の膜厚を調整することにより、アモルファスシリコ
ン層２３を上部から所定の高さまでシリサイド化することができる。これにより、アモル
ファスシリコン層２３上部はシリサイド化されたシリサイド層３０となり、アモルファス
シリコン層２３下部はシリサイド化されていないノンシリサイド層３１となる。これによ
り、シリサイド層３０とコンタクトプラグシリサイド層２８とが接続する。
法により、アモルファスシリコン層２３上にTFTを形成する。次いで、アモルファスシリ
コン層２３を上部から所定の高さまでシリサイド化する。このとき、スパッタリングする
金属（例えば、Ｎｉ、Ｔｉ、Ｃｏ等）の膜厚を調整することにより、アモルファスシリコ
ン層２３を上部から所定の高さまでシリサイド化することができる。これにより、アモル
ファスシリコン層２３上部はシリサイド化されたシリサイド層３０となり、アモルファス
シリコン層２３下部はシリサイド化されていないノンシリサイド層３１となる。これによ
り、シリサイド層３０とコンタクトプラグシリサイド層２８とが接続する。
次に、図９を参照して、本発明の実施例４について説明する。図９は、本発明の実施例
４に係る半導体装置の構成を示す装置断面図である。実施例１と同一又は同様の構成につ
いては、同一の符号を付し、説明を省略する。
４に係る半導体装置の構成を示す装置断面図である。実施例１と同一又は同様の構成につ
いては、同一の符号を付し、説明を省略する。
本実施例に係る半導体装置４は、実施例１に係る半導体装置と同様、アモルファスシリ
コン層２３がシリサイド層３０とノンシリサイド層３１とを含み、ノンシリサイド層３１
が層間絶縁膜２２と接する構成となっている。
コン層２３がシリサイド層３０とノンシリサイド層３１とを含み、ノンシリサイド層３１
が層間絶縁膜２２と接する構成となっている。
本実施例に係る半導体装置２は、コンタクトプラグ１５と、コンタクトプラグ１５上の
アモルファスシリコン層２３の構成が、実施例１に係る半導体装置１の構成と異なる。
アモルファスシリコン層２３の構成が、実施例１に係る半導体装置１の構成と異なる。
コンタクトプラグ２５は、層間絶縁膜２２を貫通する貫通孔２４を所定の高さまで埋め
込むように形成されている。アモルファスシリコン層２３は、コンタクトプラグ２５上に
、貫通孔２４を埋め込むように形成され、かつ、層間絶縁膜２２上では、上部がシリサイ
ド化されたシリサイド層３０であり、下部がシリサイド化されていないノンシリサイド層
３１である。アモルファスシリコン層２３の貫通孔２４を埋め込むように形成された部分
は、シリサイド化され、かつ、アモルファスシリコン層２３上部のシリサイド層３０とつ
ながっている。
込むように形成されている。アモルファスシリコン層２３は、コンタクトプラグ２５上に
、貫通孔２４を埋め込むように形成され、かつ、層間絶縁膜２２上では、上部がシリサイ
ド化されたシリサイド層３０であり、下部がシリサイド化されていないノンシリサイド層
３１である。アモルファスシリコン層２３の貫通孔２４を埋め込むように形成された部分
は、シリサイド化され、かつ、アモルファスシリコン層２３上部のシリサイド層３０とつ
ながっている。
以上の構成を備えることにより、実施例４の半導体装置２は、実施例１の半導体装置１
と同様の効果が得られる。
と同様の効果が得られる。
次に、図１０を参照して、本実施例の半導体装置の製造方法について説明する。図１０
は、本発明の実施例４に係る半導体装置の製造方法の一部を示した装置断面図である。
は、本発明の実施例４に係る半導体装置の製造方法の一部を示した装置断面図である。
まず、図１０（a）に示すように、従来の方法により、ロジック回路（図示せず）上に
層間絶縁膜２２を形成した後、層間絶縁膜２２に層間絶縁膜２２を貫通し、底部に配線１
６を露出させる貫通孔２４を形成する。次に、従来の方法により、貫通孔２４にバリアメ
タル２７を形成した後、CVD（Chemical Vapor Deposition）法により貫通孔２４を埋め込
むようにコンタクトプラグ２５を形成する。次いで、CMP（Chemical Mechanical Polishi
ng）により、層間絶縁膜２２とバリアメタル２７を平坦化する。次いで、ウェットエッチ
ング又はドライエッチングにより、選択的に、所定の高さまでコンタクトプラグ２５をエ
ッチングする。これにより、コンタクトプラグ２５が、層間絶縁膜２２に対して凹部を有
する構造が形成される。
層間絶縁膜２２を形成した後、層間絶縁膜２２に層間絶縁膜２２を貫通し、底部に配線１
６を露出させる貫通孔２４を形成する。次に、従来の方法により、貫通孔２４にバリアメ
タル２７を形成した後、CVD（Chemical Vapor Deposition）法により貫通孔２４を埋め込
むようにコンタクトプラグ２５を形成する。次いで、CMP（Chemical Mechanical Polishi
ng）により、層間絶縁膜２２とバリアメタル２７を平坦化する。次いで、ウェットエッチ
ング又はドライエッチングにより、選択的に、所定の高さまでコンタクトプラグ２５をエ
ッチングする。これにより、コンタクトプラグ２５が、層間絶縁膜２２に対して凹部を有
する構造が形成される。
次に、図１０（b）に示すように、層間絶縁膜２２及びコンタクトプラグ２５上にアモ
ルファスシリコン層２３を形成する。ここで形成されるアモルファスシリコン層２３の厚
みは、例えば、５０〜６０nm程度である。このとき、コンタクトプラグ２５上のアモルフ
ァスシリコン層２３は、一部貫通孔内に埋め込まれる。これにより、アモルファスシリコ
ン層２３は、表面に凹部を備える。
ルファスシリコン層２３を形成する。ここで形成されるアモルファスシリコン層２３の厚
みは、例えば、５０〜６０nm程度である。このとき、コンタクトプラグ２５上のアモルフ
ァスシリコン層２３は、一部貫通孔内に埋め込まれる。これにより、アモルファスシリコ
ン層２３は、表面に凹部を備える。
次に、図１０（c）に示すように、CVD法、リソグラフィ等の従来の方法により、アモル
ファスシリコン層２３上にTFTを形成する。次いで、アモルファスシリコン層２３を上部
から所定の高さまでシリサイド化する。これにより、層間絶縁膜２２上に形成されたアモ
ルファスシリコン層２３は、上部がシリサイド化されたシリサイド層３０であり、下部が
シリサイド化されていないノンシリサイド層３１である。さらに、コンタクトプラグ２５
上のアモルファスシリコン層２３は、コンタクトプラグ２５に接続する下部までシリサイ
ド化される。
ファスシリコン層２３上にTFTを形成する。次いで、アモルファスシリコン層２３を上部
から所定の高さまでシリサイド化する。これにより、層間絶縁膜２２上に形成されたアモ
ルファスシリコン層２３は、上部がシリサイド化されたシリサイド層３０であり、下部が
シリサイド化されていないノンシリサイド層３１である。さらに、コンタクトプラグ２５
上のアモルファスシリコン層２３は、コンタクトプラグ２５に接続する下部までシリサイ
ド化される。
なお、前述した各実施形態は、本発明の理解を容易にするためのものであり、本発明
を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更
／改良されうると共に、本発明にはその等価物も含まれる。
を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更
／改良されうると共に、本発明にはその等価物も含まれる。
１ 半導体装置
１０ ロジック回路
１１ トランジスタ
１２、２２ 層間絶縁膜
１３ 配線層
１４ 貫通孔
１５ コンタクトプラグ
１６ 配線
２０ TFT回路
２２a SiN膜
２２b TEOS膜
２３ アモルファスシリコン層
２４ 貫通孔
２５ コンタクトプラグ
２６ 突出部
２７ バリアメタル
２８ コンタクトプラグシリサイド層
３０ シリサイド層
３１ ノンシリサイド層
４０ TFT
４１ ゲート絶縁膜
４２ ゲード電極
１０ ロジック回路
１１ トランジスタ
１２、２２ 層間絶縁膜
１３ 配線層
１４ 貫通孔
１５ コンタクトプラグ
１６ 配線
２０ TFT回路
２２a SiN膜
２２b TEOS膜
２３ アモルファスシリコン層
２４ 貫通孔
２５ コンタクトプラグ
２６ 突出部
２７ バリアメタル
２８ コンタクトプラグシリサイド層
３０ シリサイド層
３１ ノンシリサイド層
４０ TFT
４１ ゲート絶縁膜
４２ ゲード電極
Claims (8)
- ロジック回路と、
前記ロジック回路上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、上部から所定の高さまでシリサイド化されたシリサイド
層を含むアモルファスシリコン層と、
前記アモルファスシリコン層上に形成されたＴＦＴと、
前記層間絶縁膜を貫通する貫通孔を埋め込むように形成され、前記ロジック回路に電気
的に接続すると共に、上部が前記シリサイド層に接続するコンタクトプラグと、
を備えることを特徴とする半導体装置。 - 前記コンタクトプラグが前記貫通孔から突出する突出部を備え、前記突出部が前記シリ
サイド層に接続することを特徴とする請求項１記載の半導体装置。 - 前記コンタクトプラグ上の前記アモルファスシリコン層は、前記コンタクトプラグに接
続する下部までシリサイド化されていることを徳著とする請求項１に記載の半導体装置。 - 前記コンタクトプラグが、上部に選択的に形成された金属層を備え、前記コンタクトプ
ラグシリサイド層が前記アモルファスシリコン層の前記シリサイド層に接続することを特
徴とする請求項１記載の半導体装置。
- 前記コンタクトプラグが前記貫通孔の所定の高さまで埋め込まれるようにして形成され
、前記アモルファスシリコン層が前記コンタクトプラグ上の前記貫通孔を埋め込むように
形成され、前記コンタクトプラグ上の前記アモルファスシリコン層が前記コンタクトプラ
グに接続する下部までシリサイド層であることを特徴とする請求項１記載の半導体装置。
- ロジック回路上の層間絶縁膜に形成された貫通孔にコンタクトプラグを形成する工程と
、
前記層間絶縁膜を所定の厚みだけエッチングする工程と、
前記層間絶縁膜及び前記コンタクトプラグ上にアモルファスシリコン層を形成する工程
と、
前記アモルファスシリコンを上部から所定の高さまでシリサイド化する工程と、
を備えることを特徴とする半導体装置の製造方法。 - ロジック回路上の層間絶縁膜に形成された貫通孔にコンタクトプラグを形成する工程と
、
前記層間絶縁膜及び前記コンタクトプラグ上にアモルファスシリコン層を形成する工程
と、
前記コンタクトプラグ上の前記アモルファスシリコン層を選択的に所定の高さエッチン
グする工程と、
前記アモルファスシリコン層を上部から所定の高さまでシリサイド化する工程と、
を備えることを特徴とする半導体装置の製造方法。 - ロジック回路上の層間絶縁膜に形成された貫通孔にコンタクトプラグを形成する工程と
、
前記コンタクトプラグ上部を選択的に金属層を形成する工程と、
前記層間絶縁膜及び前記コンタクトプラグ上にアモルファスシリコン層を形成する工程
と、
前記アモルファスシリコン層を上部から所定の高さまでシリサイド化する工程と、
を備えることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010073714A JP2011210744A (ja) | 2010-03-26 | 2010-03-26 | 半導体装置及びその製造方法 |
| TW100107755A TW201222733A (en) | 2010-03-26 | 2011-03-08 | Semiconductor device and manufacturing method thereof |
| US13/051,524 US8629437B2 (en) | 2010-03-26 | 2011-03-18 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010073714A JP2011210744A (ja) | 2010-03-26 | 2010-03-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011210744A true JP2011210744A (ja) | 2011-10-20 |
Family
ID=44941534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010073714A Pending JP2011210744A (ja) | 2010-03-26 | 2010-03-26 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8629437B2 (ja) |
| JP (1) | JP2011210744A (ja) |
| TW (1) | TW201222733A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014072418A (ja) * | 2012-09-28 | 2014-04-21 | Sony Corp | 半導体装置、固体撮像装置、および半導体装置の製造方法 |
| KR20180050199A (ko) * | 2016-11-04 | 2018-05-14 | 삼성전자주식회사 | 상부 금속 라우팅 층에 리피터 / 버퍼를 포함하는 반도체 장치 및 그 제조 방법 |
| WO2018167591A1 (ja) * | 2017-03-13 | 2018-09-20 | 株式会社半導体エネルギー研究所 | 半導体装置、および半導体装置の作製方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018004659A1 (en) * | 2016-07-01 | 2018-01-04 | Intel Corporation | Three transistor memory cell with metal oxide semiconductors and si transistors |
| WO2018004663A1 (en) * | 2016-07-01 | 2018-01-04 | Intel Corporation | Two transistor memory cell with metal oxide semiconductors and silicon transistors |
| WO2018004667A1 (en) * | 2016-07-01 | 2018-01-04 | Intel Corporation | Two transistor memory cell using high mobility metal oxide semiconductors |
| US11942526B2 (en) * | 2017-03-28 | 2024-03-26 | Intel Corporation | Integrated circuit contact structures |
| DE112018002191T5 (de) | 2017-04-28 | 2020-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung |
| FR3082050B1 (fr) | 2018-05-29 | 2020-09-04 | Commissariat Energie Atomique | Via interne avec contact ameliore pour couche semi-conductrice superieure d'un circuit 3d |
| US11289475B2 (en) | 2019-01-25 | 2022-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
| US11476248B2 (en) | 2019-12-26 | 2022-10-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three dimensional integrated circuit and fabrication thereof |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169755A (ja) * | 1987-01-07 | 1988-07-13 | Agency Of Ind Science & Technol | 積層型半導体装置の製造方法 |
| JPH0878519A (ja) * | 1994-09-01 | 1996-03-22 | Nec Corp | 半導体装置およびその製造方法 |
| JPH11260937A (ja) * | 1998-03-13 | 1999-09-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2005086157A (ja) * | 2003-09-11 | 2005-03-31 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008262962A (ja) * | 2007-04-10 | 2008-10-30 | Seiko Epson Corp | 半導体装置、電子機器、半導体装置の製造方法および電子機器の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900003618B1 (ko) * | 1986-05-30 | 1990-05-26 | 후지쓰가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| US7064018B2 (en) * | 2002-07-08 | 2006-06-20 | Viciciv Technology | Methods for fabricating three dimensional integrated circuits |
| US6828689B2 (en) | 2002-07-08 | 2004-12-07 | Vi Ci Civ | Semiconductor latches and SRAM devices |
| JP4314278B2 (ja) * | 2007-01-22 | 2009-08-12 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
-
2010
- 2010-03-26 JP JP2010073714A patent/JP2011210744A/ja active Pending
-
2011
- 2011-03-08 TW TW100107755A patent/TW201222733A/zh unknown
- 2011-03-18 US US13/051,524 patent/US8629437B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169755A (ja) * | 1987-01-07 | 1988-07-13 | Agency Of Ind Science & Technol | 積層型半導体装置の製造方法 |
| JPH0878519A (ja) * | 1994-09-01 | 1996-03-22 | Nec Corp | 半導体装置およびその製造方法 |
| JPH11260937A (ja) * | 1998-03-13 | 1999-09-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2005086157A (ja) * | 2003-09-11 | 2005-03-31 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008262962A (ja) * | 2007-04-10 | 2008-10-30 | Seiko Epson Corp | 半導体装置、電子機器、半導体装置の製造方法および電子機器の製造方法 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10615214B2 (en) | 2012-09-28 | 2020-04-07 | Sony Corporation | Semiconductor device, solid-state imaging device with tantalum oxide layer formed by diffusing a material of an electrode of necessity or a counter electrode |
| US9577005B2 (en) | 2012-09-28 | 2017-02-21 | Sony Corporation | Semiconductor device and solid-state imaging device with tantalum oxide layer formed by diffusing a material of an electrode of necessity or a counter electrode |
| US9947710B2 (en) | 2012-09-28 | 2018-04-17 | Sony Corporation | Semiconductor device, solid-state imaging device with tantalum oxide layer formed by diffusing a material of an electrode of necessity or a counter electrode |
| JP2014072418A (ja) * | 2012-09-28 | 2014-04-21 | Sony Corp | 半導体装置、固体撮像装置、および半導体装置の製造方法 |
| US10930697B2 (en) | 2012-09-28 | 2021-02-23 | Sony Corporation | Semiconductor device, solid-state imaging device with tantalum oxide layer formed by diffusing a material of an electrode of necessity or a counter electrode |
| US10319775B2 (en) | 2012-09-28 | 2019-06-11 | Sony Corporation | Semiconductor device, solid-state imaging device with tantalum oxide layer formed by diffusing a material of an electrode of necessity or a counter electrode |
| KR20180050199A (ko) * | 2016-11-04 | 2018-05-14 | 삼성전자주식회사 | 상부 금속 라우팅 층에 리피터 / 버퍼를 포함하는 반도체 장치 및 그 제조 방법 |
| KR102300699B1 (ko) * | 2016-11-04 | 2021-09-10 | 삼성전자주식회사 | 상부 금속 라우팅 층에 리피터 / 버퍼를 포함하는 반도체 장치 및 그 제조 방법 |
| US11404405B2 (en) | 2016-11-04 | 2022-08-02 | Samsung Electronics Co., Ltd. | Semiconductor device including a repeater/buffer at upper metal routing layers and methods of manufacturing the same |
| WO2018167591A1 (ja) * | 2017-03-13 | 2018-09-20 | 株式会社半導体エネルギー研究所 | 半導体装置、および半導体装置の作製方法 |
| US11004961B2 (en) | 2017-03-13 | 2021-05-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US11670705B2 (en) | 2017-03-13 | 2023-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US11955538B2 (en) | 2017-03-13 | 2024-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US12402363B2 (en) | 2017-03-13 | 2025-08-26 | Semiconductor Energy Laboratory Co., Ltd. | Integrated semiconductor with shared electrodes between capacitor and transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US8629437B2 (en) | 2014-01-14 |
| TW201222733A (en) | 2012-06-01 |
| US20120068179A1 (en) | 2012-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2011210744A (ja) | 半導体装置及びその製造方法 | |
| KR101366201B1 (ko) | 콘택 영역들에 금속 규화물 영역을 국부적으로 구비한 트랜지스터 및 그 트랜지스터를 제조하는 방법 | |
| US8174064B2 (en) | Semiconductor device and method for forming the same | |
| TWI681506B (zh) | 場效電晶體元件及其製造方法 | |
| US10276500B2 (en) | Enhancing barrier in air gap technology | |
| US20120276736A1 (en) | Method for manufacturing semiconductor device | |
| TW201717278A (zh) | 具有選擇性蝕刻終止襯墊之自對準閘極下接接觸 | |
| KR100946024B1 (ko) | 반도체 소자의 금속 배선 및 그것의 형성 방법 | |
| JP2005340808A (ja) | 半導体装置のバリア構造 | |
| US20210210382A1 (en) | Method for forming contact structure | |
| CN103681612A (zh) | 晶种层结构和方法 | |
| JP4751705B2 (ja) | 半導体装置の製造方法 | |
| JP5134193B2 (ja) | 半導体装置及びその製造方法 | |
| JP2008205032A (ja) | 半導体装置 | |
| JP2012019018A (ja) | 半導体装置及びその製造方法 | |
| US12027463B2 (en) | Memory device and fabrication method thereof | |
| JP2015079821A (ja) | 半導体装置及びその製造方法 | |
| US8288279B1 (en) | Method for forming conductive contact | |
| US20090294809A1 (en) | Reduction of metal silicide diffusion in a semiconductor device by protecting sidewalls of an active region | |
| JP2012119631A (ja) | 半導体装置の製造方法 | |
| JP2007129030A (ja) | 半導体装置及びその製造方法 | |
| JP2015228473A (ja) | 半導体装置およびその製造方法 | |
| JP2010021444A (ja) | 電子デバイス及びその製造方法 | |
| TW202437473A (zh) | 半導體裝置的製造方法 | |
| JP2009105340A (ja) | 半導体装置、及び半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111125 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20111205 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120313 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120713 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120803 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121130 |