JP2012119631A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】低コストで、かつ簡便な方法で、コンタクトプラグ上に形成される銅配線の上面にヒロックが生じて短絡が発生することを抑制可能な半導体装置の製造方法を提供する。
【解決手段】配線１３を覆う層間絶縁膜１５の上面に、層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜１６を形成する。エッチングストッパ膜のうち、配線と対向する部分を貫通する第１の開口部１６Ａを形成する。エッチングストッパ膜よりも層間絶縁膜がエッチングされやすい条件を用いて、配線の上面が露出するまで第１の開口部の下方に位置する層間絶縁膜をエッチングして、第１の開口部と共にコンタクトホールを構成する第２の開口部１５Ａを形成する。第１の開口部を埋め込むように、コンタクトホール内に導電膜を成膜することでコンタクトプラグ２７を形成する。電解メッキ法により、コンタクトプラグの上面と接触する銅配線３９を形成する。
【選択図】図１０

Description

本発明は、半導体装置の製造方法に関する。

従来、半導体装置（半導体デバイス）では、配線の低抵抗化を目的として銅配線が用いられている。銅配線では、製造工程の途中において、表面にヒロックと呼ばれる突起が生じることがある（例えば、特許文献１参照。）。
銅配線にヒロックが形成されると、微細化した半導体装置では、配線の短絡を引き起こし、製造歩留まりが低下してしまうという問題があった。

また、コンタクトプラグ内に発生したボイド（空洞）がコンタクトプラグの表面に露出した場合、コンタクトプラグ上に形成された配線に対して接触不良を引き起こすばかりでなく、該配線が剥がれるという問題があった。

特許文献２には、コンタクトプラグに形成されたボイドの発生を抑制する方法として、コンタクトホールの下部に第１の密着層を形成し、次いで、コンタクトホールの上部に第１の密着層と比較して、Ｗ（タングステン）層の成長開始までのインキュベーション時間の長い第２の密着層を形成し、その後、第１及び第２の密着層が形成されたコンタクトホール内にＷ層を形成することで、Ｗ層よりなるコンタクトプラグを形成することが開示されている。

特開２００８−２１８９０２号公報 特開２００５−１２９８３１号公報

ところで、本発明者は、タングステン膜等の金属膜を用いて形成したコンタクトプラグ上に銅配線を形成する場合において、銅配線の表面にヒロックが発生する現象に着目し、以下のようなヒロック発生原因を見出した。

半導体装置の微細化に伴って、コンタクトプラグのアスペクト比が増加し、コンタクトプラグを配置するためのコンタクトホールがボーイング形状と呼ばれる形状になりやすい。ボーイング形状とは、コンタクトホールの上端及び底部の開口サイズよりも幅の広がった樽型の形状であり、コンタクトホールの上端近くに形成される。

コンタクトホールがボーイング形状になると、コンタクトプラグの母材となる金属膜を埋め込む際に、コンタクトプラグの上端付近にボイドが形成されやすい。
コンタクトプラグの上端付近に形成されたボイドの上端が完全に塞がれずに、ボイドの内壁が露出された状態でコンタクトプラグに接続する銅配線を形成しようとすると、銅配線にヒロックが生じる可能性の高いことが判明した。

このようなボイドに起因したヒロックの発生原因として、銅配線を形成する際に使用するメッキ用の電解液がボイド内に残留することが影響していることを本発明者は見出した。
すなわち、ボイド内に残留した電解液が、後の熱処理工程において、ガスの噴出や膨張、金属膜の異常酸化等を引き起こすため、銅配線の膨れや剥れが発生し、これがヒロックとして銅配線の表面に生じる。

なお、特許文献２に記載の方法を用いた場合、半導体装置の製造工程が複雑になるため、容易、かつ低コストで半導体装置を製造することができないという問題があった。

本発明の一観点によれば、絶縁膜を介して、半導体基板上に形成された配線を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜の上面に、前記層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜を選択的にエッチングする異方性エッチングにより、前記エッチングストッパ膜のうち、前記配線と対向する部分をエッチングして、前記エッチングストッパ膜を貫通する第１の開口部を形成する工程と、前記エッチングストッパ膜よりも前記層間絶縁膜がエッチングされやすい条件を用いた異方性エッチングにより、前記エッチングストッパ膜を介して、前記配線の上面が露出するまで前記第１の開口部の下方に位置する前記層間絶縁膜をエッチングすることで、前記第１の開口部と共にコンタクトホールを構成する第２の開口部を形成する工程と、前記配線の上面と接触し、かつ前記第１の開口部を埋め込むように、前記コンタクトホール内に導電膜を成膜することで、該導電膜よりなるコンタクトプラグを形成する工程と、前記エッチングストッパ膜の上面に、配線層間絶縁膜を形成する工程と、前記エッチングストッパ膜をストッパとする異方性エッチングにより、前記配線層間絶縁膜をエッチングすることで、前記コンタクトプラグの上面及び前記エッチングストッパ膜の上面を露出する配線溝を形成する工程と、電解メッキ法により、前記配線溝を埋め込むと共に、前記コンタクトプラグの上面と接触する銅配線を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。

本発明の半導体装置の製造方法によれば、配線を覆う層間絶縁膜の上面に、層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成し、次いで、エッチングストッパ膜を選択的にエッチングする異方性エッチングにより、エッチングストッパ膜のうち、配線と対向する部分をエッチングして、エッチングストッパ膜を貫通する第１の開口部を形成し、次いで、エッチングストッパ膜よりも層間絶縁膜がエッチングされやすい条件を用いた異方性エッチングにより、エッチングストッパ膜を介して、配線の上面が露出するまで第１の開口部の下方に位置する層間絶縁膜をエッチングすることで、第１の開口部と共にコンタクトホールを構成する第２の開口部を形成することにより、第１の開口部のアペクト比を小さく（導電膜を埋め込みやすい形状）し、かつ第１の開口部の側壁を略垂直形状にすることが可能になると共に、第２の開口部に発生するボーイング部（ボーイング形状とされた部分）をエッチングストッパ膜よりも下方に形成することが可能となる。

これにより、コンタクトホール内に導電膜を成膜した際、ボーイング部に形成されるボイドをエッチングストッパ膜よりも下方に形成することが可能となる。
また、配線層間絶縁膜に配線溝を形成する際に行なう異方性エッチングのストッパとして、エッチングストッパ膜を用いることにより、半導体基板面内の配線溝の深さばらつきを抑制することが可能となる。

したがって、配線溝を形成する際、配線溝の底面によりコンタクトプラグに形成されたボイドが露出されることがなくなるので、電解メッキ法により、配線溝内に銅配線を形成する際、メッキ用の電解液がボイド内に残留することがなくなる。
よって、コンタクトプラグに接続する銅配線を形成する際の不具合である銅配線の上面に生じるヒロックによる短絡の発生を回避することができる。つまり、銅配線の上面に生じるヒロックに起因する半導体装置の歩留まりの低下を抑制できる。

また、本発明の半導体装置の製造方法によれば、層間絶縁膜と配線層間絶縁膜との間に、エッチングストッパ膜を形成し、その後、エッチングストッパ膜及び層間絶縁膜をエッチングして第１及び第２の開口部よりなるコンタクトホールを形成するため、特許文献２（特開２００５−１２９８３１号公報）に開示された半導体装置の製造方法のような複雑な工程を設ける必要がないので、簡便な方法により、低コストで銅配線の上面に生じるヒロックによる短絡の発生を回避できる。

本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）であり、コンタクトプラグが形成される部分を拡大した断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）であり、コンタクトプラグが形成される部分を拡大した断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）であり、コンタクトプラグが形成される部分を拡大した断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）であり、コンタクトプラグが形成される部分を拡大した断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）であり、コンタクトプラグが形成される部分を拡大した断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）であり、コンタクトプラグが形成される部分を拡大した断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）であり、コンタクトプラグが形成される部分を拡大した断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）であり、コンタクトプラグが形成される部分を拡大した断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その９）であり、コンタクトプラグが形成される部分を拡大した断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）であり、コンタクトプラグが形成される部分を拡大した断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）であり、コンタクトプラグが形成される部分を拡大した断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）であり、半導体装置のメモリセル領域の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その２）であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その２）であり、半導体装置のメモリセル領域の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その３）であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その３）であり、半導体装置のメモリセル領域の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その４）であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その４）であり、半導体装置のメモリセル領域の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その５）であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その５）であり、半導体装置のメモリセル領域の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その６）であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その６）であり、半導体装置のメモリセル領域の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その７）であり、半導体装置の周辺回路領域のうち、コンタクトプラグが形成される部分を拡大した断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その７）であり、半導体装置のメモリセル領域の断面図である。 本発明を適用可能な半導体装置の概略構成を示す断面図である。

以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。

（第１の実施の形態）
図１〜図１１は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図であり、コンタクトプラグが形成される部分を拡大した断面図である。
図１〜図１１を参照して、第１の実施の形態の半導体装置１０（図１１参照）の製造方法について説明する。

始めに、図１に示す工程では、半導体基板１１の上面１１ａを覆う絶縁膜１２を形成し、次いで、絶縁膜１２の上面１２ａに配線１３を形成する。その後、絶縁膜１２の上面１２ａに、配線１３を覆う層間絶縁膜１５と、層間絶縁膜１５の上面１５ａを覆うエッチングストッパ膜１６と、を順次成膜する。

具体的には、半導体基板１１としてシリコン基板を準備し、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、絶縁膜１２としてシリコン酸化膜（ＳｉＯ_２膜）を成膜する。
次いで、絶縁膜１２の上面１２ａに、配線１３の母材となる導電膜１４（具体的には、金属膜、或いは多結晶ポリシリコン膜）を成膜し、次いで、フォトリソ技術及びドライエッチング技術を用いて、導電膜１４をパターニングすることで、導電膜１４よりなる配線１３を形成する。

次いで、ＣＶＤ法或いはＳＯＤ（Ｓｐｉｎ−Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）法により、厚さが１．５μｍとされ、層間絶縁膜１５となる絶縁膜を形成する。
ＣＶＤ法を用いた場合、層間絶縁膜１５として、ＢＰＳＧ膜またはシリコン酸化膜（ＳｉＯ_２膜）を形成する。また、ＳＯＤ法を用いた場合、層間絶縁膜１５として塗布系のシリコン酸化膜（ＳｉＯ_２膜）を形成する。

次いで、ＣＶＤ法により、層間絶縁膜１５の上面１５ａを覆うように、層間絶縁膜１５を構成するシリコン酸化膜（ＳｉＯ_２膜）よりもエッチング速度（具体的には、ドライエッチングの速度）の遅いエッチングストッパ膜１６を形成する。
具体的には、エッチングストッパ膜１６として、シリコン炭化窒化膜（ＳｉＣＮ膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）のうち、少なくとも１種よりなる膜を形成する。エッチングストッパ膜１６は、単層の膜でもよいし、積層構造でもよい。
例えば、エッチングストッパ膜１６として単層のシリコン炭化窒化膜（ＳｉＣＮ膜）を用いる場合、図１に示す工程では、エッチングストッパ膜１６として、厚さ１００ｎｍのシリコン炭化窒化膜（ＳｉＣＮ膜）を形成する。

エッチングストッパ膜１６は、後述する図８に示す工程において、異方性エッチング（具体的には、ドライエッチング）を用いて、配線溝３５を形成する際のストッパとして機能する膜である。
また、エッチングストッパ膜１６は、後述する図６に示す工程において、コンタクトプラグ２７の母材となる導電膜２３を研磨する際のストッパとして機能する。

上記エッチングストッパ膜１６は、シリコン酸化膜（ＳｉＯ_２膜）よりなる層間絶縁膜１５と比較して、ドライエッチングの速度の遅い絶縁膜であるため、できるだけ薄く形成することが好ましい。
エッチングストッパ膜１６の厚さは、配線溝３５を形成する際に、エッチングストッパとして機能するための最小限度の膜厚にするとよい。具体的には、エッチングストッパ膜１６の厚さは、例えば、３０〜２００ｎｍにすることができる。

また、エッチングストッパ膜１６となるシリコン炭化窒化膜（ＳｉＣＮ膜）、シリコン窒化膜（ＳｉＮ膜）、及びシリコン酸窒化膜（ＳｉＯＮ膜）は、シリコン酸化膜（ＳｉＯ_２膜）よりも誘電率の高い膜である。よって、このような膜により構成されたエッチングストッパ膜１６をできるだけ薄く形成することで、隣接するコンタクトプラグ間の寄生容量を低減できる。

なお、図１に示す工程では、エッチングストッパ膜１６として、シリコン炭化窒化膜（ＳｉＣＮ膜）、シリコン窒化膜（ＳｉＮ膜）、及びシリコン酸窒化膜（ＳｉＯＮ膜）等を用いることが可能なであると説明したが、エッチングストッパ膜１６は、層間絶縁膜１５よりもエッチング速度の遅い絶縁膜であればよく、上記シリコン炭化窒化膜（ＳｉＣＮ膜）、シリコン窒化膜（ＳｉＮ膜）、及びシリコン炭化窒化膜（ＳｉＣＮ膜）に限定されない。また、エッチングストッパ膜１６に使用する絶縁膜としては、サイドエッチングが発生しにくい膜を用いるとよい。

次いで、図２に示す工程では、フォトリソグラフィ技術を用いて、エッチングストッパ膜１６の上面１６ａに、開口部１８Ａを有した第１のレジスト膜１８を形成する。このとき、開口部１８Ａは、配線１３の上面１３ａと対向するエッチングストッパ膜１６の上面１６ａを露出するように形成する。開口部１８Ａの開口径Ｒ_１は、例えば、１５０ｎｍとすることができる。

次いで、図３に示す工程では、第１のレジスト膜１８をマスクとし、かつエッチングストッパ膜１６を選択的にエッチングするエッチング条件（層間絶縁膜１５がエッチングされにくい条件）を用いた異方性エッチング（具体的には、ドライエッチング）により、開口部１８Ａの下方に位置するエッチングストッパ膜１６を選択的にエッチングすることで、エッチングストッパ膜１６を貫通し、かつコンタクトホール２１（図４参照）の一部となる第１の開口部１６Ａを形成する。

図３に示す工程において使用するドライエッチング装置としては、例えば、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いることができる。
この場合、上記ドライエッチングは、Ｃ_４Ｆ_８／ＣＨ_２Ｆ_２／Ａｒ／Ｏ_２＝３０ｓｃｃｍ／１６ｓｃｃｍ／３００ｓｃｃｍ／２４ｓｃｃｍ（ガスの種類及び流量）、ソースパワー／バイアスパワー＝２０００Ｗ／３０００Ｗ、圧力が３０ｍＴｏｒｒの条件を用いて行なうことができる。

第１の開口部１６Ａの開口径Ｒ_２は、開口部１８Ａの開口径Ｒ_１と略等しい。開口部１８Ａの開口径Ｒ_１が１５０ｎｍ程度の場合、第１の開口部１６Ａの開口径Ｒ_２は、１５０ｎｍ程度とすることができる。
また、第１の開口部１６Ａのアスペクト比は１程度と小さいため、第１の開口部１６Ａの側壁１６ｃは、略垂直形状となる。つまり、第１の開口部１６Ａは、良好な形状とされた開口部である。

次いで、図４に示す工程では、エッチングストッパ膜１６よりも層間絶縁膜１５がエッチングされやすい条件（つまり、層間絶縁膜１５のエッチング速度に対して、エッチングストッパ膜１６のエッチング速度が十分に遅く、選択比が確保可能なエッチング条件）を用いた異方性エッチング（具体的には、ドライエッチング）により、エッチングストッパ膜１６を介して、配線１３の上面１３ａが露出するまで第１の開口部１６Ａの下方に位置する層間絶縁膜１５をエッチングすることで、第２の開口部１５Ａを形成する。

これにより、エッチングストッパ膜１６を貫通する第１の開口部１６Ａと、層間絶縁膜１５に第１の開口部１６Ａと一体形成され、かつ配線１３の上面１３ａを露出する第２の開口部１５Ａと、よりなるコンタクトホール２１が形成される。

図４に示す工程において使用するドライエッチング装置としては、例えば、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いることができる。
この場合、上記ドライエッチングは、Ｃ_４Ｆ_６／Ａｒ／Ｏ_２＝２５ｓｃｃｍ／１２００ｓｃｃｍ／２５ｓｃｃｍ（ガスの種類及び流量）、ソースパワー／バイアスパワー＝２０００Ｗ／３０００Ｗ、圧力が３０ｍＴｏｒｒの条件を用いて行なうことができる。
このエッチング条件の場合、エッチング選択比（＝（層間絶縁膜１５を構成するシリコン酸化膜のエッチング速度）／（エッチングストッパ膜１６を構成するシリコン炭化窒化膜のエッチング速度））は、６程度である。

ところで、図４に示すように、ドライエッチングを用いて、アスペクト比（＝孔の深さ／孔の径）が４を超えるような、高アスペクト比のコンタクトホール２１を形成する場合、層間絶縁膜１５の中部から上部に位置するコンタクトホール２１の側壁がエッチングされてボーイング形状となる（以下、このボーイング形状とされた部分を「ボーイング部２２」という。）。つまり、ボーイング部２２は、エッチングストッパ膜１６の下面１６ｂよりも下方に形成される。

先に説明したように、コンタクトホール２１の上部に形成されたエッチングストッパ膜１６は、層間絶縁膜１５と比較してエッチング速度が遅い。
このため、エッチングストッパ膜１６に形成された第１の開口部１６Ａの側壁１６ｃの横方向に広がる量と比較して、層間絶縁膜１５に形成される第２の開口部１５Ａの側壁１５ｂの横方向に広がる量は数倍以上大きい。
したがって、図４に示す工程において、上記ドライエッチングを行なうことで、エッチングストッパ膜１６が庇状に張り出し、その下に形成された層間絶縁膜１５がボーイング状に横方向に広がる。

この結果、層間絶縁膜１５のエッチング後において、コンタクトホール２１の上部を構成する第１の開口部１６Ａの側壁１６ｃは、略垂直形状を維持し、第１の開口部１６Ａの下方に形成される第２の開口部１５Ａには、ボーイング部２２が形成される。
このため、エッチングストッパ膜１６の第１の開口部１６Ａの開口径Ｒ_３は、ボーイング部２２の開口径のうち、最も大きい開口径Ｒ_４よりも小さくなる（Ｒ_３＜Ｒ_４）。

図４に示すコンタクトホールのアスペクト比が９程度で、図３に示す第１の開口部１６Ａの開口径Ｒ_３が１６０ｎｍで、かつ上記エッチング条件を用いて層間絶縁膜１５をエッチングした場合、ボーイング部２２の開口径Ｒ_４は、２００ｎｍとなる。

上記説明したように、配線１３が形成された絶縁膜１２の上面１２ａに、シリコン酸化膜（ＳｉＯ_２膜）よりなり、かつ配線１３を覆う層間絶縁膜１５と、厚さの薄いシリコン炭化窒化膜（ＳｉＣＮ膜）よりなるエッチングストッパ膜１６と、開口部１８Ａを有した第１のレジスト膜１８と、を順次形成し、次いで、第１のレジスト膜１８をマスクとするドライエッチングにより、エッチングストッパ膜１６を貫通する第１の開口部１６Ａを形成し、次いで、第１のレジスト膜１８及びエッチングストッパ膜１６をマスクとし、かつエッチングストッパ膜１６よりも層間絶縁膜１５のエッチング速度の速いエッチング条件を用いて層間絶縁膜１５をエッチングすることで、配線１３の上面１３ａを露出する第２の開口部１５Ａを形成することにより、側壁１６ｃが略垂直形状とされた第１の開口部１６Ａと、第１の開口部１６Ａと一体形成され、かつボーイング部２２の開口径Ｒ_４が第１の開口部１６Ａの開口径Ｒ_３よりも大きい第２の開口部１５Ａと、よりなるコンタクトホール２１を形成することが可能となる。

なお、エッチングストッパ膜１６をエッチングして第１の開口部１６Ａを形成する工程（図３に示す工程）の処理と、層間絶縁膜１５をエッチングして第２の開口部１５Ａを形成する工程（図４に示す工程）の処理と、を同一のドライエッチング装置を用いて連続で処理してもよい。
これにより、図３に示す工程の処理と、図４に示す工程の処理と、を別々のドライエッチング装置を用いて行なった場合と比較して、半導体装置１０（後述する図１１参照）の生産性を向上させることができる。

次いで、図５に示す工程では、図４に示す第１のレジスト膜１８を除去する。次いで、配線１３の上面１３ａと接触し、かつ第１の開口部１６Ａを埋め込むように、コンタクトホール２１内に導電膜２３を成膜する。このとき、図５に示すように、エッチングストッパ膜１６の上面１６ａにも導電膜２３が成膜される。

具体的には、ＣＶＤ法により、導電膜２３として、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次成膜する。チタン膜（Ｔｉ膜）及び窒化チタン膜（ＴｉＮ膜）は、バリア膜であり、タングステン膜（Ｗ膜）は、該バリア膜よりも抵抗値の低い金属膜である。

先に説明したように、コンタクトホール２１は、エッチングストッパ膜１６に形成され、かつその側壁１６ｃが略垂直形状とされた第１の開口部１６Ａと、エッチングストッパ膜１６の下面１６ｂと接触する層間絶縁膜１５に形成され、かつ第１の開口部１６Ａの開口径Ｒ_３よりも大きな開口径Ｒ_４とされたボーイング部２２を有する第２の開口部１５Ａと、よりなる。

このため、エッチングストッパ膜１６の上面１６ａ側から導電膜２３を成膜することで、コンタクトホール２１の上部側に位置する第１の開口部１６Ａは、第２の開口部１５のボーイング部２２が導電膜２３で埋め込まれる前に、導電膜２３により塞がれ、かつ第２の開口部１５Ａの内壁１５ｂ及び配線１３の上面１３ａが導電膜２３により被覆される。
これにより、第２の開口部１５Ａのボーイング部２２では、導電膜２３が完全に埋め込まれないため、ボイド２５が発生する。このボイド２５は、図５に示すように、エッチングストッパ膜１６の下面１６ｂよりも下方に形成される。

次いで、図６に示す工程では、エッチングストッパ膜１６を研磨のストッパ膜として利用して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、エッチングストッパ膜１６の上面１６ａよりも上方に形成された導電膜２３を研磨除去して、エッチングストッパ膜１６の上面１６ａを露出させる。

このとき、導電膜２３の研磨面（上面２７ａ）が、エッチングストッパ膜１６の上面１６ａに対して略面一となるように研磨を行なう。これにより、第１の開口部１６Ａ及び第２の開口部１５Ａよりなるコンタクトホール２１内に、導電膜２３よりなり、かつ上面２７ａがエッチングストッパ膜１６の上面１６ａに対して略面一とされたコンタクトプラグ２７が形成される。

また、図６に示す工程において、研磨のストッパ膜としてエッチングストッパ膜１６を用いることで、研磨表面がエッチングストッパ膜１６よりも下方に形成されることを防止可能となる。これにより、エッチングストッパ膜１６よりも下方に形成されたボイド２５が、研磨面により露出されることを防止できる。

また、図６に示す工程では、エッチングストッパ膜１６が、後述する図８に示す工程で行う配線溝３５を形成するためのエッチングのストッパとして機能する程度の厚さを残すとよい。具体的には、上記研磨後のエッチングストッパ膜１６の残膜は、例えば、５０ｎｍとすることができる。

次いで、図７に示す工程では、エッチングストッパ膜１６の上面１６ａ、及びコンタクトプラグ２７の上面２７ａに、第１の配線層間絶縁膜３１と、第２の配線層間絶縁膜３２と、を順次成膜する。本実施の形態の場合、第１及び第２の配線層間絶縁膜３１，３２を積層させることで、配線溝３５が形成される配線層間絶縁膜を構成している。
具体的には、第１の配線層間絶縁膜３１として、厚さが１５０ｎｍのシリコン酸化炭化膜（ＳｉＯＣ膜）を形成し、その後、第２の配線層間絶縁膜３２として、厚さが１５０ｎｍのシリコン酸化膜（ＳｉＯ_２膜）を成膜する。

次いで、第２の配線層間絶縁膜３２の上面３２ａに、フォトリソグラフ技術を用いて、溝状の開口部３３Ａを有した第２のレジスト膜３３を形成する。
このとき、開口部３３Ａは、後述する図８に示す配線溝３５の形成領域に対応する第２の配線層間絶縁膜３２の上面３２ａを露出するように形成する。

次いで、図８に示す工程では、エッチングストッパ膜１６をストッパとする異方性エッチング（具体的には、ドライエッチング）により、第１及び第２の配線層間絶縁膜３１，３２をエッチングすることで、コンタクトプラグ２７の上面２７ａ及びエッチングストッパ膜１６の上面１６ａを露出する配線溝３５を形成する。
図８に示す工程において使用するドライエッチング装置としては、例えば、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いることができる。
この場合、上記ドライエッチングは、ＣＦ_４／ＣＨＦ_３＝２００／１００ｓｃｃｍ（ガスの種類及び流量）、ソースパワー／バイアスパワー＝１０００Ｗ／５００Ｗ、圧力が１２５ｍＴｏｒｒの条件を用いて行なうことができる。

このとき、配線溝３５の底面３５ａにより、コンタクトプラグ２７の上面２７ａが露出されるが、第１及び第２の配線層間絶縁膜３１，３２をエッチングする条件ではコンタクトプラグ２７の母材となるタングステン膜が殆どエッチングされないため、ボイド２５が露出されることはない。また、図８に示す工程で行なうエッチング後において、コンタクトプラグ２７の上面２７ａ及びエッチングストッパ膜１６の上面１６ａは、略面一となる。

図８に示すエッチング工程において、第１の配線層間絶縁膜３１の直下に形成されたエッチングストッパ膜１６がストッパとして機能するため、配線溝３５の深さが所望の深さよりも深くなりすぎて、配線溝３５の底面３５ａがボイド２５に到達する（ボイド２５を露出する）ことを防止できる。

また、第１の配線層間絶縁膜３１の直下にエッチングストッパ膜１６を形成することにより、配線溝３５の深さを、第１の配線層間絶縁膜３１の厚さと第２の配線層間絶縁膜３２の厚さとの合計値と略等しくすることが可能となるため、半導体基板１１面内における配線溝３５の深さばらつきを抑制できる。

次いで、図９に示す工程では、図８に示す第２のレジスト膜３３を除去する。具体的には、例えば、レジスト剥離液（図示せず）により、第２のレジスト膜３３を除去する。
このとき、コンタクトプラグ２７の上面２７ａは、ボイド２５を露出すること無く形成されているので、第２のレジスト膜３３を除去する際に、ボイド２５内にレジスト剥離液等の異物が浸入することはない。

次いで、図１０に示す工程では、配線溝３５の内面（具体的には、配線溝３５の側面と、配線溝３５の底面を構成するコンタクトプラグ２７の上面２７ａ及びエッチングストッパ１６の上面１６ａと、を含む面）を覆う下地導電層３７を成膜し、次いで、下地導電層３７の表面３７ａに、配線溝３５を埋め込む厚さとされた銅膜３８を成膜する。このとき、第２の配線層間絶縁膜３２の上面３２ａにも下地導電層３７及び銅膜３８が積層形成される。

具体的には、スパッタリング法により、バリア膜となる窒化チタン膜（ＴｉＮ膜）と、シード層となる銅薄膜（Ｃｕ膜）と、順次成膜することで、窒化チタン膜（ＴｉＮ膜）及び銅薄膜（Ｃｕ膜）よりなる下地導電層３７を形成する。
次いで、銅薄膜（Ｃｕ膜）を給電層とする電解メッキ法により、配線溝３５を埋め込むように銅を析出成長させることで、銅膜３８を形成する。上記電解メッキ法では、メッキ液（メッキ用の電解液）として、例えば、硫酸銅を用いることができる。

先に説明したように、本実施の形態では、ボイド２５の上端が露出しないように、コンタクトプラグ２７が形成されている。よって、メッキ用の電解液がコンタクトプラグ２７に形成されたボイド２５に浸入して残留することを防止できる。

次いで、銅膜３８を構成する銅の結晶粒のサイズを大きくするために、アニール処理を行なう。アニール温度としては、例えば、４００℃を用いることができる。
次いで、ＣＭＰ法により、第２の配線層間絶縁膜３２の上面３２ａよりも上方に形成された下地導電層３７及び銅膜３８を研磨除去することで、第２の配線層間絶縁膜３２の上面３２ａを露出させると共に、配線溝３５内に下地導電層３７及び銅膜３８を埋め込む。
これにより、配線溝３５内に、下地導電層３７及び銅膜３８よりなり、下端がコンタクトプラグ２７の上面２７ａと接触した銅配線３９が形成される。
また、上記研磨により、銅配線３９の上面３９ａは、第２の配線層間絶縁膜３２の上面３２ａに対して略面一となる。

次いで、図１１に示す工程では、銅配線３９の上面３９ａ及び第２の配線層間絶縁膜３２の上面３２ａを覆うキャップ絶縁膜４２を形成する。
具体的には、キャップ絶縁膜４２として、シリコン炭化窒化膜（ＳｉＣＮ）を形成する。このキャップ絶縁膜４２は、銅配線３９に含まれる銅（Ｃｕ）が拡散することを防止するための膜である。これにより、第１の実施の形態の半導体装置１０が製造される。

なお、図１１には図示していないが、実際の半導体装置１０には、キャップ絶縁膜４２上に銅配線３９と電気的に接続される配線やプラグ、層間絶縁膜、最上層に形成された配線を保護する保護膜（パッシベーション膜）等が形成されている。

従来の半導体装置の製造方法では、層間絶縁膜上にエッチングストッパ膜を形成することなく、層間絶縁膜上に直接配線層間絶縁膜を成膜させた後、該配線層間絶縁膜をドライエッチングすることで、配線溝を形成していたため、コンタクトプラグの上端にボイドが形成される。このため、第１の実施の形態の図６に示す工程と同様な研磨処理を行った場合、コンタクトプラグの上面によりボイドが露出されてしまう場合が多かった。

このように、コンタクトプラグの上面からボイドが露出された状態で、下地導電層を形成しても、下地導電層でボイドを埋め込むことはできないため、コンタクトプラグの内部にボイドの形状に対応した凹みが残存したままとなる。

このため、下地導電層形成後に、電解メッキ法により、銅膜を形成すると、該凹みにメッキ用の電解液が残存してしまう。
この残存したメッキ液は、該メッキ工程以降の工程で行なう熱処理により、ガスを噴出し、膨張し、コンタクトプラグや銅配線を構成する金属膜の異常酸化等を引き起こして、銅配線の膨れや剥れを発生させ、これがヒロックとして銅配線の表面に生じることになる。

一方、第１の実施の形態の半導体装置１０の製造方法によれば、配線１３を覆う層間絶縁膜１５の上面１５ａに、層間絶縁膜１５よりもエッチング速度の遅いエッチングストッパ膜１６を形成し、次いで、エッチングストッパ膜１６のうち、配線１３と対向する部分を選択的にエッチングすることで、エッチングストッパ膜１６を貫通する第１の開口部１６Ａを形成し、次いで、エッチングストッパ膜１６よりも層間絶縁膜１５がエッチングされやすい条件を用いて、エッチングストッパ膜１６を介して、配線１３の上面１３ａが露出するまで第１の開口部１６Ａの下方に位置する層間絶縁膜１５をエッチングすることで、第１の開口部１６Ａと共にコンタクトホール２１を構成する第２の開口部１５Ａを形成することにより、第１の開口部１６Ａのアペクト比を小さくし、かつ第１の開口部１６Ａの側壁１６ｃを略垂直形状にすることが可能になると共に、第２の開口部１５Ａに形成されるボーイング部２２をエッチングストッパ膜１６の下方に配置することが可能となる。

これにより、コンタクトホール２１内に導電膜２３を成膜した際、ボーイング部２２に形成されるボイド２５をエッチングストッパ膜１６の下面１６ｂよりも下方に形成することが可能となる。
また、第１及び第２の配線層間絶縁膜３１，３２に配線溝３５を形成する際に行なう異方性エッチングのストッパとして、エッチングストッパ膜１６を用いることで、半導体基板１１面内の配線溝３５の深さばらつきを小さくすることが可能となる。

したがって、配線溝３５を形成する際、配線溝３５の底面３５ａによりコンタクトプラグ２７に形成されたボイド２５が露出されることがなくなるので、電解メッキ法により、配線溝３５内に銅配線３９を形成する際、メッキ用の電解液がボイド２５内に残留することがない。
よって、コンタクトプラグ２７に接続する銅配線３９を形成する際の不具合である銅配線３９の上面３９ａに生じるヒロックによる短絡の発生を回避することができる。つまり、銅配線３９の上面３９ａに生じるヒロックに起因する半導体装置１０の歩留まりの低下を抑制できる。

また、本発明の半導体装置１０の製造方法によれば、層間絶縁膜１５と第１の配線層間絶縁膜３１との間に、エッチングストッパ膜１６を形成し、その後、エッチングストッパ膜１６及び層間絶縁膜１５をエッチングして、第１の開口部１６Ａ及び第２の開口部１５Ａよりなるコンタクトホール２１を形成するため、特許文献２（特開２００５−１２９８３１号公報）に開示された従来の半導体装置の製造方法のような複雑な工程を設ける必要がないので、低コストで、かつ簡便な方法により、銅配線３９の上面３９ａに生じるヒロックによる短絡の発生を回避できる。

なお、第１の実施の形態では、第１の開口部１６Ａを形成する際のドライエッチングの条件と、第２の開口部１５Ａを形成する際のドライエッチングの条件と、を異ならせた場合を例に挙げて説明した。これは、それぞれの膜種に応じて、エッチングしやすいドライエッチング条件を用いることで、エッチング時間を短くして、半導体装置１０の生産性を阻害しないようにするためである。

しかし、半導体装置１０の生産上問題が無い場合においては、エッチングストッパ膜１６よりも層間絶縁膜１５がエッチングされやすい条件を用いて、エッチングストッパ膜１６及び層間絶縁膜１５を同一条件で連続的にエッチングすることで、コンタクトホール２１を形成してもよい。
このように、連続的なエッチングにより、コンタクトホール２１を形成することで、コンタクトホール形成工程のスループットを向上させることができる。

（第２の実施の形態）
図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、及び図１８Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
また、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、及び図１８Ａは、第２の実施の形態に係る半導体装置５０の周辺回路領域のコンタクトプラグ２７が形成される部分の断面図である。また、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、及び図１８Ｂは、第２の実施の形態に係る半導体装置５０のメモリセル領域の断面図である。
図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、及び図１８Ｂにおいて、第１の実施の形態で説明した図１〜図１１に示す構造体と同一構成部分には同一符号を付す。

次に、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、及び図１８Ｂを参照して、第２の実施の形態の半導体装置５０（図１８Ａ及び図１８Ｂ参照）の製造方法について説明する。
なお、第２の実施の形態では、半導体装置５０としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いた場合を例に挙げて説明する。つまり、第１の実施の形態で説明したエッチングストッパ膜１６及びコンタクトホール２１をＤＲＡＭに適用した場合を例に挙げて説明する。

始めに、図１２Ａ及び図１２Ｂに示す工程では、半導体基板１１（例えば、ｐ型シリコン基板）に素子分離領域５２を形成する。具体的には、半導体基板１１に溝を形成し、その後、該溝を絶縁膜（例えば、シリコン酸化膜（ＳｉＯ_２膜））で埋め込むことで、素子分離領域５２を形成する。
次いで、半導体基板１１の上面１１ａ及び素子分離領域５２上に、ゲート絶縁膜５７の母材となる絶縁膜５４（例えば、シリコン酸化膜（ＳｉＯ_２膜））と、ゲート電極５８の母材となる導電膜５５と、キャップ絶縁膜５９の母材となるシリコン窒化膜５６と、を順次成膜する。

次いで、パターニングされたレジスト膜（図示せず）をマスクとする異方性エッチング（具体的には、ドライエッチング）により、絶縁膜５４、導電膜５５、及びシリコン窒化膜５６をパターニングすることで、ゲート絶縁膜５７、ゲート電極５８、及びキャップ絶縁膜５９を形成する。

次いで、ゲート電極５８をマスクとするイオン注入法により、不純物イオン（例えば、ｎ型不純物）を半導体基板１１に注入することで、ゲート電極５８の一方の側壁側に不純物拡散領域６２を形成すると共に、ゲート電極５８の他方の側壁側に不純物拡散領域６３を形成する。不純物拡散領域６２，６３は、ソース／ドレイン領域として機能する領域である。また、図１２Ｂに示す構造体の場合、不純物拡散領域６２は、ソース領域として機能し、不純物拡散領域６３は、ドレイン領域として機能する。

次いで、ゲート電極５８の側壁を覆うサイドウォール膜６４を形成する。なお、図示してはいないが、サイドウォール膜６４が形成されたゲート電極５８は、図１２Ａに示す周辺回路領域にも形成されている。また、周辺回路領域では、サイドウォール膜６４をマスクとするイオン注入法により、半導体基板１１にソース／ドレイン領域となる不純物拡散領域（図示せず）を形成する。

次いで、サイドウォール膜６４間に形成された凹部を埋め込むと共に、上面６６ａがキャップ絶縁膜５９の上面５９ａに対して略面一とされたゲート用層間絶縁膜６６を形成する。
具体的には、サイドウォール膜６４間に形成された凹部を埋め込むように、キャップ絶縁膜５９及びサイドウォール膜６４を覆うシリコン酸化膜（ＳｉＯ_２膜）を成膜し、次いで、ＣＭＰ法により、シリコン酸化膜（ＳｉＯ_２膜）を研磨することで、ゲート用層間絶縁膜６６を形成する。
なお、図１２Ｂにゲート用層間絶縁膜６６を図示することは困難なため、その図示を省略する。

次いで、ＳＡＣ（Ｓｅｌｆ ａｌｉｇｎｅｄ ｃｏｎｔａｃｔ）法により、ゲート用層間絶縁膜６６に、不純物拡散層６２を露出するコンタクトホール（図示せず）、及び不純物拡散層６２を露出するコンタクトホール（図示せず）を同時に形成する。
その後、これらコンタクトホールを導電膜（図示せず）で埋め込むことで、不純物拡散層６２と接触するプラグ７１、及び不純物拡散層６３と接触するプラグ７２を同時に形成する。このとき、プラグ７１，７２は、その上面７１ａ，７２ａがキャップ絶縁膜５９の上面５９ａに対して略面一となるように形成する。

次いで、キャップ絶縁膜５９の上面５９ａ、サイドウォール膜６４の上面、及びプラグ７１の上面７１ａを覆うように、プラグ７２の上面７２ａを露出する開口部７４Ａを有した層間絶縁膜７４を形成する。このとき、図示してはいないが周辺回路領域にも開口部７４Ａを形成する。具体的には、層間絶縁膜７４としてシリコン酸化膜（ＳｉＯ_２膜）を成膜する。
次いで、開口部７４Ａを導電膜で埋め込むことで、プラグ７２の上面７２ａと接触し、かつ上面７５ａが層間絶縁膜７４の上面７４ａに対して略面一とされたプラグ７５を形成する。

上記プラグ７５は、メモリセル領域及び周辺回路領域に形成される。メモリセル領域に形成されたプラグ７５は、プラグ７２を介して、不純物拡散領域６３と電気的に接続される。また、周辺回路領域に形成されたプラグ７５は、周辺回路領域に形成されたＭＯＳトランジスタ（図示せず）に設けられた不純物拡散領域（ソース／ドレイン領域）と電気的に接続される。

次いで、層間絶縁膜７４の上面７４ａに、メモリセル領域及び周辺回路領域に形成されたプラグ７５の上面７５ａと接触する配線１３（ビット線として機能する配線）を形成する。このとき、配線１３は、ゲート電極５８の延在方向と交差する方向に延在するように形成する。配線１３は、メモリセル領域及び周辺回路領域に形成されたプラグ７５と電気的に接続される。
なお、図１２Ｂでは、説明の便宜上、ゲート電極５８の延在方向と交差する方向に延在するように、配線１３を図示することが困難なため、ゲート電極５８と交差する方向に延在する配線１３を模式的に図示している。

次いで、層間絶縁膜７４の上面７４ａに、配線１３を覆う第１の層間絶縁膜７７を形成する。具体的には、第１の層間絶縁膜７７として、シリコン酸化膜（ＳｉＯ_２膜）を成膜する。このとき、シリコン酸化膜（ＳｉＯ_２膜）は、配線１３の上面１３ａに形成されるシリコン酸化膜（ＳｉＯ_２膜）の厚さが２００ｎｍとなるように成膜する。

次いで、層間絶縁膜７４及び第１の層間絶縁膜７７を貫通し、かつプラグ７１の上面７１ａと接触するキャパシタ用プラグ７８を形成する。このとき、キャパシタ用プラグ７８の上面７８ａが第１の層間絶縁膜７７の上面７７ａに対して略面一となるように、キャパシタ用プラグ７８を形成する。上記キャパシタ用プラグ７８は、プラグ７１を介して、不純物拡散領域６２と電気的に接続される。

次いで、第１の層間絶縁膜７７の上面７７ａ及びキャパシタ用プラグ７８の上面７８ａを覆う第２の層間絶縁膜８１を形成する。具体的には、第２の層間絶縁膜８１として、厚さ１０００ｎｍのシリコン酸化膜（ＳｉＯ_２膜）を成膜する。
次いで、第２の層間絶縁膜８１に、キャパシタ用プラグ７８の上面７８ａを露出するシリンダ孔８１Ａを複数形成する。

次いで、シリンダ孔８１Ａの内面を覆う下部電極８３を形成する。これにより、下部電極８３は、キャパシタ用プラグ７８の上面７８ａと接触する。
なお、第２の実施の形態では、先に説明したように、第２の層間絶縁膜８１の厚さの一例として１０００ｎｍ（この場合、下部電極８３の深さは１０００ｎｍ）を挙げたが、ＤＲＡＭの場合、高性能化のため、メモリセル領域に形成されるキャパシタ８６には大きな容量値が要求され、下部電極８３の表面積を大きくする必要がある。そのため、下部電極８３の高さは、２０００ｎｍ程度まで高く形成されることもある。

次いで、複数のシリンダ孔８１Ａに形成された下部電極８３の表面、及び第２の層間絶縁膜８１の上面８１ａを覆う容量絶縁膜８４を形成する。次いで、容量絶縁膜８４の表面を覆う上部電極８５を形成する。このとき、上部電極８５は、シリンダ孔８１Ａを埋め込まない厚さで形成する。
これにより、下部電極８３、容量絶縁膜８４、及び上部電極８５よりなり、かつキャパシタ用プラグ７８を介して、不純物拡散領域６２と電気的に接続されたキャパシタ８６が形成される。

次いで、上部電極８５の表面に、キャパシタ８６が形成されたシリンダ孔８１Ａを埋め込むと共に、上面８７ａが平坦な面とされた第３の層間絶縁膜８７を形成する。具体的には、第３の層間絶縁膜８７としてシリコン酸化膜（ＳｉＯ_２膜）を形成する。
なお、第２の実施の形態の場合、第１乃至第３の層間絶縁膜７７，８１，８７よりなる層間絶縁膜に、第１の実施の形態で説明したコンタクトホール２１が形成される。つまり、第１乃至第３の層間絶縁膜７７，８１，８７よりなる層間絶縁膜は、第１の実施の形態で説明した層間絶縁膜１５（図１１参照）に相当する膜である。

また、第２の実施の形態では、第１乃至第３の層間絶縁膜７７，８１，８７よりなる層間絶縁膜の厚さを、層間絶縁膜１５と同じ厚さ（具体的には、１５００ｎｍ）に形成している。
また、第１乃至第３の層間絶縁膜７７，８１，８７となる絶縁膜は、純粋なシリコン酸化膜（ＳｉＯ_２膜）に限定されない。例えば、第１乃至第３の層間絶縁膜７７，８１，８７を、ＢＰＳＧ膜や、ＳＯＤ法に形成された塗布系絶縁膜等の酸化シリコンを主成分とする絶縁膜を用いてもよい。

次いで、第１の実施の形態の図１に示す工程と同様な手法により、キャパシタ用プラグ７８の上面８７ａを覆うエッチングストッパ膜１６を形成する。エッチングストッパ膜１６は、シリコン酸化膜（ＳｉＯ_２膜）よりなる第１乃至第３の層間絶縁膜７７，８１，８７と比較して、ドライエッチングの速度の遅い絶縁膜である。

エッチングストッパ膜１６としては、シリコン炭化窒化膜（ＳｉＣＮ膜）、シリコン窒化膜（ＳｉＮ膜）、及びシリコン酸窒化膜（ＳｉＯＮ膜）等を用いることが可能であるが、エッチングストッパ膜１６は、層間絶縁膜１５よりもエッチング速度の遅い絶縁膜であればよく、上記シリコン炭化窒化膜（ＳｉＣＮ膜）、シリコン窒化膜（ＳｉＮ膜）、及びシリコン炭化窒化膜（ＳｉＣＮ膜）に限定されない。また、エッチングストッパ膜１６に使用する絶縁膜としては、サイドエッチングが発生しにくい膜を用いるとよい。エッチングストッパ膜１６の厚さは、例えば、３０〜２００ｎｍとすることができる。
なお、第２の実施の形態では、第１の実施の形態と同様にエッチングストッパ膜１６としてシリコン炭化窒化膜（ＳｉＣＮ膜）を形成した場合を例に挙げて、以下の説明を行う。

次いで、図１３Ａ及び図１３Ｂに示す工程では、第１の実施の形態で説明した図２に示す工程と同様な手法により、エッチングストッパ膜１６の上面１６ａに、エッチングストッパ膜１６の上面１６ａを露出する開口部１８Ａを有した第１のレジスト膜１８を形成する。
このとき、開口部１８Ａは、周辺回路領域に形成された配線１３の上面１３ａの上方に形成する。また、第１のレジスト膜１８は。メモリセル領域に形成されたエッチングストッパ膜１６の上面１６ａを覆うように形成する。開口部１８Ａの開口径Ｒ_１は、例えば、１５０ｎｍとすることができる。

次いで、図１４Ａ及び図１４Ｂに示す工程では、第１の実施の形態で説明した図３に示す工程と同様な手法により、開口部１８Ａの下方に位置するエッチングストッパ膜１６を選択的にエッチングすることで、エッチングストッパ膜１６を貫通し、かつ側壁１６ｃが略垂直形状とされた第１の開口部１６Ａを形成する。
このとき、第１の開口部１６Ａは、その底面が第３の層間絶縁膜８７を露出するように形成する。第１の開口部１６Ａは、コンタクトホール２１（後述する図１５Ａ参照）の一部となる開口部である。

次いで、図１５Ａ及び図１５Ｂに示す工程では、エッチングストッパ膜１６（シリコン炭化窒化膜）よりも第１乃至第３の層間絶縁膜７７，８１，８７（シリコン酸化膜）がエッチングされやすい条件を用いた異方性エッチング（具体的には、ドライエッチング）により、エッチングストッパ膜１６を介して、配線１３の上面１３ａが露出するまで第１の開口部１６Ａの下方に位置するも第１乃至第３の層間絶縁膜７７，８１，８７をエッチングすることで、第２の開口部１５Ａを形成する。
これにより、エッチングストッパ膜１６を貫通する第１の開口部１６Ａと、第１の開口部１６Ａと一体形成され、かつ配線１３の上面１３ａを露出する第２の開口部１５Ａと、よりなるコンタクトホール２１が形成される。

次いで、図１５Ａ及び図１５Ｂに示す工程において、平行平板型ＲＩＥ装置を用いた場合、上記ドライエッチングは、Ｃ_４Ｆ_６／Ａｒ／Ｏ_２＝２５ｓｃｃｍ／１２００ｓｃｃｍ／２５ｓｃｃｍ（ガスの種類及び流量）、ソースパワー／バイアスパワー＝２０００Ｗ／３０００Ｗ、圧力が３０ｍＴｏｒｒの条件を用いて行なうことができる。

上記エッチング条件を用いてドライエッチングを行うことで、第１の実施の形態の図４で説明したように、エッチングストッパ膜１６が庇状に張り出し、その下が横方向に広がる。
この結果、上記エッチング後において、コンタクトホール２１の上部を構成する第１の開口部１６Ａの側壁１６ｃは、略垂直形状を維持し、第２の開口部１５Ａには、ボーイング部２２が形成される。
よって、エッチングストッパ膜１６の第１の開口部１６Ａの開口径Ｒ_３は、ボーイング部２２の開口径のうち、最も大きい開口径Ｒ_４よりも小さくなる（Ｒ_３＜Ｒ_４）。

図１５Ａに示す第１の開口部１６Ａの開口径Ｒ_３が１６０ｎｍ、配線１３上に形成された第１乃至第３の層間絶縁膜７７，８１，８７の合計の厚さが１５００ｎｍで、かつ上記エッチング条件を用いて第１乃至第３の層間絶縁膜７７，８１，８７をドライエッチングした場合、ボーイング部２２の開口径Ｒ_４は、２００ｎｍとなり、図１５Ａに示すコンタクトホール２１の深さは、１５００ｎｍとなる。

次いで、図１６Ａ及び図１６Ｂに示す工程では、第１の実施の形態の図５に示す工程と同様な手法により、図１５Ａ及び図１５Ｂに示す第１のレジスト膜１８を除去し、その後、配線１３の上面１３ａと接触し、かつ第１の開口部１６Ａを埋め込むように、コンタクトホール２１内に導電膜２３を成膜する。
具体的には、ＣＶＤ法により、導電膜２３として、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次成膜する。
これにより、図１６Ａに示すように、ボーイング部２２にボイド２５が発生する。このボイド２５は、エッチングストッパ膜１６の下面１６ｂよりも下方に形成される。また、図１６Ａ及び図１６Ｂに示すように、エッチングストッパ膜１６の上面１６ａにも導電膜２３が成膜される。

次いで、図１７Ａ及び図１７Ｂに示す工程では、第１の実施の形態で説明した図６に示す工程と同様な手法（具体的には、ＣＭＰ法）により、エッチングストッパ膜１６の上面１６ａよりも上方に形成された導電膜２３を研磨除去して、エッチングストッパ膜１６の上面１６ａを露出させる。
このとき、導電膜２３の研磨面（上面２７ａ）が、エッチングストッパ膜１６の上面１６ａに対して略面一となるように研磨を行なう。これにより、第１の開口部１６Ａ及び第２の開口部１５Ａよりなるコンタクトホール２１内に、導電膜２３よりなり、かつ上面２７ａがエッチングストッパ膜１６の上面１６ａに対して略面一とされたコンタクトプラグ２７が形成される。

なお、先に説明したように、ボイド２５は、エッチングストッパ膜１６の下面１６ｂよりも下方に形成されているため、上記研磨後に、コンタクトプラグ２７の上面２７ａによりボイド２５が露出されることはない。

次いで、図１８Ａ及び図１８Ｂに示す工程では、第１の実施の形態で説明した図７〜図１１に示す工程と同様な処理を行なうことで、第１の配線層間絶縁膜３１と、第２の配線層間絶縁膜３２と、配線溝３５と、下地導電層３７及び銅膜３８よりなる銅配線３９と、キャップ絶縁膜４２と、を順次形成する。これにより、第２の実施の形態の半導体装置５０が製造される。
ボイド２５は、エッチングストッパ膜１６の下面１６ｂよりも下方に形成されているため、銅配線３９と接触することはない。つまり、ヒロックによる短絡の発生を回避することができる。

なお、実際の半導体装置５０では、キャップ絶縁膜４２上に、銅配線３９と電気的に接続される配線やプラグ（共に図示せず）、層間絶縁膜（図示せず）、最上層に形成された配線（図示せず）を保護する図示していない保護膜（パッシベーション膜）等を形成する。

上記説明したように、半導体装置５０として、キャパシタ８６の静電容量を増大させるために、深さの深い（具体的には、１５００ｎｍ）シリンダ孔８１Ａを有したＤＲＡＭを製造する場合、コンタクトプラグ２７が形成されるコンタクトホール２１のアスペクト比が高くなり、ボイド２５が発生しやすくなる。

一方、第２の実施の形態の半導体装置５０の製造方法によれば、コンタクトプラグ２７の上面２７ａによりボイド２５が露出されることがなくなるため、銅配線３９の上面３９ａに生じるヒロックによる短絡の発生を回避できる。これにより、ヒロックに起因する第２の実施の形態の半導体装置５０の歩留まりの低下を抑制できる。
また、上記銅配線３９の上面３９ａに生じるヒロックによる短絡の発生の回避を、低コストで、かつ簡便な方法で行なうことができる。

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

具体的には、本発明は、例えば、図１９に示す構造とされた半導体装置９０を製造する場合にも適用可能である。
図１９は、本発明を適用可能な半導体装置の概略構成を示す断面図である。図１９において、図１１に示す第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
図１９を参照するに、半導体装置９０は、第１の実施の形態で説明した半導体装置１０（図１１参照）に設けられた絶縁膜１２及び配線１３を構成要素から除き、半導体基板１１の上面１１ａに直接層間絶縁膜１５を形成し、かつコンタクトプラグ２７の下端２７ｂと半導体基板１１の上面１１ａとを接触させたこと以外は、半導体装置１０と同様な構成とされている。

上記構成とされた半導体装置９０の製造方法は、半導体基板１１の上面１１ａに層間絶縁膜１５を形成する工程と、層間絶縁膜１５の上面１５ａに、層間絶縁膜１５よりもエッチング速度の遅いエッチングストッパ膜１６を形成する工程と、エッチングストッパ膜１６を選択的にエッチングする異方性エッチングにより、エッチングストッパ膜１６のうち、半導体基板１１の上面１１ａと対向する部分をエッチングして、エッチングストッパ膜１６を貫通する第１の開口部１６Ａを形成する工程と、エッチングストッパ膜１６よりも層間絶縁膜１５がエッチングされやすい条件を用いた異方性エッチングにより、エッチングストッパ膜１６を介して、半導体基板１１の上面１１ａが露出するまで第１の開口部１６Ａの下方に位置する層間絶縁膜１５をエッチングすることで、第１の開口部１６Ａと共にコンタクトホール２１を構成する第２の開口部１５Ａを形成する工程と、下端２７ｂが半導体基板１１の上面１１ａと接触し、かつ第１の開口部１６Ａを埋め込むように、コンタクトホール２１内に導電膜を成膜することで、導電膜よりなるコンタクトプラグ２７を形成する工程と、エッチングストッパ膜１６の上面に、第１及び第２の配線層間絶縁膜３１，３２よりなる配線層間絶縁膜を形成する工程と、エッチングストッパ膜１６をストッパとする異方性エッチングにより、第１及び第２の配線層間絶縁膜３１，３２をエッチングすることで、コンタクトプラグ２７の上面２７ａ及びエッチングストッパ膜１６の上面を露出する配線溝３５を形成する工程と、電解メッキ法により、配線溝３５を埋め込むと共に、コンタクトプラグ２７の上面２７ａと接触する銅配線３９を形成する工程と、を含む。

半導体装置９０の製造方法は、半導体装置１０に設けられた絶縁膜１２及び配線１３を形成することなく、層間絶縁膜１５を半導体基板１１上（半導体基板１１の上面１１ａ）に直接形成し、エッチングストッパ膜１６のうち、半導体基板１１の上面１１ａと対向する部分を選択的にエッチングすることで第１の開口部１６Ａを形成し、第２の開口部を半導体基板１１の上面１１ａを露出するように形成し、コンタクトプラグ２７は、コンタクトプラグ２７の下端２７ｂが半導体基板１１の上面１１ａと接触するように形成するところが半導体装置１０の製造方法と異なるが、それ以外の工程については半導体装置１０の製造方法と同じである。

このような方法により、半導体装置９０を製造した場合、第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。

本発明は、半導体装置の製造方法に適用可能である。

１０，５０，９０…半導体装置、１１…半導体基板、１１ａ，１２ａ，１３ａ，１５ａ，１６ａ，２７ａ，３２ａ，３９ａ，５９ａ，６６ａ，７１ａ，７２ａ，７４ａ，７５ａ，７７ａ，７８ａ，８１ａ…上面、１２，５４…絶縁膜、１３…配線、１４…導電膜、１５…層間絶縁膜、１５Ａ…第２の開口部、１５ｂ，１６ｃ…側壁、１６…エッチングストッパ膜、１６Ａ…第１の開口部、１８…第１のレジスト膜、１８Ａ，３３Ａ，７４Ａ…開口部、２１…コンタクトホール、２２…ボーイング部、２３…導電膜、２５…ボイド、２７…コンタクトプラグ、２７ｂ…下端、３１…第１の配線層間絶縁膜、３２…第２の配線層間絶縁膜、３３…第２のレジスト膜、３５…配線溝、３５ａ…底面、３７…下地導電層、３７ａ…表面、３８…銅膜、３９…銅配線、４２…キャップ絶縁膜、５２…素子分離領域、５５…導電膜、５６…シリコン窒化膜、５７…ゲート絶縁膜、５８…ゲート電極、５９…キャップ絶縁膜、６２，６３…不純物拡散領域、６４…サイドウォール膜、６６…ゲート用層間絶縁膜、７１，７２，７５…プラグ、７４…層間絶縁膜、７７…第１の層間絶縁膜、７８…キャパシタ用プラグ、８１…第２の層間絶縁膜、８１Ａ…シリンダ孔、８３…下部電極、８４…容量絶縁膜、８５…上部電極、８６…キャパシタ、８７…第３の層間絶縁膜、Ｒ_１，Ｒ_２，Ｒ_３，Ｒ_４…開口径

Claims (8)

1. 絶縁膜を介して、半導体基板上に形成された配線を覆う層間絶縁膜を形成する工程と、
   前記層間絶縁膜の上面に、前記層間絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成する工程と、
   前記エッチングストッパ膜を選択的にエッチングする異方性エッチングにより、前記エッチングストッパ膜のうち、前記配線と対向する部分をエッチングして、前記エッチングストッパ膜を貫通する第１の開口部を形成する工程と、
   前記エッチングストッパ膜よりも前記層間絶縁膜がエッチングされやすい条件を用いた異方性エッチングにより、前記エッチングストッパ膜を介して、前記配線の上面が露出するまで前記第１の開口部の下方に位置する前記層間絶縁膜をエッチングすることで、前記第１の開口部と共にコンタクトホールを構成する第２の開口部を形成する工程と、
   前記配線の上面と接触し、かつ前記第１の開口部を埋め込むように、前記コンタクトホール内に導電膜を成膜することで、該導電膜よりなるコンタクトプラグを形成する工程と、
   前記エッチングストッパ膜の上面に、配線層間絶縁膜を形成する工程と、
   前記エッチングストッパ膜をストッパとする異方性エッチングにより、前記配線層間絶縁膜をエッチングすることで、前記コンタクトプラグの上面及び前記エッチングストッパ膜の上面を露出する配線溝を形成する工程と、
   電解メッキ法により、前記配線溝を埋め込むと共に、前記コンタクトプラグの上面と接触する銅配線を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記絶縁膜及び前記配線を形成することなく、前記半導体基板上に直接、前記層間絶縁膜を形成し、
   前記エッチングストッパ膜のうち、前記半導体基板の上面と対向する部分を選択的にエッチングすることで前記第１の開口部を形成し、
   前記第２の開口部を前記半導体基板の上面を露出するように形成し、
   前記コンタクトプラグは、該コンタクトプラグの下端が前記半導体基板の上面と接触するように形成することを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記層間絶縁膜として、シリコン酸化膜を形成し、
   前記エッチングストッパ膜として、シリコン炭化窒化膜、シリコン窒化膜、及びシリコン酸窒化膜のうち、少なくとも１種よりなる膜を形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
4. 前記エッチングストッパ膜を選択的にエッチングするエッチング条件の替わりに、前記エッチングストッパ膜よりも前記層間絶縁膜がエッチングされやすい条件を用いて、前記第１の開口部を形成することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。
5. 前記銅配線を形成する工程は、前記配線溝の内面を覆う下地導電層を形成する工程と、
   前記電解メッキ法により、前記下地導電層の表面に、前記配線溝を埋め込む銅膜を形成する工程と、を含むことを特徴とする請求項１ないし４のうち、いずれか1項記載の半導体装置の製造方法。
6. 前記導電膜を成膜後、前記コンタクトプラグの上面が前記エッチングストッパ膜の上面に対して略面一となるように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により前記導電膜を研磨することを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置の製造方法。
7. 前記銅配線の上面が前記配線層間絶縁膜の上面に対して略面一となるように、ＣＭＰ法により、前記配線層間絶縁膜の上面よりも上方に形成された前記下地導電層及び前記銅膜を研磨することを特徴とする請求項５または６記載の半導体装置の製造方法。
8. 前記コンタクトホールのアスペクト比が４以上となるように、前記コンタクトホールを形成することを特徴とする請求項１ないし７うち、いずれか１項記載の半導体装置の製造方法。

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