JP2011100871A - 配線基板及び電子装置 - Google Patents

Abstract

【課題】配線レイアウトの自由度が高く、且つ、信号を高品質で伝送可能な配線基板を提供する。
【解決手段】配線基板に、交差する第１，第２配線１１，１２を設ける。ここで、第１配線１１は、交差領域ＡＲ１では第１層に形成し、周辺領域ＡＲ２では第１層、第１層より下層の第２、及び第１，第２層間の第３層に形成する。第２配線１２は、交差領域ＡＲ１では第２層に形成し、周辺領域ＡＲ２では第１層、第２層及び第３層に形成する。
【選択図】図１

Description

本発明は、配線基板、及び配線基板を用いた電子装置に関する。

半導体素子等の電子部品が実装される配線基板には、様々な形状、配置で配線が形成される。配線基板では、異なる配線を交差させて配置することも、しばしば行われる。
交差させる方法としては、例えば、異なる配線をそれぞれ配線基板内の別々の層に形成して交差させる方法、或いは、配線基板内の同じ層に形成されている異なる配線のうち、交差させる領域で一方の配線のみ別の層に迂回させる方法が知られている。

また、一の配線を跨ぐ架橋構造物を設け、その架橋構造物の上に、他の配線を、その一の配線と交差するように形成する方法も知られている。

特開平５−４８３０６号公報

配線基板内に、配線が交差する部分を設けることは、配線レイアウトの自由度が高まる点で好ましい。
一方、配線基板には、それに実装する半導体素子等の電子部品の種類、そのような電子部品のレイアウト、配線基板の外部接続用端子のレイアウト等により、配線幅の小さい配線、配線長の長い配線が形成される場合がある。このような配線幅の小さい配線、配線長の長い配線では、その配線を伝送する信号の品質、強度の劣化が生じる場合がある。

本発明の一観点によれば、第１層、第２層、及び前記第１層と前記第２層との間の第３層を有し、第１領域では前記第１層に形成され、前記第１領域周辺の第２領域では前記第１層、前記第２層及び前記第３層に形成された第１配線と、前記第１領域で前記第１配線と交差し、前記第１領域では前記第２層に形成され、前記第２領域では前記第１層、前記第２層及び前記第３層に形成された第２配線と、を含む配線基板が提供される。

開示の配線基板によれば、配線レイアウトの自由度を高めることができ、更に、配線を伝送する信号の劣化を抑制することができる。

配線の一例を示す要部斜視模式図である。 配線の一例を示す要部断面模式図である。 配線の別の構成例を示す図（その１）である。 配線の別の構成例を示す図（その２）である。 配線の別例を示す要部斜視模式図である。 配線の別例を示す要部断面模式図である。 電子装置の一例の平面模式図である。 第１実施例に係る配線の要部斜視模式図である。 図８の要部断面模式図（その１）である。 図８の要部断面模式図（その２）である。 第１溝形成工程の一例の説明図である。 第１埋め込み工程の一例の説明図である。 第２溝形成工程の一例の説明図である。 第２埋め込み工程の一例の説明図である。 外部接続用端子形成工程の一例の説明図である。 半導体素子接続用端子形成工程の一例の説明図である。 電子装置の一例の要部断面模式図である。 配線基板の周波数と透過率の関係の一例を示す図である。 第２実施例に係る配線の要部斜視模式図である。 図１９の要部断面模式図（その１）である。 図１９の要部断面模式図（その２）である。

図１は配線の一例を示す要部斜視模式図である。図２は配線の一例を示す要部断面模式図であって、（Ａ）は図１のＸ１−Ｘ１断面模式図、（Ｂ）は図１のＹ１−Ｙ１断面模式図である。

図１には、第１，第２配線１１，１２が交差する領域（交差領域ＡＲ１）と、その周辺の領域（周辺領域ＡＲ２）の一部を模式的に図示している。尚、図１では、第１，第２配線１１，１２の周囲に形成される絶縁層（図２に示す第１，第２，第３絶縁層２１，２２，２３）については、図示を省略している。

第１，第２配線１１，１２は、例えば、銅、アルミニウム等の導電材料を用いて形成される、配線基板内の配線である。第１，第２配線１１，１２は、いずれも信号線である場合、いずれもグランド線である場合、或いは、いずれか一方が信号線でもう一方がグランド線である場合があり得る。

図１及び図２には、第１，第２配線１１，１２がそれぞれ、積層された第１，第２，第３層Ｌ１，Ｌ２，Ｌ３の３層に跨って形成されている場合を例示している。
第１配線１１は、第１層Ｌ１の第１絶縁層２１内に形成された上層部１１ａ、第２層Ｌ２の第２絶縁層２２内に形成された下層部１１ｂ、及び第１層Ｌ１と第２層Ｌ２の間に設けられた第３層Ｌ３の第３絶縁層２３内に形成された導体部１１ｃを含んでいる。第２配線１２は、第１層Ｌ１の第１絶縁層２１内に形成された上層部１２ａ、第２層Ｌ２の第２絶縁層２２内に形成された下層部１２ｂ、及び第３層Ｌ３の第３絶縁層２３内に形成された導体部１２ｃを含んでいる。

ここで、第１配線１１の上層部１１ａは、図１及び図２（Ａ）に示したように、交差領域ＡＲ１及び周辺領域ＡＲ２の双方の第１層Ｌ１に、連続して、形成されている。
第１配線１１の下層部１１ｂは、図１及び図２（Ａ）に示したように、交差領域ＡＲ１の第２層Ｌ２には形成されず、周辺領域ＡＲ２の第２層Ｌ２に形成されている。交差領域ＡＲ１の第２層Ｌ２には、第１配線１１と交差する第２配線１２の下層部１２ｂ、及び第２配線１２の下層部１２ｂと第１配線１１の下層部１１ｂとを電気的に分離する第２絶縁層２２が存在している。

第１配線１１の導体部１１ｃは、図１及び図２（Ａ）に示したように、上層部１１ａ及び下層部１１ｂの双方に達し、それらを接続するように、周辺領域ＡＲ２の第３層Ｌ３に形成されている。交差領域ＡＲ１の第３層Ｌ３には、第３絶縁層２３が存在している。

第１配線１１の上層部１１ａ、下層部１１ｂは、第１層Ｌ１、第２層Ｌ２に、互いに並行に延在されるように形成されている。また、第１配線１１の導体部１１ｃは、例えば、上層部１１ａ及び下層部１１ｂと並行に延在する層状の導体層として、形成することができる。

一方、第２配線１２の上層部１２ａは、図１及び図２（Ｂ）に示したように、交差領域ＡＲ１の第１層Ｌ１には形成されず、周辺領域ＡＲ２の第１層Ｌ１に形成されている。交差領域ＡＲ１の第１層Ｌ１には、第２配線１２と交差する第１配線１１の上層部１１ａ、及び第１配線１１の上層部１１ａと第２配線１２の上層部１２ａとを電気的に分離する第１絶縁層２１が存在している。

第２配線１２の下層部１２ｂは、図１及び図２（Ｂ）に示したように、交差領域ＡＲ１及び周辺領域ＡＲ２の双方の第２層Ｌ２に、連続して、形成されている。
第２配線１２の導体部１２ｃは、図１及び図２（Ｂ）に示したように、上層部１２ａ及び下層部１２ｂの双方に達し、それらを接続するように、周辺領域ＡＲ２の第３層Ｌ３に形成されている。交差領域ＡＲ１の第３層Ｌ３には、第３絶縁層２３が存在している。

第２配線１２の上層部１２ａ、下層部１２ｂは、第１層Ｌ１、第２層Ｌ２に、互いに並行に延在されるように形成されている。また、第２配線１２の導体部１２ｃは、例えば、上層部１２ａ及び下層部１２ｂと並行に延在する層状の導体層として、形成することができる。

このように第１配線１１は、上層部１１ａ、下層部１１ｂ及び導体部１１ｃのうち、交差領域ＡＲ１には、上層部１１ａのみが形成され、周辺領域ＡＲ２には、上層部１１ａ、下層部１１ｂ及び導体部１１ｃが形成されている。そして、下層部１１ｂが形成されない交差領域ＡＲ１の第２層Ｌ２に、第２配線１２の下層部１２ｂが、第１配線１１と交差するように、形成されている。

第２配線１２は、上層部１２ａ、下層部１２ｂ及び導体部１２ｃのうち、交差領域ＡＲ１には、下層部１２ｂのみが形成され、周辺領域ＡＲ２には、上層部１２ａ、下層部１２ｂ及び導体部１２ｃが形成されている。そして、上層部１２ａが形成されない交差領域ＡＲ１の第１層Ｌ１に、第１配線１１の上層部１１ａが、第２配線１２と交差するように、形成されている。

このように、交差領域ＡＲ１において、第１，第２配線１１，１２は、それぞれ上層部１１ａ、下層部１２ｂの１層である。周辺領域ＡＲ２において、第１配線１１は、導体部１１ｃで接続された上層部１１ａと下層部１１ｂを含み、第２配線１２は、導体部１２ｃで接続された上層部１２ａと下層部１２ｂを含む。交差する第１，第２配線１１，１２をこのような構成とすることにより、実効的な配線断面積を増加させることが可能になっている。

ここで、比較のため、配線の別の構成例について、次の図３及び図４を参照して説明する。
図３は配線の別の構成例を示す図であって、（Ａ）は斜視模式図、（Ｂ）は（Ａ）のＸ３−Ｘ３断面模式図、（Ｃ）は（Ａ）のＹ３−Ｙ３断面模式図である。

この図３には、第１配線１１１が、第１層Ｌ１の第１絶縁層２１内に形成され、第１配線１１１と交差する第２配線１１２が、第２層Ｌ２の第２絶縁層２２内に形成されている場合を例示している。第１，第２配線１１１，１１２は、第１，第２層Ｌ１，Ｌ２間に設けられた第３層Ｌ３の第３絶縁層２３によって電気的に分離されている。

また、図４は配線の更に別の構成例を示す図であって、（Ａ）は斜視模式図、（Ｂ）は（Ａ）のＸ４−Ｘ４断面模式図、（Ｃ）は（Ａ）のＹ４−Ｙ４断面模式図である。
この図４に示す例において、第１配線１２１が、第１層Ｌ１の第１絶縁層２１内に形成されている点は、上記図３の例と同じである。この図４に示す例では、第２配線１２２が、第１配線１２１と交差しない領域では、第１配線１２１と同じく第１層Ｌ１の第１絶縁層２１内に形成されている。そして、この第２配線１２２は、第１配線１２１と交差する領域では、第３層Ｌ３の第３絶縁層２３を貫通するビア１２３で第２層Ｌ２に迂回され、第２絶縁層２２内に形成されている。

図３及び図４に示したような例では、第１配線１１１，１２１は、第１層Ｌ１に形成され、第２配線１１２，１２２は、第２層Ｌ２、或いは領域によって第１層Ｌ１又は第２層Ｌ２に形成される。

これに対し、上記図１及び図２に示した例では、第１，第２配線１１，１２を、交差領域ＡＲ１周辺の周辺領域ＡＲ２においては、第１，第２，第３層Ｌ１，Ｌ２，Ｌ３を用いて形成する。そのため、図３及び図４の場合と、図１及び図２の場合とで、層数及び層厚が同じときには、図１及び図２に示した第１，第２配線１１，１２では、実効的な配線断面積が増加することになる。

その結果、配線抵抗を低減することが可能になる。更に、第１配線１１及び／又は第２配線１２を信号線として用いた場合には、配線断面積の増加により、第１配線１１及び／又は第２配線１２を伝送する信号の減衰を効果的に低減することが可能になる。

従って、第１，第２配線１１，１２の配線幅が微細になり、或いは配線長が長くなる場合で、それらを交差するようにレイアウトする場合であっても、配線抵抗を低減することが可能になり、また、信号の減衰量を低減することが可能になる。

尚、上記図１及び図２には、第１，第２配線１１，１２間を接続する、第３層Ｌ３に形成する導体部１１ｃ，１２ｃとして、層状の導体層を用いる場合を例示した。このほか、導体部１１ｃ，１２ｃは、第１，第２配線１１，１２間の第３層Ｌ３に形成された、少なくとも１つのビアとすることも可能である。

図５は配線の別例を示す要部斜視模式図である。図６は配線の別例を示す要部断面模式図であって、（Ａ）は図５のＸ５−Ｘ５断面模式図、（Ｂ）は図５のＹ５−Ｙ５断面模式図である。

第１，第２配線１１，１２は、導体部１１ｃ，１２ｃとして、例えば、この図５及び図６に示すように、第３層Ｌ３に一定の間隔で形成した複数のビア１１ｄ，１２ｄを用いて、形成することも可能である。ビア１１ｄ，１２ｄは、第１，第２層Ｌ１，Ｌ２間に設けられる第３層Ｌ３の第３絶縁層２３を貫通し、それぞれ、第１配線１１の上層部１１ａと下層部１１ｂ、第２配線１２の上層部１２ａと下層部１２ｂを、接続するように形成される。

隣接するビア１１ｄの間隔、隣接するビア１２ｄの間隔は、それぞれ、第１，第２配線１１，１２の配線長、配線幅等に基づいて設定することができる。例えば、第１，第２配線１１，１２を、配線長２０ｍｍ、配線幅５μｍで形成する場合、ビア１１ｄの間隔及びビア１２ｄの間隔は、０．０１ｍｍ〜１ｍｍの範囲に設定することができる。

便宜上、図５では、ビア１１ｄ，１２ｄを、第３層Ｌ３の平面方向の断面が平面視で矩形状となる場合を例示したが、勿論、当該方向の断面の形状が平面視で円状や楕円状となるように、ビア１１ｄ，１２ｄを形成することが可能である。

尚、以上の説明では、第１，第２層Ｌ１，Ｌ２をいずれも１層とした場合を例示したが、第１，第２層Ｌ１，Ｌ２はそれぞれ、２層以上の層を含む積層構造としてもよい。その場合、上層部１１ａ，１２ａは、積層構造の第１層Ｌ１を貫通するように形成すればよく、下層部１１ｂ，１２ｂは、積層構造の第２層Ｌ２を貫通するように形成すればよい。

また、以上の説明では、第１，第２層Ｌ１，Ｌ２間の第３層Ｌ３を１層とした場合を例示したが、第３層Ｌ３は、２層以上の層を含む積層構造としてもよい。その場合、導体部１１ｃ，１２ｃ（ビア１１ｄ，１２ｄを含む）は、その積層構造を貫通し、それぞれ、上層部１１ａと下層部１１ｂ、上層部１２ａと下層部１２ｂに接続されるように、形成すればよい。尚、その際には、積層構造の第３層Ｌ３に、その積層方向に導体層とビアを繰り返して配置するようにしてもよい。

また、第１，第２配線１１，１２は、導体部１１ｃ，１２ｃを、上記のような導体層とビアを組み合わせて、形成してもよい。例えば、第１，第２配線１１，１２のうちの一方について、上層部と下層部の接続に導体層を用い、もう一方について、上層部と下層部の接続にビアを用いることもできる。或いは、第１，第２配線１１，１２の双方又はいずれか一方について、一部の上層部と下層部の接続に導体層を用い、他の一部の上層部と下層部の接続にビアを用いることもできる。

以下、上記のような配線を適用した実施例について、説明する。
まず、第１実施例について説明する。
図７は電子装置の一例の平面模式図である。

この図７に示す電子装置３０は、電子部品の１種である半導体素子４１，４２、及び配線基板５０を有している。
半導体素子４１，４２には、例えば、ＩＣ（Integrated Circuit）チップ、或いはＩＣチップがパッケージングされたものが用いられる。半導体素子４１，４２は、ここでは、配線基板５０の所定位置に、フリップチップ実装されている。尚、この図７では、半導体素子４１，４２と配線基板５０との接続部の図示を省略するが、半導体素子４１，４２と配線基板５０には、予め対応する位置にそれぞれ電極（端子）が形成されており、対応する電極同士がバンプを介して電気的に接続される。

配線基板５０にフリップチップ実装された半導体素子４１，４２は、配線基板５０に形成されている、比較的高密度に配置された、複数の配線（素子間配線）５１によって電気的に接続されている。また、配線基板５０には、半導体素子４１，４２の実装面側と反対の面側の端部に配設された外部接続用の複数の電極（端子）６０、及び半導体素子４１，４２と各端子６０間を電気的に接続するための複数の配線（素子−端子間配線）５３が形成されている。

配線基板５０は、例えば、セラミックス（窒化アルミニウム等）、ガラス、有機樹脂（ポリイミド等）、固体酸化物（酸化シリコン、炭素含有酸化シリコン、窒素含有酸化シリコン等）、半導体（シリコン等）等の材料を用いて形成することができる。

例えば、セラミックス、ガラス、有機樹脂、固体酸化物等の絶縁材料を用いて、異なる素子間配線５１、異なる素子−端子間配線５３、素子間配線５１と素子−端子間配線５３との間を電気的に分離するための絶縁層を形成することができる。また、半導体、セラミックス、ガラス等の基板の上に、有機樹脂、固体酸化物等の絶縁材料を用いて、異なる素子間配線５１、異なる素子−端子間配線５３、素子間配線５１と素子−端子間配線５３との間を電気的に分離するための絶縁層を形成することもできる。

配線基板５０に形成する素子間配線５１及び素子−端子間配線５３は、例えば、銅やアルミニウム、或いは銅やアルミニウムを含む金属材料を用いて、形成することができる。
尚、素子間配線５１及び素子−端子間配線５３の微細化や高密度化の観点からは、半導体基板上に固体酸化物を絶縁層として形成し、その絶縁層内に素子間配線５１及び素子−端子間配線５３を形成することによって、配線基板５０を得ることが好ましい。このような配線基板５０の形成方法については後述する。

配線基板５０に形成される素子−端子間配線５３は、配線基板５０及びそれに実装する半導体素子４１，４２の平面サイズ、半導体素子４１，４２及び端子６０のレイアウト等により、比較的長い配線長で形成される場合がある。また、複数の素子−端子間配線５３のレイアウトにあたり、例えば、図７に示した領域Ｄ１のように、それらのうちの何本かを交差させてレイアウトする場合がある。

図８は第１実施例に係る配線の要部斜視模式図である。また、図９は図８のＸ８−Ｘ８断面模式図、図１０は図８のＹ８−Ｙ８断面模式図である。
図８には、一例として、図７の領域Ｄ１に形成されている４本の素子−端子間配線５３の部分を示している。これら４本の素子−端子間配線５３を、ここでは、第１配線５３１、第２配線５３２、第３配線５３３及び第４配線５３４とする。

第１，第２，第３，第４配線５３１，５３２，５３３，５３４はそれぞれ、グランド線と信号線のいずれであっても構わない。例えば、第１，第２，第３，第４配線５３１，５３２，５３３，５３４がいずれもグランド線又はいずれも信号線である場合や、第１，第２配線５３１，５３２がグランド線で、第３，第４配線５３３，５３４が信号線である場合（コプレーナ配線）等があり得る。

図８に示した例では、第１，第３配線５３１，５３３が並行に延在され、第２，第４配線５３２，５３４が並行に延在されて、第１，第３配線５３１，５３３と、第２，第４配線５３２，５３４とが交差している。

第１配線５３１は、図８〜図１０に示すように、上層部５３１ａ、下層部５３１ｂ、及び複数の導体部５３１ｃを含んでいる。ここでは、導体部５３１ｃとして、ビアを形成した場合を例示している。

上層部５３１ａは、第１層Ｌ１の第１絶縁層５４１内で、交差領域ＡＲ１及び周辺領域ＡＲ２に形成されている。下層部５３１ｂは、第２層Ｌ２の第２絶縁層５４２内で、周辺領域ＡＲ２に形成されている。交差領域ＡＲ１の第２層Ｌ２には、第１配線５３１と交差する第２，第４配線５３２，５３４の下層部５３２ｂ，５３４ｂが形成されている。導体部５３１ｃは、第３層Ｌ３の第３絶縁層５４３内で、周辺領域ＡＲ２に形成され、第３絶縁層５４３を貫通し、上層部５３１ａと下層部５３１ｂとを接続している。

この第１配線５３１と並行に延在された第３配線５３３も同様に、図８に示すように、上層部５３３ａ、下層部５３３ｂ、及び複数の導体部（ビア）５３３ｃを含んでいる。
上層部５３３ａは、交差領域ＡＲ１及び周辺領域ＡＲ２の第１層Ｌ１に形成されている。下層部５３３ｂは、周辺領域ＡＲ２の第２層Ｌ２に形成されている。交差領域ＡＲ１の第２層Ｌ２には、第３配線５３３と交差する第２，第４配線５３２，５３４の下層部５３２ｂ，５３４ｂが形成されている。導体部５３３ｃは、周辺領域ＡＲ２の第３層Ｌ３に形成され、上層部５３３ａと下層部５３３ｂとを接続している。

これら第１，第３配線５３１，５３３と交差する第２配線５３２もまた、図８〜図１０に示すように、上層部５３２ａ、下層部５３２ｂ、及び複数の導体部（ビア）５３２ｃを含んでいる。

上層部５３２ａは、第１層Ｌ１の第１絶縁層５４１内で、周辺領域ＡＲ２に形成されている。交差領域ＡＲ１の第１層Ｌ１には、第２配線５３２と交差する第１，第３配線５３１，５３３の上層部５３１ａ，５３３ａが形成されている。下層部５３２ｂは、第２層Ｌ２の第２絶縁層５４２内で、交差領域ＡＲ１及び周辺領域ＡＲ２に形成されている。導体部５３２ｃは、第３層Ｌ３の第３絶縁層５４３内で、周辺領域ＡＲ２に形成され、第３絶縁層５４３を貫通し、上層部５３２ａと下層部５３２ｂとを接続している。

この第２配線５３２と並行に延在された第４配線５３４も同様に、図８に示すように、上層部５３４ａ、下層部５３４ｂ、及び複数の導体部（ビア）５３４ｃを含んでいる。
上層部５３４ａは、周辺領域ＡＲ２の第１層Ｌ１に形成されている。交差領域ＡＲ１の第１層Ｌ１には、第４配線５３４と交差する第１，第３配線５３１，５３３の上層部５３１ａ，５３３ａが形成されている。下層部５３４ｂは、交差領域ＡＲ１及び周辺領域ＡＲ２の第２層Ｌ２に形成されている。導体部５３４ｃは、周辺領域ＡＲ２の第３層Ｌ３に形成され、上層部５３４ａと下層部５３４ｂとを接続している。

このように、並行に配置された第１，第３配線５３１，５３３は、交差領域ＡＲ１で第２，第４配線５３２，５３４（下層部５３２ｂ，５３４ｂ）と交差し、その交差領域ＡＲ１では、第１層Ｌ１に上層部５３１ａ，５３３ａのみが形成されている。第１，第３配線５３１，５３３は、周辺領域ＡＲ２では、第１，第２，第３層Ｌ１，Ｌ２，Ｌ３にそれぞれ、上層部５３１ａ，５３３ａ、下層部５３１ｂ，５３３ｂ、導体部５３１ｃ，５３３ｃが形成されている。

一方、並行に配置された第２，第４配線５３２，５３４は、交差領域ＡＲ１で第１，第３配線５３１，５３３（上層部５３１ａ，５３３ａ）と交差し、その交差領域ＡＲ１では、第２層Ｌ２に下層部５３２ｂ，５３４ｂのみが形成されている。第２，第４配線５３２，５３４は、周辺領域ＡＲ２では、第１，第２，第３層Ｌ１，Ｌ２，Ｌ３にそれぞれ、上層部５３２ａ，５３４ａ、下層部５３２ｂ，５３４ｂ、導体部５３２ｃ，５３４ｃが形成されている。

第１，第２，第３，第４配線５３１，５３２，５３３，５３４は、周辺領域ＡＲ２では、第１，第２，第３層Ｌ１，Ｌ２，Ｌ３を用いて形成され、それにより一定の配線断面積を確保することが可能になっている。その結果、配線抵抗を低減することが可能になる。更に、第１，第２，第３，第４配線５３１，５３２，５３３，５３４の全部或いはいくつかを信号線として用いた場合には、その信号線として用いたものについて、配線抵抗に起因した伝送信号の減衰を効果的に低減することが可能になる。

続いて、上記のような第１，第２，第３，第４配線５３１，５３２，５３３，５３４を含む配線基板５０の形成方法について説明する。
ここでは一例として、シリコン基板上に絶縁層及び配線が形成される形態の配線基板５０の形成方法について説明する。以下、その形成工程を順に説明する。

図１１は第１溝形成工程の一例の説明図であって、（Ａ）は平面模式図、（Ｂ）は（Ａ）のＸ１１−Ｘ１１断面模式図、（Ｃ）は（Ａ）のＹ１１−Ｙ１１断面模式図である。
配線基板５０の形成では、まず、シリコン基板５５の表面に、絶縁層（下地絶縁層）５６を形成し、更にその上に、上記した第２絶縁層５４２を形成する。下地絶縁層５６としては、例えば、膜厚０．７μｍの酸化シリコン層を形成する。また、第２絶縁層５４２としては、例えば、膜厚１μｍの酸化シリコン層を形成する。

下地絶縁層５６及び第２絶縁層５４２の形成後は、第２絶縁層５４２に、上記した第１，第２，第３，第４配線５３１，５３２，５３３，５３４の下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂを形成するための溝５４２Ａを形成する。即ち、図１１（Ａ），（Ｃ）に示したように、第２，第４配線５３２，５３４の下層部５３２ｂ，５３４ｂの形状に相当する平面屈曲形状の連続した溝５４２Ａを形成する。それと共に、図１１（Ａ），（Ｂ）に示したように、第１，第３配線５３１，５３３の下層部５３１ｂ，５３３ｂの形状に相当する平面直線形状の、交差領域で離間した溝５４２Ａを形成する。

溝５４２Ａは、例えば、第２絶縁層５４２に対するドライエッチングにより、形成することができる。
図１２は第１埋め込み工程の一例の説明図であって、（Ａ）は平面模式図、（Ｂ）は（Ａ）のＸ１２−Ｘ１２断面模式図、（Ｃ）は（Ａ）のＹ１２−Ｙ１２断面模式図である。

溝５４２Ａの形成後は、全面に配線材料を堆積し、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、第２絶縁層５４２の上面に堆積された不要な配線材料を除去し、溝５４２Ａ内に配線材料を埋め込む。このときの配線材料には、例えば、銅や銅を主体とする金属材料を用いる。配線材料の堆積には、例えば、ＣＶＤ（Chemical Vapor Deposition）法、めっき法を用いることができる。

溝５４２Ａのこのような配線材料による埋め込みにより、図１２（Ａ）〜（Ｃ）に示したように、第２絶縁層５４２内に、第１，第２，第３，第４配線５３１，５３２，５３３，５３４の下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂを形成する。

この図１１及び図１２に示したような、所謂シングルダマシンプロセスを適用することにより、第２絶縁層５４２内に、下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂを形成する。

図１３は第２溝形成工程の一例の説明図であって、（Ａ）は平面模式図、（Ｂ）は（Ａ）のＸ１３−Ｘ１３断面模式図、（Ｃ）は（Ａ）のＹ１３−Ｙ１３断面模式図である。
下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂの形成後は、全面に、上記した第３絶縁層５４３を形成し、更にその上に、上記した第１絶縁層５４１を形成する。第３絶縁層５４３としては、例えば、膜厚０．５μｍの酸化シリコン層を形成する。また、第１絶縁層５４１としては、例えば、膜厚１μｍの酸化シリコン層を形成する。

第３，第１絶縁層５４３，５４１の形成後は、所謂デュアルダマシンプロセスを適用し、第３，第１絶縁層５４３，５４１にそれぞれ、所定形状の溝５４３Ａ，５４１Ａを形成する。

第３絶縁層５４３には、上記した第１，第２，第３，第４配線５３１，５３２，５３３，５３４の導体部５３１ｃ，５３２ｃ，５３３ｃ，５３４ｃを形成するためのビア用の溝５４３Ａを形成する。第３絶縁層５４３に形成するビア用の溝５４３Ａは、図１３（Ａ）〜（Ｃ）に示したように、先に形成した下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂの上に、且つ、それらに達するように、形成する。

また、第１絶縁層５４１には、上記した第１，第２，第３，第４配線５３１，５３２，５３３，５３４の上層部５３１ａ，５３２ａ，５３３ａ，５３４ａを形成するための溝５４１Ａを形成する。即ち、図１３（Ａ），（Ｂ）に示したように、第１，第３配線５３１，５３３の上層部５３１ａ，５３３ａの形状に相当する平面直線形状の連続した溝５４１Ａを形成する。それと共に、図１３（Ａ），（Ｃ）に示したように、第２，第４配線５３２，５３４の上層部５３２ａ，５３４ａの形状に相当する平面屈曲形状の、交差領域で離間した溝５４１Ａを形成する。第１絶縁層５４１に形成する溝５４１Ａは、先に形成した下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂと並行に、且つ、下層の溝５４３Ａと連通するように、形成する。

図１４は第２埋め込み工程の一例の説明図であって、（Ａ）は平面模式図、（Ｂ）は（Ａ）のＸ１４−Ｘ１４断面模式図、（Ｃ）は（Ａ）のＹ１４−Ｙ１４断面模式図である。
溝５４３Ａ，５４１Ａの形成後は、全面に配線材料を堆積し、ＣＭＰ法を用いて、第１絶縁層５４１の上面に堆積された不要な配線材料を除去し、溝５４３Ａ，５４１Ａ内に配線材料を埋め込む。配線材料は、例えば、銅や銅を主体とする金属材料を、ＣＶＤ法を用いて堆積することができる。

溝５４３Ａ，５４１Ａの配線材料による埋め込みにより、図１４（Ａ）〜（Ｃ）に示したように、第３絶縁層５４３内に、第１，第２，第３，第４配線５３１，５３２，５３３，５３４の導体部５３１ｃ，５３２ｃ，５３３ｃ，５３４ｃを形成する。それと同時に、第１絶縁層５４１内には、第１，第２，第３，第４配線５３１，５３２，５３３，５３４の上層部５３１ａ，５３２ａ，５３３ａ，５３４ａを形成する。

これにより、シリコン基板５５の上方に、第１，第２，第３，第４配線５３１，５３２，５３３，５３４が形成される。
尚、第１，第２，第３，第４配線５３１，５３２，５３３，５３４は、例えば、配線幅５μｍ、配線長２０ｍｍとすることができる。第１，第３配線５３１，５３３をそれぞれグランド線、信号線として用いる場合には、第１，第３配線５３１，５３３間のスペースを、例えば、１０μｍとすることができる。同様に、第２，第４配線５３２，５３４をそれぞれグランド線、信号線として用いる場合には、第２，第４配線５３２，５３４間のスペースを、例えば、１０μｍとすることができる。また、導体部５３１ｃ，５３２ｃ，５３３ｃ，５３４ｃは、例えば、０．０１ｍｍ〜１ｍｍの間隔で配置することができる。

また、ここでは、導体部５３１ｃ，５３２ｃ，５３３ｃ，５３４ｃ及び上層部５３１ａ，５３２ａ，５３３ａ，５３４ａを、デュアルダマシンプロセスにより、一括で形成する場合を例示した。このほか、導体部５３１ｃ，５３２ｃ，５３３ｃ，５３４ｃをシングルダマシンプロセスにより形成し、その後、上層部５３１ａ，５３２ａ，５３３ａ，５３４ａをシングルダマシンプロセスにより形成するようにしても構わない。

以上の工程により、配線基板５０の第１，第２，第３，第４配線５３１，５３２，５３３，５３４を形成することが可能であるが、これらの形成過程、或いは形成後若しくは形成前に、配線基板５０の端部に設ける外部接続用の端子６０を形成することができる。

図１５は外部接続用端子形成工程の一例の説明図であって、（Ａ）は配線形成後の要部断面模式図、（Ｂ）はビア用溝形成工程の要部断面模式図、（Ｃ）はビア形成工程の要部断面模式図、（Ｄ）はパッド形成工程の要部断面模式図である。

例えば、上記の図１１及び図１２に示したように下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂの形成まで行った後の状態から、外部接続用の端子６０の形成を行う。
尚、この図１５には、便宜上、下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂのうち、第１配線５３１の下層部５３１ｂの、図７の領域Ｄ２に相当する部分を図示して、端子６０の形成の流れを説明する。端子６０の形成の流れは、他の下層部５３２ｂ，５３３ｂ，５３４ｂについても同じである。

端子６０を形成する場合、下層部５３１ｂの配線基板５０端部側の末端には、図１５（Ａ）に示すように、ランド５３１ｂａを形成しておく。
そして、図１５（Ｂ）に示すように、シリコン基板５５側から、シリコン基板５５及び下地絶縁層５６を貫通し、ランド５３１ｂａに達するビア用溝６１ａを形成する。ビア用溝６１ａの形成後は、例えば、ＣＶＤ法及びＣＭＰ法を用いて、ビア用溝６１ａに銅等の導電材料を充填し、図１５（Ｃ）に示すように、ビア６１を形成する。

ビア６１の形成まで行った後は、図１５（Ｄ）に示すように、ビア６１上にアルミニウム等を用いてパッド６２を形成し、パッド６２の一部を残して、シリコン基板５５上に保護膜６３を形成する。この保護膜６３からのパッド６２の表出部が、配線基板５０の外部接続用の端子６０として利用される。

このようにして下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂに電気的に接続された端子６０を形成する。端子６０の形成後は、上記の図１３及び図１４に示したように、導体部５３１ｃ，５３２ｃ，５３３ｃ，５３４ｃ及び上層部５３１ａ，５３２ａ，５３３ａ，５３４ａの形成を行うようにすればよい。

尚、ここでは、端子６０形成を、下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂの形成後に行う場合を例示したが、端子６０を形成するタイミングは、これに限定されるものではない。

例えば、下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂ、導体部５３１ｃ，５３２ｃ，５３３ｃ，５３４ｃ、及び上層部５３１ａ，５３２ａ，５３３ａ，５３４ａの形成まで行った後に、この図１５の例に従い、端子６０を形成することも可能である。また、導体部５３１ｃ，５３２ｃ，５３３ｃ，５３４ｃをシングルダマシンプロセスにより形成する場合には、その形成後に、この図１５の例に従い、端子６０を形成することも可能である。即ち、少なくとも下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂの形成まで行っていれば、この図１５の例に従って端子６０を形成することが可能である。

また、端子６０の形成は、このように下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂの形成以後に行うことが可能であるほか、下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂの形成前に行っておくことも可能である。

その場合は、例えば、上記図１１に示したシリコン基板５５表面への下地絶縁層５６の形成後に、裏面側から、下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂのランド５３１ｂａ等が形成される位置に、ビア用溝６１ａを形成し、そこにビア６１を形成する。そして、ビア６１の形成後、例えば、パッド６２及び保護膜６３を形成し、第２絶縁層５４２の形成、下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂの形成、及びその上層側の形成を行うようにすればよい。或いは、ビア６１の形成後、第２絶縁層５４２の形成、下層部５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂの形成、及び必要に応じて更にその上層側の形成を行った後に、パッド６２及び保護膜６３の形成を行うようにすればよい。

上記のようにして、第１，第２，第３，第４配線５３１，５３２，５３３，５３４の一方の末端、即ち配線基板５０の端部側の末端には、端子６０が形成される。また、第１，第２，第３，第４配線５３１，５３２，５３３，５３４の他方の末端、即ち配線基板５０の中央部側（半導体素子４１，４２の実装領域側）の末端には、半導体素子４１，４２を接続するための端子が形成される。

図１６は半導体素子接続用端子形成工程の一例の説明図であって、（Ａ）はビア形成工程の要部断面模式図、（Ｂ）はパッド形成工程の要部断面模式図、（Ｃ）はアンダーバンプメタル形成工程の要部断面模式図である。

例えば、上記の図１１〜図１５に示したようにして第１，第２，第３，第４配線５３１，５３２，５３３，５３４の形成、及び外部接続用の端子６０の形成まで行った後の状態から、半導体素子４１，４２の接続に用いる端子６４の形成を行う。

尚、この図１６には、便宜上、第１，第２，第３，第４配線５３１，５３２，５３３，５３４のうち、第１配線５３１の、図７の領域Ｄ３に相当する部分を図示して、端子形成の流れを説明する。端子形成の流れは、他の第２，第３，第４配線５３２，５３３，５３４についても同じである。

半導体素子４１，４２の接続に用いる端子６４を形成する場合、第１配線５３１の上層部５３１ａ及び下層部５３１ｂの配線基板５０中央部側の末端には、図１６（Ａ）に示すように、それぞれランド５３１ａｂ及びランド５３１ｂｂを形成しておく。これらのランド５３１ａｂ，５３１ｂｂ間には、導体部５３１ｃを設けておいてもよい。

第１配線５３１の形成後には、第１絶縁層５４１上に、更に第４絶縁層５４４を形成する。そして、第４絶縁層５４４を貫通してランド５３１ａｂに達するビア用溝を形成し、例えば、ＣＶＤ法及びＣＭＰ法を用いて、そのビア用溝を銅等の導電材料で埋め、図１６（Ａ）に示したように、ビア６５を形成する。

ビア６５の形成後は、図１６（Ｂ）に示すように、ビア６５上にアルミニウム等を用いてパッド６６を形成し、パッド６６の一部を残して保護膜６７を形成する。この保護膜６７からのパッド６６の表出部が、半導体素子４１，４２を接続する端子６４として利用される。

尚、半導体素子４１，４２と端子６４とを、はんだバンプ等、はんだ材料を用いて接続する場合等には、端子６４の上に、アンダーバンプメタル（ＵＢＭ）６８を形成するようにしてもよい。但し、ＵＢＭ６８は、必ずしも端子６４上に形成することを要しない。

また、この図１６には、シリコン基板５５の裏面側に形成される保護膜６３を図示しているが、保護膜６３の形成及びそれに先立つ裏面側の端子６０の形成は、この図１６に示した表面側の端子６４の形成後に、行うことも可能である。

以上のようにして形成される配線基板５０に、半導体素子４１，４２がフリップチップ実装され、電子装置３０が形成される。
図１７は電子装置の一例の要部断面模式図である。尚、図１７には、一例として、第１配線５３１に沿った断面の要部を模式的に図示している。

半導体素子４１，４２には、内部のトランジスタ、容量、抵抗等の回路素子（図示せず）に電気的に接続された電極（端子）４３、及び保護膜４４が、予め形成されている。半導体素子４１，４２の端子４３と、上記のようにして形成される配線基板５０の表面側の端子６４とは、互いに対応する位置に、予め形成されている。

半導体素子４１，４２を実装する際には、予め配線基板５０の端子６４上方（ＵＢＭ６８上）にバンプ４５（ここでは一例として、はんだボール）が接続される。
尚、半導体素子４１，４２の端子４３上に、予め金バンプや銅バンプを接続しておいてもよい。また、半導体素子４１，４２の端子４３上にＵＢＭ（図示せず）を形成し、その上にバンプ４５を接続するようにしてもよい。

半導体素子４１，４２は、その端子４３と、配線基板５０の端子６４との位置合わせを行って、配線基板５０上に配置される。その後、リフロー処理を行うことで、半導体素子４１，４２と配線基板５０とを、バンプ４５を介して電気的に接続する。

また、配線基板５０の裏面側の端部に設けた端子６０には、バンプ６９（ここでは一例として、はんだボール）が接続され、半導体素子４１，４２が実装された配線基板５０は、このバンプ６９を介して外部接続されるようになる。

上記のような配線基板５０によれば、配線抵抗を低減することが可能になり、配線抵抗に起因した伝送信号の減衰を効果的に低減することが可能になるため、高性能、高品質の電子装置３０が実現可能になる。

図１８は配線基板の周波数と透過率の関係の一例を示す図である。
図１８には、上記配線基板５０のように交差して配置した第１，第２，第３，第４配線５３１，５３２，５３３，５３４について、周波数と透過率の関係をシミュレーションした結果の一例を示している（実施例）。このシミュレーションにおいては、第１，第２，第３，第４配線５３１，５３２，５３３，５３４の配線幅を５μｍ、配線長（第１，第３配線５３１，５３３）を２０ｍｍとしている。また、第１，第２配線５３１，５３２をグランド線、第３，第４配線５３３，５３４を信号線とし、グランド線と信号線の間隔を１０μｍとしている。尚、透過率は、所定周波数の信号を信号線の一端側から入力し、他端側から出力される信号の波形減衰を基に、求める。

また、比較のため、第１，第３配線５３１，５３３を第１層Ｌ１の上層部５３１ａ，５３３ａのみで構成し、第２，第４配線５３２，５３４を第２層Ｌ２の下層部５３２ｂ，５３４ｂのみで構成したものについても、併せてシミュレーションを行っている（比較例）。即ち、上記図３の例に従い、第１層Ｌ１に並行に形成された２本の配線と、第２層Ｌ２に並行に形成された２本の配線とを、交差するように配置したものについて、シミュレーションを行っている。この比較例についても、グランド線と信号線の関係は、上記実施例と同じにし、配線幅、配線長、グランド線と信号線の間隔も、上記実施例と同じにしている。

図１８より、１０ＭＨｚ〜２ＧＨｚの範囲について見ると、比較例の交差配線では、透過率が−４．３ｄＢ〜−４．８ｄＢであるのに対し、実施例の交差配線では、−２．２ｄＢ〜−２．４ｄＢと、高い透過率が得られることがわかる。

以上、第１実施例に係る配線基板５０、及び配線基板５０を用いた電子装置３０について説明した。
尚、以上の説明において、上記図７及び図１７には、２つの半導体素子４１，４２が１枚の配線基板５０に実装される形態の電子装置３０を例示した。上記配線基板５０のような交差配線を有する配線基板は、少なくとも１つの半導体素子を実装するための配線基板として、広く適用可能である。

また、上記図７及び図１７には、配線基板５０に半導体素子４１，４２をフリップチップ実装する形態の電子装置３０を例示した。このほか、上記配線基板５０のような交差配線を有する配線基板は、少なくとも１つの半導体素子をワイヤボンディングにより接続する配線基板にも、適用可能である。その場合は、交差配線を含む配線に電気的に接続されたワイヤボンディング用の電極（端子）を、当該配線基板の半導体素子搭載領域の周辺に設けるようにすればよい。

次に、第２実施例について説明する。
図１９は第２実施例に係る配線の要部斜視模式図である。また、図２０は図１９のＸ１９−Ｘ１９断面模式図、図２１は図１９のＹ１９−Ｙ１９断面模式図である。

この第２実施例には、図１９〜図２１に示すように、第１，第２配線５３１，５３２を、交差領域ＡＲ１において接続している場合を例示している。この交差領域ＡＲ１では、上層部５３１ａ，５３２ａ同士が一体になった部分を含む上層部５３５ａと、下層部５３１ｂ，５３２ｂ同士が一体になった部分を含む下層部５３５ｂとが、導体部５３５ｃで接続されている。その他の構成は、上記第１実施例と同じである。

この第２実施例のように接続された第１，第２配線５３１，５３２は、例えば、いずれもグランド線として用いる。第３，第４配線５３３，５３４は、例えば、信号線として用いる。

この第２実施例の交差配線を含む配線基板によっても、上記第１実施例同様、配線抵抗を低減することが可能になり、配線抵抗に起因した伝送信号の減衰を効果的に低減することが可能になる。このような配線基板を用いることにより、高性能、高品質の電子装置が実現可能になる。

以上、交差配線を含む配線基板、及び配線基板を用いた電子装置について説明した。尚、以上の説明では、コプレーナ配線を例にして述べたが、上記交差配線は、マイクロストリップ型の配線基板についても、同様に適用可能である。その場合は、上記交差配線を形成している層群の下方、或いは上方に、更に別の絶縁層を設け、その絶縁層を介して、平板状の電極層を設けるようにすればよい。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１層、第２層、及び前記第１層と前記第２層との間の第３層を有し、
第１領域では前記第１層に形成され、前記第１領域周辺の第２領域では前記第１層、前記第２層及び前記第３層に形成された第１配線と、
前記第１領域で前記第１配線と交差し、前記第１領域では前記第２層に形成され、前記第２領域では前記第１層、前記第２層及び前記第３層に形成された第２配線と、
を含むことを特徴とする配線基板。

（付記２） 前記第１配線は、前記第１領域及び第２領域の前記第１層に延在された第１部と、前記第２領域の前記第２層に前記第１部と並行に延在された第２部と、前記第２領域の前記第３層に設けられ前記第１部と前記第２部とを接続する第３部とを含み、
前記第２配線は、前記第１領域及び第２領域の前記第２層に延在された第４部と、前記第２領域の前記第１層に前記第４部と並行に延在された第５部と、前記第２領域の前記第３層に設けられ前記第４部と前記第５部とを接続する第６部とを含むことを特徴とする付記１に記載の配線基板。

（付記３） 前記第３部及び前記第６部は、導体層を含んでいることを特徴とする付記２に記載の配線基板。
（付記４） 前記第３部及び前記第６部は、ビアを含んでいることを特徴とする付記２に記載の配線基板。

（付記５） 前記第３層は、１層又は２層以上の層を含むことを特徴とする付記１乃至４のいずれかに記載の配線基板。
（付記６） 前記第１領域で前記第１配線と交差し、前記第１領域では前記第２層に形成され、前記第２領域では前記第１層、前記第２層及び第３層に形成された第３配線を更に含むことを特徴とする付記１乃至５のいずれかに記載の配線基板。

（付記７） 前記第１領域で前記第１配線と交差し、前記第１領域では少なくとも前記第１層及び前記第２層に形成されて前記第１配線に接続され、前記第２領域では前記第１層、前記第２層及び前記第３層に形成された第４配線を更に含むことを特徴とする付記１乃至５のいずれかに記載の配線基板。

（付記８） 前記第１配線及び前記第２配線の上方、又は下方に、第４層を介して配置された平板状の電極層を更に含むことを特徴とする付記１乃至７のいずれかに記載の配線基板。

（付記９） 第１層、第２層、及び前記第１層と前記第２層との間の第３層を有し、
第１領域では前記第１層に形成され、前記第１領域周辺の第２領域では前記第１層、前記第２層及び前記第３層に形成された第１配線と、
前記第１領域で前記第１配線と交差し、前記第１領域では前記第２層に形成され、前記第２領域では前記第１層、前記第２層及び前記第３層に形成された第２配線と、
を含む配線基板と、
前記配線基板に電気的に接続された半導体素子と、
を有することを特徴とする電子装置。

１１，１１１，１２１，５３１ 第１配線
１２，１１２，１２２，５３２ 第２配線
１１ａ，１２ａ，５３１ａ，５３２ａ，５３３ａ，５３４ａ，５３５ａ 上層部
１１ｂ，１２ｂ，５３１ｂ，５３２ｂ，５３３ｂ，５３４ｂ，５３５ｂ 下層部
１１ｃ，１２ｃ，５３１ｃ，５３２ｃ，５３３ｃ，５３４ｃ，５３５ｃ 導体部
１１ｄ，１２ｄ，６１，６５，１２３ ビア
２１，５４１ 第１絶縁層
２２，５４２ 第２絶縁層
２３，５４３ 第３絶縁層
３０ 電子装置
４１，４２ 半導体素子
４３，６０，６４ 端子
４４，６３，６７ 保護膜
４５，６９ バンプ
５０ 配線基板
５１ 素子間配線
５３ 素子−端子間配線
５５ シリコン基板
５６ 下地絶縁層
６１ａ ビア用溝
６２，６６ パッド
６８ アンダーバンプメタル
５３１ｂａ，５３１ａｂ，５３１ｂｂ ランド
５３３ 第３配線
５３４ 第４配線
５４１Ａ，５４２Ａ，５４３Ａ 溝
５４４ 第４絶縁層
ＡＲ１ 交差領域
ＡＲ２ 周辺領域
Ｌ１ 第１層
Ｌ２ 第２層
Ｌ３ 第３層
Ｄ１，Ｄ２，Ｄ３ 領域

Claims (6)

1. 第１層、第２層、及び前記第１層と前記第２層との間の第３層を有し、
   第１領域では前記第１層に形成され、前記第１領域周辺の第２領域では前記第１層、前記第２層及び前記第３層に形成された第１配線と、
   前記第１領域で前記第１配線と交差し、前記第１領域では前記第２層に形成され、前記第２領域では前記第１層、前記第２層及び前記第３層に形成された第２配線と、
   を含むことを特徴とする配線基板。
2. 前記第１配線は、前記第１領域及び第２領域の前記第１層に延在された第１部と、前記第２領域の前記第２層に前記第１部と並行に延在された第２部と、前記第２領域の前記第３層に設けられ前記第１部と前記第２部とを接続する第３部とを含み、
   前記第２配線は、前記第１領域及び第２領域の前記第２層に延在された第４部と、前記第２領域の前記第１層に前記第４部と並行に延在された第５部と、前記第２領域の前記第３層に設けられ前記第４部と前記第５部とを接続する第６部とを含むことを特徴とする請求項１に記載の配線基板。
3. 前記第３部及び前記第６部は、導体層を含んでいることを特徴とする請求項２に記載の配線基板。
4. 前記第３部及び前記第６部は、ビアを含んでいることを特徴とする請求項２に記載の配線基板。
5. 前記第３層は、１層又は２層以上の層を含むことを特徴とする請求項１乃至４のいずれかに記載の配線基板。
6. 第１層、第２層、及び前記第１層と前記第２層との間の第３層を有し、
   第１領域では前記第１層に形成され、前記第１領域周辺の第２領域では前記第１層、前記第２層及び前記第３層に形成された第１配線と、
   前記第１領域で前記第１配線と交差し、前記第１領域では前記第２層に形成され、前記第２領域では前記第１層、前記第２層及び前記第３層に形成された第２配線と、
   を含む配線基板と、
   前記配線基板に電気的に接続された半導体素子と、
   を有することを特徴とする電子装置。

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