JP2011100765A - 半導体素子の製造方法 - Google Patents

Abstract

【課題】 デュアルダマシンプロセスを同一チャンバ内で行っても、再現性よくビアホールを貫通させる技術が望まれる。
【解決手段】 層間絶縁膜上の第１のマスク膜及び層間絶縁膜に、層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する。第１のマスク膜の上に、下層レジスト膜を形成し、その上に、配線溝に対応する開口を有する第２のマスク膜を形成する。チャンバ内において、Ｏ_２とＣＯとのプラズマを用い、下層レジスト膜をエッチングするとともに、ビアホール内の一部には、下層レジスト膜を残す。下層レジスト膜の開口の平面形状が転写された開口を、第１のマスク膜に形成するとともに、下層レジスト膜を除去し、ビアホールをさらに掘り下げて、下層配線を露出させる。層間絶縁膜を厚さ方向の途中までエッチングして配線溝を形成する。配線溝及び前記ビアホール内を、導電部材で埋め込む。
【選択図】 図１−３

Description

本発明は、ビアホールに埋め込んだ樹脂の一部をドライエッチングにより除去する工程を含む半導体素子の製造方法に関する。

デュアルダマシン法による配線の形成に、多層レジストプロセスが用いられる。多層レジストプロセスの一手法では、先に形成したビアホール内に下層レジストを充填し、その上に上層レジストを形成する。この上層レジストに配線溝に整合する開口を形成し、その開口を下層レジストに転写する。下層レジストをエッチングマスクとして配線溝を形成する際に、ビアホール内には下層レジストが充填されている。配線溝の形成後、ビアホール内に充填されている下層レジストをアッシングにより除去する。

上層レジストの開口を下層レジストに転写する際に、下層レジストをＮ_２とＯ_２との混合ガスを用いたドライエッチングが適用される。

層間絶縁膜にポーラスシリカ等の低誘電率材料を用いる場合には、レジストのアッシング雰囲気によって層間絶縁膜がダメージを受けやすい。このダメージを回避するための一手法として、ビアホールと配線溝とを同時に形成する方法が知られている。また、ビアホールを形成した後、配線溝を形成する前に、ビアホールに充填されているレジストをアッシング除去する方法が知られている。

特開２００５−１９１２５４号公報 特開２００４−２８１９３６号公報 特開２００６−４１１８６号公報

多層レジストプロセスにおいて、上層レジストに開口を形成した後、ビアホール及び配線溝を形成するまでのデュアルダマシンプロセスを、同一のチャンバ内で連続して行うことにより、製造コストの低減を図ることが可能になる。このデュアルダマシンプロセスを同一チャンバ内で連続して行うと、ビアホールの貫通不良の発生頻度が高くなることがわかった。また、配線幅が細くなり、配線抵抗が高くなる不具合の発生頻度が高くなることがわかった。

デュアルダマシンプロセスを同一チャンバ内で行っても、再現性よくビアホールを貫通させる、または配線幅を安定して形成する技術が望まれる。

上記課題を解決する方法として、
表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝に対応する開口を有する第２のハードマスク膜を形成する工程と、
前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、Ｏ_２とＣＯとを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有する半導体素子の製造方法が提供される。

Ｏ_２とＣＯとを含む混合ガスのプラズマを用いて下層レジスト膜をエッチングすると、ビアホールの貫通不良の発生を抑制することができる。

実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その１）である。 実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その２）である。 実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その３）である。 実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その４）である。 実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その５）である。 実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その６）である。 実施例による半導体素子の製造方法の、製造途中段階における素子の断面図（その７）である。 実施例で使用されるプラズマエッチング装置の概略図である。 比較例による半導体素子の製造方法の、製造途中段階における素子の断面図（その１）である。 比較例による半導体素子の製造方法の、製造途中段階における素子の断面図（その２）である。 銅によるチャンバの汚染量と、有機レジスト膜のエッチングレートとの関係を評価実験により求めた結果を示すグラフである。 有機レジスト膜を種々のエッチング条件でエッチングしたときの相対エッチングレートを示すグラフである。 有機レジスト膜を種々のエッチング条件でエッチングしたときの相対エッチングレートとエッチングガスのＯ_２分圧比との関係を示すグラフである。 相対エッチングレートとエッチングガスのＯ_２分圧比との関係を示すグラフである。 ボーイング比率の定義を説明するための素子の断面図である。

図１Ａ〜図１Ｍを参照して、実施例による半導体装置の製造方法について説明する。

図１Ａに示すように、シリコン等の半導体基板１０の表面に素子分離絶縁膜１１を形成することにより、活性領域を画定する。素子分離絶縁膜１１は、例えばシャロートレンチアイソレーション（ＳＴＩ）法により形成される。この活性領域内に、ＭＯＳトランジスタ１２を形成する。ＭＯＳトランジスタ１２は、周知の方法により形成される。

ＭＯＳトランジスタ１２を覆うように、半導体基板１０の上に層間絶縁膜１３を形成する。層間絶縁膜１３は、例えば酸素（Ｏ_２）とテトラエトキシシラン（ＴＥＯＳ）とを用いた化学気相成長（ＣＶＤ）により形成される。層間絶縁膜１３に複数のビアホールを形成し、このビアホール内にタングステン（Ｗ）等の導電プラグ１４を充填する。導電プラグ１４は、ＭＯＳトランジスタ１２のソース及びドレインに接続される。

層間絶縁膜１３の上に、２層目の層間絶縁膜１５を形成する。２層目の層間絶縁膜１５には、例えばポーラスシリカ等の低誘電率材料が用いられる。層間絶縁膜１５に複数の配線溝を形成する。この配線溝内に、銅等の下層配線１６を充填する。なお、配線溝の内面は、公知のバリアメタル膜で被覆される。

図１Ｂに示すように、層間絶縁膜１５の上に、エッチングストッパ膜２０を形成する。図１Ｂ〜図１Ｍにおいては、層間絶縁膜１５よりも下層の構造は、記載を省略している。エッチングストッパ膜２０には例えばＳｉＣが用いられ、その厚さは例えば３０ｎｍであり、その成膜には例えばＣＶＤが適用される。

エッチングストッパ膜２０の上に、下側層間絶縁膜２１を形成する下側層間絶縁膜２１には例えばＳｉＯＣが用いられ、その厚さは例えば２００ｎｍであり、その成膜にはＣＶＤが適用される。下側層間絶縁膜２１の上に、上側層間絶縁膜２２を形成する。上側層間絶縁膜２２には、例えばポーラスシリカ等の低誘電率材料が用いられ、その厚さは例えば１５０ｎｍであり、その成膜には回転塗布法が適用される。

なお、下側層間絶縁膜２１と上側層間絶縁膜２２とに代えて、ポーラスシリカ等の低誘電率材料からなる単一の層間絶縁膜を用いてもよい。

上側層間絶縁膜２２の上に、ハードマスク膜２３を形成する。ハードマスク膜２３には例えばＳｉＣが用いられ、その厚さは例えば５０ｎｍであり、その成膜にはＣＶＤが適用される。ハードマスク膜２３の上に、犠牲膜２４を形成する。犠牲膜２４には例えば酸化シリコンが用いられ、その厚さは例えば１５０ｎｍであり、その成膜にはＣＶＤが適用される。

犠牲膜２４の上に、ハードマスク膜２５を形成する。ハードマスク膜２５には例えばＳｉＮが用いられ、その厚さは例えば７０ｎｍであり、その成膜にはＣＶＤが適用される。

図１Ｃに示すように、下側層間絶縁膜２１から第２のハードマスク膜２５までの積層構造に、複数のビアホール２７を形成する。ビアホール２７は、下側層間絶縁膜２１と上側層間絶縁膜２２との界面よりも深い位置まで達するが、エッチングストッパ膜２０と下側層間絶縁膜２１との界面までは達しない。下側層間絶縁膜２１と上側層間絶縁膜２２とに代えて、単一の層間絶縁膜を用いる場合には、ビアホール２７が、単一の層間絶縁膜の厚さ方向の途中まで達するようにすればい。ビアホール２７は、平面視において、下層配線１６と部分的に重なる。

図１Ｄに示すように、ハードマスク膜２５の上に、下層レジスト膜３０を、回転塗布法により形成する。ビアホール２７が、下層レジスト膜３０で埋め込まれる。下層レジスト膜３０には、例えば非感光性樹脂が用いられ、その厚さは例えば２８０ｎｍである。下層レジスト膜３０の上に、ハードマスク膜３１を形成する。ハードマスク膜３１は、例えば酸素とＴＥＯＳとを用いたＣＶＤにより形成される。

ハードマスク膜３１の上に、反射防止膜３２を形成する。反射防止膜３２には例えば非感光性樹脂が用いられ、その厚さは例えば８２ｎｍであり、その成膜には、回転塗布法が適用される。

反射防止膜３２の上に、上層レジスト膜３３を、回転塗布法により形成する。上層レジスト膜３３には、例えばＡｒＦ用の感光性レジスト材料が用いられる。上層レジスト膜３３の厚さは、例えば２２０ｎｍである。上層レジスト膜３３の露光及び現像を行うことにより、開口３４を形成する。開口３４は、形成すべき配線に整合する平面形状を有する。平面視において、開口３４は、ビアホール２７と部分的に重なる。

図１Ｅに示すように、半導体基板１０をプラズマエッチング装置のチャンバ内に装填し、上層レジスト膜３３をエッチングマスクとして、反射防止膜３２及びハードマスク膜３１をエッチングする。

図２に、プラズマエッチング装置の概略図を示す。チャンバ１００の底面に電極１０１が取り付けられている。電極１０１の上に、静電チャック１０２が搭載されている。静電チャック１０２の上面に、エッチング処理を行う対象物であるウエハ１１５が固定される。

高周波電源１０３が、マッチング回路１０４を介して電極１０１に高周波電力を供給する。チャンバ１００は接地されている。高周波電力の周波数は、６０ＭＨｚ、２７ＭＨｚ、及び２ＭＨｚであり、単一の周波数の高周波電力を供給することもできるし、複数の周波数が重畳された高周波電力を供給することもできる。

ガス導入口１０５からチャンバ１００内に、所望のエッチングガスが、所望の流量で導入される。ガス排出口１０６からチャンバ内のガスが排出される。圧力計１０７が、チャンバ１００内の圧力を測定する。電極１０１に高周波電力を供給すると、チャンバ１００内に、エッチングガスのプラズマ１１０が発生する。このプラズマにより、ウエハ１１５の表面のエッチング対象の膜がエッチングされる。ガス導入口１０５から導入するガスを変えることにより、種々の材料の膜をエッチングすることができる。

図１Ｅに示したように、反射防止膜３２及びハードマスク膜３１をエッチングすることにより、上層レジスト膜３３に形成されていた開口３４の平面形状が、反射防止膜３２及びハードマスク膜３１に転写される。これにより、反射防止膜３２及びハードマスク膜３１にも開口３４が形成される。エッチング条件は、例えば下記の通りである。
・圧力 ６．７Ｐａ（５０ｍＴｏｒｒ）
・ＣＦ_４流量 １５０ｓｃｃｍ
・高周波電力 １０００Ｗ（２７ＭＨｚ）
図１Ｆに示すように、ハードマスク３１をエッチングマスクとして、下層レジスト膜３０をエッチングする。このエッチングは、ビアホール２７内に下層レジスト膜３０の一部が残っている状態で停止させる。このとき、ハードマスク膜３１の上に堆積していた上層レジスト膜３３及び反射防止膜３２も除去される。第３のハードマスク膜３１に形成されている開口３４の平面形状が、下層レジスト膜３０に転写される。下層レジスト膜３０に転写された開口３４の底面に、第２のハードマスク膜２５が露出する。ビアホール２７内の下方部分には、下層レジスト膜３０の一部が残っており、下側層間絶縁膜２１及び上側層間絶縁膜２２の側面が、下層レジスト膜３０で覆われている。下層レジスト膜３０のエッチング条件は、例えば下記の通りである。
・圧力 １．３Ｐａ（１０ｍＴｏｒｒ）
・Ｏ_２流量 １００ｓｃｃｍ
・ＣＯ流量 ５０ｓｃｃｍ
・高周波電力 ８００Ｗ（６０ＭＨｚ）
図１Ｇに示すように、ハードマスク膜３１、開口３４の底面に露出しているハードマスク膜２５をエッチングする。下層レジスト膜３０に転写されている開口３４の平面形状が、ハードマスク膜２５に転写されることにより、ハードマスク膜２５にも開口３４が形成される。このエッチングにより、下層レジスト膜３０の表層部分もエッチングされる。エッチング条件は、例えば下記の通りである。
・圧力 ２０Ｐａ（１５０ｍＴｏｒｒ）
・Ａｒ流量 ５００ｓｃｃｍ
・ＣＦ_４流量 ５０ｓｃｃｍ
・ＣＨＦ_３流量 ５０ｓｃｃｍ
・Ｏ_２流量 ５ｓｃｃｍ
・高周波電力 １０００Ｗ（２７ＭＨｚ）＋５００Ｗ（２ＭＨｚ）
図１Ｈに示すように、下層レジスト膜３０（図１Ｇ）を、アッシングすることにより除去する。ハードマスク膜２５が露出するとともに、ビアホール２７の内面に、下側層間絶縁膜２１及び上側層間絶縁膜２２が露出する。アッシング条件は、例えば下記の通りである。
・圧力 ２．０Ｐａ（１５ｍＴｏｒｒ）
・ＣＯ流量 ５０ｓｃｃｍ
・Ｏ_２流量 １００ｓｃｃｍ
・高周波電力 ５００Ｗ（２７ＭＨｚ）
図１Ｉに示すように、ハードマスク膜２５をエッチングマスクとして、犠牲膜２４をエッチングする。これにより、ハードマスク膜２５に転写されている開口３４の平面形状が犠牲膜２４に転写される。犠牲膜２４に転写された開口３４の底面にハードマスク膜２３が露出する。ハードマスク膜２３が、エッチングストッパとして機能する。このエッチング時に、ビアホール２７がより深く掘り下げられ、その底面にエッチングストッパ膜２０が露出する。このエッチング条件は、例えば下記の通りである。
・圧力 １３．３Ｐａ （１００ｍＴｏｒｒ）
・Ａｒ流量 ５００ｓｃｃｍ
・ＣＯ流量 １００ｓｃｃｍ
・Ｃ_４Ｆ_８流量 １５ｓｃｃｍ
・Ｏ_２流量 ５ｓｃｃｍ
・高周波電力 ５００Ｗ（２７ＭＨｚ）＋１５００Ｗ（２ＭＨｚ）
図１Ｊに示すように、ビアホール２７の底面に露出しているエッチングストッパ膜２０をエッチングする。これにより、ビアホール２７の底面に下層配線１６が露出する。このエッチング時に、開口３４の底面に露出していたハードマスク膜２３もエッチングされ、開口３４の平面形状がハードマスク膜２３に転写される。これにより、ハードマスク膜２３にも開口３４が形成される。このエッチング条件は、例えば下記の通りである。
・圧力 ２０Ｐａ（１５０ｍＴｏｒｒ）
・Ａｒ流量 ５００ｓｃｃｍ
・ＣＦ_４流量 ５０ｓｃｃｍ
・ＣＨＦ_３流量 １０ｓｃｃｍ
・Ｏ_２流量 １０ｓｃｃｍ
・高周波電力 ５００Ｗ（２７ＭＨｚ）
図１Ｋに示すように、開口３４の底面に露出している上側層間絶縁膜２２をエッチングすることにより、開口３４に整合する平面形状を持つ配線溝３７を形成する。このエッチング時に、犠牲膜２４もエッチングされて薄くなると同時に、開口３４の側面が、上方に向かって広がるように傾斜する。

このエッチング時に、ビアホール２７の底面に露出している下層配線１６の表層部分がスパッタリングされることにより、銅がチャンバ１００（図２）内に飛散する。飛散した銅の一部は、ガス排出口１０６から排出されるが、残りの銅は、チャンバ１００の内壁に付着する。

上側層間絶縁膜３７のエッチング後、下層配線１６の表面の還元処理を行う。還元処理の後、図２に示したチャンバ１００から半導体基板を取り出す。還元処理の条件は、例えば下記の通りである。
・圧力 １３Ｐａ（１００ｍＴｏｒｒ）
・Ｎ_２流量 ５００ｓｃｃｍ
・Ｈ_２流量 ５０ｓｃｃｍ
・高周波電力 ５００Ｗ（２７ＭＨｚ）
図１Ｌに示すように、ビアホール２７の内面、配線溝３７の内面、及び犠牲膜２４の上面をバリアメタル膜４０で被覆する。さらに、銅のシード層をスパッタリングにより形成した後、銅の電解めっきを行うことにより、ビアホール２７及び配線溝３７内に導電膜４１を充填する。

図１Ｍに示すように、導電膜４１、バリアメタル膜４０、及び犠牲膜２４（図１Ｌ）に化学機械研磨（ＣＭＰ）を施す。ハードマスク膜２３が、研磨停止膜として機能する。ビアホール２７及び配線溝３７内には、導電膜４１が残る。図１Ｂから図１Ｍまでの工程を繰り返すことにより、多層配線を形成することができる。

上記実施例では、図１Ｈに示した工程で下層レジスト膜３０（図１Ｇ）をアッシングにより除去した後に、図１Ｋに示した工程で上側層間絶縁膜２２をエッチングして配線溝３７が形成される。このため、配線溝３７の側面に露出した上側層間絶縁膜２２が、アッシングの雰囲気に晒されない。ポーラスシリカで形成される上側層間絶縁膜２２は、アッシング雰囲気によってダメージを受けやすいが、実施例による方法を採用することにより、上側層間絶縁膜２２のダメージを軽減することができる。

次に、図３Ａ〜図３Ｄを参照して、第１の比較例による半導体装置の製造方法について説明する。

図３Ａは、実施例による製造方法の図１Ｆに対応する。実施例では、下層レジスト膜３０のエッチングガスとして、流量１００ｓｃｃｍのＯ_２と流量５０ｓｃｃｍのＣＯとの混合ガスを用いた。比較例においては、Ｎ_２とＯ_２とＣＯとの混合ガスを用いる。エッチング条件は下記の通りである。
・圧力 １．３Ｐａ（１０ｍＴｏｒｒ）
・Ｎ_２流量 ６０ｓｃｃｍ
・Ｏ_２流量 ４０ｓｃｃｍ
・ＣＯ流量 ５０ｓｃｃｍ
・高周波電力 ８００Ｗ（６０ＭＨｚ）
上述の条件で下層レジスト膜３０のエッチングを行うと、図３Ａに示すように、ビアホール２７内に残っている下層レジスト膜３０の量が、図１Ｆの場合に比べて多くなる場合があることがわかった。

図３Ｂは、実施例による製造方法の図１Ｇに対応する。第３のハードマスク膜３１を除去した後も、ビアホール２７内に残っている下層レジスト膜３０の量が多い。

図３Ｃは、実施例による製造方法の図１Ｈに対応する。ビアホール２７内に残っている下層レジスト膜３０の量が多いため、アッシング後に、ビアホール２７の底に下層レジスト膜３０の一部が残ってしまう。

図３Ｄは、実施例による製造方法の図１Ｉに対応する。ビアホール２７の底に下層レジスト膜３０が残っているため、ビアホール２７の貫通不良が発生してしまう。同一チャンバで複数枚のウエハを処理すると、ビアホール２７の貫通不良の発生頻度が高くなることがわかった。本願の発明者らは、図３Ａの工程で下層レジスト膜３０のエッチング不足が発生した原因は、図１Ｋに示した工程で、下層配線１６がスパッタリングされることによって飛散した銅が、チャンバの表面に付着したためであると考えた。

図４に、チャンバの銅による汚染量と、下層レジスト膜３０に用いられる有機レジスト膜のエッチングレートとの関係を評価した結果を示す。図４の横軸は、チャンバ洗浄直後の銅による汚染量を１としたときの、銅による相対汚染量を表し、縦軸はチャンバ洗浄直後における有機レジスト膜のエッチングレートを１としたときの、相対エッチングレートを表す。ここで、「銅による汚染量」は、下層レジスト膜３０のエッチング後に、ウエハに形成された酸化シリコン膜上に再付着している銅をＩＣＰ−ＭＳ法によって測定した結果である。

銅による汚染量が多くなるに従って、エッチングレートが低下することが確認された。エッチングレートをｙ（ｎｍ／ｍｉｎ）とし、銅による汚染量をｘ（×１０^１０ｃｍ^−２）とすると、ｘとｙとの関係は、ｙ＝−７×１０^−５ｘ＋０．９８８８となり、ほぼ線型であることがわかった。このように、銅による汚染量によってエッチングレートが変動するため、図３Ａに示したビアホール２７内の下層レジスト膜３０の残量も、銅による汚染量に依存してしまう。このため、図３Ｃに示した工程において、ビアホール２７内の下層レジスト膜３０を再現性よく除去することが困難である。

エッチング装置のチャンバを洗浄し、銅を除去した状態でのエッチングレートと、チャンバ内に銅が付着している状態でのエッチングレートとの関係を評価する実験を行った。

図５に、この評価実験の結果を示す。エッチング条件をＳ１〜Ｓ５の５種類とした。図５の縦軸は、チャンバ洗浄後における下層レジスト膜のエッチングレートを１としたときの、洗浄前（銅付着時）における下層レジスト膜のエッチングレート（以下、「相対エッチングレート」という。）を表す。条件Ｓ１〜Ｓ５は、下記の通りである。なお、いずれの条件においても、高周波電力は、８００Ｗ（６０ＭＨｚ）である。
条件Ｓ１：
・圧力 １．３Ｐａ（１０ｍＴｏｒｒ）
・Ｎ_２流量 ６０ｓｃｃｍ
・Ｏ_２流量 ４０ｓｃｃｍ
・ＣＯ流量 ５０ｓｃｃｍ
条件Ｓ２：
・圧力 １．３Ｐａ（１０ｍＴｏｒｒ）
・Ｏ_２流量 １００ｓｃｃｍ
・ＣＯ流量 ５０ｓｃｃｍ
条件Ｓ３：
・圧力 １．３Ｐａ（１０ｍＴｏｒｒ）
・Ｎ_２流量 ６０ｓｃｃｍ
・Ｏ_２流量 ９０ｓｃｃｍ
条件Ｓ４：
・圧力 ２．７Ｐａ（２０ｍＴｏｒｒ）
・Ｎ_２流量 １２０ｓｃｃｍ
・Ｏ_２流量 ８０ｓｃｃｍ
・ＣＯ流量 １００ｓｃｃｍ
条件Ｓ５：
・圧力 １．３Ｐａ（１０ｍＴｏｒｒ）
・ＣＯ_２流量 １５０ｓｃｃｍ
図５の白丸記号は、チャンバ洗浄後、すなわち銅で汚染されていない状態における相対エッチングレートを示す。チャンバ洗浄後の相対エッチングレートは１である。黒丸、三角、四角、及び菱形記号は、チャンバ洗浄前、すなわちチャンバ内が銅で汚染されている状態における相対エッチングレートを示す。三角、四角、及び菱形記号は、それぞれウエハの中心、中心と縁との中間点、及び縁における相対エッチングレートを示す。黒丸記号は、相対エッチングレートの、ウエハ面内に関する平均値を示す。

条件Ｓ１を採用した場合には、他の条件Ｓ２〜Ｓ５を採用した場合に比べて、銅汚染によるエッチングレートの低下が顕著である。

図６に、エッチングガスの総流量に対するＯ_２ガス流量の比（以下、「Ｏ_２分圧比」という。）と、相対エッチングレートとの関係を示す。図６の横軸は、エッチングガスのＯ_２分圧比を単位「％」で表し、縦軸は、相対エッチングレートを表す。

白丸記号は、チャンバ洗浄後、すなわち銅で汚染されていない状態における相対エッチングレートを示す。四角記号は、全面に銅膜が形成されたウエハをチャンバ内に配置し、図１Ｋに示した配線溝３７を形成する条件と同一の条件で銅膜をエッチングすることによってチャンバ内を銅で汚染させた状態での相対エッチングレートを示す。菱形記号は、銅膜付きウエハを６枚処理してチャンバ内を銅で汚染させた状態での相対エッチングレートを示す。

Ｏ_２分圧比が低い条件Ｓ１でエッチングしたときの銅汚染によるエッチングレートの低下率が、Ｏ_２分圧比が高い条件Ｓ２、Ｓ３、及びＯ_２分圧比が１００％の条件でエッチングしたときの低下率よりも大きい。この評価結果から、銅汚染によるエッチングレートの低下率は、Ｏ_２分圧比に依存すると考えられる。

図７に、相対エッチングレート及びボーイング比率が、Ｏ_２分圧比にどのように依存するかを評価した結果を示す。横軸は、Ｏ_２分圧比を単位「％」で表す。左縦軸は、相対エッチングレートを表し、右縦軸はボーイング比率を表す。

図８を参照して、ボーイング比率の定義を説明する。図８は、実施例における製造方法の図１Ｆに相当する。ハードマスク膜３１をエッチングマスクとして下層レジスト膜３０をエッチングすると、下層レジスト膜３０が横方向にもエッチングされる。形成すべき配線溝の幅、すなわちハードマスク膜３１に形成されている開口３４の幅をＷ_０とし、下層レジスト膜３０が横方向にエッチングされた量をＷ_Ｂとすると、ボーイング比率は、Ｗ_Ｂ／Ｗ_０で定義される。図７の評価実験で作製した試料においては、配線溝の幅Ｗ_０が約８０ｎｍである。

図７の太い実線Ｌ１は、１枚の銅膜付きウエハを処理した後の相対エッチングレートを示し、太い破線Ｌ６は、６枚の銅膜付きウエハを処理した後の相対エッチングレートを示す。細い実線Ｂは、ボーイング比率を示す。なお、エッチングガスとして、Ｏ_２ガスとＮ_２ガスとの混合ガスを用いた場合、Ｏ_２ガスとＣＯガスとの混合ガスを用いた場合、及びＯ_２ガスとＮ_２ガスとＣＯガスとの混合ガスを用いた場合について測定を行い、測定結果を１つのグラフにプロットした。なお、チャンバの容積１Ｌあたりのエッチングガスの総流量は、２．３ｓｃｃｍ／Ｌとした。

Ｏ_２分圧比が低下するに従って、相対エッチングレートが低下する。相対エッチングレートの低下は、エッチングガス中の酸素が、チャンバに付着している銅を酸化するために消費されてしまうためと考えられる。銅汚染によるエッチングレートの低下を抑制するためには、Ｏ_２分圧比を高くすることが好ましい。ところが、Ｏ_２分圧比を高くすると、ボーイング比率が大きくなってしまう。ボーイング比率が大きくなると、微細な配線溝を形成することが困難になる。銅汚染によるエッチングレートの低下を抑制し、かつボーイング比率の上昇を抑制するために、Ｏ_２分圧比を５０％〜７０％とすることが好ましい。

図５の条件Ｓ４のＯ_２分圧比は、条件Ｓ１のＯ_２分圧比と同一であり、エッチングガスの総流量が、条件Ｓ１の総流量の２倍になっている。Ｏ_２分圧比が同一であるにもかかわらず、条件Ｓ１では、銅汚染による相対エッチングレートの低下が顕著であるのに対し、条件Ｓ４では、相対エッチングレートの低下は、条件Ｓ１の場合よりも少ない。従って、Ｏ_２分圧比の好適な範囲は、エッチングガスの総流量に依存すると考えられる。

また、条件Ｓ１から、総流量一定の条件で、圧力のみを上昇させると、銅の汚染に起因するエッチングレートの低下が抑制されることが確認された。従って、Ｏ_２分圧比の好適な範囲は、チャンバ内の圧力にも依存すると考えられる。

チャンバの容積１Ｌあたりのエッチングガスの総流量が１ｓｃｃｍ／Ｌ〜３．５ｓｃｃｍ／Ｌの範囲内、チャンバ内の圧力が０．６６Ｐａ〜２．０Ｐａの範囲内で、上記Ｏ_２分圧比の好適な範囲５０％〜７０％が適用可能であることが確認された。

また、チャンバの容積１Ｌあたりのエッチングガスの総流量が２ｓｃｃｍ／Ｌ〜７ｓｃｃｍ／Ｌの範囲内、チャンバ内の圧力が２．０Ｐａ〜３．４Ｐａの範囲内、Ｏ_２分圧比が２０％〜５０％の範囲内であれば、銅汚染によるエッチングレートの低下を抑制し、かつボーイング比率の上昇を抑制することができることが、評価実験により確認された。

図７に示した評価実験では、下層レジスト膜３０のエッチングガスとして、Ｏ_２にＮ_２またはＣＯを添加した混合ガスを用いたが、Ｎ_２とＣＯ以外に、例えばＣＦ_４、ＣＨＦ_３、ＣＨ_２Ｆ_２、Ｃ_２Ｆ_６、Ｃ_３Ｆ_８、Ｃ_４Ｆ_８、Ｃ_５Ｆ_８、Ｃ_４Ｆ_６、Ｈ_２、Ｈｅ、Ａｒ、Ｈ_２Ｏ、Ｎ_２Ｏ等をエッチングガスに混ぜてもよい。

図５に示した条件Ｓ５のように、エッチングガスとしてＣＯ_２のみを用いた場合のエッチングレートの低下量は、条件Ｓ２〜Ｓ４の場合のエッチングレートの低下量と同程度である。したがって、エッチングガスとして、ＣＯ_２ガスを用いてもよい。チャンバの銅汚染によるエッチングレートの低下が許容範囲内であれば、ＣＯ_２ガスに、Ｎ_２ガス等を混ぜてもよい。この場合、ＣＯ_２ガスの分圧比を８０％以上にすることが好ましい。

上記実施例では、図１Ｆに示した下層レジスト膜３０に形成された開口３４の平面形状が、ハードマスク膜２５、及び犠牲膜２４を介して、ハードマスク膜２３に転写された。この実施例の変形例として、例えば、図１Ｂに示した犠牲膜２４及びハードマスク膜２５を配置することなく、図１Ｇに示した工程で、下層レジスト膜３０に形成されている開口３４の平面形状を、ハードマスク膜２３に直接転写してもよい。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

以上の実施例を含む実施形態に関し、更に以下の付記を開示する。

（付記１）
表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝に対応する開口を有する第２のハードマスク膜を形成する工程と、
前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、Ｏ_２とＣＯとを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有する半導体素子の製造方法。

（付記２）
前記下層レジスト膜に前記開口を形成する工程において、前記チャンバの容積１Ｌあたりのエッチングガス流量を１ｓｃｃｍ／Ｌ〜３．５ｓｃｃｍ／Ｌの範囲内にし、圧力を０．６６Ｐａ〜２．０Ｐａの範囲内にし、エッチングガス内のＯ_２ガスの分圧比を５０％〜７０％の範囲内とした条件、またはエッチングガス流量を２ｓｃｃｍ／Ｌ〜７ｓｃｃｍ／Ｌの範囲内にし、圧力を２．０Ｐａ〜３．４Ｐａの範囲内にし、エッチングガス内のＯ_２ガスの分圧比を２０％〜５０％の範囲内とした条件で、前記下層レジスト膜をエッチングする付記１に記載の半導体素子の製造方法。

（付記３）
前記下層レジスト膜に前記開口を形成する工程を、前記チャンバの内面に銅が付着している状態で行う付記１または２に記載の半導体素子の製造方法。

（付記４）
表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝み対応する開口を有する第２のハードマスク膜を形成する工程と、
前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、Ｏ_２とＮ_２とを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有し、
前記下層レジスト膜に前記開口を形成する工程において、前記チャンバの容積１Ｌあたりのエッチングガス流量を１ｓｃｃｍ／Ｌ〜２ｓｃｃｍ／Ｌの範囲内にし、エッチングガス内のＯ_２ガスの分圧比を５０％〜７０％の範囲内とした条件、エッチングガス流量を２ｓｃｃｍ／Ｌ〜３．５ｓｃｃｍ／Ｌの範囲内にし、エッチングガス内のＯ_２ガスの分圧比を２０％〜７０％の範囲内とした条件、またはエッチングガス流量を３．５ｓｃｃｍ／Ｌ〜７ｓｃｃｍ／Ｌの範囲内にし、エッチングガス内のＯ_２ガスの分圧比を２０％〜５０％の範囲内とした条件で、前記下層レジスト膜をエッチングする半導体素子の製造方法。

（付記５）
前記下層レジスト膜に前記開口を形成する工程を、前記チャンバの内面に銅が付着している状態で行う付記４に記載の半導体素子の製造方法。

（付記６）
表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
前記下層レジスト膜の上に、配線溝み対応する開口を有する第２のハードマスク膜を形成する工程と、
前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、ＣＯ_２を含むガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
を有する半導体素子の製造方法。

（付記７）
前記ＣＯ_２を含むガスのＣＯ_２の分圧比が、８０％〜１００％の範囲内である付記６に記載の半導体素子の製造方法。

（付記８）
前記下層レジスト膜に前記開口を形成する工程を、前記チャンバの内面に銅が付着している状態で行う付記７に記載の半導体素子の製造方法。

１０ 半導体基板
１１ 素子分離絶縁膜
１２ ＭＯＳトランジスタ
１３ 層間絶縁膜
１４ 導電プラグ
１５ 層間絶縁膜
１６ 下層配線
２０ エッチングストッパ膜
２１ 下側層間絶縁膜
２２ 上側層間絶縁膜
２３ ハードマスク膜
２４ 犠牲膜
２５ ハードマスク膜
２７ ビアホール
３０ 下層レジスト膜
３１ ハードマスク膜
３２ 反射防止膜
３３ 上層レジスト膜
３４ 配線溝に対応する開口
４０ バリアメタル膜
４１ 導電膜
１００ チャンバ
１０１ 電極
１０２ 静電チャック
１０３ 高周波電源
１０４ マッチング回路
１０５ ガス導入口
１０６ ガス排出口
１０７ 圧力計
１１０ プラズマ
１１５ ウエハ

Claims (5)

1. 表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
   前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
   前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
   前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
   前記下層レジスト膜の上に、配線溝に対応する開口を有する第２のハードマスク膜を形成する工程と、
   前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、Ｏ_２とＣＯとを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
   前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
   前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
   前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
   を有する半導体素子の製造方法。
2. 前記下層レジスト膜に前記開口を形成する工程において、前記チャンバの容積１Ｌあたりのエッチングガス流量を１ｓｃｃｍ／Ｌ〜３．５ｓｃｃｍ／Ｌの範囲内にし、圧力を０．６６Ｐａ〜２．０Ｐａの範囲内にし、エッチングガス内のＯ_２ガスの分圧比を５０％〜７０％の範囲内とした条件、またはエッチングガス流量を２ｓｃｃｍ／Ｌ〜７ｓｃｃｍ／Ｌの範囲内にし、圧力を２．０Ｐａ〜３．４Ｐａの範囲内にし、エッチングガス内のＯ_２ガスの分圧比を２０％〜５０％の範囲内とした条件で、前記下層レジスト膜をエッチングする請求項１に記載の半導体素子の製造方法。
3. 表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
   前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
   前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
   前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
   前記下層レジスト膜の上に、配線溝み対応する開口を有する第２のハードマスク膜を形成する工程と、
   前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、Ｏ_２とＮ_２とを含む混合ガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
   前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
   前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
   前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
   を有し、
   前記下層レジスト膜に前記開口を形成する工程において、前記チャンバの容積１Ｌあたりのエッチングガス流量を１ｓｃｃｍ／Ｌ〜２ｓｃｃｍ／Ｌの範囲内にし、エッチングガス内のＯ_２ガスの分圧比を５０％〜７０％の範囲内とした条件、エッチングガス流量を２ｓｃｃｍ／Ｌ〜３．５ｓｃｃｍ／Ｌの範囲内にし、エッチングガス内のＯ_２ガスの分圧比を２０％〜７０％の範囲内とした条件、またはエッチングガス流量を３．５ｓｃｃｍ／Ｌ〜７ｓｃｃｍ／Ｌの範囲内にし、エッチングガス内のＯ_２ガスの分圧比を２０％〜５０％の範囲内とした条件で、前記下層レジスト膜をエッチングする半導体素子の製造方法。
4. 表面に銅を含む下層配線が形成された半導体基板の上に、層間絶縁膜を形成する工程と、
   前記層間絶縁膜の上に、第１のハードマスク膜を形成する工程と、
   前記第１のハードマスク膜及び前記層間絶縁膜に、該層間絶縁膜の厚さ方向の途中まで達するビアホールを形成する工程と、
   前記第１のハードマスク膜の上に、下層レジスト膜を形成するとともに、前記ビアホール内を前記下層レジスト膜で埋め込む工程と、
   前記下層レジスト膜の上に、配線溝み対応する開口を有する第２のハードマスク膜を形成する工程と、
   前記第２のハードマスク膜をエッチングマスクとして、ドライエッチング装置のチャンバ内において、ＣＯ_２を含むガスのプラズマを用い、前記下層レジスト膜をエッチングすることにより、前記下層レジスト膜に、前記第２のハードマスク膜の前記開口の平面形状が転写された開口を形成するとともに、前記ビアホール内の一部には、該下層レジスト膜を残す工程と、
   前記チャンバ内において、前記下層レジスト膜に転写されている前記開口の平面形状が転写された開口を、前記第１のハードマスク膜に形成するとともに、前記下層レジスト膜を除去し、前記ビアホールをさらに掘り下げて、該ビアホールの底面に前記下層配線を露出させる工程と、
   前記チャンバ内において、前記ビアホールの底面に前記下層配線が露出した状態で、前記第１のハードマスク膜をエッチングマスクとして、前記層間絶縁膜を厚さ方向の途中までエッチングすることにより、配線溝を形成する工程と、
   前記配線溝及び前記ビアホール内を、導電部材で埋め込む工程と
   を有する半導体素子の製造方法。
5. 前記ＣＯ_２を含むガスのＣＯ_２の分圧比が、８０％〜１００％の範囲内である請求項４に記載の半導体素子の製造方法。

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