JP2011172214A - 半導体装置 - Google Patents

Abstract

【課題】消費電力を抑えることができる半導体装置の提供を、目的の一とする。また、信頼性の高いプログラム素子を用いた半導体装置の提供を、目的の一とする。
【解決手段】基本ブロック間の接続構造を変更するのに合わせて、基本ブロックへの電源電圧の供給の有無も変更する。すなわち、基本ブロック間の接続構造を変更することで回路構成に寄与しない基本ブロックが生じた場合に、当該基本ブロックへの電源電圧の供給を停止する。さらに、基本ブロックへの電源電圧の供給を、オフ電流またはリーク電流が極めて小さい酸化物半導体を用いた絶縁ゲート電界効果型トランジスタを用いたプログラム素子によって、制御する。
【選択図】図１

Description

酸化物半導体を用いた半導体素子を有する、半導体装置に関する。

近年、アモルファスシリコンよりも高い移動度と、高い信頼性が得られ、なおかつ、均一な素子特性をも有する新たな半導体材料として、酸化物半導体と呼ばれる半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置などで透明電極材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いる薄膜トランジスタが、既に知られている（特許文献１及び特許文献２）。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

ところで、通常の中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の半導体集積回路は、あらかじめ回路設計された構成を製造後に変更することができない。これに対し、プログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）と呼ばれる半導体集積回路は、適当な規模の基本ブロック単位で論理回路が構成されており、各基本ブロック間の接続構造を製造後において変更できることを特徴とする。よって、ＰＬＤは、ユーザーの手による回路構成の変更が可能であるため汎用性が高く、また、回路の設計、開発に費やされる期間やコストを大幅に低減させることができる。

ＰＬＤには、ＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などが含まれるが、いずれも、回路構成のプログラムを無制限に書き換えられるタイプの場合、ＥＥＰＲＯＭやＳＲＡＭ等の半導体メモリに記憶されている基本ブロックの接続構造に従って、その回路構成が定まる。そして、プログラムされた回路構成によっては、その回路を構成するのに寄与しない基本ブロックが存在する場合もあり得る。特に、規模が大きく汎用性の高いＰＬＤほど、基本ブロック数が増加するため、特殊な用途向けに回路構成をカスタマイズすることで、回路構成に寄与しない基本ブロックの数が増加する。

ところが、ＰＬＤでは、回路構成に寄与しない基本ブロックにも電源電圧の供給が行われている。そのため、当該基本ブロックにおいて、寄生容量を含む各種容量が無駄に充放電され、電力が消費されてしまう。また、電源電圧の供給が行われることで、リーク電流やオフ電流により、当該基本ブロックにおいて不要な消費電力が生じる。例えば、ＣＭＯＳで構成されているインバータの場合、定常状態において理想的には電力を消費しないが、実際には、ゲート絶縁膜に流れるリーク電流や、ソース電極とドレイン電極間に流れるオフ電流により、電力を消費する。バルクのシリコンを用いて作製されたＣＭＯＳのインバータの場合、室温下、電源電圧が約３Ｖの状態にて、１ｐＡ程度のオフ電流が生じる。ＰＬＤの高集積化がさらに進むと、半導体素子の微細化や、素子数の増加などにより、上記消費電力はさらに大きくなることが見込まれる。

また、書き換え可能なＰＬＤの場合、接続構造を記憶するためのプログラム素子として、ＥＥＰＲＯＭやＳＲＡＭが一般的に用いられている。しかし、ＥＥＰＲＯＭは、原理上、トンネル電流を利用してデータの書き込みと消去を行っているため、絶縁膜の劣化が生じやすい。よって、実際には、データの書き換え回数は無限ではなく、数万から数十万回程度が限度である。また、データの書き込み時と消去時にＥＥＰＲＯＭに印加される電圧の絶対値が、２０Ｖ前後と高い。よって、データの書き込み時と消去時に消費電力が嵩みやすい。また、上記動作電圧の大きさをカバーするための冗長な回路設計が必要となる。

一方、ＳＲＡＭは、データを保持するために、常時電源電圧の供給を必要とする。よって、電源電圧が供給されている間は、上述したように、定常状態においても電力を消費するため、高集積化に伴いＳＲＡＭを用いたプログラム素子の数が増加すると、半導体装置の消費電力が嵩んでしまう。

上述の課題に鑑み、本発明は、消費電力を抑えることができる半導体装置の提供を、目的の一とする。また、本発明は、信頼性の高いプログラム素子を用いた半導体装置の提供を、目的の一とする。

本発明の一態様に係る半導体装置では、基本ブロック間の接続構造を変更するのに合わせて、基本ブロックへの電源電圧の供給の有無も変更する。すなわち、基本ブロック間の接続構造を変更することで回路構成に寄与しない基本ブロックが生じた場合に、当該基本ブロックへの電源電圧の供給を停止することを特徴とする。

また、本発明の一態様では、基本ブロックへの電源電圧の供給を、オフ電流またはリーク電流が極めて低い絶縁ゲート電界効果型トランジスタ（以下、単にトランジスタとする）を用いたプログラム素子によって、制御することを特徴とする。上記トランジスタは、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とするものである。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約３倍程度の大きなバンドギャップを有する、酸化物半導体が挙げられる。

また、本発明の一態様では、基本ブロック間の接続を制御するためのプログラム素子に、上述したオフ電流またはリーク電流が極めて低いトランジスタを用いる。

なお、特に断りがない限り、本明細書では、オフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。

具体的に、上記プログラム素子は、２つのノード間の接続を制御するためのスイッチング素子として機能する第１のトランジスタと、上記第１のトランジスタが有するゲート電極への、電位の供給を制御するための第２のトランジスタとを、少なくとも有する。そして、第２のトランジスタは、シリコンの約３倍程度の大きなバンドギャップを有する酸化物半導体などの半導体材料をチャネル形成領域に有しており、オフ電流またはリーク電流が極めて低いことを特徴とする。よって、第１のトランジスタのゲート電極とソース電極間の電圧（ゲート電圧）は、オフ電流またはリーク電流が極めて低い第２のトランジスタによって、長期間に渡り保持される。

なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られるのと同程度の高い移動度と、非晶質シリコンによって得られるのと同程度の均一な素子特性とを兼ね備えた、半導体特性を示す金属酸化物である。そして、電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流またはリーク電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０^１９／ｃｍ^３以下、好ましくは５×１０^１８／ｃｍ^３以下、より好ましくは５×１０^１７／ｃｍ^３以下、さらに好ましくは１×１０^１６／ｃｍ^３以下とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流、リーク電流を低くすることができる。

ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。ＳＩＭＳは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。

具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流（ゲート電極とソース電極間の電圧を０Ｖ以下としたときのドレイン電流）が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタ（ゲート絶縁膜の厚さは１００ｎｍ）とを接続して、容量素子に流入または流出する電荷を当該トランジスタで制御する回路を用いた実験において、当該トランジスタとして高純度化された酸化物半導体膜をチャネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、１０ｚＡ／μｍ乃至１００ｚＡ／μｍという、さらに低いオフ電流が得られることが分かった。したがって、本発明の一態様に係る半導体装置では、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。

また、高純度化された酸化物半導体を用いたトランジスタは、オフ電流の温度依存性がほとんど現れない。これは、酸化物半導体中で電子供与体（ドナー）となる不純物を除去して、酸化物半導体が高純度化することによって、導電型が限りなく真性型に近づき、フェルミ準位が禁制帯の中央に位置するためと言える。また、これは、酸化物半導体のエネルギーギャップが３ｅＶ以上であり、熱励起キャリアが極めて少ないことにも起因する。また、ソース電極及びドレイン電極が縮退した状態にあることも、温度依存性が現れない要因となっている。トランジスタの動作は、縮退したソース電極から酸化物半導体に注入されたキャリアによるものがほとんどであり、キャリア密度には温度依存性がないことから、オフ電流の温度依存性がみられないことを説明することができる。

なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。

或いは、酸化物半導体は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記することができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。

本発明の一態様では、回路構成に寄与しない基本ブロックへの電源電圧の供給を、プログラム素子により停止することで、半導体集積回路の消費電力を低く抑えることができる。

また、上記構成を有するプログラム素子は、トンネル電流によるゲート絶縁膜の劣化を、従来のＥＥＰＲＯＭを用いたプログラム素子に比べて抑えることができるので、データの書き換え回数を増やすことができる半導体装置を提供することができる。

また、上記構成を有するプログラム素子は、接続状態のデータの書き込みに必要な動作電圧が、第２のトランジスタの動作電圧によりほぼ決まる。よって、従来のＥＥＰＲＯＭを用いたプログラム素子に比べて、上記動作電圧を格段に低くすることができ、消費電力を抑えられる半導体装置を提供することができる。

また、上記構成を有するプログラム素子は、ＳＲＡＭを用いたプログラム素子と異なり、オフ電流の著しく低いトランジスタを用いてデータの保持を行っているため、プログラム素子への電源電圧の供給を常時行わなくとも、接続状態をある程度維持することが可能である。そのため、消費電力を抑えられる半導体装置を提供することができる。

半導体装置の構成を示す図。 プログラム素子の回路図。 半導体装置の動作を示す図。 半導体装置の動作を示す図。 半導体装置の動作を示す図。 半導体装置の構成を示す図。 半導体装置の構成を示す図。 半導体装置の構成を示す図。 半導体装置の動作を示すタイミングチャート。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 半導体装置の作製方法を示す図。 酸化物半導体を用いた逆スタガ型のトランジスタの縦断面図。 図１３に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート電極（ＧＥ）に正の電圧（ＶＧ＞０）が印加された状態を示し、（Ｂ）ゲート電極（ＧＥ）に負の電圧（ＶＧ＜０）が印加された状態を示す図。 真空準位と金属の仕事関数（φ_Ｍ）、酸化物半導体の電子親和力（χ）の関係を示す図。 電子機器の構成を示す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本発明の半導体装置は、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置も、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成と、その動作について説明する。

図１に、本発明の一態様に係る半導体装置の構成を、一例として示す。図１に示す半導体装置は、９つの基本ブロックＡ乃至基本ブロックＩと、それら基本ブロックＡ乃至基本ブロックＩ間の接続を制御するプログラム素子ＳｗＡＢ乃至プログラム素子ＳｗＩＨと、各基本ブロックＡ乃至基本ブロックＩへの、電源電位ＶＤＤの供給を制御するプログラム素子ＳｗＶＡ乃至プログラム素子ＳｗＶＩとが設けられている。

なお、図１では、例えば基本ブロックＡの出力端子と基本ブロックＢの入力端子の接続を制御するプログラム素子を、ＳｗＡＢと表記する。逆に、基本ブロックＢの出力端子と基本ブロックＡの入力端子の接続を制御するプログラム素子を、ＳｗＢＡと表記する。

また、図１では、説明の煩雑さを避けるために、９つの各基本ブロックが左右上下のいずれかの基本ブロックと、プログラム素子を介して接続される場合を例示している。しかし、本発明はこの構成に限定されず、基本ブロックの数とその接続構造は、設計者が適宜定めることができる。

また、図１では、各基本ブロックが、プログラム素子を介して、電源電位ＶＤＤの与えられているノードと接続されている構成を示しているが、実際には、各基本ブロックは、電源電位ＶＤＤの他に、電源電位ＶＤＤと電位差を有するグラウンドなどの固定電位が与えられている。すなわち、基本ブロックに電源電位ＶＤＤが与えられることで、電源電位ＶＤＤと上記固定電位の電位差が、電源電圧として当該基本ブロックに供給されることとなる。

また、図１では、任意の基本ブロックが有する一の出力端子が、他の基本ブロックが有する一の入力端子に、それぞれプログラム素子を介して接続されている場合を例示している。しかし、本発明はこの構成に限定されず、任意の基本ブロックが有する一の出力端子が、他の基本ブロックが有する複数の入力端子に、それぞれプログラム素子を介して接続されていても良い。

なお、基本ブロックとして用いる論理回路の構成は、特に限定されない。インバータ、ＡＮＤ、ＮＡＮＤ、ＮＯＲのような、単純な論理演算を行う論理回路から、加算器、乗算器、メモリ（例えば、ＤＲＡＭやＳＲＡＭ等）、さらには各種演算装置を、基本ブロックとして用いることができる。

また、各プログラム素子は、２つのノード間の接続を制御する第１のトランジスタ（Ｔｒ１）と、当該第１のトランジスタが有するゲート電極への、電位の供給を制御する第２のトランジスタ（Ｔｒ２）とを、少なくとも有している。図２に、プログラム素子の構成例を具体的に示す。

図２（Ａ）は、最も単純な構造を有するプログラム素子の一例であり、２つのノード間の接続を制御する第１のトランジスタ（Ｔｒ１）と、当該第１のトランジスタ（Ｔｒ１）が有するゲート電極への、電位の供給を制御する第２のトランジスタ（Ｔｒ２）とを有する。具体的に、第１のトランジスタ（Ｔｒ１）が有するソース電極はノードＮ１に、ドレイン電極はノードＮ２に接続されている。そして、第２のトランジスタ（Ｔｒ２）のソース電極（Ｓで示す）とドレイン電極（Ｄで示す）は、いずれか一方が第１のトランジスタ（Ｔｒ１）のゲート電極に接続されており、他方には第１のトランジスタ（Ｔｒ１）のスイッチングを制御するための信号（Ｓｉｇ１）の電位が与えられている。

なお、第１のトランジスタ（Ｔｒ１）が有するゲート電極の電位を保持するための容量素子を設けるようにしても良い。

第２のトランジスタ（Ｔｒ２）が、そのゲート電極に入力される信号に従ってオンになると、第１のトランジスタ（Ｔｒ１）のスイッチングを制御するための信号の電位が、第１のトランジスタ（Ｔｒ１）のゲート電極に与えられる。第１のトランジスタ（Ｔｒ１）は、そのゲート電極に与えられた電位に従ってスイッチングを行う。第１のトランジスタ（Ｔｒ１）がオンだと、ノードＮ１とノードＮ２が接続される。逆に、第１のトランジスタ（Ｔｒ１）がオフだと、ノードＮ１とノードＮ２は接続されず、これらのノードのいずれか一方は、ハイインピーダンスの状態となる。

次いで、第２のトランジスタ（Ｔｒ２）が、そのゲート電極に入力される信号に従ってオフになると、第１のトランジスタ（Ｔｒ１）が有するゲート電極はフローティングの状態となり、その電位が保持される。よって、ノードＮ１とノードＮ２の間の接続状態は、保持される。

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。

また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っているだけの場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。本明細書では、便宜上、ソース電極とドレイン電極が固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース電極とドレイン電極の呼び方が入れ替わる。

なお、基本ブロック間の接続を制御するプログラム素子の場合、ノードＮ１とノードＮ２は、それぞれ互いに異なる基本ブロックの入力端子または出力端子に接続されている。また、基本ブロックへの電源電圧の供給を制御するプログラム素子の場合、ノードＮ１とノードＮ２は、一方が基本ブロックに接続されており、他方には電源電位ＶＤＤが与えられている。

次いで、図２（Ｂ）に、プログラム素子の別の一例を示す。図２（Ｂ）に示すプログラム素子は、２つのノード間の接続を制御する第１のトランジスタ（Ｔｒ１）と、当該第１のトランジスタ（Ｔｒ１）が有するゲート電極への、電位の供給を制御する第２のトランジスタ（Ｔｒ２）と、上記２つのノードのいずれか一つと、固定電位ＶＳＳが与えられているノードとの間の接続を制御する第３のトランジスタ（Ｔｒ３）とを有する。

具体的に、第１のトランジスタ（Ｔｒ１）が有するソース電極はノードＮ１に、ドレイン電極はノードＮ２に接続されている。そして、第２のトランジスタ（Ｔｒ２）のソース電極とドレイン電極は、いずれか一方が第１のトランジスタ（Ｔｒ１）のゲート電極に接続されており、他方には第１のトランジスタ（Ｔｒ１）のスイッチングを制御するための信号の電位が与えられている。また、第３のトランジスタ（Ｔｒ３）が有するソース電極とドレイン電極は、一方がノードＮ２に接続されており、他方が固定電位ＶＳＳの与えられているノードに接続されている。そして、第１のトランジスタ（Ｔｒ１）のゲート電極と、第３のトランジスタ（Ｔｒ３）のゲート電極とが接続されている。なお、第１のトランジスタ（Ｔｒ１）はｎチャネル型トランジスタであり、第３のトランジスタ（Ｔｒ３）はｐチャネル型トランジスタである。

また、図２（Ｂ）に示すプログラム素子は、第１のトランジスタ（Ｔｒ１）が有するゲート電極の電位を保持するための容量素子Ｃｓを有している。容量素子Ｃｓは必ずしも設ける必要はないが、容量素子Ｃｓを設けることで、ノードＮ１とノードＮ２間の接続状態を、より長い期間に渡って保持することができる。具体的に、容量素子Ｃｓが有する一対の電極は、一方が第１のトランジスタ（Ｔｒ１）のゲート電極に接続されており、他方が固定電位ＶＳＳの与えられているノードに接続されている。

第２のトランジスタ（Ｔｒ２）が、そのゲート電極に入力される信号に従ってオンになると、第１のトランジスタ（Ｔｒ１）のスイッチングを制御するための信号の電位が、第１のトランジスタ（Ｔｒ１）のゲート電極と、第３のトランジスタ（Ｔｒ３）のゲート電極と、容量素子Ｃｓの一方の電極に与えられる。第１のトランジスタ（Ｔｒ１）は、そのゲート電極に与えられた信号の電位に従ってスイッチングを行う。そして、第３のトランジスタ（Ｔｒ３）は、第１のトランジスタ（Ｔｒ１）と極性が異なるので、第１のトランジスタ（Ｔｒ１）と逆のスイッチングを行う。

例えば、第１のトランジスタ（Ｔｒ１）がオンになると、第３のトランジスタ（Ｔｒ３）はオフとなる。その結果、ノードＮ１とノードＮ２が接続される。逆に、第１のトランジスタ（Ｔｒ１）がオフになると、第３のトランジスタ（Ｔｒ３）はオンとなる。その結果、ノードＮ１とノードＮ２は接続されず、ノードＮ２が、固定電位ＶＳＳの与えられているノードに接続される。

次いで、第２のトランジスタ（Ｔｒ２）が、そのゲート電極に入力される信号に従ってオフになると、第１のトランジスタ（Ｔｒ１）が有するゲート電極と、第３のトランジスタ（Ｔｒ３）が有するゲート電極はフローティングの状態となり、その電位が容量Ｃｓにより保持される。よって、ノードＮ１とノードＮ２の間と、ノードＮ２と固定電位ＶＳＳの与えられているノードの間の接続状態は、保持される。

なお、図２（Ｂ）では、第３のトランジスタ（Ｔｒ３）に、ｐチャネル型トランジスタを用いたが、酸化物半導体のように一般的にｐチャネル型が得られない、あるいは、得られたとしても移動度が非常に低い場合には、図２（Ｃ）で示すように、ｐチャネル型トランジスタの代わりに抵抗Ｒを用いることもできる。

そして、本発明の一態様では、図２（Ａ）乃至図２（Ｃ）に例示したプログラム素子において、第２のトランジスタ（Ｔｒ２）のオフ電流またはリーク電流が極めて低いことを特徴とする。具体的に、第２のトランジスタ（Ｔｒ２）は、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とするものである。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。

シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを適用することができる。この中でも酸化物半導体は、スパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。また、炭化珪素や窒化ガリウムは単結晶としなければ十分な特性が得られず、そのための炭化珪素のプロセス温度は約１５００℃、窒化ガリウムのプロセス温度は約１１００℃であるが、酸化物半導体の成膜温度は、３００〜５００℃（最大でも７００℃程度）と低く、単結晶シリコン等の半導体材料を用いた集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、より優れた性能（例えば電界効果移動度）を有する結晶性の酸化物半導体も、４５０℃から８００℃の熱処理によって容易に得ることができる。

酸化物半導体を第２のトランジスタ（Ｔｒ２）に用いる場合、上記酸化物半導体は、バンドギャップが３ｅＶ以上でかつ、キャリア密度が１０^１２／ｃｍ^３未満、好ましくは１０^１１／ｃｍ^３未満の特性を有することが望ましい。また、上記酸化物半導体は、ＳＩＭＳによる水素濃度の測定値が、５×１０^１９／ｃｍ^３以下、好ましくは５×１０^１８／ｃｍ^３以下、より好ましくは５×１０^１７／ｃｍ^３以下、さらに好ましくは１×１０^１６／ｃｍ^３以下であることが望ましい。上記特性を有する酸化物半導体を用いることで、第２のトランジスタ（Ｔｒ２）のオフ電流、リーク電流を低くすることができる。

また、第２のトランジスタ（Ｔｒ２）は、ゲート絶縁膜の厚さが、１０ｎｍ以上、好ましくは、１００ｎｍ以上とするのが望ましく、また、チャネル長を１００ｎｍ以上、好ましくは３００ｎｍ以上とするのが望ましい。上記構造を採用することで、第２のトランジスタ（Ｔｒ２）のオフ電流、リーク電流を低くすることができる。

このように、オフ電流、リーク電流の著しく低い第２のトランジスタ（Ｔｒ２）を用いて、第１のトランジスタが有するゲート電極への電位の供給を制御することで、第１のトランジスタのゲート電圧は、長期間に渡って保持される。従って、ノードＮ１とノードＮ２の間の接続状態も、長期間に渡り保持することができる。

なお、接続状態を保持する際において、第２のトランジスタ（Ｔｒ２）のオフ電流、リーク電流をさらに低減させるには、第２のトランジスタ（Ｔｒ２）が有するゲート電極の電位を、プログラム素子の中で最も低くなるように設定すればよい。具体的には、トランジスタ、容量素子、抵抗などの、プログラム素子を構成する全ての回路素子が有する電極や端子の電位のうち、第２のトランジスタ（Ｔｒ２）が有するゲート電極の電位が、他の全ての電位よりも３Ｖ以上、より好ましくは５Ｖ以上低くなるように設定するのが望ましい。

また、第１のトランジスタ（Ｔｒ１）または第３のトランジスタ（Ｔｒ３）は、第２のトランジスタ（Ｔｒ２）と同様に、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料をチャネル形成領域に有していても良いし、第２のトランジスタ（Ｔｒ２）とは異なり、移動度のより高い半導体材料をチャネル形成領域に有していても良い。移動度の高い半導体材料として、例えば、多結晶や単結晶などの結晶性を有するゲルマニウム、シリコン、シリコンゲルマニウムや、単結晶炭化珪素などが適している。また、第１のトランジスタ（Ｔｒ１）または第３のトランジスタ（Ｔｒ３）は、薄膜の半導体膜を用いていても良いし、バルクの半導体基板を用いていても良い。

前者の場合、第１のトランジスタ（Ｔｒ１）または第３のトランジスタ（Ｔｒ３）も第２のトランジスタ（Ｔｒ２）と同様に、オフ電流、リーク電流が低いという特性を有することになるので、半導体装置の消費電力をさらに削減することができる。特に、基本ブロックへの電源電位ＶＤＤの供給を制御するプログラム素子の場合、第１のトランジスタ（Ｔｒ１）の電界効果移動度が１０ｃｍ^２Ｖ^−１ｓ^−１程度であれば十分動作が可能であり、さほど高い動作速度は要求されない。そして、基本ブロックへの電源電位ＶＤＤの供給を制御するプログラム素子において生じるオフ電流、リーク電流は、消費電力の増大にそのまま繋がってしまう。そのため、基本ブロックへの電源電位ＶＤＤの供給を制御するプログラム素子の場合は、前者の構成を採用することが望ましい。

また、後者の場合、第１のトランジスタ（Ｔｒ１）の移動度が高くなるので、第１のトランジスタ（Ｔｒ１）によって接続されるノード間の抵抗を低くすることができる。特に、基本ブロック間の接続を制御するためのプログラム素子の場合、基本ブロックどうしの接続抵抗が高いことは、半導体装置の動作速度の低減につながる。そのため、基本ブロック間の接続を制御するためのプログラム素子の場合は、後者の構成を採用することが望ましい。なお、第１のトランジスタ（Ｔｒ１）が移動度のより高い半導体材料をチャネル形成領域に有している場合において、オフ電流、リーク電流を低減させるには、そのゲート絶縁膜の厚さを１０ｎｍ以上とすることが好ましい。

なお、第２のトランジスタ（Ｔｒ２）と、第１のトランジスタ（Ｔｒ１）及び第３のトランジスタ（Ｔｒ３）とが、同じ半導体材料をチャネル形成領域に有している場合、第１のトランジスタ（Ｔｒ１）及び第３のトランジスタ（Ｔｒ３）を第２のトランジスタ（Ｔｒ２）と同じ層内に形成してもよい。この場合、第１のトランジスタ（Ｔｒ１）及び第３のトランジスタ（Ｔｒ３）と、第２のトランジスタ（Ｔｒ２）とは、ゲート絶縁膜の膜厚が設計上同じとなるが、チャネル長、またはチャネル幅は、異ならせておいても良い。例えば、第１のトランジスタ（Ｔｒ１）のチャネル形成領域を低抵抗にしたい場合、そのチャネル幅を、第２のトランジスタ（Ｔｒ２）の２倍以上、好ましくは５倍以上とすると良い。

さらに、第１のトランジスタ（Ｔｒ１）は、ノンセルフアライン方式で作製してもよい。ノンセルフアライン方式では、ゲート電極と、ソース電極またはドレイン電極とのオーバーラップによる寄生容量が生じるが、第１のトランジスタ（Ｔｒ１）は高速動作をさほど要求されないので、上記寄生容量は問題とならない。むしろ、上記寄生容量は、第１のトランジスタ（Ｔｒ１）のゲート電極の電位を保持する容量（Ｃｓ）として機能する。他方、第２のトランジスタ（Ｔｒ２）は、スイッチングの際に第１のトランジスタ（Ｔｒ１）のゲート電極に電位の変化が発生するのを防ぐために、その寄生容量は小さいことが好ましい。

また、第１のトランジスタ（Ｔｒ１）に、基本ブロックを構成するトランジスタと同じ半導体材料を用いる場合であっても、第１のトランジスタ（Ｔｒ１）のリーク電流を低減するために、そのゲート絶縁膜の膜厚は、基本ブロックを構成するトランジスタよりも大きいことが望ましい。この場合、第１のトランジスタ（Ｔｒ１）は、上述したノンセルフアライン方式で作製し、基本ブロックに用いられるトランジスタとは異なる層に形成された導電膜を、そのゲート電極として用いても良い。

なお、図２では、第１のトランジスタ（Ｔｒ１）、第２のトランジスタ（Ｔｒ２）、第３のトランジスタ（Ｔｒ３）が、ゲート電極を半導体膜の片側にのみ有している場合を示している。しかし、本発明の一態様はこの構成に限定されず、上記トランジスタが、半導体膜を間に挟んでゲート電極の反対側に存在するバックゲート電極を有していても良い。この場合、バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、ゲート電極とバックゲート電極が電気的に接続されていても良いし、バックゲート電極にのみ、常にグラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、半導体装置に用いることができるプログラム素子は、図２に示した回路構成に限定されず、少なくとも、２つのノード間の接続を制御するための第１のトランジスタと、上記第１のトランジスタが有するゲート電極への、電位の供給を制御するための第２のトランジスタとを有し、なおかつ、第２のトランジスタが、シリコンの約３倍程度の大きなバンドギャップを有する酸化物半導体などの半導体材料をチャネル形成領域に有していれば良い。

次いで、上述した構成を有するプログラム素子を用いて、複数の基本ブロックを任意に接続する場合の、半導体装置の動作について説明する。

図１に示す半導体装置では、全ての基本ブロック間の接続が切断され、また、全ての基本ブロックへの電源電圧の供給が停止している状態である。この図１に示す状態から、プログラム素子の幾つかをオンとして、基本ブロック間が接続された状態を、図３に示す。具体的に、図３では、プログラム素子ＳｗＡＢ、プログラム素子ＳｗＢＣ、プログラム素子ＳｗＣＦ、プログラム素子ＳｗＦＩがオンになることで、基本ブロックＡの出力端子と基本ブロックＢの入力端子が接続され、基本ブロックＢの出力端子と基本ブロックＣの入力端子が接続され、基本ブロックＣの出力端子と基本ブロックＦの入力端子が接続され、基本ブロックＦの出力端子と基本ブロックＩの入力端子が接続されている。また、プログラム素子ＳｗＶＡ、プログラム素子ＳｗＶＢ、プログラム素子ＳｗＶＣ、プログラム素子ＳｗＶＦ、プログラム素子ＳｗＶＩがオンになることで、基本ブロックＡ、基本ブロックＢ、基本ブロックＣ、基本ブロックＦ、基本ブロックＩに、電源電位ＶＤＤが与えられている。そして、上記以外の全てのプログラム素子はオフになっている。この結果、図３に示すように、半導体装置の入力端子（ＩＮ）から、基本ブロックＡ−基本ブロックＢ−基本ブロックＣ−基本ブロックＦ−基本ブロックＩという信号の経路が形成される。そして、上記各基本ブロックにおいて第１の信号処理が行われることにより、出力端子（ＯＵＴ）から信号が出力される。

なお、この図３に示した状態で、入力された信号に第１の信号処理を施して出力信号を得た後に、第２の信号処理を行う場合には、基本ブロック間の接続を変更する。基本ブロック間の接続の変更は、一旦、全てのプログラム素子を切断した後に行うことが望ましい。

第２の信号処理を行う際の、基本ブロック間の接続状態の一例を、図４に示す。具体的に、図４では、プログラム素子ＳｗＡＤ、プログラム素子ＳｗＤＥ、プログラム素子ＳｗＥＨ、プログラム素子ＳｗＨＩがオンになることで、基本ブロックＡの出力端子と基本ブロックＤの入力端子が接続され、基本ブロックＤの出力端子と基本ブロックＥの入力端子が接続され、基本ブロックＥの出力端子と基本ブロックＨの入力端子が接続され、基本ブロックＨの出力端子と基本ブロックＩの入力端子が接続されている。また、プログラム素子ＳｗＶＡ、プログラム素子ＳｗＶＤ、プログラム素子ＳｗＶＥ、プログラム素子ＳｗＶＨ、プログラム素子ＳｗＶＩがオンになることで、基本ブロックＡ、基本ブロックＤ、基本ブロックＥ、基本ブロックＨ、基本ブロックＩに、電源電位ＶＤＤが与えられている。そして、上記以外の全てのプログラム素子はオフになっている。この結果、図４に示すように、半導体装置の入力端子（ＩＮ）から、基本ブロックＡ−基本ブロックＤ−基本ブロックＥ−基本ブロックＨ−基本ブロックＩという信号の経路が形成される。そして、上記各基本ブロックにおいて第２の信号処理が行われることにより、出力端子（ＯＵＴ）から信号が出力される。

さらに、第３の信号処理を行う場合も、一旦、全てのプログラム素子を切断した後に、基本ブロック間の接続の変更を行うことが望ましい。第３の信号処理を行う際の、基本ブロック間の接続状態の一例を、図５に示す。具体的に、図５では、プログラム素子ＳｗＡＤ、プログラム素子ＳｗＤＧ、プログラム素子ＳｗＧＨ、プログラム素子ＳｗＨＥ、プログラム素子ＳｗＥＦ、プログラム素子ＳｗＦＩがオンになることで、基本ブロックＡの出力端子と基本ブロックＤの入力端子が接続され、基本ブロックＤの出力端子と基本ブロックＧの入力端子が接続され、基本ブロックＧの出力端子と基本ブロックＨの入力端子が接続され、基本ブロックＨの出力端子と基本ブロックＥの入力端子が接続され、基本ブロックＥの出力端子と基本ブロックＦの入力端子が接続され、基本ブロックＦの出力端子と基本ブロックＩの入力端子が接続されている。また、プログラム素子ＳｗＶＡ、プログラム素子ＳｗＶＤ、プログラム素子ＳｗＶＧ、プログラム素子ＳｗＶＨ、プログラム素子ＳｗＶＥ、プログラム素子ＳｗＶＦ、プログラム素子ＳｗＶＩがオンになることで、基本ブロックＡ、基本ブロックＤ、基本ブロックＥ、基本ブロックＦ、基本ブロックＧ、基本ブロックＨ、基本ブロックＩに、電源電位ＶＤＤが与えられている。そして、上記以外の全てのプログラム素子はオフになっている。この結果、図５に示すように、半導体装置の入力端子（ＩＮ）から、基本ブロックＡ−基本ブロックＤ−基本ブロックＧ―基本ブロックＨ−基本ブロックＥ−基本ブロックＦ−基本ブロックＩという信号の経路が形成される。そして、上記各基本ブロックにおいて第３の信号処理が行われることにより、出力端子（ＯＵＴ）から信号が出力される。

なお、コンフィギュレーション処理を行う（プログラム素子のスイッチングを制御することで回路を構築する）のに要する時間は、基本ブロックとプログラム素子で構成されるマトリクスの規模にもよるが、図３に示すような回路構成を用いる限りは無視できる程度の短い時間である。例えば、１行の基本ブロックあたりに要する上記時間は１００ナノ秒以下である。図１のような、３行の基本ブロックで構成されるマトリクスであれば、１マイクロ秒もかからない。

本発明の一態様では、回路構成に寄与しない基本ブロックへの電源電圧の供給を停止することにより、半導体装置の消費電力を低く抑えることができる。特に、チャネル長５０ｎｍ以下の半導体装置においては、ゲート絶縁膜の厚さが数ｎｍ以下となり、消費電力の相当部分をゲート絶縁膜におけるリーク電流が占めるため、上記構成は消費電力低減のために有効である。

また、本発明の一態様では、基本ブロックどうしの接続を、オフ電流又はリーク電流の極めて低いトランジスタにより制御することで、電源電圧が供給されている基本ブロックと、電源電圧が供給されていない基本ブロックの間に流れるリーク電流またはオフ電流を低減し、半導体装置の消費電力を低く抑えることができる。

また、上記構成を有するプログラム素子は、トンネル電流によるゲート絶縁膜の劣化を、従来のＥＥＰＲＯＭを用いたプログラム素子に比べて抑えることができるので、データの書き換え回数を増やすことができる半導体装置を提供することができる。

また、上記構成を有するプログラム素子は、データの書き込みに必要な動作電圧が、第２のトランジスタ（Ｔｒ２）の動作電圧によりほぼ決まる。よって、従来のＥＥＰＲＯＭを用いたプログラム素子に比べて、上記動作電圧を格段に低くすることができ、消費電力を抑えられる半導体装置を提供することができる。

また、上記構成を有するプログラム素子は、ＳＲＡＭを用いたプログラム素子と異なり、プログラム素子への電源電圧の供給を常時行わなくとも、接続状態をある程度維持することが可能である。また、オフ電流の著しく低いトランジスタを用いてデータの保持を行っている。そのため、消費電力を抑えられる半導体装置を提供することができる。

（実施の形態２）
実施の形態１では、任意の基本ブロックが、多い場合に４つの隣接する基本ブロックと接続できる例を示したが、本実施の形態では、任意の基本ブロックが８つの隣接する基本ブロックと接続する例について説明する。

図６に示す半導体装置には、図１と同様に、９つの基本ブロックＡ乃至基本ブロックＩと、それら基本ブロックＡ乃至基本ブロックＩ間の接続を制御するプログラム素子と、各基本ブロックＡ乃至基本ブロックＩへの、電源電位ＶＤＤの供給を制御するプログラム素子とが設けられている。

ただし、図６に示す半導体装置は、図１とは異なり、中央の基本ブロックＥと、当該基本ブロックＥ以外の全ての基本ブロックとが、プログラム素子ＳｗＡＥ乃至プログラム素子ＳｗＩＥ、プログラム素子ＳｗＥＡ乃至プログラム素子ＳｗＥＩにより、接続可能である。

なお、図６では、中央の基本ブロックＥと、その他の基本ブロックの間の接続を制御するプログラム素子ＳｗＡＥ乃至プログラム素子ＳｗＩＥ、プログラム素子ＳｗＥＡ乃至プログラム素子ＳｗＥＩと、基本ブロックＥへの電源電位ＶＤＤの供給を制御するプログラム素子ＳｗＶＥのみを示している。しかし、基本ブロックＡと基本ブロックＢ、基本ブロックＢと基本ブロックＣ、基本ブロックＣと基本ブロックＦ、基本ブロックＦと基本ブロックＩ、基本ブロックＡと基本ブロックＤ、基本ブロックＤと基本ブロックＧ、基本ブロックＧと基本ブロックＨ、基本ブロックＨと基本ブロックＩの間の接続も、図１の場合と同様に、プログラム素子により制御することができる。また、基本ブロックＡ、基本ブロックＢ、基本ブロックＣ、基本ブロックＤ、基本ブロックＦ、基本ブロックＧ、基本ブロックＨ、基本ブロックＩへの、電源電位ＶＤＤの供給も、図１と同様に、プログラム素子により制御することが可能である。

なお、プログラム素子は、実施の形態１に示した構成を用いることができる。

図６に示すように、任意の基本ブロックと接続可能な基本ブロックの数は、設計者が適宜設定することが可能である。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
基本ブロックにより大規模なマトリクスが構成されている半導体装置について、より一般化した例を挙げて、説明する。

本実施の形態では、半導体装置が有する、第ｎ行第ｍ列の基本ブロックＵ（ｎ，ｍ）に注目する。図７に示すように、基本ブロックＵ（ｎ，ｍ）の周囲には、基本ブロックＵ（ｎ−１，ｍ−１）、Ｕ（ｎ，ｍ−１）、Ｕ（ｎ＋１，ｍ−１）、Ｕ（ｎ−１，ｍ）、Ｕ（ｎ＋１，ｍ）、Ｕ（ｎ−１，ｍ＋１）、Ｕ（ｎ，ｍ＋１）、Ｕ（ｎ＋１，ｍ＋１）という８つの基本ブロックが存在している。そして、基本ブロックＵ（ｎ，ｍ）は、これら８つの基本ブロックと、プログラム素子を介して、それぞれ信号の授受ができるように接続されている。

図８に、図７に示した各基本ブロック間の接続を制御するためのプログラム素子と、各基本ブロックへの電源電位ＶＤＤの供給を制御するためのプログラム素子の、具体的な構成を一例として示す。

なお、図８では、図２（Ａ）で示したプログラム素子を用いた例を示しているが、図２（Ｂ）、図２（Ｃ）に示したプログラム素子を用いていても良い。また、プログラム素子の構成は図２に示した回路構成に限定されず、少なくとも、２つのノード間の接続を制御するための第１のトランジスタと、上記第１のトランジスタが有するゲート電極への、電位の供給を制御するための第２のトランジスタとを有し、なおかつ、第２のトランジスタが、シリコンの約３倍程度の大きなバンドギャップを有する酸化物半導体などの半導体材料をチャネル形成領域に有していれば良い。

また、図８では、プログラム素子に用いられている、酸化物半導体などの半導体材料をチャネル形成領域に有しているトランジスタを、他のトランジスタと区別するために、通常のトランジスタに円を重ねた記号で記す。

そして、図８に示す半導体装置は、上記基本ブロックに加えて、プログラム素子の動作を制御するための信号線を有している。

具体的に、図８では、信号線として、マトリクスの１列あたり５本のデータ信号線Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５と、１行あたり２本の走査信号線Ｘ１、Ｘ２を用いる例を示しているが、１行あたり１本の走査信号線を用い、代わりに１列あたり９本のデータ信号線を用いる構成としてもよい。走査信号線の数を減らすと、コンフィギュレーション処理を行う時間を短縮できる。

なお、図８では、ｎ−１列目の５本のデータ信号線をＹ１_ｎ−１、Ｙ２_ｎ−１、Ｙ３_ｎ−１、Ｙ４_ｎ−１、Ｙ５_ｎ−１と示し、ｎ列目の５本のデータ信号線をＹ１_ｎ、Ｙ２_ｎ、Ｙ３_ｎ、Ｙ４_ｎ、Ｙ５_ｎと示している。また、ｍ−１行目の２本の走査信号線をＸ１_ｍ−１、Ｘ２_ｍ−１と示し、ｍ行目の２本の走査信号線をＸ１_ｍ、Ｘ２_ｍと示している。

なお、信号線の総数を抑えるためには、マトリクスを構成している基本ブロックの配置に合わせて、走査信号線とデータ信号線の数を設定すると良い。例えば、図８のように、一列あたり５本のデータ信号線と一行あたり２本の走査信号線を設ける場合、Ｎ行Ｍ列の基本ブロックを有する半導体装置全体では、（２Ｎ＋５Ｍ）本の信号線がおおよそ必要となる。一方、一列あたり９本のデータ信号線と一行あたり１本の走査信号線を用いる場合、Ｎ行Ｍ列の基本ブロックを有する半導体装置全体では、（Ｎ＋９Ｍ）本の信号線がおおよそ必要となる。よって、Ｎ＜４Ｍの半導体装置ならば、後者の構成よりも前者の構成を採用する方が、信号線の総数を抑えることができる。逆に、Ｎ＞４Ｍの半導体装置ならば、前者の構成よりも後者の構成を採用する方が、信号線の総数を抑えることができる。

本実施の形態で示す半導体装置では、電源電位の供給を、データ信号線Ｙ５を用いて行う点に特徴を有する。データ信号線Ｙ５（Ｙ５_１、Ｙ５_２、、、Ｙ５_ｎ―１、Ｙ５_ｎ、、、）は、電源電位の供給を行うためのプログラム素子が有する第１のトランジスタ８０１に、各基本ブロックが有する当該第１のトランジスタ８０１のスイッチングを制御するための信号を送る。そして、他のデータ信号線や走査信号線と同様に、コンフィギュレーション処理を行わない期間においては、データ信号線Ｙ５には信号を送る必要がない。よって、その期間において、データ信号線Ｙ５から各基本ブロックに電源電位を供給することができる。

なお、図８では、各基本ブロックに入力端子と出力端子を各１つしか設けていない例を示したが、複数の入力端子や複数の出力端子を有する基本ブロックを用いていても良い。

次いで、図８で示す半導体装置の、動作の一例について説明する。図９（Ａ）に、図８に示す半導体装置の各信号線に入力される信号の、タイミングチャートを示す。

図９（Ａ）に示すように、走査信号線Ｘ１_ｍ―１、Ｘ２_ｍ―１、Ｘ１_ｍ、Ｘ２_ｍには、タイミングがずれるように、パルスを有する信号が順次印加される。図９（Ａ）では、走査信号線Ｘ１_ｍ―１に印加される信号の電位のみを実線で示し、他の走査信号線Ｘ２_ｍ―１、Ｘ１_ｍ、Ｘ２_ｍに印加される信号の電位を点線で示す。また、図９（Ａ）では、正電位のパルスが印加されている期間以外において、信号の電位は負に保たれる。よって、パルスを有する信号が各走査信号線に印加されると、当該走査信号線にゲート電極が接続された第２のトランジスタが、オンになる。

そして、各走査信号線にパルスが印加されるタイミングに合わせて、データ信号線Ｙ１_ｎ―１、Ｙ２_ｎ―１、Ｙ３_ｎ―１、Ｙ４_ｎ―１、Ｙ５_ｎ―１、Ｙ１_ｎ、Ｙ２_ｎ、Ｙ３_ｎ、Ｙ４_ｎ、Ｙ５_ｎに選択信号を印加する。各データ信号線に印加された選択信号は、オンになった第２のトランジスタを介して、走査信号線とデータ信号線の交点に設けられた第１のトランジスタのゲート電極に入力される。そして、この選択信号の電位に従って、上記第１のトランジスタのスイッチングが制御される。

例えば、図８に示す基本ブロックを、Ｕ（ｎ−１，ｍ−１）、Ｕ（ｎ，ｍ）、Ｕ（ｎ，ｍ＋１）、Ｕ（ｎ−１，ｍ）、Ｕ（ｎ，ｍ−１）、Ｕ（ｎ＋１，ｍ）の順に接続させるには、図９（Ａ）に示したタイミングチャートに従って、各信号線にパルスを印加すればよい。

具体的には、最初に、走査信号線Ｘ１_ｍ―１にパルスが印加されるタイミングに合わせて、データ信号線Ｙ４_ｎ―１にパルスを印加する。すると、走査信号線Ｘ１_ｍ―１とデータ信号線Ｙ４_ｎ―１の交点にある第１のトランジスタがオンとなる。この第１のトランジスタは、基本ブロックＵ（ｎ−１，ｍ）の出力端子と、基本ブロックＵ（ｎ，ｍ−１）の入力端子の接続を制御するスイッチである。よって、上記第１のトランジスタがオンになることで、基本ブロックＵ（ｎ−１，ｍ）から基本ブロックＵ（ｎ，ｍ−１）への信号の経路が形成される。

次に、走査信号線Ｘ２_ｍ―１にパルスが印加されるタイミングに合わせて、データ信号線Ｙ２_ｎ―１、Ｙ５_ｎ―１、Ｙ２_ｎ、Ｙ５_ｎにパルスを印加する。すると、それぞれの交点にある第１のトランジスタがオンとなる。このうち、走査信号線Ｘ２_ｍ―１とデータ信号線Ｙ２_ｎ―１の交点にある第１のトランジスタは、基本ブロックＵ（ｎ−１，ｍ−１）の出力端子と、基本ブロックＵ（ｎ，ｍ）の入力端子の接続を制御するスイッチである。また、走査信号線Ｘ２_ｍ―１と、データ信号線Ｙ５_ｎ―１及びＹ５_ｎの交点にある第１のトランジスタは、それぞれ、基本ブロックＵ（ｎ，ｍ）、Ｕ（ｎ＋１，ｍ）への電源電位の供給を制御するスイッチである。さらに、走査信号線Ｘ２_ｍ―１とデータ信号線Ｙ２_ｎの交点にある第１のトランジスタは、基本ブロックＵ（ｎ，ｍ−１）の出力端子と、基本ブロックＵ（ｎ＋１，ｍ）の入力端子の接続を制御するスイッチである。よって、上記第１のトランジスタがオンになることで、基本ブロックＵ（ｎ−１，ｍ−１）から基本ブロックＵ（ｎ，ｍ）への信号の経路と、基本ブロックＵ（ｎ，ｍ−１）から基本ブロックＵ（ｎ＋１，ｍ）への信号の経路が、形成される。また、基本ブロックＵ（ｎ，ｍ）、Ｕ（ｎ＋１，ｍ）へ、電源電位が供給される。

次に、走査信号線Ｘ１_ｍにパルスが印加されるタイミングに合わせて、データ信号線Ｙ２_ｎ―１にパルスを印加する。すると、走査信号線Ｘ１_ｍとデータ信号線Ｙ２_ｎ―１の交点にある第１のトランジスタがオンとなる。この第１のトランジスタは基本ブロックＵ（ｎ，ｍ＋１）の出力端子と、基本ブロックＵ（ｎ−１，ｍ）の入力端子の接続を制御するスイッチである。よって、上記第１のトランジスタがオンになることで、基本ブロックＵ（ｎ，ｍ＋１）から基本ブロックＵ（ｎ−１，ｍ）への信号の経路が形成される。

次に、走査信号線Ｘ２_ｍにパルスが印加されるタイミングに合わせて、データ信号線Ｙ５_ｎ―１、Ｙ１_ｎにパルスを印加する。すると、それぞれの交点にある第１のトランジスタがオンとなる。このうち、走査信号線Ｘ２_ｍとデータ信号線Ｙ１_ｎの交点にある第１のトランジスタは、基本ブロックＵ（ｎ，ｍ）の出力端子と基本ブロックＵ（ｎ，ｍ＋１）の入力端子の接続を制御するスイッチである。また、走査信号線Ｘ２_ｍとデータ信号線Ｙ５_ｎ―１の交点にある第１のトランジスタは、基本ブロックＵ（ｎ，ｍ＋１）への電源電位の供給を制御するスイッチである。よって、上記第１のトランジスタがオンになることで、基本ブロックＵ（ｎ，ｍ）から基本ブロックＵ（ｎ，ｍ＋１）への信号の経路が形成され、基本ブロックＵ（ｎ，ｍ＋１）への電源電位の供給経路が形成される。

以上の動作により、基本ブロックＵ（ｎ−１，ｍ−１）から基本ブロックＵ（ｎ，ｍ）への信号の経路、基本ブロックＵ（ｎ，ｍ）から基本ブロックＵ（ｎ，ｍ＋１）への信号の経路、基本ブロックＵ（ｎ，ｍ＋１）から基本ブロックＵ（ｎ−１，ｍ）への信号の経路、基本ブロックＵ（ｎ−１，ｍ）から基本ブロックＵ（ｎ，ｍ−１）への信号の経路、基本ブロックＵ（ｎ，ｍ−１）から基本ブロックＵ（ｎ＋１，ｍ）への信号の経路が形成され、基本ブロックＵ（ｎ，ｍ＋１）、Ｕ（ｎ，ｍ）、Ｕ（ｎ＋１，ｍ）への電源電位の供給経路が形成される。

なお、図９（Ａ）のタイミングチャートには図示しなかったが、基本ブロックＵ（ｎ，ｍ＋１）、Ｕ（ｎ，ｍ）、Ｕ（ｎ＋１，ｍ）以外に、基本ブロックＵ（ｎ−１，ｍ−１）、Ｕ（ｎ，ｍ−１）、Ｕ（ｎ−１，ｍ）へも、電源電位の供給経路を形成するようにする。

上述したように、基本ブロック間の接続や電源電位の供給の設定は、各走査信号線を走査することで行われるため、走査信号線の数が多ければ、設定にも時間を要する。ただし、１本の走査信号線あたりの走査時間、すなわち当該走査信号線にパルスが印加される時間は、１００ナノ秒以下である。よって、１０００本の走査信号線を有する半導体装置であっても、全ての走査信号線を走査するまでに１ミリ秒もかからない。

上述したように、基本ブロック間の接続や電源電位の供給の設定を行った後、データ信号線Ｙ５（Ｙ５_１、Ｙ５_２、、、Ｙ５_ｎ―１、Ｙ５_ｎ、、、）に電源電位を供給する。電源電位の供給経路が形成された基本ブロックは、上記データ信号線から、第１のトランジスタを経由して電源電位が供給されるため、演算処理を行うことができる。

次いで、図８で示す半導体装置の動作について、別の例を挙げて説明する。図９（Ｂ）に、図８に示す半導体装置の各信号線に入力される信号の、タイミングチャートを示す。

図９（Ｂ）に示すように、走査信号線Ｘ１_ｍ―１、Ｘ２_ｍ―１、Ｘ１_ｍ、Ｘ２_ｍには、タイミングがずれるように、パルスを有する信号が順次印加される。なお、図９（Ｂ）でも、走査信号線Ｘ１_ｍ―１に印加される信号の電位のみを実線で示し、他の走査信号線Ｘ２_ｍ―１、Ｘ１_ｍ、Ｘ２_ｍに印加される信号の電位を点線で示す。また、図９（Ｂ）でも、正電位のパルスが印加されている期間以外において、信号の電位は負に保たれる。よって、パルスを有する信号が各走査信号線に印加されると、当該走査信号線にゲート電極が接続された第２のトランジスタが、オンになる。

そして、図９（Ｂ）では、走査信号線Ｘ１_ｍ―１にパルスが印加される期間において、データ信号線にはパルスは印加されない。次いで、走査信号線Ｘ２_ｍ―１にパルスが印加されるタイミングに合わせて、データ信号線Ｙ５_ｎ―１、Ｙ３_ｎ、Ｙ４_ｎにパルスを印加する。すると、それぞれの交点にある第１のトランジスタがオンとなる。

このうち、走査信号線Ｘ２_ｍ―１とデータ信号線Ｙ５_ｎ―１の交点にある第１のトランジスタは、基本ブロックＵ（ｎ，ｍ）への電源電位の供給を制御するスイッチである。さらに、走査信号線Ｘ２_ｍ―１とデータ信号線Ｙ３_ｎの交点にある第１のトランジスタは、基本ブロックＵ（ｎ，ｍ−１）の出力端子と基本ブロックＵ（ｎ＋１，ｍ−１）の入力端子を接続するスイッチであり、走査信号線Ｘ２_ｍ―１とデータ信号線Ｙ４_ｎの交点にある第１のトランジスタは、基本ブロックＵ（ｎ＋１，ｍ−１）の出力端子と基本ブロックＵ（ｎ，ｍ）の入力端子を接続するスイッチである。上記第１のトランジスタがオンになることで、基本ブロックＵ（ｎ，ｍ−１）から基本ブロックＵ（ｎ＋１，ｍ−１）への信号の経路、基本ブロックＵ（ｎ＋１，ｍ−１）から基本ブロックＵ（ｎ，ｍ）への信号の経路が形成され、基本ブロックＵ（ｎ，ｍ）への電源電位の供給経路が形成される。

次に、走査信号線Ｘ１_ｍにパルスが印加されるタイミングに合わせて、データ信号線Ｙ３_ｎ―１にパルスを印加する。すると、走査信号線Ｘ１_ｍとデータ信号線Ｙ３_ｎ―１の交点にある第１のトランジスタがオンとなる。この第１のトランジスタは基本ブロックＵ（ｎ，ｍ）の出力端子と、基本ブロックＵ（ｎ−１，ｍ）の入力端子の接続を制御するスイッチである。よって、上記第１のトランジスタがオンになることで、基本ブロックＵ（ｎ，ｍ）から基本ブロックＵ（ｎ−１，ｍ）への信号の経路が形成される。

次に、走査信号線Ｘ２_ｍにパルスが印加されるタイミングに合わせて、データ信号線Ｙ１_ｎ―１にパルスを印加する。すると、その交点にある第１のトランジスタがオンとなる。走査信号線Ｘ２_ｍとデータ信号線Ｙ１_ｎ−１の交点にある第１のトランジスタは基本ブロックＵ（ｎ−１，ｍ）の出力端子と基本ブロックＵ（ｎ−１，ｍ＋１）の入力端子の接続を制御するスイッチである。以上により、基本ブロックＵ（ｎ−１，ｍ）から基本ブロックＵ（ｎ−１，ｍ＋１）への信号の経路が形成される。

以上の動作により、基本ブロックＵ（ｎ，ｍ−１）から、Ｕ（ｎ＋１，ｍ−１）、Ｕ（ｎ，ｍ）、Ｕ（ｎ−１，ｍ）、Ｕ（ｎ−１，ｍ＋１）という順で信号の経路が形成され、また、基本ブロックＵ（ｎ，ｍ）への電源電位の供給経路が形成される。なお、図９（Ｂ）のタイミングチャートには図示しなかったが、基本ブロックＵ（ｎ，ｍ）以外に、基本ブロックＵ（ｎ，ｍ−１）、Ｕ（ｎ＋１，ｍ−１）、Ｕ（ｎ−１，ｍ）へも、電源電位の供給経路を形成するようにする。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、プログラム素子に用いられている、酸化物半導体を用いた第２のトランジスタの作製方法について説明する。なお、本実施の形態では、図２（Ｂ）に示したプログラム素子を例に挙げて、酸化物半導体を用いた第２のトランジスタの作製方法について説明するが、他の回路構成を有するプログラム素子も、本実施の形態において示す作製方法を参考にして、作製することが可能である。

また、第１のトランジスタ、第３のトランジスタは、ゲルマニウム、シリコン、シリコンゲルマニウムや、単結晶炭化珪素などを用いた、通常のＣＭＯＳプロセスを用いて形成することができる。また、第１のトランジスタ、第３のトランジスタは、薄膜の半導体膜を用いていても良いし、バルクの半導体基板を用いていても良い。本実施の形態では、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて形成された第１のトランジスタ、第３のトランジスタ上に、酸化物半導体を用いた第２のトランジスタを作製する場合を例に挙げて、その作製方法について説明する。

まず、図１０（Ａ）に示すように、ＳＯＩ基板を用いて第１のトランジスタ５０１と、第３のトランジスタ５０２を形成する。具体的に、第１のトランジスタ５０１は、絶縁表面を有する基板５００上の単結晶シリコン膜５０３を用いて形成されたｎチャネル型トランジスタであり、第３のトランジスタ５０２は、絶縁表面を有する基板５００上の単結晶シリコン膜５０４を用いて形成されたｐチャネル型トランジスタである。また、第１のトランジスタ５０１および第３のトランジスタ５０２のゲート絶縁膜の厚さは１０ｎｍ以上１００ｎｍ、チャネル長はともに１００ｎｍ以上５００ｎｍ以下とする。チャネル長は、第１のトランジスタ５０１と第３のトランジスタ５０２で異なった値としてもよい。

次いで、第１のトランジスタ５０１及び第３のトランジスタ５０２上に、酸化物半導体を用いた第２のトランジスタを作製する。

まず、図１０（Ａ）に示すように、第１のトランジスタ５０１、第３のトランジスタ５０２を覆うように、絶縁膜５０５、絶縁膜５０６、絶縁膜５０７を順に形成する。なお、本実施の形態では、第１のトランジスタ５０１及び第３のトランジスタ５０２を、３層の絶縁膜５０５、絶縁膜５０６、絶縁膜５０７で覆う場合を例示しているが、第１のトランジスタ５０１及び第３のトランジスタ５０２と、第２のトランジスタの間に設ける絶縁膜は３層である必要はなく、１層または２層であっても良いし、４層以上であっても良い。

絶縁膜５０５、絶縁膜５０６、絶縁膜５０７は、後の作製工程における加熱処理の温度に耐えうる材料を用いる。具体的に、絶縁膜５０５、絶縁膜５０６、絶縁膜５０７として、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウムなどを用いるのが望ましい。なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。

絶縁膜５０７は、その表面をＣＭＰ（化学的機械研磨）法などにより平坦化させても良い。

次いで、図１０（Ｂ）に示すように、絶縁膜５０７上に、ゲート電極６０１、電極６０２を形成する。

ゲート電極６０１、電極６０２の材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。

例えば、二層の積層構造を有するゲート電極６０１、電極６０２として、アルミニウム膜上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層の積層構造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層の積層構造、または、窒化チタン膜とモリブデン膜とを積層した二層の積層構造とすることが好ましい。３層の積層構造を有するゲート電極６０１、電極６０２としては、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とすることが好ましい。

また、ゲート電極６０１、電極６０２に酸化インジウム、酸化インジウム酸化スズ合金（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。

ゲート電極６０１、電極６０２の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極６０１、電極６０２を形成する。なお、形成されたゲート電極の端部がテーパー形状であると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

次いで、図１０（Ｃ）に示すように、ゲート電極６０１、電極６０２上に、ゲート絶縁膜６０３を形成する。ゲート絶縁膜６０３は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。ゲート絶縁膜６０３は、水分や、水素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。

不純物を除去することによりｉ型化又は実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、高純度化された酸化物半導体とゲート絶縁膜６０３の界面特性は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁膜（ＧＩ）は、高品質化が要求される。

例えば、μ波（周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質なゲート絶縁膜とが密接することにより、界面準位密度を低減して界面特性を良好なものとすることができるからである。

もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によって膜質や、酸化物半導体との界面特性が改善される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、ゲート絶縁膜と酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。

バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜６０３を形成しても良い。この場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と酸化物半導体膜の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア性の高い絶縁膜を用いることで、水分または水素などの雰囲気中の不純物、或いは基板内に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜６０３内、或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる。また、酸化物半導体膜に接するように窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸化物半導体膜に接するのを防ぐことができる。

例えば、第１のゲート絶縁膜としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化珪素膜（ＳｉＮ_ｙ（ｙ＞０））を形成し、第１のゲート絶縁膜上に第２のゲート絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の酸化珪素膜（ＳｉＯ_ｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁膜６０３としても良い。ゲート絶縁膜６０３の膜厚は、トランジスタに要求される特性によって適宜設定すればよく３５０ｎｍ乃至４００ｎｍ程度でもよい。

本実施の形態では、スパッタ法で形成された膜厚５０ｎｍの窒化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜６０３を形成する。

なお、ゲート絶縁膜は酸化物半導体と接する。酸化物半導体に水素が侵入するとトランジスタ特性に悪影響を及ぼすので、ゲート絶縁膜は水素、水酸基および水分が含まれないことが望ましい。ゲート絶縁膜６０３に水素、水酸基及び水分がなるべく含まれないようにするためには、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極６０１、電極６０２が形成された基板５００を予備加熱し、基板５００に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。

次いで、ゲート絶縁膜６０３上に膜厚２ｎｍ以上２００ｎｍ以下、好ましくは膜厚３ｎｍ以上５０ｎｍ以下、さらに好ましくは膜厚３ｎｍ以上２０ｎｍ以下の酸化物半導体膜を形成する。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。

なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜６０３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。

酸化物半導体膜には、上述したように、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体は珪素を含んでいてもよい。

或いは、酸化物半導体は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記することができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。

本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、ＳｉＯ_２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。

本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板５００上に酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。

なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜６０３までが形成された基板５００を予備加熱し、基板５００に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、後に行われる絶縁膜６１４の成膜前に、ソース電極６０８及びドレイン電極６０９、配線６１０乃至配線６１３まで形成した基板５００にも同様に行ってもよい。

次いで、図１０（Ｃ）に示すように、酸化物半導体膜をエッチングなどにより所望の形状に加工（パターニング）し、ゲート絶縁膜６０３上のゲート電極６０１と重なる位置に、島状の酸化物半導体膜６０５を形成する。

島状の酸化物半導体膜６０５を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

なお、島状の酸化物半導体膜６０５を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。

ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化を図ることができる。

なお、次工程の導電膜を形成する前に逆スパッタを行い、島状の酸化物半導体膜６０５及びゲート絶縁膜６０３の表面に付着しているレジスト残渣などを除去することが好ましい。

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素が多量に含まれていることある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減するために、酸化物半導体膜６０５に対して、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で加熱処理を行う。

酸化物半導体膜６０５に加熱処理を施すことで、酸化物半導体膜６０５中の水分または水素を脱離させることができる。具体的には、３００℃以上７００℃以下、好ましくは３００℃以上５００℃以下で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。

本実施の形態では、加熱処理装置の一つである電気炉を用いる。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

以上の工程により、酸化物半導体膜６０５中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができるため、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オンオフ比の高いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。

なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、その上表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対して略垂直にｃ軸配向した単結晶体であることが好ましい。また、単結晶体でなくとも、各結晶が、酸化物半導体膜の表面に対して略垂直にｃ軸配向した多結晶体であることが好ましい。そして、上記多結晶体は、ｃ軸配向している事に加えて、各結晶のａｂ面が一致するか、ａ軸、或いは、ｂ軸が一致していることが好ましい。なお、酸化物半導体膜の下地表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、下地表面は可能な限り平坦であることが望まれる。

次に、絶縁膜５０５、絶縁膜５０６、絶縁膜５０７、ゲート絶縁膜６０３を部分的にエッチングすることで、第１のトランジスタ５０１が有する一対の不純物領域６０６と、第３のトランジスタ５０２が有する一対の不純物領域６０７と、第１のトランジスタ５０１が有するゲート電極５１０と、第３のトランジスタ５０２が有するゲート電極５１１と、電極６０２に達するコンタクトホールを形成する。

なお、第１のトランジスタ５０１が有する一対の不純物領域６０６は、一方がソース電極、他方がドレイン電極として機能する。また、第３のトランジスタ５０２が有する一対の不純物領域６０７は、一方がソース電極、他方がドレイン電極として機能する。

そして、酸化物半導体膜６０５を覆うように、ソース電極またはドレイン電極（これと同じ層で形成される配線を含む）として用いる導電膜を、スパッタ法や真空蒸着法で形成したあと、エッチング等により該導電膜をパターニングすることで、図１１（Ａ）に示すように、ソース電極６０８、ドレイン電極６０９、配線６１０乃至配線６１３を形成する。

なお、ソース電極６０８、ドレイン電極６０９は、酸化物半導体膜６０５に接している。また、配線６１０は、一対の不純物領域６０６の一方に接している。配線６１１は、一対の不純物領域６０６の他方と、一対の不純物領域６０７の一方に接している。また、ソース電極６０８は、一対の不純物領域６０７の他方にも、接している。また、配線６１２は、電極６０２及びゲート電極５１０に接している。また、配線６１３は、電極６０２及びゲート電極５１１に接している。

ソース電極６０８、ドレイン電極６０９、配線６１０乃至配線６１３（加えて、これらと同じ層で形成される他の配線を含む）となる導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、Ａｌ、Ｃｕなどの金属膜の下側もしくは上側にＣｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属膜を積層させた構成としても良い。また、Ｓｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、ＹなどＡｌ膜に生ずるヒロックやウィスカーの発生を防止する元素が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。

また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。

また、ソース電極６０８、ドレイン電極６０９、配線６１０乃至配線６１３（加えて、これらと同じ層で形成される他の配線を含む）となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。

導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。

なお、導電膜のエッチングの際に、酸化物半導体膜６０５がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、島状の酸化物半導体膜６０５の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。

本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができるが、酸化物半導体膜６０５も一部エッチングされる場合がある。アンモニア過水を含む溶液は、具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合した水溶液を用いる。或いは、塩素（Ｃｌ_２）、塩化硼素（ＢＣｌ_３）などを含むガスを用いて、導電膜をドライエッチングしても良い。

なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

次いで、Ｎ_２Ｏ、Ｎ_２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

なお、プラズマ処理を行った後、図１１（Ｂ）に示すように、ソース電極６０８と、ドレイン電極６０９と、配線６１０乃至配線６１３と、酸化物半導体膜６０５とを覆うように、絶縁膜６１４を形成する。絶縁膜６１４は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。絶縁膜６１４に水素が含まれると、その水素が酸化物半導体膜へ侵入し、又は水素が酸化物半導体膜中の酸素を引き抜き、酸化物半導体膜のバックチャネル部が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜６１４はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記絶縁膜６１４には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜６０５に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、ソース電極６０８及びドレイン電極６０９及び酸化物半導体膜６０５と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜６０５内、ゲート絶縁膜６０３内、或いは、酸化物半導体膜６０５と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜６０５に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜６０５に接するのを防ぐことができる。

本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、絶縁膜６１４を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。

なお、絶縁膜６１４を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、ソース電極６０８及びドレイン電極６０９と、配線６１０乃至配線６１３とを形成する前に、酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸化物半導体膜に対して行った先の加熱処理により、酸化物半導体膜６０５に酸素欠損が発生していたとしても、ソース電極６０８とドレイン電極６０９の間に設けられた酸化物半導体膜６０５の露出領域に接して、酸素を含む絶縁膜６１４が設けられた後に、加熱処理が施されることによって、酸化物半導体膜６０５に酸素が供与される。そのため、酸化物半導体膜６０５の絶縁膜６１４と接する領域に酸素が供与されることで、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。その結果、酸化物半導体膜６０５をｉ型化または実質的にｉ型化にすることができ、トランジスタの電気特性の向上および、電気特性のばらつきを軽減することができる。この加熱処理を行うタイミングは、絶縁膜６１４の形成後であれば特に限定されない。他の工程における加熱処理、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理が、上記加熱処理を兼ねるようにすることで、工程数を増やすことなく、酸化物半導体膜６０５をｉ型化または実質的にｉ型化にすることができる。

絶縁膜６１４上に導電膜を形成した後、該導電膜をパターニングすることで、酸化物半導体膜６０５と重なる位置にバックゲート電極を形成しても良い。バックゲート電極を形成する場合、バックゲート電極を覆うように絶縁膜を形成する。バックゲート電極は、ゲート電極６０１、電極６０２、或いはソース電極６０８及びドレイン電極６０９、配線６１０乃至配線６１３と同様の材料、構造を用いて形成することが可能である。

バックゲート電極の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。例えば、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エッチングにより不要な部分を除去して、該導電膜を所望の形状に加工（パターニング）することで、バックゲート電極を形成すると良い。

以上の工程により、第２のトランジスタ６２０と、容量素子６２３が形成される。なお、容量素子６２３は、電極６０２とソース電極６０８とが、ゲート絶縁膜６０３を間に挟んで重なり合っている領域に形成される。なお、容量素子６２３は、必ずしも第２のトランジスタ６２０と同じ層上に形成する必要はなく、例えば、第１のトランジスタ５０１及び第３のトランジスタ５０２と同じ層上に形成しても良い。

第２のトランジスタ６２０は、ゲート電極６０１と、ゲート電極６０１上のゲート絶縁膜６０３と、ゲート絶縁膜６０３上においてゲート電極６０１と重なっている酸化物半導体膜６０５と、酸化物半導体膜６０５上に形成された一対のソース電極６０８またはドレイン電極６０９とを有する。さらに、第２のトランジスタ６２０は、酸化物半導体膜６０５上に形成された絶縁膜６１４を、その構成要素に含めても良い。図１１（Ｂ）に示す第２のトランジスタ６２０は、ソース電極６０８とドレイン電極６０９の間において、酸化物半導体膜６０５の一部が露出したチャネルエッチ構造である。

なお、第２のトランジスタ６２０はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極６０１を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。

次いで、本実施の形態のように酸化物半導体膜中に含まれる水分または水素などの不純物を極力除去し、酸化物半導体膜を高純度化することが、トランジスタの特性にどのように影響を与えるかを以下に説明する。

図１３は、酸化物半導体を用いたトランジスタの断面図である。ゲート電極（ＧＥ）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体膜（ＯＳ）が設けられ、その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられ、ソース電極（Ｓ）及びドレイン電極（Ｄ）上に絶縁膜が設けられている。

図１４に、図１３に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図１４において黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷−ｑ、電荷＋ｑを有している。ドレイン電極（Ｄ）に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電極（ＧＥ）に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極（ＧＥ）に正の電圧（ＶＧ＞０）を印加する場合を示す。ゲート電極（ＧＥ）に電圧を印加しない場合は高いポテンシャル障壁のためにソース電極（Ｓ）から酸化物半導体膜（ＯＳ）側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲート電極（ＧＥ）に正の電圧を印加するとポテンシャル障壁が低下し、酸化物半導体膜（ＯＳ）に電流を流すオン状態を示す。

図１５は、図１３におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である。図１５（Ａ）はゲート電極（ＧＥ）に正の電圧（ＶＧ＞０）が印加された状態であり、ソース電極とドレイン電極間にキャリア（電子）が流れるオン状態を示している。また、図１５（Ｂ）は、ゲート電極（ＧＥ）に負の電圧（ＶＧ＜０）が印加された状態であり、オフ状態である場合を示す。

図１６は、真空準位と金属の仕事関数（φ_Ｍ）、酸化物半導体の電子親和力（χ）の関係を示す。

常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯（Ｅｃ）寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなり、酸化物半導体がｎ型化する一つの要因であることが知られている。また、酸素欠損もｎ型化する一つの要因であることが知られている。

これに対して、本発明の一態様は、ｎ型不純物である水素を酸化物半導体から除去して酸化物半導体の主成分以外の不純物が極力含まれないように高純度化し、かつ、酸素欠損を除去することにより、酸化物半導体を真性（ｉ型）、または限りなく真性に近づけたものである。すなわち、不純物を添加して酸化物半導体をｉ型化するのでなく、水分または水素等の不純物や酸素欠損を極力除去して高純度化することにより、ｉ型（真性半導体）又はｉ型（真性半導体）に限りなく近い酸化物半導体を得ることを特徴としている。上記構成により、矢印で示すように、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルに限りなく近づけることができる。

酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶで、電子親和力（χ）は４．３Ｖと言われている。ソース電極及びドレイン電極を構成する材料がチタン（Ｔｉ）である場合の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。チタン以外にもこの条件を満たす材料は存在する。

このとき電子は、図１５（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導体との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。

また、図１５（Ｂ）において、ゲート電極（ＧＥ）に負の電圧が印加されると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。

このように、酸化物半導体の主成分以外の水分または水素などの不純物が極力含まれないように、酸化物半導体膜を高純度化することにより、トランジスタの動作を良好なものとすることができる。

本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、酸化物半導体膜を用いた第３のトランジスタの構造が、実施の形態４とは異なる、プログラム素子の構成について説明する。

図１２（Ａ）に示すプログラム素子は、実施の形態４と同様に、第１のトランジスタ５０１と、第３のトランジスタ５０２とを有している。そして、図１２（Ａ）では、第１のトランジスタ５０１と、第３のトランジスタ５０２上に、酸化物半導体膜を用いたチャネル保護構造の、ボトムゲート型の第２のトランジスタ６３０が形成されている。

第２のトランジスタ６３０は、絶縁膜５０７上に形成されたゲート電極６３１と、ゲート電極６３１上のゲート絶縁膜６３２と、ゲート絶縁膜６３２上においてゲート電極６３１と重なっている酸化物半導体膜６３３と、ゲート電極６３１と重なる位置において酸化物半導体膜６３３上に形成されたチャネル保護膜６３４と、酸化物半導体膜６３３上に形成されたソース電極６３５、ドレイン電極６３６と、を有する。さらに、第２のトランジスタ６３０は、酸化物半導体膜６３３上に形成された絶縁膜６３７を、その構成要素に含めても良い。

チャネル保護膜６３４を設けることによって、酸化物半導体膜６３３のチャネル形成領域となる部分に対する、後の工程時におけるダメージ（エッチング時のプラズマやエッチング剤による膜減りなど）を防ぐことができる。従ってトランジスタの信頼性を向上させることができる。

チャネル保護膜６３４には、酸素を含む無機材料（酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、または酸化窒化アルミニウムなど）を用いることができる。チャネル保護膜６３４は、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法を用いて形成することができる。チャネル保護膜６３４は成膜後にエッチングにより形状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し、フォトリソグラフィによるマスクを用いてエッチング加工することでチャネル保護膜６３４を形成する。

酸素を含む無機材料をチャネル保護膜６３４に用いることで、水分または水素を低減させるための加熱処理により酸化物半導体膜６３３中に酸素欠損が発生していたとしても、酸化物半導体膜６３３の少なくともチャネル保護膜６３４と接する領域に酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、チャネル形成領域を、ｉ型化または実質的にｉ型化させることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。

なお、第２のトランジスタ６３０は、絶縁膜６３７上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜６３３のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極６３１と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、第２のトランジスタ６３０の閾値電圧を制御することができる。

図１２（Ｂ）に示すプログラム素子は、実施の形態４と同様に、結晶性シリコンを用いた第１のトランジスタ５０１と、第３のトランジスタ５０２を有している。そして、図１２（Ｂ）では、第１のトランジスタ５０１と、第３のトランジスタ５０２上に、酸化物半導体膜を用いたボトムコンタクト型の第２のトランジスタ６４０が形成されている。

第２のトランジスタ６４０は、絶縁膜５０７上に形成されたゲート電極６４１と、ゲート電極６４１上のゲート絶縁膜６４２と、ゲート絶縁膜６４２上のソース電極６４３、ドレイン電極６４４と、ゲート電極６４１と重なっている酸化物半導体膜６４５とを有する。さらに、第２のトランジスタ６４０は、酸化物半導体膜６４５上に形成された絶縁膜６４６を、その構成要素に含めても良い。

また、図１２（Ｂ）のタイプのボトムコンタクト型の第２のトランジスタ６４０の場合、ソース電極６４３、ドレイン電極６４４の膜厚は、後に形成される酸化物半導体膜６４５が段切れを起こすのを防ぐために、実施の形態４で示したボトムゲート型に比べて薄くするのが望ましい。具体的には、１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。

なお、第２のトランジスタ６４０は、絶縁膜６４６上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜６４５のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極６４１と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、第２のトランジスタ６４０の閾値電圧を制御することができる。

図１２（Ｃ）に示すプログラム素子は、実施の形態４と同様に、結晶性シリコンを用いた第１のトランジスタ５０１と、第３のトランジスタ５０２を有している。そして、図１２（Ｃ）では、第１のトランジスタ５０１と、第３のトランジスタ５０２上に、酸化物半導体膜を用いたトップゲート型の第２のトランジスタ６５０が形成されている。

第２のトランジスタ６５０は、絶縁膜５０７上に形成されたソース電極６５１、ドレイン電極６５２と、ソース電極６５１、ドレイン電極６５２上に形成された酸化物半導体膜６５３と、酸化物半導体膜６５３上のゲート絶縁膜６５４と、ゲート絶縁膜６５４上において酸化物半導体膜６５３と重なっているゲート電極６５５とを有する。さらに、第２のトランジスタ６５０は、ゲート電極６５５上に形成された絶縁膜６５６を、その構成要素に含めても良い。

また、図１２（Ｃ）のタイプのトップゲート型の第２のトランジスタ６５０の場合、ソース電極６５１、ドレイン電極６５２の膜厚は、後に形成される酸化物半導体膜６５３が段切れを起こすのを防ぐために、実施の形態４で示したボトムゲート型に比べて薄くするのが望ましい。具体的には、１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。

本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。

本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、半導体装置に用いられている集積回路の集積度を高めることができ、半導体装置を高機能化させることが出来る。

本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１７に示す。

図１７（Ａ）は表示装置であり、筐体７０１１、表示部７０１２、支持台７０１３等を有する。本発明の一態様に係る半導体装置は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い表示装置、消費電力の低い表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。

図１７（Ｂ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲーム機、消費電力の低い携帯型ゲーム機を提供することができる。なお、図１７（Ｂ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１７（Ｃ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯電話、消費電力の低い携帯電話を提供することができる。

図１７（Ｄ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図１７（Ｄ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、消費電力の低い携帯情報端末を提供することができる。

本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。

５００ 基板
５０１ 第１のトランジスタ
５０２ 第３のトランジスタ
５０３ 単結晶シリコン膜
５０４ 単結晶シリコン膜
５０５ 絶縁膜
５０６ 絶縁膜
５０７ 絶縁膜
５１０ ゲート電極
５１１ ゲート電極
６０１ ゲート電極
６０２ 電極
６０３ ゲート絶縁膜
６０５ 酸化物半導体膜
６０６ 不純物領域
６０７ 不純物領域
６０８ ソース電極
６０９ ドレイン電極
６１０ 配線
６１１ 配線
６１２ 配線
６１３ 配線
６１４ 絶縁膜
６２０ 第２のトランジスタ
６２３ 容量素子
６３０ 第２のトランジスタ
６３１ ゲート電極
６３２ ゲート絶縁膜
６３３ 酸化物半導体膜
６３４ チャネル保護膜
６３５ ソース電極
６３６ ドレイン電極
６３７ 絶縁膜
６４０ 第２のトランジスタ
６４１ ゲート電極
６４２ ゲート絶縁膜
６４３ ソース電極
６４４ ドレイン電極
６４５ 酸化物半導体膜
６４６ 絶縁膜
６５０ 第２のトランジスタ
６５１ ソース電極
６５２ ドレイン電極
６５３ 酸化物半導体膜
６５４ ゲート絶縁膜
６５５ ゲート電極
６５６ 絶縁膜
８０１ 第１のトランジスタ
７０１１ 筐体
７０１２ 表示部
７０１３ 支持台
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー

Claims (10)

1. 半導体素子を用いた論理回路で構成されている複数の基本ブロックと、
   前記複数の基本ブロック間の接続を制御する複数のプログラム素子と、を有し、
   前記プログラム素子は、スイッチング素子として機能する第１のトランジスタと、前記第１のトランジスタが有するゲート電極への電位の供給を制御する第２のトランジスタと、を有し、
   前記第２のトランジスタは、酸化物半導体をチャネル形成領域に有する半導体装置。
2. 半導体素子を用いた論理回路で構成されている複数の基本ブロックと、
   前記複数の基本ブロック間の接続を制御する複数の第１プログラム素子と、
   前記複数の基本ブロックのそれぞれへの電源電位の供給を制御する複数の第２プログラム素子と、を有し、
   前記第２プログラム素子は、スイッチング素子として機能する第１のトランジスタと、前記第１のトランジスタが有するゲート電極への電位の供給を制御する第２のトランジスタと、を有し、
   前記第２のトランジスタは、酸化物半導体をチャネル形成領域に有する半導体装置。
3. 半導体素子を用いた論理回路で構成されている複数の基本ブロックと、
   前記複数の基本ブロック間の接続を制御する複数の第１プログラム素子と、
   前記複数の基本ブロックのそれぞれへの電源電位の供給を制御する複数の第２プログラム素子と、を有し、
   前記第１プログラム素子及び前記第２プログラム素子は、スイッチング素子として機能する第１のトランジスタと、前記第１のトランジスタが有するゲート電極への電位の供給を制御する第２のトランジスタと、をそれぞれ有し、
   前記第２のトランジスタは、酸化物半導体をチャネル形成領域に有する半導体装置。
4. 半導体素子を用いた論理回路で構成されている複数の基本ブロックと、
   前記複数の基本ブロック間の接続を制御する複数のプログラム素子と、を有し、
   前記プログラム素子は、スイッチング素子として機能する第１のトランジスタと、前記第１のトランジスタが有するゲート電極への電位の供給を制御する第２のトランジスタと、前記第１のトランジスタが有するソース電極またはドレイン電極のいずれか一方への、固定電位の供給を制御する第３のトランジスタと、を有し、
   前記第２のトランジスタは、酸化物半導体をチャネル形成領域に有する半導体装置。
5. 半導体素子を用いた論理回路で構成されている複数の基本ブロックと、
   前記複数の基本ブロック間の接続を制御する複数の第１プログラム素子と、
   前記複数の基本ブロックのそれぞれへの電源電位の供給を制御する複数の第２プログラム素子と、を有し、
   前記第２プログラム素子は、スイッチング素子として機能する第１のトランジスタと、前記第１のトランジスタが有するゲート電極への電位の供給を制御する第２のトランジスタと、前記第１のトランジスタが有するソース電極またはドレイン電極のいずれか一方への、固定電位の供給を制御する第３のトランジスタと、を有し、
   前記第２のトランジスタは、酸化物半導体をチャネル形成領域に有する半導体装置。
6. 半導体素子を用いた論理回路で構成されている複数の基本ブロックと、
   前記複数の基本ブロック間の接続を制御する複数の第１プログラム素子と、
   前記複数の基本ブロックのそれぞれへの電源電位の供給を制御する複数の第２プログラム素子と、を有し、
   前記第１プログラム素子及び前記第２プログラム素子は、スイッチング素子として機能する第１のトランジスタと、前記第１のトランジスタが有するゲート電極への電位の供給を制御する第２のトランジスタと、前記第１のトランジスタが有するソース電極またはドレイン電極のいずれか一方への、固定電位の供給を制御する第３のトランジスタと、をそれぞれ有し、
   前記第２のトランジスタは、酸化物半導体をチャネル形成領域に有する半導体装置。
7. 請求項１乃至請求項６のいずれか１項において、
   前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体である半導体装置。
8. 請求項１乃至請求項７のいずれか１項において、
   前記チャネル形成領域の水素濃度は、５×１０^１９／ｃｍ^３以下である半導体装置。
9. 請求項１乃至請求項８のいずれか１項において、
   前記第２のトランジスタのオフ電流密度は、１００ｚＡ／μｍ以下である半導体装置。
10. 請求項１乃至請求項９のいずれか１項において、
    前記第１のトランジスタは、シリコン、シリコンゲルマニウムまたはゲルマニウムを有する半導体装置。

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