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JP2011147121A - 不揮発性のラッチ回路及び論理回路及びそれを用いた半導体装置 - Google Patents

不揮発性のラッチ回路及び論理回路及びそれを用いた半導体装置 Download PDF

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Abstract

【課題】新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供する。
【解決手段】第１の素子の出力は第２の素子の入力に電気的に接続され、第２の素子の出力は第２のトランジスタを介して第１の素子の入力に電気的に接続されるループ構造を有するラッチ回路であって、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用い、またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有することで、ラッチ回路のデータを保持することができる。これにより不揮発性のラッチ回路を構成することができる。
【選択図】図１

Description

開示する発明は、電源を切っても記憶している論理状態が消えない不揮発性の論理回路及びそれを用いた半導体装置に関する。特に、不揮発性のラッチ回路及びそれを用いた半導体装置に関する。
電源を切っても記憶が消えない「不揮発」という性質を論理回路に取り入れた不揮発性ロジック回路を有する集積回路が提案されている。例えば、不揮発性ロジック回路として強誘電体素子を用いた不揮発性のラッチ回路が提案されている（特許文献１）。
国際公開第２００３／０４４９５３号
しかし、強誘電体素子を用いた不揮発性のラッチ回路は、書き換え回数の信頼性や低電圧化に課題がある。また、強誘電体素子は、素子に印加される電界によって分極し、この分極が残ることで情報を記憶する。しかし、この残留分極が小さいと、ばらつきの影響が大きくなったり、高精度の読み出し回路が必要になったりする。
このような問題に鑑み本発明の一形態は、新規な不揮発性のラッチ回路及びそれを用いた半導体装置を提供することを課題の一とする。
本発明の一形態は、第１の素子の出力は第２の素子の入力に電気的に接続され、第２の素子の出力は第２のトランジスタを介して第１の素子の入力に電気的に接続されるループ構造を有するラッチ回路であって、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用い、またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有することで、ラッチ回路のデータを保持することができる。これにより不揮発性のラッチ回路を構成することができる。上記酸化物半導体を用いたトランジスタを用いて、容量に書き込まれたデータを保持することができる。容量は、ラッチ回路が有するループ構造の所定の位置に電気的に接続されている。従って、不揮発性のラッチ回路は、ラッチ回路が有するデータに応じた電荷を自動的に容量に蓄積し、書き込みを行う構成を有している。
すなわち本発明の一形態は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いた第１のトランジスタと第２のトランジスタとをスイッチング素子として用いたラッチ回路であって、第１のトランジスタと第２のトランジスタのソース電極及びドレイン電極の一方にそれぞれ電気的に接続された容量を有している。上記ラッチ回路は、第１の素子の出力は第２の素子の入力に電気的に接続され、第２の素子の出力は第２のトランジスタを介して第１の素子の入力に電気的に接続されるループ構造を有している。第１の素子の入力は、第１のトランジスタを介して入力信号が与えられる配線に電気的に接続されている。第１の素子の出力は、出力信号が与えられる配線に電気的に接続されている。すなわち、第１のトランジスタは、入力信号が与えられる配線と第１の素子の入力との間に設けられ、第２のトランジスタは、第２の素子の出力と第１の素子の入力との間に設けられている。
上記において、容量の一方の電極は、第２のトランジスタのソース電極及びドレイン電極の一方及び第１の素子の入力に電気的に接続されている。また、この容量の一方の電極は、第１のトランジスタのソース電極及びドレイン電極の一方に電気的に接続されている。第２のトランジスタのソース電極及びドレイン電極の他方は、第２の素子の出力に電気的に接続されている。第１のトランジスタのソース電極及びドレイン電極の他方は、入力信号が与えられる配線に電気的に接続されている。
上記において、第１の素子は少なくとも第３のトランジスタを有している。この第３のトランジスタのゲートは第１の素子の入力に電気的に接続されており、第３のトランジスタのゲートは、第２のトランジスタのソース電極及びドレイン電極の一方に電気的に接続されている。また、第３のトランジスタのゲートは、第１のトランジスタのソース電極及びドレイン電極の一方に電気的に接続されている。
上記において、ラッチ回路のデータを保持する容量として、第２のトランジスタと第１の素子の入力との間に設けられた容量を用いることができる。また、ラッチ回路のデータを保持する容量として、第３のトランジスタのゲート容量を用いることができる。また、ラッチ回路のデータを保持する容量として、第１の素子が有する第３のトランジスタ以外のトランジスタのゲート容量を用いることができる。上記容量は組み合わせて用いることができる。また第３のトランジスタのゲート容量だけを用い、それ以外の容量を用いない構成とすることもできる。
上記において、第１のトランジスタと第２のトランジスタは、容量に書き込まれたデータを保持させる機能を有している。容量は、ラッチ回路が有するループ構造の所定の位置に電気的に接続されている。従って、不揮発性のラッチ回路は、ラッチ回路が有するデータに応じた電荷を自動的に容量に蓄積し、書き込みを行う構成を有している。
上記において、第１の素子と第２の素子とは、入力された信号を反転したものが出力となる素子を用いることができる。例えば、第１の素子と第２の素子として、インバータ、ＮＡＮＤ（ナンド）、ＮＯＲ（ノア）、クロックドインバータ等を用いることができる。例えば、第１の素子としてインバータを用い、第２の素子としてインバータを用いることができる。また例えば、第１の素子としてＮＡＮＤを用い、第２の素子としてクロックドインバータを用いることができる。
上記において、第１のトランジスタと第２のトランジスタのそれぞれのチャネル形成領域を構成する酸化物半導体層として、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏや、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓｎ−Ｍｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏや、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどを用いた酸化物半導体層を適用することができる。また、上記酸化物半導体材料にＳｉＯ２を含ませても良い。
上記において、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、少なくともＩｎ、Ｓｎ、Ｇａ、Ｚｎを含む酸化物半導体という意味であり、それぞれの金属元素の組成比に制限はなく、また、Ｉｎ、Ｓｎ、Ｇａ、Ｚｎ以外の金属元素が含まれていてもよい。
また、酸化物半導体層として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ自然数でない）で表記される材料を含む膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。
上記において、酸化物半導体層の水素濃度は５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３未満とすることができる。また、酸化物半導体層のキャリア濃度は１×１０１４／ｃｍ３未満、望ましくは１×１０１２／ｃｍ３未満、より望ましくは１×１０１１／ｃｍ３未満とすることができる。
上記において、酸化物半導体を用いたトランジスタは、ボトムゲート型であっても良いし、トップゲート型であっても良いし、ボトムコンタクト型であっても良い。ボトムゲート型トランジスタは、絶縁表面上のゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上においてゲート電極と重なる酸化物半導体層と、酸化物半導体層上のソース電極、ドレイン電極と、ソース電極、ドレイン電極及び酸化物半導体層上の絶縁膜とを有する。トップゲート型トランジスタは、絶縁表面上の酸化物半導体層と、酸化物半導体層上のゲート絶縁膜と、ゲート絶縁膜上において酸化物半導体膜と重なり、なおかつ導電膜として機能するゲート電極と、ドレイン電極、ソース電極と、酸化物半導体層上の絶縁膜とを有することができる。また、別のトップゲート型トランジスタは、絶縁表面上の酸化物半導体層と、酸化物半導体層上のドレイン電極、ソース電極と、酸化物半導体層、ドレイン電極及びソース電極上のゲート絶縁膜と、ゲート絶縁膜上において酸化物半導体層と重なり、なおかつ導電膜として機能するゲート電極とを有することができる。ボトムコンタクト型トランジスタは、絶縁表面上のゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上のソース電極、ドレイン電極と、ソース電極、ドレイン電極上にあり、なおかつゲート絶縁膜上においてゲート電極と重なる酸化物半導体層と、ソース電極、ドレイン電極及び酸化物半導体層上の絶縁膜とを有する。
上記酸化物半導体材料により形成された酸化物半導体層をチャネル形成領域に用いたトランジスタ（第１のトランジスタ、第２のトランジスタ）は、例えばチャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子であっても、室温（例えば２０℃）でのオフ電流が１０−１３Ａ以下、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．程度（ゲート絶縁膜厚１００ｎｍ）の特性が得られる。また上記トランジスタは、ゲート電極とソース電極間の電圧がほぼ０Ｖの状態においてトランジスタがオフとなるノーマリーオフ（ｎチャネル型の場合、しきい値電圧が正の値となること）の特性を有している。
従って、上記トランジスタは、ゲート電極とソース電極間の電圧がほぼ０Ｖの状態におけるオフ電流（リーク電流ともいう）が、シリコンをチャネル形成領域に用いたトランジスタに比べて著しく小さいという特性を有している。例えば、上記のＷ＝１×１０４μｍのトランジスタにおいてはチャネル幅１μｍあたりに換算した室温でのリーク電流は１０ａＡ以下（以後、本明細書では、室温での単位チャネル幅リーク電流が１０ａＡ／μｍ以下、と表現する）、好ましくは１ａＡ以下（１ａＡ／μｍ以下）とすることができる。
そのため、チャネル形成領域に酸化物半導体層を用いたトランジスタをスイッチング素子として用いることで、ラッチ回路への電源電圧の供給が停止された後も、容量に蓄積された電荷をそのまま保持し続けることができる。すなわち、容量に書き込まれたデータをそのまま保持し続けることができる。
例えば、リフレッシュタイムは、シリコンをチャネル形成領域に用いたトランジスタを用いて構成されたＤＲＡＭよりも遙かに長時間とすることが可能であり、不揮発性メモリと同程度のメモリ保有性（データ保持性）を有することができる。また、ラッチ回路への電源電圧の供給が再び開始された後には、容量に保持されたデータを読み出すことができる。これにより、電源電圧の供給の停止前の論理状態に復元することができる。
また、上記トランジスタは温度特性も良好であり、高温でもオフ電流が十分低く、オン電流が十分高いものを得ることができる。例えば、トランジスタのＶｇ−Ｉｄ特性は−２５℃〜１５０℃の範囲において、オン電流、移動度、Ｓ値の温度依存性が少ないというデータが得られている。また、オフ電流は上記温度範囲において、１×１０−１３Ａ以下と極めて小さいデータが得られている。
上記特性は、トランジスタのチャネル形成領域に、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に小さい、真性（ｉ型）または実質的に真性（ｉ型）にされた酸化物半導体を用いることにより、得られたものと考えられる。すなわち、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより酸化物半導体を真性（ｉ型）または実質的に真性（ｉ型）とした酸化物半導体を、トランジスタのチャネル形成領域に用いたものである。
なお、本明細書では、キャリア濃度が１×１０１１／ｃｍ３未満の半導体を「真性」あるいは「ｉ型」、それ以上であるが、１×１０１２／ｃｍ３未満のものを、「実質的に真性」あるいは「実質的にｉ型」と呼ぶ。
このような、真性（ｉ型）、あるいは、実質的に真性（ｉ型）の酸化物半導体を用いたトランジスタは、チャネル幅Ｗが１μｍあたりのオフ電流が１０ａＡ（１×１０−１７Ａ）／μｍ以下、より好ましくは１ａＡ（１×１０−１８Ａ）／μｍ以下とすることができる。
このように、本発明の一形態は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路を提供するものである。
上記において、不揮発性のラッチ回路を用いることで、さまざまな論理回路を提供することができる。また、上記論理回路を用いたさまざまな半導体装置を提供することができる。例えば、論理回路が有する複数のブロック回路のうち、使用しない一又は複数のブロック回路への電源電圧の供給を停止することができる。上記不揮発性のラッチ回路を用いることで、ブロック回路への電源電圧の供給を停止した後も、ブロック回路の論理状態を記憶しつづけることができる。また、ブロック回路への電源電圧の供給が再び開始された後に、記憶している論理状態を読み出すことができる。これにより、電源電圧の供給の停止前の論理状態に復元することができる。
なお、本明細書等において「上」や「下」などの用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合などをも含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。
また、「ＳＯＩ基板」における基板は、シリコンウェハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板などの非半導体基板をも含む。つまり、導体基板や絶縁体基板上に半導体材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。
さらに、本明細書等において、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料を含む基板全般を示すものとする。つまり、本明細書等においては「ＳＯＩ基板」も広く「半導体基板」に含まれる。
本発明の一形態によれば、チャネル形成領域を構成する半導体材料として、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に小さい、真性（ｉ型）または実質的に真性（ｉ型）な酸化物半導体を用いたトランジスタをスイッチング素子として用い、また、このトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有することで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持性を有するラッチ回路を実現することができる。また、容量に蓄積された電荷がそのままデータとして保持されるため、残留分極成分をデータとする場合と比較して、ばらつきに強く、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、不揮発性のラッチ回路を用いた論理回路では、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路の一部の構成の一例を示す図。 不揮発性のラッチ回路が有する素子の断面及び平面の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 酸化物半導体を用いた逆スタガー型のトランジスタの断面構成の一例を示す図。 図７のＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電圧（ＶＧ＜０）が与えられた状態示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路の動作の一例を示す図 不揮発性のラッチ回路の動作の一例を示す図 不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路の構成の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 不揮発性のラッチ回路が有する素子の作製方法の一例を示す図。 不揮発性のラッチ回路を用いた半導体装置を含む電子機器の一例を示す図。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書にて用いる第１、第２、第３といった序数を用いた用語は、構成要素を識別するために便宜上付したものであり、その数を限定するものではない。
（実施の形態１）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作、不揮発性のラッチ回路が有する素子の構成、作製方法等について、図１、図２、図３乃至図６、図７乃至図１０を参照して説明する。
＜不揮発性のラッチ回路の構成、動作＞
図１は、不揮発性のラッチ回路４００の構成を示している。図１に示す不揮発性のラッチ回路４００は、第１の素子（Ｄ１）４１２の出力が第２の素子（Ｄ２）４１３の入力に電気的に接続され、第２の素子（Ｄ２）４１３の出力が第２のトランジスタ４３２を介して第１の素子（Ｄ１）４１２の入力に電気的に接続されるループ構造を有している。
第１の素子（Ｄ１）４１２の入力は、第１のトランジスタ４３１を介して入力信号が与えられる配線４１４に電気的に接続されている。第１の素子（Ｄ１）４１２の出力は、出力信号が与えられる配線４１５に電気的に接続されている。入力信号が与えられる配線４１４は、前段の回路から不揮発性のラッチ回路４００へ入力される信号が与えられる配線である。出力信号が与えられる配線４１５は、不揮発性のラッチ回路４００から後段の回路へ出力される信号が与えられる配線である。
第１の素子（Ｄ１）４１２の入力が複数ある場合は、そのうちの一を、第１のトランジスタ４３１を介して入力信号が与えられる配線４１４に電気的に接続することができる。第２の素子（Ｄ２）４１３の入力が複数ある場合は、そのうちの一を第１の素子（Ｄ１）４１２の出力に電気的に接続することができる。
第１の素子（Ｄ１）４１２は、入力された信号を反転したものが出力となる素子を用いることができる。例えば、第１の素子（Ｄ１）４１２には、インバータ、ＮＡＮＤ（ナンド）、ＮＯＲ（ノア）、クロックドインバータ等を用いることができる。また、第２の素子（Ｄ２）４１３は、入力された信号を反転したものが出力となる素子を用いることができる。例えば、第２の素子（Ｄ２）４１３には、インバータ、ＮＡＮＤ（ナンド）、ＮＯＲ（ノア）、クロックドインバータ等を用いることができる。
上記不揮発性のラッチ回路４００は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いた第１のトランジスタ４３１と第２のトランジスタ４３２をスイッチング素子として用いている。また上記不揮発性のラッチ回路４００は、この第１のトランジスタ４３１と第２のトランジスタ４３２のソース電極又はドレイン電極にそれぞれ電気的に接続された容量４０４を有している。すなわち、第１のトランジスタ４３１のソース電極及びドレイン電極の一方に容量４０４の一方の電極が電気的に接続され、第２のトランジスタ４３２のソース電極及びドレイン電極の一方に容量４０４の一方の電極が電気的に接続されている。第１のトランジスタ４３１のソース電極及びドレイン電極の他方は、入力信号が与えられる配線に電気的に接続されている。第２のトランジスタ４３２のソース電極及びドレイン電極の他方は、第２の素子の出力に電気的に接続されている。容量４０４の他方の電極には電位Ｖｃが与えられる。
上記において、不揮発性のラッチ回路４００が有する第１の素子４１２は、少なくとも第３のトランジスタ４２１を有している。この第３のトランジスタ４２１のゲートは第１の素子４１２の入力に電気的に接続されている。すなわち、第３のトランジスタ４２１のゲートは、第２のトランジスタ４３２のソース電極及びドレイン電極の一方に電気的に接続されている。また、第３のトランジスタ４２１のゲートは、第１のトランジスタ４３１のソース電極及びドレイン電極の一方に電気的に接続されている。
また、第１のトランジスタ４３１と第２のトランジスタ４３２はそれぞれ、図１に示す構成に代えて、図２（Ａ）又は図２（Ｂ）に示す構成とすることができる。
図２（Ａ）に示すトランジスタは、第１のゲート電極と第２のゲート電極を有している。第２のゲート電極は、チャネル形成領域を構成する酸化物半導体層を間にして第１のゲート電極と反対側に設けられている。第１のゲート電極は信号が与えられる配線に電気的に接続されている。第２のゲート電極は、所定の電位が与えられる配線に電気的に接続されている。例えば、第２のゲート電極は、負の電位或いは接地電位（ＧＮＤ）が与えられる配線に電気的に接続されている。
図２（Ａ）に示すトランジスタを用いた不揮発性のラッチ回路では、図１に示す不揮発性のラッチ回路が有する効果に加えて、トランジスタの電気的特性（例えば、しきい値電圧）の調節が容易になるという効果が得られる。例えば、トランジスタの第２のゲート電極に負電位を与えることで、トランジスタを容易にノーマリーオフとする（すなわち、第１のゲート電極とソース電極間の電圧がほぼ０Ｖの状態においてトランジスタをオフとする）ことができる。
図２（Ｂ）に示すトランジスタは、第１のゲート電極と第２のゲート電極を有している。第２のゲート電極は、チャネル形成領域を構成する酸化物半導体層を間にして第１のゲート電極と反対側に設けられている。第２のゲート電極は、第１のゲート電極に電気的に接続されている。
図２（Ｂ）に示すトランジスタを用いた不揮発性のラッチ回路では、図１に示す不揮発性のラッチ回路が有する効果に加えて、トランジスタの電流量を増加できるという効果が得られる。
図１又は図２に示す構成を有する不揮発性のラッチ回路は、以下のように、データの書き込み、保持、読み出しが可能である。なお、以下では、図１の構成を元に説明するが、他の構成の場合も同様である。
上で説明したとおり、不揮発性のラッチ回路４００は、第１の素子（Ｄ１）４１２の出力が第２の素子（Ｄ２）４１３の入力に電気的に接続され、第２の素子（Ｄ２）４１３の出力が第２のトランジスタ４３２を介して第１の素子（Ｄ１）４１２の入力に電気的に接続されるループ構造を有している。このループ構造の所定の位置に、容量４０４及び第３のトランジスタ４２１のゲート容量が電気的に接続されている。具体的には、第１の素子（Ｄ１）４１２の入力に、容量４０４の一方の電極及び第３のトランジスタ４２１のゲートが電気的に接続されている。このように容量４０４及び第３のトランジスタ４２１のゲート容量は、不揮発性のラッチ回路４００が有するループ構造の所定の位置に電気的に接続されている。これにより、容量４０４及び第３のトランジスタ４２１のゲート容量には、ラッチ回路へデータを書き込む度に、データに応じた電荷が蓄積される。つまり、ラッチ回路４００が有するデータは自動的に不揮発性ラッチに書き込まれる（書き込み）。データの書き換えも同様に行うことができる。
容量４０４及び第３のトランジスタ４２１のゲート容量に書き込まれたデータの保持、すなわち、これらの容量に蓄積された電荷の保持は、第１のトランジスタ４３１と第２のトランジスタ４３２のゲートにそれぞれのトランジスタがオフとなる電位を与え、それぞれのトランジスタをオフすることにより行うことができる（保持）。
ここで、第１のトランジスタ４３１及び第２のトランジスタ４３２として、チャネル形成領域に酸化物半導体層を用い、ノーマリーオフの特性を有し、かつオフ電流が非常に小さいトランジスタを用いることにより、ラッチ回路４００が有する少なくとも第１の素子（Ｄ１）４１２、第２の素子（Ｄ２）４１３の電源電圧の供給を停止した後も、容量に蓄積された電荷をそのまま保持し続けることができる。これにより、上記電源電圧の供給を停止した後も、ラッチ回路４００の論理状態を記憶しつづけることができる。
容量４０４及び第３のトランジスタ４２１のゲート容量は、第１の素子（Ｄ１）４１２の入力に電気的に接続されている。従って、ラッチ回路４００が有する少なくとも第１の素子（Ｄ１）４１２の電源電圧の供給が再び開始された後は、容量４０４及び第３のトランジスタ４２１のゲート容量に蓄積された電荷に応じて、出力信号ＯＵＴの電位が決まる。つまり、容量４０４及び第３のトランジスタ４２１のゲート容量に書き込まれたデータの読み出しを行うことができる（読み出し）。
上記において、第１のトランジスタ４３１と第２のトランジスタ４３２のそれぞれのチャネル形成領域を構成する酸化物半導体層として、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏや、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓｎ−Ｍｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏや、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどを用いた酸化物半導体層を適用することができる。また、上記酸化物半導体材料にＳｉＯ２を含ませても良い。
上記において、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、少なくともＩｎ、Ｓｎ、Ｇａ、Ｚｎを含む酸化物半導体という意味であり、それぞれの金属元素の組成比に制限はなく、また、Ｉｎ、Ｓｎ、Ｇａ、Ｚｎ以外の金属元素が含まれていてもよい。
また、酸化物半導体層として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ自然数でない）で表記される材料を含む膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。
上記において、酸化物半導体層の水素濃度は５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３未満とすることができる。また、酸化物半導体層のキャリア濃度は１×１０１４／ｃｍ３未満、望ましくは１×１０１２／ｃｍ３未満、より望ましくは１×１０１１／ｃｍ３未満とすることができる。
上記において、酸化物半導体を用いたトランジスタ４３１、トランジスタ４３２は、ボトムゲート型であっても良いし、トップゲート型であっても良い。また、ボトムコンタクト型であっても良いし、トップコンタクト型であっても良い。ボトムゲート型トランジスタは、少なくとも絶縁表面上のゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上においてゲート電極と重なるチャネル形成領域となる酸化物半導体層とを有する。トップゲート型トランジスタは、少なくとも絶縁表面上のチャネル形成領域となる酸化物半導体層と、酸化物半導体層上のゲート絶縁膜と、ゲート絶縁膜上において酸化物半導体膜と重なるゲート電極とを有する。ボトムコンタクト型トランジスタは、ソース電極及びドレイン電極上にチャネル形成領域となる酸化物半導体層を有する。トップコンタクト型トランジスタは、チャネル形成領域となる酸化物半導体層上にソース電極及びドレイン電極を有する。
上記酸化物半導体材料により形成された酸化物半導体層をチャネル形成領域に用いたトランジスタ（第１のトランジスタ４３１、第２のトランジスタ４３２）は、例えば、チャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子であっても、ドレイン電極に印加するドレイン電圧Ｖｄが＋１Ｖ又は＋１０Ｖの場合に、ゲート電極に印加するゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、室温でのオフ電流が１０−１３Ａ以下、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．程度（ゲート絶縁膜厚１００ｎｍ）の特性が得られる。また上記トランジスタは、ゲート電極とソース電極間の電圧がほぼ０Ｖの状態においてトランジスタがオフとなるノーマリーオフ（ｎチャネル型の場合、しきい値電圧が正の値となること）の特性を有している。
従って、上記トランジスタは、ゲート電極とソース電極間の電圧がほぼ０Ｖの状態におけるオフ電流（リーク電流ともいう）が、シリコンをチャネル形成領域に用いたトランジスタに比べて著しく小さいという特性を有している。例えば、上記のＷ＝１×１０４μｍのトランジスタにおいてはチャネル幅１μｍあたりに換算した室温でのリーク電流は１０ａＡ／μｍ以下となる。
そのため、チャネル形成領域に酸化物半導体層を用いたトランジスタをスイッチング素子として用いることで、ラッチ回路への電源電圧の供給が停止された後も、容量に蓄積された電荷をそのまま保持し続けることができる。すなわち、容量に書き込まれたデータをそのまま保持し続けることができる。
例えば、リフレッシュタイムは、シリコンをチャネル形成領域に用いたトランジスタを用いて構成されたＤＲＡＭよりも遙かに長時間とすることが可能であり、不揮発性メモリと同程度のメモリ保有性（データ保持性）を有することができる。また、ラッチ回路への電源電圧の供給が再び開始された後には、容量に保持されたデータを読み出すことができる。これにより、電源電圧の供給の停止前の論理状態に復元することができる。
また、上記トランジスタは温度特性も良好であり、高温でもオフ電流が十分低く、オン電流が十分高いものを得ることができる。例えば、トランジスタのＶｇ−Ｉｄ特性は−２５℃〜１５０℃の範囲において、オン電流、移動度、Ｓ値の温度依存性が少ないというデータが得られている。また、オフ電流は上記温度範囲において、１×１０−１３Ａ以下と極めて小さいデータが得られている。
上記特性は、トランジスタのチャネル形成領域に、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に小さい、真性（ｉ型）または実質的に真性（ｉ型）にされた酸化物半導体を用いることにより、得られたものと考えられる。すなわち、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより酸化物半導体を真性（ｉ型）または実質的に真性（ｉ型）とした酸化物半導体を、トランジスタのチャネル形成領域に用いたものである。
なお、本明細書では、キャリア濃度が１×１０１１／ｃｍ３未満の半導体を「真性」あるいは「ｉ型」、それ以上であるが、１×１０１２／ｃｍ３未満のものを、「実質的に真性」あるいは「実質的にｉ型」と呼ぶ。
このような、真性（ｉ型）、あるいは、実質的に真性（ｉ型）の酸化物半導体を用いたトランジスタは、チャネル幅Ｗが１μｍあたりのオフ電流が１０ａＡ（１×１０−１７Ａ）／μｍ以下、より好ましくは１ａＡ（１×１０−１８Ａ）／μｍ以下とすることができる。
このように、本実施の形態は、チャネル形成領域を構成する半導体材料として上記酸化物半導体を用いた第１のトランジスタ４３１、第２のトランジスタ４３２をスイッチング素子として用いることで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路を提供するものである。
なお、酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定したものである。
＜不揮発性のラッチ回路が有する素子の構成＞
不揮発性のラッチ回路４００が有する素子のうち、酸化物半導体を用いた第１のトランジスタ４３１と第２のトランジスタ４３２以外の素子は、半導体材料として酸化物半導体以外の材料を用いることができる。酸化物半導体以外の材料としては、単結晶シリコン、結晶性シリコンなどを用いることができる。例えば、第１のトランジスタ４３１と第２のトランジスタ４３２以外の素子は、半導体材料を含む基板に設けることができる。半導体材料を含む基板としては、シリコンウェハ、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、絶縁表面上のシリコン膜などを用いることができる。酸化物半導体以外の材料を用いることにより、高速動作が可能となる。
例えば、第１の素子（Ｄ１）４１２が有する第３のトランジスタ４２１を、酸化物半導体以外の材料（例えばシリコン）を用いて形成することができる。また、第１の素子（Ｄ１）４１２、第２の素子（Ｄ２）４１３が有する他の素子についても、酸化物半導体以外の材料（例えばシリコン）を用いて形成することができる。
また、不揮発性のラッチ回路４００が有する容量４０４などの素子は、酸化物半導体を用いたトランジスタ（第１のトランジスタ４３１、第２のトランジスタ４３２）又は酸化物半導体以外の材料（例えばシリコン）を用いたトランジスタを構成する半導体層、絶縁層、導電層あるいは配線を構成する導電層などと同じ層に、同じ材料を用いて形成することができる。
例えば、下部に酸化物半導体以外の材料を用いた第３のトランジスタ４２１を有し、上部に酸化物半導体を用いた第１のトランジスタ４３１、第２のトランジスタ４３２を有する構成とすることができる。これにより、両者の特性を併せ持つ優れた不揮発性のラッチ回路を作製することができる。
図３は、上記不揮発性のラッチ回路が有する素子の構成の一例を示す。図３（Ａ）は、下部に酸化物半導体以外の材料を用いたトランジスタ４２１を有し、上部に酸化物半導体を用いたトランジスタ４０２を有するものである。トランジスタ４０２は、第１のトランジスタ４３１、第２のトランジスタ４３２として用いられる。トランジスタ４２１は、第３のトランジスタ４２１として用いられる。
図３（Ａ）には断面を、図３（Ｂ）には平面をそれぞれ示す。ここで、図３（Ａ）は、図３（Ｂ）の線Ａ１−Ａ２および線Ｂ１−Ｂ２における断面に相当する。図３（Ａ）および図３（Ｂ）は、下部に酸化物半導体以外の材料を用いたトランジスタ４２１を有し、上部に酸化物半導体を用いたトランジスタ４０２を有するものである。
トランジスタ４２１は、半導体材料を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート電極１１０ａと、不純物領域１１４と電気的に接続するソース電極またはドレイン電極１３０ａ、および、ソース電極またはドレイン電極１３０ｂを有する（図３（Ａ）参照）。
ここで、ゲート電極１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。また、基板１００の、平面で見てサイドウォール絶縁層１１８と重ならない領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０と接する金属化合物領域１２４を有する。また、基板１００上にはトランジスタ４２１を囲むように素子分離絶縁層１０６が設けられており、トランジスタ４２１を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。なお、半導体素子が高度に微細化される場合は、サイドウォール絶縁層１１８を有さない構成とすることもできる。
ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。
トランジスタ４０２は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、を有する（図３（Ａ）参照）。
また、トランジスタ４０２の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられており、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。
また、電極１５０ｄ、電極１５０ｅの形成と同時に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接する電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。なおトランジスタ４０２としてボトムゲート型のトランジスタの例を示したが、これに限定されない。トップゲート型のトランジスタであっても良い。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１５４ｄは電極１５０ｅと接している。
つまり、トランジスタ４０２のソース電極またはドレイン電極１４２ａは、電極１３０ｃ、電極１３６ｃ、電極１５０ｃ、電極１５４ｃ、電極１５０ｄを介して、他の要素（酸化物半導体以外の材料を用いたトランジスタなど）と電気的に接続されている（図３（Ａ）参照）。さらに、トランジスタ４０２のソース電極またはドレイン電極１４２ｂは、電極１５０ｅ、電極１５４ｄを介して、他の要素に電気的に接続されている。なお、接続に係る電極（電極１３０ｃ、電極１３６ｃ、電極１５０ｃ、電極１５４ｃ、電極１５０ｄ等）の構成は、上記に限定されず、適宜追加、省略等が可能である。
上記では、接続関係に係る一例を示したが、開示する発明の一態様はこれに限定されない。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されたものであることが望ましい。具体的には、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定した酸化物半導体層１４０の水素濃度が５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３未満となるようにする。
なお、水素濃度が十分に低減され、高純度化された酸化物半導体層１４０では、一般的なシリコンウェハ（リンやボロンなどの不純物元素が微量に添加されたシリコンウェハ）におけるキャリア濃度（１×１０１４／ｃｍ３程度）と比較して、十分に小さいキャリア濃度の値（例えば、１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満）をとる。
このように、ｉ型化または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ４０２を得ることができる。例えば、チャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子であっても、ドレイン電極に印加するドレイン電圧Ｖｄが＋１Ｖ又は＋１０Ｖの場合に、ゲート電極に印加するゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、室温でのオフ電流は１×１０−１３Ａ以下の特性を有している。また、上記トランジスタは、ノーマリーオフのトランジスタ特性を有している。
従って、ゲート電極とソース電極間の電圧がほぼ０Ｖの状態におけるオフ電流（リーク電流ともいう）が、シリコンをチャネル形成領域に用いたトランジスタに比べて著しく小さいという特性を有している。例えば、チャネル幅１μｍあたりに換算した室温でのリーク電流は１０ａＡ／μｍ以下とすることができる。
また、トランジスタ４０２は温度特性も良好であり、高温でもオフ電流が十分低く、オン電流が十分高いものを得ることができる。例えば、トランジスタのＶｇ−Ｉｄ特性は−２５℃〜１５０℃の範囲において、オン電流、移動度、Ｓ値の温度依存性が少ないというデータが得られている。また、オフ電流は上記温度範囲において、１×１０−１３Ａ以下と極めて小さいデータが得られている。
このような、真性（ｉ型）、あるいは、実質的に真性（ｉ型）の酸化物半導体を用いたトランジスタは、チャネル幅Ｗが１μｍあたりのオフ電流が１０ａＡ（１×１０−１７Ａ）／μｍ以下、より好ましくは１ａＡ（１×１０−１８Ａ）／μｍ以下とすることができる。
このように、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用し、トランジスタ４０２のオフ電流を低減することにより、新たな構成の半導体装置を実現することができる。
＜不揮発性のラッチ回路が有する素子の作製方法＞
次に、上記不揮発性のラッチ回路が有する素子の作製方法の一例について説明する。以下では、はじめにトランジスタ４２１の作製方法について図４を参照して説明し、その後、トランジスタ４０２の作製方法について図５または図６を参照して説明する。以下に示す作製方法により、上記不揮発性のラッチ回路が有する素子を作製することができる。なお、図４では、図３（Ａ）におけるＡ１−Ａ２に相当する断面のみを示す。また、図５または図６では、図３（Ａ）におけるＡ１−Ａ２およびＢ１−Ｂ２に相当する断面を示す。
＜下部トランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図４（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。
なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に半導体層が設けられた構成のものが含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図４（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図４（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液は、被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図４（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電性を付与する不純物元素を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、上記絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８ａ、ゲート電極１１０ａを形成する（図４（Ｃ）参照）。
次に、ゲート電極１１０ａを覆う絶縁層１１２を形成する（図４（Ｃ）参照）。そして、半導体領域１０４にリン（Ｐ）又はヒ素（Ａｓ）などを添加して、接合深さの浅い不純物領域１１４を形成する（図４（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。
なお、不純物領域１１４の形成により、半導体領域１０４のゲート絶縁層１０８ａ下部には、チャネル形成領域１１６が形成される（図４（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図４（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０ａの上面と、不純物領域１１４の上面を露出させると良い。なお、半導体素子が高度に微細化される場合は、サイドウォール絶縁層１１８を有さない構成とすることもできる。
次に、ゲート電極１１０ａ、不純物領域１１４、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する。その後、上記絶縁層を除去し、ゲート電極１１０ａ、サイドウォール絶縁層１１８、高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図４（Ｅ）参照）。
当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図４（Ｆ）参照）。なお、ゲート電極１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極１１０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図４（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成する（図４（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。また、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、図３における電極１３０ｃなどをあわせて形成することができる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、金属化合物領域の表面に形成されうる酸化膜を還元し、金属化合物領域との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。なお、いわゆるシングルダマシン法に限らず、デュアルダマシン法を適用してもよい。
以上により、半導体材料を含む基板１００を用いたトランジスタ４２１が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。
＜上部トランジスタの作製方法＞
次に、図５および図６を用いて、層間絶縁層１２８上にトランジスタ４０２を作製する工程について説明する。なお、図５および図６は、層間絶縁層１２８上の各種電極や、トランジスタ４０２などの作製工程を示すものであるから、トランジスタ４０２の下部に存在するトランジスタ４２１等については省略している。
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図５（Ａ）参照）。そして、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。そして、当該開口に埋め込むように導電層１３４を形成する（図５（Ｂ）参照）。その後、エッチング処理やＣＭＰといった方法を用いて上記導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する（図５（Ｃ）参照）。
絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
絶縁層１３２の開口は、マスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。
導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる（図５（Ｂ）参照）。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下部電極（ここではソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、電極１３０ｃなど）の表面に形成されうる酸化膜を還元し、下部電極との接触抵抗を低減させる機能を有する。
また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。なお、いわゆるシングルダマシン法に限らず、デュアルダマシン法などを適用してもよい。
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成することができる（図５（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを覆うように、ゲート絶縁層１３８を形成する（図５（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層１３８は、単層構造としても良いし、積層構造としても良い。
例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
なお、ゲート絶縁層１３８に水素や水などが含まれると、水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜きなどが生じ、トランジスタの特性が悪化するおそれがある。よって、ゲート絶縁層１３８は、できるだけ水素や水を含まないように形成することが望ましい。
例えば、スパッタリング法などを用いる場合には、処理室内の残留水分を除去した状態でゲート絶縁層１３８を形成することが望ましい。また、処理室内の残留水分を除去するためには、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの、吸着型の真空ポンプを用いることが望ましい。ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気した処理室は、水素や水などが十分に除去されているため、ゲート絶縁層１３８に含まれる不純物の濃度を低減することができる。
また、ゲート絶縁層１３８を形成する際には、水素や水などの不純物が、１ｐｐｍ以下（望ましくは１ｐｐｂ以下）にまで低減された高純度ガスを用いることが望ましい。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面の特性が重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品質化が要求されることになる。
例えば、μ波（周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図５（Ｅ）参照）。
上記酸化物半導体層としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる。また、上記酸化物半導体にＳｉＯ２を含ませたものを用いても良い。
また、酸化物半導体層として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ自然数でない）で表記される材料を含む薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］などを用いることができる。その他に、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、１ｐｐｍ以下（望ましくは１ｐｐｂ以下）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室においては、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。例えば、チャネル長が短い場合は、酸化物半導体層の厚さは５ｎｍ以上３０ｎｍ以下とすることができる。このように素子のサイズを小さくすることにより高集積化が図れるとともに、酸化物半導体層を薄くすることで短チャネル効果を抑制することができる。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（アンモニア、水、過酸化水素水の混合液）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上８００℃以下、好ましくは４００℃以上７００℃以下、より好ましくは４５０℃以上７００℃以下、より好ましくは５５０℃以上７００℃以下とすることができる。
第１の熱処理の温度を３５０℃以上とすることにより酸化物半導体層の脱水化または脱水素化が行え、膜中の水素濃度を低減することができる。また第１の熱処理の温度を４５０℃以上とすることにより、膜中の水素濃度をさらに低減することができる。また第１の熱処理の温度を５５０℃以上とすることにより、膜中の水素濃度をさらに低減することができる。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れることなく、水や水素の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。
ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。例えば、ガラス基板など、比較的耐熱性が低い基板を含むＳＯＩ基板を用いる場合、耐熱温度（歪み点）を超える温度では基板のシュリンクが問題となるが、短時間の熱処理の場合にはこれは問題とならない。
なお、第１の熱処理を行う不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
なお、処理中に、不活性ガス雰囲気を、酸素を含む雰囲気に切り替えても良い。例えば、第１の加熱処理に電気炉を用いる場合、加熱処理の降温時に雰囲気を切り替えることができる。例えば、加熱処理時（恒温時）の雰囲気は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）などの不活性ガス雰囲気とし、降温時に酸素を含む雰囲気に切り替えることができる。酸素を含む雰囲気としては、酸素ガスまたは酸素ガスと窒素ガスを混合した気体を用いることができる。この酸素を含む雰囲気を用いる場合も、雰囲気中に、水、水素などが含まれないことが好ましい。または、用いる酸素ガス、窒素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因する欠陥を低減することができる。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。
例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはドレイン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図５（Ｆ）参照）。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
導電層は、スパッタ法をはじめとするＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、プラズマＣＶＤ法などのＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、イットリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。
また、導電層は、酸化物導電膜を用いて形成してもよい。酸化物導電膜としては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
この場合、酸化物半導体層１４０に用いる材料と比較して、導電率が高いまたは抵抗率が低い材料を酸化物導電膜に用いることが好ましい。酸化物導電膜の導電率は、キャリア濃度を増やすことで高くすることができる。酸化物導電膜のキャリア濃度は、水素濃度を増やすことで増やすことができる。また、酸化物導電膜のキャリア濃度は、酸素欠損を増やすことで増やすことができる。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。ここでは、チタン膜とアルミニウム膜とチタン膜の３層構造を適用することとする。
なお、酸化物半導体層１４０と導電層との間には、酸化物導電体層を形成してもよい。酸化物導電体層と導電層は、連続して形成すること（連続成膜）が可能である。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
次に、導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図５（Ｆ）参照）。エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と、ソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満となるような露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）が２５ｎｍ未満となるような設計をすることが可能であり、即ちチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消費電力が大きくならずに済む。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図５（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜きなどが生じ、酸化物半導体層のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、１ｐｐｍ以下（望ましくは１ｐｐｂ以下）にまで除去された高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して行ってもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図６（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図６（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。
エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタンは、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図６（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄを形成する（図６（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様であるから、詳細は省略する。
上述のような方法でトランジスタ４０２を作製した場合、酸化物半導体層１４０の水素濃度は５×１０１９／ｃｍ３以下となり、また、トランジスタ４０２の室温でのオフ電流は１×１０−１３Ａ以下（チャネル幅１μｍあたりに換算した室温でのリーク電流は１０ａＡ／μｍ以下）となる。また、酸化物半導体層のキャリア濃度は１×１０１４／ｃｍ３未満となる。このような、水素濃度が十分に低減され、酸素が供給され、高純度化された酸化物半導体層１４０を適用することで、優れた特性のトランジスタ４０２を得ることができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ４２１を有し、上部に酸化物半導体を用いたトランジスタ４０２を有するため、両者の特性を併せ持つ優れた特性の不揮発性のラッチ回路及びそれを用いた半導体装置を作製することができる。
なお、酸化物半導体層１４０への酸素の供給は、水素濃度を低減した直後に行う場合は、酸化物半導体層に水素や水などが混入するおそれがないため、極めて良好な特性の酸化物半導体層を実現することができるという点で好適である。もちろん、良好な特性の酸化物半導体層を実現できるのであれば、水素濃度の低減処理と、酸素の供給処理は、連続的に行われる必要はない。例えば、これらの処理の間に別の処理を含んでいても良い。また、これらの処理を、同時に行っても良い。
なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素（例えば、４Ｈ−ＳｉＣ）がある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャリア密度はその一例である。フェルミ・ディラック分布に従えば、酸化物半導体の少数キャリアは１０−７／ｃｍ３程度と見積もられるが、これは、４Ｈ−ＳｉＣにおける６．７×１０−１１／ｃｍ３と同様、極めて低い値である。シリコンの真性キャリア密度（１．４×１０１０／ｃｍ３程度）と比較すれば、その程度が並はずれていることが良く理解できる。
また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−ＳｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体という点においても、酸化物半導体と炭化珪素とは共通している。
一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プロセス温度である。炭化珪素を用いる半導体プロセスは一般に１５００℃〜２０００℃の熱処理を必要とするから、他の半導体材料を用いた半導体素子との積層構造は困難である。このような高い温度では、半導体基板や半導体素子などが破壊されてしまうためである。他方、酸化物半導体は、３００〜５００℃（ガラス転位温度以下、最大でも７００℃程度）の熱処理で作製することが可能であり、他の半導体材料を用いて集積回路を形成した上で、酸化物半導体による半導体素子を形成することが可能となる。
また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較してエネルギーコストを十分に低くすることができるという利点を有する。
なお、酸化物半導体において、ＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）等の物性研究は多くなされているが、これらの研究は、局在準位そのものを十分に減らすという思想を含まない。開示する発明の一態様では、局在準位の原因たり得る水や水素を酸化物半導体中より除去することで、高純度化した酸化物半導体を作製する。これは、局在準位そのものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れた工業製品の製造を可能とするものである。
さらに、酸素欠乏により発生する金属の不対結合手に対して酸素を供給し、酸素欠陥による局在準位を減少させることにより、いっそう高純度化された（ｉ型の）酸化物半導体とすることが可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、当該酸化膜から酸素を供給して、酸素欠陥による局在準位を減少させることが可能である。
酸化物半導体の欠陥は、過剰な水素による伝導帯下０．１〜０．２ｅＶの浅い準位や、酸素の不足による深い準位、などに起因するものとされている。これらの欠陥を無くすために、水素を徹底的に除去し、酸素を十分に供給するという技術思想は正しいものであると考えられる。
また、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、不純物、特に水や水素を除去することによりｉ型化を実現する。この点、シリコンなどのように不純物を添加してのｉ型化ではなく、従来にない技術思想を含むものといえる。
また上記では、不揮発性のラッチ回路４００が有する素子のうち、酸化物半導体を用いたトランジスタ４０２以外の素子は、半導体材料として酸化物半導体以外の材料を用いる例を示したが、開示する発明はこれに限定されるものではない。不揮発性のラッチ回路４００が有する素子のうち、トランジスタ４０２以外の素子において、半導体材料として酸化物半導体を用いることも可能である。
＜酸化物半導体を用いたトランジスタの電導機構＞
酸化物半導体を用いたトランジスタの電導機構につき、図７乃至図１０を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎず、発明の有効性に影響を与えるものではないことを付記する。
図７は、酸化物半導体を用いたトランジスタ（薄膜トランジスタ）の断面図である。ゲート電極（ＧＥ１）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられ、ソース電極（Ｓ）およびドレイン電極（Ｄ）を覆うように絶縁層が設けられている。
図８には、図７のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図８中の黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷（−ｑ，＋ｑ）を有している。ドレイン電極に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電極に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極に正の電圧（ＶＧ＞０）を印加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状態を示す。
図９には、図７におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。図９（Ａ）は、ゲート電極（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態であり、ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している。また、図９（Ｂ）は、ゲート電極（ＧＥ１）に負の電圧（ＶＧ＜０）が印加された状態であり、オフ状態（少数キャリアは流れない状態）である場合を示す。
図１０は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体はｎ型であり、そのフェルミ準位（ＥＦ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなり、ｎ型化する要因の一つであることが知られている。
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより真性（ｉ型）とし、または実質的に真性としたものである。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極力除去することにより、高純度化されたｉ型半導体（真性半導体）またはそれに近づけることを特徴としている。これにより、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同程度とすることができる。
酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶで、電子親和力（χ）は４．３ｅＶと言われている。ソース電極およびドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
このとき電子は、図９（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
また、図９（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少数キャリアであるホールの数は実質的にゼロであるため、電流は限りなくゼロに近い値となる。
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、真性（ｉ型）または実質的に真性となるため、ゲート絶縁層との界面特性が重要となる。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を形成できるものが要求される。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング法で作製される絶縁層などを用いることが好ましい。
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとすることにより、例えば、トランジスタのチャネル幅Ｗが１×１０４μｍ、チャネル長Ｌが３μｍの場合には、室温でのオフ電流が１×１０−１３Ａ以下、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁層の厚さ：１００ｎｍ）が実現され得る。
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、トランジスタの動作を良好なものとすることができる。
本実施の形態によれば、チャネル形成領域を構成する半導体材料として、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に小さい、真性（ｉ型）または実質的に真性（ｉ型）な酸化物半導体を用いたトランジスタをスイッチング素子として用い、またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有することで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持性を有するラッチ回路を実現することができる。また、容量に蓄積された電荷がそのままデータとして保持されるため、残留分極成分をデータとする場合と比較して、ばらつきに強く、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、不揮発性のラッチ回路を用いた論理回路では、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態２）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作について、図１１（Ａ）、図１１（Ｂ）、図１２を参照して説明する。
図１１（Ａ）は、不揮発性のラッチ回路４００の構成を示している。図１１（Ｂ）は、不揮発性のラッチ回路４００の一部の構成を示している。図１２は、不揮発性のラッチ回路４００のタイミングチャートの例を示している。
図１１（Ａ）は、図１のラッチ回路４００の構成において、第１の素子４１２として第１のインバータを用い、第２の素子４１３として第２のインバータを用いた例である。第１のトランジスタ４３１及び第２のトランジスタ４３２の構成は、実施の形態１と同様とすることができる。すなわち、第１のトランジスタ４３１及び第２のトランジスタ４３２として、チャネル形成領域に酸化物半導体層を用い、ノーマリーオフの特性を有し、かつオフ電流が非常に小さいトランジスタを用いることができる。
図１１に示す不揮発性のラッチ回路４００は、第１の素子（第１のインバータ）４１２の出力が第２の素子（第２のインバータ）４１３の入力に電気的に接続され、第２の素子（第２のインバータ）４１３の出力が第２のトランジスタ４３２を介して第１の素子（第１のインバータ）４１２の入力に電気的に接続されるループ構造を有している。
第１の素子（第１のインバータ）４１２の入力は、第１のトランジスタ４３１を介して入力信号が与えられる配線４１４に電気的に接続されている。第１の素子（第１のインバータ）４１２の出力は、出力信号が与えられる配線４１５に電気的に接続されている。入力信号が与えられる配線４１４は、前段の回路から不揮発性のラッチ回路４００へ入力される信号が与えられる配線である。出力信号が与えられる配線４１５は、不揮発性のラッチ回路４００から後段の回路へ出力される信号が与えられる配線である。
不揮発性のラッチ回路４００は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いた第１のトランジスタ４３１と第２のトランジスタ４３２をスイッチング素子として用いている。また上記不揮発性のラッチ回路４００は、この第１のトランジスタ４３１と第２のトランジスタ４３２のソース電極又はドレイン電極にそれぞれ電気的に接続された容量４０４を有している。すなわち、第１のトランジスタ４３１のソース電極及びドレイン電極の一方に容量４０４の一方の電極が電気的に接続され、第２のトランジスタ４３２のソース電極及びドレイン電極の一方に容量４０４の一方の電極が電気的に接続されている。第１のトランジスタ４３１のソース電極及びドレイン電極の他方は、入力信号が与えられる配線４１４に電気的に接続されている。第２のトランジスタ４３２のソース電極及びドレイン電極の他方は、第２の素子（第２のインバータ）４１３の出力に電気的に接続されている。容量４０４の他方の電極には電位Ｖｃが与えられる。第１の素子（第１のインバータ）４１２の入力に接続されるノードをノードＳと呼ぶことにする。
図１１（Ｂ）に示すように、不揮発性のラッチ回路４００が有する第１の素子（第１のインバータ）４１２は、少なくとも第３のトランジスタ４２１を有している。この第３のトランジスタ４２１のゲートは第１の素子（第１のインバータ）４１２の入力に電気的に接続されている。すなわち、第３のトランジスタ４２１のゲートは、第２のトランジスタ４３２のソース電極及びドレイン電極の一方に電気的に接続されている。また、第３のトランジスタ４２１のゲートは、第１のトランジスタ４３１のソース電極及びドレイン電極の一方に電気的に接続されている。
また第１のトランジスタ４３１と第２のトランジスタ４３２はそれぞれ、図１１に示す構成に代えて、図２（Ａ）又は図２（Ｂ）に示す構成とすることができる。
配線４１４には前段の回路から入力信号ＩＮの電位が与えられる。配線４１５の電位は出力信号ＯＵＴとして後段の回路に与えられる。第１のトランジスタ４３１には信号φ１の電位が与えられる。第２のトランジスタ４３２には信号φ２の電位が与えられる。信号φ１にハイレベルの電位が与えられると、第１のトランジスタ４３１がオンとなる。信号φ２にハイレベルの電位が与えられると、第２のトランジスタ４３２がオンとなる。なお、第１のトランジスタ４３１、第２のトランジスタ４３２はいずれもｎ型トランジスタとして説明するが、ｐ型トランジスタを採用してもよい。
通常の動作期間において、ラッチ回路４００が有する第１の素子（第１のインバータ）４１２、第２の素子（第２のインバータ）４１３にはそれぞれ、ハイレベルの電源電圧ＶＤＤ及びローレベルの電源電圧ＶＳＳが与えられている。
不揮発性のラッチ回路４００のデータの書き込み、保持、読み出しの動作について、図１２を参照して説明する。図１２は、不揮発性のラッチ回路４００が動作状態の期間（動作期間）と停止状態の期間（非動作期間）における、信号φ１、信号φ２、入力信号ＩＮ、出力信号ＯＵＴの電位のタイミングチャートの例を示す。またラッチ回路４００のノードＳの電位、第１の素子（第１のインバータ）４１２、第２の素子（第２のインバータ）４１３の電源電圧ＶＤＤの電位を併せて示す。なお、容量４０４の他方の電極には所定の電位Ｖｃが与えられている。例えば接地電位が与えられている。
図１２において、期間ａ、期間ｂ、期間ｄ、期間ｅはラッチ回路４００が動作状態の期間（動作期間）であり、第１の素子（第１のインバータ）４１２、第２の素子（第２のインバータ）４１３に電源電圧ＶＤＤ、電源電圧ＶＳＳが供給されている。期間ｃはラッチ回路４００が停止状態の期間（非動作期間）であり、第１の素子（第１のインバータ）４１２、第２の素子（第２のインバータ）４１３への電源電圧の供給が停止され、電源電圧ＶＤＤは低下する。期間ａ、期間ｅはラッチ回路４００の通常の動作期間であり、信号φ１、信号φ２に交互にハイレベル又はローレベルの電位が与えられている。信号φ１の電位がハイレベルのときに信号φ２の電位はローレベルとなり、信号φ１の電位がローレベルのときに信号φ２の電位はハイレベルとなる。すなわち、両者は反転した関係を有している。期間ｂは、非動作期間に入る前の準備期間である。期間ｂを立ち下げ期間ともいう。期間ｄは、非動作期間の後、電源が供給され、通常の動作期間に入るまでの準備期間である。期間ｄを立ち上げ期間ともいう。
通常の動作期間（期間ａ）では、信号φ１にハイレベル、信号φ２にローレベルの電位が与えられると、第２のトランジスタ４３２がオフとなりラッチ回路４００が有するループ構造（インバータループともいう）が切断されると共に、第１のトランジスタ４３１がオンとなり、入力信号の電位が第１の素子（第１のインバータ）４１２に入力される。入力信号の電位は第１の素子（第１のインバータ）４１２で反転され、出力信号ＯＵＴとして後段の回路に与えられる。信号φ１にハイレベルの電位が与えられるときに、入力信号の電位がハイレベルであれば、ローレベルの電位を有する出力信号が得られる。信号φ１にハイレベルの電位が与えられるときに、入力信号の電位がローレベルであれば、ハイレベルの電位を有する出力信号が得られる。
信号φ１にローレベル、信号φ２にハイレベルの電位が与えられると、第１のトランジスタ４３１がオフとなると共に、第２のトランジスタ４３２がオンとなりインバータループが形成され、出力信号ＯＵＴの電位が保持される（データがラッチされる。すなわちラッチ回路の論理状態が保持される。）。ノードＳは、第１のインバータの入力の電位を示しており、通常の動作期間において出力信号ＯＵＴの電位を反転した電位を有している。
第１の素子（第１のインバータ）４１２の入力は、容量４０４の一方の電極及び第３のトランジスタ４２１のゲートに電気的に接続されている。これにより、容量４０４及び第３のトランジスタ４２１のゲート容量には、ラッチ回路へデータを書き込む度に、データに応じた電荷が蓄積される。つまり、ラッチ回路４００が有するデータは自動的に不揮発性ラッチに書き込まれる（書き込み）。容量４０４の一方の電極及び第３のトランジスタ４２１のゲート（ノードＳ）には、電位に応じた電荷が蓄積される。
非動作期間に入る前の準備期間（期間ｂ）では、信号φ１及び信号φ２にそれぞれ、第１のトランジスタ４３１及び第２のトランジスタ４３２がオフとなる電位（ローレベルの電位）が与えられ、第１のトランジスタ４３１及び第２のトランジスタ４３２がオフとなり、ノードＳはフローティングの状態になる。その結果、ノードＳに蓄積された電荷が保持される（保持）。
次に、第１の素子（第１のインバータ）４１２及び第２の素子（第２のインバータ）４１３の電源電圧の供給が停止され、電源電圧ＶＤＤが低下し、非動作期間（期間ｃ）に入る。非動作期間（期間ｃ）では、入力信号ＩＮ、出力信号ＯＵＴはＶＤＤ−ＶＳＳ間のどのような値をとっても構わない。ここで、第１のトランジスタ４３１及び第２のトランジスタ４３２として、チャネル形成領域に酸化物半導体層を用い、ノーマリーオフの特性を有し、かつオフ電流が非常に小さいトランジスタを用いることにより、ラッチ回路４００の電源電圧の供給を停止した後（期間ｃ）においても、容量４０４及び第３のトランジスタ４２１のゲート容量に蓄積された電荷（ノードＳに蓄積された電荷）をそのまま保持し続けることができる。これにより、ラッチ回路４００の電源電圧の供給を停止した後も、ラッチ回路４００の論理状態を記憶しつづけることができる。なお、電源電圧ＶＤＤが低下したときにノードＳの電位は、電源電位との容量結合の影響により多少変動する場合がある。もちろん、ノードＳに蓄積された電荷は保持されるので、電源電圧ＶＤＤが再び供給されるともとの電位に回復する。
容量４０４及び第３のトランジスタ４２１のゲート容量は、第１の素子（第１のインバータ）４１２の入力に電気的に接続されている。従って、ラッチ回路４００が有する少なくとも第１の素子（第１のインバータ）４１２の電源電圧の供給が再び開始された後（期間ｄ）は、容量４０４及び第３のトランジスタ４２１のゲート容量に蓄積された電荷（書き込まれたデータ）に応じて、出力信号ＯＵＴの電位が決まる。つまり、容量４０４及び第３のトランジスタ４２１のゲート容量に書き込まれたデータの読み出しを行うことができる（読み出し）。これにより、ラッチ回路の論理状態を、非動作期間に入る前の論理状態に戻すことができる。
次に、信号φ２にハイレベルの電位が与えられる。信号φ２にハイレベルの電位が与えられると、第２のトランジスタ４３２がオンとなりインバータループが形成される。インバータループが形成されると、出力信号ＯＵＴおよびノードＳにハイレベルもしくはローレベルの電位が与えられ、保持される（データがラッチされる）。
例えば、電源供給を停止する期間が長い場合などにおいて、ノードＳ（容量４０４及び第３のトランジスタ４２１のゲート容量）に蓄積された電荷が減少するなどにより、ノードＳがハイレベルもしくはローレベルから多少ずれた電位となっていても、あらためてハイレベルもしくはローレベルの電位が供給される。その結果、ノードＳの電位を変動前の状態に戻す（再書き込みとも呼ぶ）ことができる。この動作は、特に、容量４０４及び第３のトランジスタ４２１のゲート容量が小さい場合に有効である。なお、期間ｄにおいて、信号φ２にハイレベルの電位を与える期間を設けなくてもよい。
次に、信号φ１、信号φ２に、ハイレベル、ローレベルの電位が与えられ、通常の動作状態（期間ｅ）となる。通常の動作期間（期間ｅ）の開始時には、信号φ１、信号φ２は、その前の通常の動作期間（期間ａ）の終了時と同じ電位（同じ状態）から開始してもよいし、期間ａの終了時とは反転した電位（次の状態）から開始しても構わない。
本実施の形態によれば、チャネル形成領域を構成する半導体材料として、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に小さい、真性（ｉ型）または実質的に真性（ｉ型）な酸化物半導体を用いたトランジスタをスイッチング素子として用い、またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有することで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持性を有するラッチ回路を実現することができる。また、容量に蓄積された電荷がそのままデータとして保持されるため、残留分極成分をデータとする場合と比較して、ばらつきに強く、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、不揮発性のラッチ回路を用いた論理回路では、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態３）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の動作について、図１３（Ａ）、図１３（Ｂ）を参照して説明する。不揮発性のラッチ回路の構成は図１１と同じであり、タイミングチャートが図１２とは異なる例を示している。
図１３（Ａ）は、不揮発性のラッチ回路４００が動作状態の期間（動作期間）と停止状態の期間（非動作期間）における、信号φ１、信号φ２、入力信号ＩＮ、出力信号ＯＵＴの電位のタイミングチャートの例を示す。またラッチ回路４００のノードＳの電位、第１の素子（第１のインバータ）４１２、第２の素子（第２のインバータ）４１３の電源電圧ＶＤＤの電位、容量４０４の他方の電極の電位Ｖｃを併せて示す。
図１３（Ａ）において、期間ａ、期間ｂ、期間ｄ、期間ｅはラッチ回路４００が動作状態の期間（動作期間）であり、第１の素子（第１のインバータ）４１２、第２の素子（第２のインバータ）４１３に電源電圧ＶＤＤ、電源電圧ＶＳＳが供給されている。期間ｃはラッチ回路４００が停止状態の期間（非動作期間）であり、第１の素子（第１のインバータ）４１２、第２の素子（第２のインバータ）４１３への電源電圧の供給が停止され、電源電圧ＶＤＤは低下する。期間ａ、期間ｅはラッチ回路４００の通常の動作期間であり、信号φ１、信号φ２に交互にハイレベル又はローレベルの電位が与えられている。信号φ１の電位がハイレベルのときに信号φ２の電位はローレベルとなり、信号φ１の電位がローレベルのときに信号φ２の電位はハイレベルとなる。すなわち、両者は反転した関係を有している。期間ｂは、非動作期間に入る前の準備期間である。期間ｂを立ち下げ期間ともいう。期間ｄは、非動作期間の後、電源が供給され、通常の動作期間に入るまでの準備期間である。期間ｄを立ち上げ期間ともいう。
図１３（Ａ）において、期間ａ、期間ｂの動作は、図１２と同様である。次に、第１の素子（第１のインバータ）４１２及び第２の素子（第２のインバータ）４１３の電源電圧の供給が停止され、電源電圧ＶＤＤが低下し、非動作期間（期間ｃ）に入る。非動作期間（期間ｃ）では、入力信号ＩＮ、出力信号ＯＵＴはＶＤＤ−ＶＳＳ間のどのような値をとっても構わない。ここで、第１のトランジスタ４３１及び第２のトランジスタ４３２として、チャネル形成領域に酸化物半導体層を用い、ノーマリーオフの特性を有し、かつオフ電流が非常に小さいトランジスタを用いることにより、ラッチ回路４００の電源電圧の供給を停止した後（期間ｃ）においても、容量４０４及び第３のトランジスタ４２１のゲート容量に蓄積された電荷（ノードＳに蓄積された電荷）をそのまま保持し続けることができる。これにより、ラッチ回路４００の電源電圧の供給を停止した後も、ラッチ回路４００の論理状態を記憶しつづけることができる。なお、電源電圧ＶＤＤが低下したときにノードＳの電位は、電源電位との容量結合の影響により多少変動する場合がある。もちろん、ノードＳに蓄積された電荷は保持されるので、電源電圧ＶＤＤが再び供給されるともとの電位に回復する。
次に、容量４０４の他方の電極の電位Ｖｃに所定の電位を与える。電位Ｖｃは、ローレベルの電位から上昇させ、ローレベルとハイレベルの間の電位にする。これにより、ノードＳには、容量４０４の他方の電極の電位Ｖｃの増分を加味した電位が与えられる。この状態で第１の素子（第１のインバータ）４１２、第２の素子（第２のインバータ）４１３に電源電圧が供給されると（期間ｄ）、容量４０４及び第３のトランジスタ４２１のゲート容量に蓄積された電荷に応じて、出力信号ＯＵＴの電位が決まる。つまり、容量４０４及び第３のトランジスタ４２１のゲート容量に書き込まれたデータの読み出しを行うことができる（読み出し）。これにより、ラッチ回路の論理状態を、非動作期間に入る前の論理状態に戻すことができる。
上記のように、第１の素子（第１のインバータ）４１２の電源電圧の供給が再び開始され容量４０４及び第３のトランジスタ４２１のゲート容量に蓄積された電荷（書き込まれたデータ）の読み出しを行うタイミングで、容量４０４の他方の電極の電位Ｖｃに所定の電位を与えることにより、読み出しをより安定に行うことが可能となる。例えば、電源供給を停止する期間が長い場合など、容量４０４及び第３のトランジスタ４２１のゲート容量に蓄積された電荷が減少すると、図１３（Ｂ）に示すように、ノードＳの電位がハイレベルからずれて、読み出しの安定性が低下する可能性がある。このような振る舞いは、特に、容量４０４及び第３のトランジスタ４２１のゲート容量が小さい場合に生じやすい。そのような場合であっても、図１３（Ａ）、図１３（Ｂ）に示すように、容量４０４の他方の電極の電位Ｖｃに所定の電位を与えることで、容量４０４及び第３のトランジスタ４２１のゲート電極を適切な電位に制御することができる。その結果、安定した読み出しを行うことが可能となる。つまり、より小さい容量に対しても動作が可能となり、小型化が可能である。あるいは、データ保持期間をより長くすることが可能である。
次に、信号φ２にハイレベルの電位が与えられる。信号φ２にハイレベルの電位が与えられると、第２のトランジスタ４３２がオンとなりインバータループが形成される。インバータループが形成されると、出力信号ＯＵＴおよびノードＳにハイレベルもしくはローレベルの電位が与えられ、保持される（データがラッチされる）。
このとき、ノードＳがハイレベルもしくはローレベルから多少ずれた電位となっていても、あらためてハイレベルもしくはローレベルの電位が供給される。その結果、ノードＳの電位を変動前の状態に戻す（再書き込みとも呼ぶ）ことができる。電位Ｖｃは、ノードＳの電位を変動前に状態に戻した後（再書き込み後）、もとの電位に戻す。
次に、信号φ１、信号φ２に、ハイレベル、ローレベルの電位が与えられ、通常の動作状態（期間ｅ）となる。通常の動作期間（期間ｅ）の開始時には、信号φ１、信号φ２は、その前の通常の動作期間（期間ａ）の終了時と同じ電位（同じ状態）から開始してもよいし、期間ａの終了時とは反転した電位（次の状態）から開始しても構わない。
本実施の形態によれば、チャネル形成領域を構成する半導体材料として、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に小さい、真性（ｉ型）または実質的に真性（ｉ型）な酸化物半導体を用いたトランジスタをスイッチング素子として用い、またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有することで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持性を有するラッチ回路を実現することができる。また、容量に蓄積された電荷がそのままデータとして保持されるため、残留分極成分をデータとする場合と比較して、ばらつきに強く、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、不揮発性のラッチ回路を用いた論理回路では、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態４）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成について、図１とは異なる例を図１４を参照して説明する。図１４は、不揮発性のラッチ回路４００の構成を示している。
図１４は、第１の素子（Ｄ１）４１２の入力に電気的に接続される容量（図１の容量４０４）を有さない構成である。その他の構成は図１と同様である。すなわち、図１４に示す不揮発性のラッチ回路４００は、第１の素子（Ｄ１）４１２の出力が第２の素子（Ｄ２）４１３の入力に電気的に接続され、第２の素子（Ｄ２）４１３の出力が第２のトランジスタ４３２を介して第１の素子（Ｄ１）４１２の入力に電気的に接続されるループ構造を有している。
第１の素子（Ｄ１）４１２の入力は、第１のトランジスタ４３１を介して入力信号が与えられる配線４１４に電気的に接続されている。第１の素子（Ｄ１）４１２の出力は、出力信号が与えられる配線４１５に電気的に接続されている。入力信号が与えられる配線４１４は、前段の回路から不揮発性のラッチ回路４００へ入力される信号が与えられる配線である。出力信号が与えられる配線４１５は、不揮発性のラッチ回路４００から後段の回路へ出力される信号が与えられる配線である。
上記不揮発性のラッチ回路４００は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いた第１のトランジスタ４３１と第２のトランジスタ４３２をスイッチング素子として用いている。第１のトランジスタ４３１及び第２のトランジスタ４３２の構成は、実施の形態１と同様とすることができる。すなわち、第１のトランジスタ４３１及び第２のトランジスタ４３２として、チャネル形成領域に酸化物半導体層を用い、ノーマリーオフの特性を有し、かつオフ電流が非常に小さいトランジスタを用いることができる。
上記において、不揮発性のラッチ回路４００が有する第１の素子４１２は、少なくとも第３のトランジスタ４２１を有している。この第３のトランジスタ４２１のゲートは第１の素子４１２の入力に電気的に接続されている。すなわち、第３のトランジスタ４２１のゲートは、第２のトランジスタ４３２のソース電極及びドレイン電極の一方に電気的に接続されている。また、第３のトランジスタ４２１のゲートは、第１のトランジスタ４３１のソース電極及びドレイン電極の一方に電気的に接続されている。第１のトランジスタ４３１のソース電極及びドレイン電極の他方は、入力信号が与えられる配線に電気的に接続されている。第２のトランジスタ４３２のソース電極及びドレイン電極の他方は、第２の素子の出力に電気的に接続されている。
また第１のトランジスタ４３１と第２のトランジスタ４３２はそれぞれ、図１４に示す構成に代えて、図２（Ａ）又は図２（Ｂ）に示す構成とすることができる。
図１４に示す構成を有する不揮発性のラッチ回路は、以下のように、データの書き込み、保持、読み出しが可能である。
上記のとおり、不揮発性のラッチ回路４００は、第１の素子（Ｄ１）４１２の出力が第２の素子（Ｄ２）４１３の入力に電気的に接続され、第２の素子（Ｄ２）４１３の出力が第２のトランジスタ４３２を介して第１の素子（Ｄ１）４１２の入力に電気的に接続されるループ構造を有している。このループ構造の所定の位置に、第３のトランジスタ４２１のゲート容量が電気的に接続されている。具体的には、第１の素子（Ｄ１）４１２の入力に、第３のトランジスタ４２１のゲートが電気的に接続されている。このように第３のトランジスタ４２１のゲート容量は、不揮発性のラッチ回路４００が有するループ構造の所定の位置に電気的に接続されている。これにより、第３のトランジスタ４２１のゲート容量には、ラッチ回路へデータを書き込む度に、データに応じた電荷が蓄積される。つまり、ラッチ回路４００が有するデータは自動的に不揮発性ラッチに書き込まれる（書き込み）。データの書き換えも同様に行うことができる。
第３のトランジスタ４２１のゲート容量に書き込まれたデータの保持、すなわち、これらの容量に蓄積された電荷の保持は、第１のトランジスタ４３１と第２のトランジスタ４３２のゲートにそれぞれのトランジスタがオフとなる電位を与え、それぞれのトランジスタをオフすることにより行うことができる（保持）。
ここで、第１のトランジスタ４３１及び第２のトランジスタ４３２として、チャネル形成領域に酸化物半導体層を用い、ノーマリーオフの特性を有し、かつオフ電流が非常に小さいトランジスタを用いることにより、ラッチ回路４００が有する少なくとも第１の素子（Ｄ１）４１２、第２の素子（Ｄ２）４１３の電源電圧の供給を停止した後も、上記ゲート容量に蓄積された電荷をそのまま保持し続けることができる。これにより、上記電源電圧の供給を停止した後も、ラッチ回路４００の論理状態を記憶しつづけることができる。
第３のトランジスタ４２１のゲート容量は、第１の素子（Ｄ１）４１２の入力に電気的に接続されている。従って、ラッチ回路４００が有する少なくとも第１の素子（Ｄ１）４１２の電源電圧の供給が再び開始された後は、第３のトランジスタ４２１のゲート容量に蓄積された電荷に応じて、出力信号ＯＵＴの電位が決まる。つまり、第３のトランジスタ４２１のゲート容量に書き込まれたデータの読み出しを行うことができる（読み出し）。
本実施の形態によれば、チャネル形成領域を構成する半導体材料として、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に小さい、真性（ｉ型）または実質的に真性（ｉ型）な酸化物半導体を用いたトランジスタをスイッチング素子として用い、またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有することで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持性を有するラッチ回路を実現することができる。また、容量に蓄積された電荷がそのままデータとして保持されるため、残留分極成分をデータとする場合と比較して、ばらつきに強く、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、不揮発性のラッチ回路を用いた論理回路では、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態５）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成について、図１１とは異なる例を図１５を参照して説明する。図１５は、不揮発性のラッチ回路４００の構成を示している。
図１５は、ノードＳに接続される容量（図１１（Ａ）の容量４０４）を有さない構成である。その他の構成は図１１と同様である。
また、図１５は、図１４のラッチ回路４００の構成において、第１の素子４１２として第１のインバータを用い、第２の素子４１３として第２のインバータを用いた例である。第１のトランジスタ４３１及び第２のトランジスタ４３２の構成は、実施の形態１と同様とすることができる。すなわち、第１のトランジスタ４３１及び第２のトランジスタ４３２として、チャネル形成領域に酸化物半導体層を用い、ノーマリーオフの特性を有し、かつオフ電流が非常に小さいトランジスタを用いることができる。
図１５に示す不揮発性のラッチ回路４００は、第１の素子（第１のインバータ）４１２の出力が第２の素子（第２のインバータ）４１３の入力に電気的に接続され、第２の素子（第２のインバータ）４１３の出力が第２のトランジスタ４３２を介して第１の素子（第１のインバータ）４１２の入力に電気的に接続されるループ構造を有している。
第１の素子（第１のインバータ）４１２の入力は、第１のトランジスタ４３１を介して入力信号が与えられる配線４１４に電気的に接続されている。第１の素子（第１のインバータ）４１２の出力は、出力信号が与えられる配線４１５に電気的に接続されている。入力信号が与えられる配線４１４は、前段の回路から不揮発性のラッチ回路４００へ入力される信号が与えられる配線である。出力信号が与えられる配線４１５は、不揮発性のラッチ回路４００から後段の回路へ出力される信号が与えられる配線である。
不揮発性のラッチ回路４００は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いた第１のトランジスタ４３１と第２のトランジスタ４３２をスイッチング素子として用いている。また不揮発性のラッチ回路４００が有する第１の素子（第１のインバータ）４１２は、少なくとも第３のトランジスタ４２１を有している。この第３のトランジスタ４２１のゲートは第１の素子（第１のインバータ）４１２の入力に電気的に接続されている。すなわち、第３のトランジスタ４２１のゲートは、第２のトランジスタ４３２のソース電極及びドレイン電極の一方に電気的に接続されている。また、第３のトランジスタ４２１のゲートは、第１のトランジスタ４３１のソース電極及びドレイン電極の一方に電気的に接続されている。第１のトランジスタ４３１のソース電極及びドレイン電極の他方は、入力信号が与えられる配線４１４に電気的に接続されている。第２のトランジスタ４３２のソース電極及びドレイン電極の他方は、第２の素子（第２のインバータ）４１３の出力に電気的に接続されている。第１の素子（第１のインバータ）４１２の入力に接続されるノードをノードＳと呼ぶことにする。
また第１のトランジスタ４３１と第２のトランジスタ４３２はそれぞれ、図１５に示す構成に代えて、図２（Ａ）又は図２（Ｂ）に示す構成とすることができる。
不揮発性のラッチ回路４００のデータの書き込み、保持、読み出しの動作については、図１１に示すラッチ回路４００の動作（図１２、図１３及びその説明）と同様である。
本実施の形態によれば、チャネル形成領域を構成する半導体材料として、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に小さい、真性（ｉ型）または実質的に真性（ｉ型）な酸化物半導体を用いたトランジスタをスイッチング素子として用い、またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有することで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持性を有するラッチ回路を実現することができる。また、容量に蓄積された電荷がそのままデータとして保持されるため、残留分極成分をデータとする場合と比較して、ばらつきに強く、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、不揮発性のラッチ回路を用いた論理回路では、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態６）
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路を複数有する論理回路の構成について、図１６を参照して説明する。
図１６（Ａ）は、不揮発性のラッチ回路４００を二つ有する論理回路の構成を示している。この論理回路はＤ−ＦＦと呼ばれ、例えば、ＣＰＵや各種論理回路内でレジスタとして使用される。図１６（Ｂ）は、不揮発性のラッチ回路４００の一部の構成を示している。
図１６（Ａ）に示すラッチ回路４００は、図１に示すラッチ回路４００の構成において、第１の素子としてＮＡＮＤを用い、第２の素子としてクロックドインバータを用いた例である。
すなわち、ラッチ回路４００は、第１の素子（ＮＡＮＤ）４１２の出力が第２の素子（クロックドインバータ）４１３の入力に電気的に接続され、第２の素子（クロックドインバータ）４１３の出力が第２のトランジスタ４３２を介して第１の素子（ＮＡＮＤ）４１２の入力に電気的に接続されるループ構造を有している。
第１の素子（ＮＡＮＤ）４１２の入力の一つには、第１のトランジスタ４３１を介して入力信号が与えられる配線４１４に電気的に接続されている。第１の素子（ＮＡＮＤ）４１２の出力は、出力信号が与えられる配線４１５に電気的に接続されている。第１の素子（ＮＡＮＤ）４１２の入力の他の一つには、信号ＲＳＴＢが与えられる配線に電気的に接続されている。第２の素子（クロックドインバータ）４１３にはクロック信号とクロック信号の反転信号が与えられる。第１のトランジスタ４３１及び第２のトランジスタ４３２の構成は、実施の形態１と同様とすることができる。すなわち、第１のトランジスタ４３１及び第２のトランジスタ４３２として、チャネル形成領域に酸化物半導体層を用い、ノーマリーオフの特性を有し、かつオフ電流が非常に小さいトランジスタを用いることができる。
上記不揮発性のラッチ回路４００は、第１のトランジスタ４３１と第２のトランジスタ４３２をスイッチング素子として用いている。また上記不揮発性のラッチ回路４００は、この第１のトランジスタ４３１と第２のトランジスタ４３２のソース電極又はドレイン電極にそれぞれ電気的に接続された容量４０４を有している。すなわち、第１のトランジスタ４３１のソース電極及びドレイン電極の一方に容量４０４の一方の電極が電気的に接続され、第２のトランジスタ４３２のソース電極及びドレイン電極の一方に容量４０４の一方の電極が電気的に接続されている。第１のトランジスタ４３１のソース電極及びドレイン電極の他方は、入力信号が与えられる配線に電気的に接続されている。第２のトランジスタ４３２のソース電極及びドレイン電極の他方は、第２の素子の出力に電気的に接続されている。容量４０４の他方の電極には電位Ｖｃが与えられる。
上記において、不揮発性のラッチ回路４００が有する第１の素子（ＮＡＮＤ）４１２は、図１６（Ｂ）に示しように、少なくとも第３のトランジスタ４２１を有している。この第３のトランジスタ４２１のゲートは第１の素子（ＮＡＮＤ）４１２の入力に電気的に接続されている。すなわち、第３のトランジスタ４２１のゲートは、第２のトランジスタ４３２のソース電極及びドレイン電極の一方に電気的に接続されている。また、第３のトランジスタ４２１のゲートは、第１のトランジスタ４３１のソース電極及びドレイン電極の一方に電気的に接続されている。
また第１のトランジスタ４３１と第２のトランジスタ４３２はそれぞれ、図１６（Ａ）に示す構成に代えて、図２（Ａ）又は図２（Ｂ）に示す構成とすることができる。
上記のとおり、不揮発性のラッチ回路４００は、ループ構造の所定の位置に、容量４０４及び第３のトランジスタ４２１のゲート容量が電気的に接続されている。具体的には、第１の素子（ＮＡＮＤ）４１２の入力に、容量４０４の一方の電極及び第３のトランジスタ４２１のゲートが電気的に接続されている。このように容量４０４及び第３のトランジスタ４２１のゲート容量は、不揮発性のラッチ回路４００が有するループ構造の所定の位置に電気的に接続されている。これにより、容量４０４及び第３のトランジスタ４２１のゲート容量には、ラッチ回路へデータを書き込む度に、データに応じた電荷が蓄積される。つまり、ラッチ回路４００が有するデータは自動的に不揮発性ラッチに書き込まれる（書き込み）。データの書き換えも同様に行うことができる。
容量４０４及び第３のトランジスタ４２１のゲート容量に書き込まれたデータの保持、すなわちこれらの容量に蓄積された電荷の保持は、第１のトランジスタ４３１と第２のトランジスタ４３２のゲートにそれぞれのトランジスタがオフとなる電位を与え、それぞれのトランジスタをオフすることにより行うことができる（保持）。
ここで、第１のトランジスタ４３１及び第２のトランジスタ４３２として、チャネル形成領域に酸化物半導体層を用い、ノーマリーオフの特性を有し、かつオフ電流が非常に小さいトランジスタを用いることにより、ラッチ回路４００が有する少なくとも第１の素子（ＮＡＮＤ）４１２、第２の素子（クロックドインバータ）４１３の電源電圧の供給を停止した後も、容量に蓄積された電荷をそのまま保持し続けることができる。これにより、上記電源電圧の供給を停止した後も、ラッチ回路４００の論理状態を記憶しつづけることができる。
容量４０４及び第３のトランジスタ４２１のゲート容量は、第１の素子（ＮＡＮＤ）４１２の入力に電気的に接続されている。従って、ラッチ回路４００が有する少なくとも第１の素子（ＮＡＮＤ）４１２の電源電圧の供給が再び開始された後は、容量４０４及び第３のトランジスタ４２１のゲート容量に蓄積された電荷に応じて、出力信号ＯＵＴの電位が決まる。つまり、容量４０４及び第３のトランジスタ４２１のゲート容量に書き込まれたデータの読み出しを行うことができる（読み出し）。
図１６（Ａ）に示す論理回路は、上記の不揮発性のラッチ回路４００を二つ有している。不揮発性のラッチ回路４００は、前段の回路から入力信号の電位が与えられる配線４１４に電気的に接続されている。不揮発性のラッチ回路４００の出力信号の電位が与えられる配線４１７は、不揮発性のラッチ回路４００の入力信号の電位が与えられる配線４１６に電気的に接続されている。不揮発性のラッチ回路４００は、後段の回路に出力信号の電位が与えられる配線４１５に電気的に接続されている。
図１６（Ａ）には、ラッチ回路４００が有するデータを、容量４０４及び第３のトランジスタ４２１のゲート容量に保持させる例を示したが、第３のトランジスタ４２１のゲート容量だけを用い、それ以外の容量（容量４０４）を用いない構成とすることもできる。その場合は、ラッチ回路４００は容量４０４を有さない構成とすることができる。
また、図１６（Ａ）に示すラッチ回路４００において、第２の素子（クロックドインバータ）４１３は、図１６（Ｃ）に示す構成とすることもできる。図１６（Ｃ）に示す第２の素子（クロックドインバータ）４１３は、第２の素子（クロックドインバータ）４１３の入力及び出力に電気的に接続されるトランジスタ４４２、トランジスタ４４３と、ハイレベルの電源電圧ＶＤＤに電気的に接続されるトランジスタ４４１と、ローレベルの電源電圧ＶＳＳに電気的に接続されるトランジスタ４４４とを有している。トランジスタ４４１とトランジスタ４４４は、電源電圧の供給、停止を制御するスイッチとして機能している。トランジスタ４４１とトランジスタ４４４のゲートには、クロック信号φとクロック信号の反転信号φｂが与えられる。
ここで、図１６（Ｃ）に示す第２の素子（クロックドインバータ）４１３が有するトランジスタ４４１とトランジスタ４４４として、チャネル形成領域に酸化物半導体層を用い、ノーマリーオフの特性を有し、かつオフ電流が非常に小さいトランジスタを用いることができる。このように、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタを、第２の素子（クロックドインバータ）４１３の電源電圧の供給、停止を制御するスイッチとして機能するトランジスタ４４１とトランジスタ４４４に用いることにより、ラッチ回路４００の電流のパスを遮断することができる。図１６（Ｃ）に示す構成を用いた場合には、ラッチ回路が有する第２のトランジスタ４３２を用いない構成とすることもできる。すなわち、図１６（Ｃ）に示す構成を用いた場合には、ラッチ回路４００は第２のトランジスタ４３２を有さない構成とすることができる。
本実施の形態によれば、チャネル形成領域を構成する半導体材料として、水素濃度が十分に低減されて高純度化され、キャリア濃度が十分に小さい、真性（ｉ型）または実質的に真性（ｉ型）な酸化物半導体を用いたトランジスタをスイッチング素子として用い、またこのトランジスタのソース電極又はドレイン電極に電気的に接続された容量を有することで、温度動作範囲が広く高温でも安定に動作し、電源を切っても記憶している論理状態が消えない不揮発性のラッチ回路あるいはリフレッシュ期間が十分に長いデータ保持性を有するラッチ回路を実現することができる。また、容量に蓄積された電荷がそのままデータとして保持されるため、残留分極成分をデータとする場合と比較して、ばらつきに強く、またデータの読み出しを容易に行うことができる。
上記不揮発性のラッチ回路を用いることで、さまざまな論理回路を実現することが可能である。例えば、不揮発性のラッチ回路を用いた論理回路では、使用しないブロックの電源をオフにすることで消費電力を低減することができる。また、電源をオフにしても論理状態を記憶していることから、電源をオンにした時のシステム起動や、電源をオフにした時のシステム終了を高速に、かつ低電力で行うことが可能である。
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態７）
次に、先の実施の形態（実施の形態１、実施の形態２など）におけるトランジスタ４０２として用いることができる、酸化物半導体を用いたトランジスタの作製方法の別の一例について、図１７を参照して説明する。本実施の形態では、高純度化された酸化物半導体（特に非晶質構造）を用いる場合について、詳細に説明する。なお、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成をトップゲート型に限る必要はない。
まず、下層基板２００上に絶縁層２０２を形成する。それから、絶縁層２０２上に酸化物半導体層２０６を形成する（図１７（Ａ）参照）。
ここで、下層基板２００は、先の実施の形態における、下部のトランジスタ４２１などが形成された基板に相当する。その詳細については、先の実施の形態を参酌することができる。なお、下層基板２００の表面は可能な限り平坦であることが好ましく、そのためにＣＭＰ法等によって、表面の高低差を、５ｎｍ以下、好ましくは１ｎｍ以下、あるいは、表面荒さの二乗和平方根（ＲＭＳ）を２ｎｍ以下、好ましくは、０．４ｎｍ以下とするとよい。
絶縁層２０２は下地として機能するものであり、先の実施の形態におけるゲート絶縁層１３８や保護絶縁層１４４などと同様に形成することができる。詳細については、先の実施の形態を参酌すればよい。なお、絶縁層２０２は、できるだけ水素や水を含まないように形成することが望ましい。
酸化物半導体層２０６は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ自然数でない）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ自然数でない）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
本実施の形態では、非晶質構造の酸化物半導体層２０６を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。
酸化物半導体層２０６をスパッタリング法で作製するためのターゲットとしては、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］の組成比を有するターゲットなどを用いても良い。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］の組成比を有するターゲットを用いることもできる。
金属酸化物ターゲット中の酸化物半導体の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層２０６を形成することが可能である。
酸化物半導体層２０６の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度数ｐｐｍ以下（例えば１ｐｐｍ以下）、望ましくは濃度数ｐｐｂ以下（例えば１ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体層２０６の形成の際には、例えば、減圧状態に保持された処理室内に基板を保持し、基板の温度が１００℃以上５５０℃以下、好ましくは２００℃以上４００℃以下となるように基板を熱する。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層２０６を形成する。基板を熱しながら酸化物半導体層２０６を形成することにより、酸化物半導体層２０６に含まれる不純物を低減することができる。また、スパッタリングによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプを用いて排気することで、処理室から水素や水などが除去されるため、酸化物半導体層２０６中の不純物濃度を低減できる。
酸化物半導体層２０６の形成条件としては、例えば、基板とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層２０６の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
なお、酸化物半導体層２０６をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層２０２の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層２０６を加工して、島状の酸化物半導体層２０６ａを形成する。
酸化物半導体層２０６のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）は適宜設定する。詳細については、先の実施の形態を参酌することができる。酸化物半導体層２０６のエッチングは、先の実施の形態における酸化物半導体層のエッチングと同様に行うことができる。詳細については、先の実施の形態を参酌すればよい。
その後、酸化物半導体層２０６ａに対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層２０６ａ中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層２０６ａの構造を整え、酸化物半導体層２０６ａ中の欠陥を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃以下、または４００℃以上５５０℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に下層基板２００を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層２０６ａは大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限る必要はなく、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、不活性ガス雰囲気中に基板を投入し、数分間熱した後、当該不活性ガス雰囲気から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の耐熱温度を超える温度条件であっても適用が可能となる。
なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因する欠陥を低減することができるためである。
例えば、第１の加熱処理に電気炉を用いる場合、加熱処理の降温時に雰囲気を切り替えることができる。例えば、加熱処理時（恒温時）の雰囲気は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）などの不活性ガス雰囲気とし、降温時に酸素を含む雰囲気に切り替えることができる。酸素を含む雰囲気としては、酸素ガスまたは酸素ガスと窒素ガスを混合した気体を用いることができる。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型化または実質的にｉ型化された酸化物半導体層２０６ａを形成することで、極めて優れた特性のトランジスタを実現することができる。
なお、第１の熱処理は、島状の酸化物半導体層２０６ａに加工する前の酸化物半導体層２０６に行うこともできる。その場合には、第１の熱処理後に、加熱装置から下層基板２００を取り出し、フォトリソグラフィ工程を行うことになる。
第１の熱処理には水素や水を除去する効果があるから、第１の熱処理を、脱水化処理、脱水素化処理などと呼ぶこともできる。当該脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層２０６ａ上にソース電極またはドレイン電極を積層させた後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層２０６ａに接するように導電層を形成する。そして、導電層を選択的にエッチングして、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂを形成する（図１７（Ｂ）参照）。当該工程は、先の実施の形態のソース電極またはドレイン電極１４２ａなどに関する工程と同様である。詳細については、先の実施の形態を参酌することができる。
次に、酸化物半導体層２０６ａの一部に接するゲート絶縁層２１２を形成する。（図１７（Ｃ）参照）。詳細については、先の実施の形態のゲート絶縁層に関する記載を参酌することができる。
ゲート絶縁層２１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層２１２が酸素を含む場合、酸化物半導体層２０６ａに酸素を供給し、該酸化物半導体層２０６ａの酸素欠損を低減して、ｉ型（真性半導体）またはｉ型に限りなく近い実質的にｉ型（真性）な酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層２１２の形成直後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。
次に、ゲート絶縁層２１２上の酸化物半導体層２０６ａと重畳する領域にゲート電極２１４を形成する（図１７（Ｄ）参照）。ゲート電極２１４は、ゲート絶縁層２１２上に導電層を形成した後に、当該導電層を選択的にパターニングすることによって形成することができる。詳細については、先の実施の形態のゲート電極に関する記載を参酌することができる。
次に、ゲート絶縁層２１２およびゲート電極２１４上に、層間絶縁層２１６および層間絶縁層２１８を形成する（図１７（Ｅ）参照）。層間絶縁層２１６および層間絶縁層２１８は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層２１６と層間絶縁層２１８の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。
なお、上記層間絶縁層２１８は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層２１８を形成することで、層間絶縁層２１８上に、電極や配線などを好適に形成することができるためである。
以上により、高純度化された酸化物半導体層２０６ａを用いたトランジスタ２５０が完成する。
図１７（Ｅ）に示すトランジスタ２５０は、下層基板２００上に絶縁層２０２を介して設けられた酸化物半導体層２０６ａと、酸化物半導体層２０６ａと電気的に接続するソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂと、酸化物半導体層２０６ａ、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイン電極２０８ｂを覆うゲート絶縁層２１２と、ゲート絶縁層２１２上のゲート電極２１４と、ゲート絶縁層２１２及びゲート電極２１４上の層間絶縁層２１６と、層間絶縁層２１６上の層間絶縁層２１８とを有する。
本実施の形態において示すトランジスタ２５０では、酸化物半導体層２０６ａが高純度化されているため、その水素濃度は、５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３未満となる。また、酸化物半導体層２０６ａのキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、室温でのオフ電流は１×１０−１３Ａ以下である。また、上記トランジスタは、ノーマリーオフのトランジスタ特性を有している。従って、ゲート電極とソース電極間の電圧がほぼ０Ｖの状態におけるオフ電流、すなわちリーク電流が、シリコンを用いたトランジスタに比べて著しく小さい。例えば室温での単位チャネル幅リーク電流は１０ａＡ／μｍ以下となる。
このように高純度化され、真性化された酸化物半導体層２０６ａを用いることで、トランジスタのオフ電流を十分に低減することができる。
なお、本実施の形態では、先の実施の形態に示すトランジスタ４０２として、トランジスタ２５０を用いる場合を説明したが、開示する発明をこれに限定して解釈する必要はない。例えば、酸化物半導体の電気特性を十分に高めることで、集積回路を構成するトランジスタを含むすべてのトランジスタに酸化物半導体を用いることも可能である。そして、このような場合には、先の実施の形態に示すように積層構造である必要もない。この場合、例えば、ガラス基板などの基板を用いて半導体装置を形成することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
次に、先の実施の形態（実施の形態１、実施の形態２など）におけるトランジスタ４０２として用いることが可能な、酸化物半導体を用いたトランジスタの作製方法の別の一例について、図１８を参照して説明する。本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半導体層と、第１の酸化物半導体層の結晶領域から結晶成長させた第２の酸化物半導体層を用いる場合について、詳細に説明する。なお、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成をトップゲート型に限る必要はない。
まず、下層基板３００上に絶縁層３０２を形成する。それから、絶縁層３０２上に第１の酸化物半導体層を成膜し、第１の熱処理によって少なくとも第１の酸化物半導体層の表面を含む領域を結晶化させて、第１の酸化物半導体層３０４を形成する（図１８（Ａ）参照）。
ここで、下層基板３００は、先の実施の形態における、下部のトランジスタ４２１などが形成された基板を指す。その詳細については、先の実施の形態を参酌することができる。なお、下層基板３００の表面の平坦性に関しては、本実施の形態では、特に重要視すべきである。表面の平坦性は、結晶成長を均質におこなうために不可欠な要素であるためである。好ましい結晶性の酸化物半導体層を得るには、表面の高低差を、１ｎｍ以下、好ましくは０．２ｎｍ以下、あるいは、表面荒さの二乗和平方根（ＲＭＳ）を０．５ｎｍ以下、好ましくは、０．１ｎｍ以下とするとよい。
絶縁層３０２は下地として機能するものであり、先の実施の形態におけるゲート絶縁層１３８や保護絶縁層１４４などと同様に形成することができる。詳細については、先の実施の形態を参酌すればよい。なお、絶縁層３０２は、できるだけ水素や水を含まないように形成することが望ましい。
第１の酸化物半導体層３０４は、先の実施の形態における酸化物半導体層２０６と同様に形成することができる。第１の酸化物半導体層３０４及びその成膜方法の詳細については、先の実施の形態を参酌すればよい。ただし、本実施の形態では、第１の熱処理によって第１の酸化物半導体層を意図的に結晶化させるため、結晶化が生じやすい金属酸化物ターゲットを用いて第１の酸化物半導体層を形成することが望ましい。例えば、ＺｎＯが挙げられる。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物であっても、例えば、Ｚｎの濃度の高いものは結晶化しやすく、Ｚｎの金属元素（Ｉｎ、Ｇａ、Ｚｎ）に占める割合が６０％以上のものは、この目的に用いるには好ましい。また、第１の酸化物半導体層３０４の厚さは、３ｎｍ以上１５ｎｍ以下とするのが望ましい。本実施の形態では一例として５ｎｍの厚さとする。ただし、適用する酸化物半導体材料や半導体装置の用途などにより適切な厚さは異なるので、その厚さは、用いる材料や用途などに応じて選択すればよい。
第１の熱処理の温度は、４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下とする。また、熱処理の時間は、１分以上２４時間以下とすることが望ましい。温度や時間は酸化物半導体の種類や組成比によって異なる。また、第１の熱処理の雰囲気は、水素や水などを含まない雰囲気とすることが望ましい。例えば、水が十分に除去された、窒素、酸素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気とすることができる。
熱処理装置は、電気炉の他、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いることができる。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
上述の第１の熱処理によって、少なくとも第１の酸化物半導体層の表面を含む領域が結晶化する。当該結晶領域は、第１の酸化物半導体層表面から、第１の酸化物半導体層内部に向かって結晶成長が進行することにより形成される領域である。なお、当該結晶領域は、平均厚さが２ｎｍ以上１０ｎｍ以下の板状結晶を含む場合がある。また、当該結晶領域は、酸化物半導体層の表面に略平行なａ−ｂ面を有し、該表面に対して略垂直な方向にｃ軸が配向する結晶を含む場合がある。ここで、略平行とは、平行方向から±１０°以内の状態をいうものとし、略垂直とは、垂直方向から±１０°以内の状態を言うものとする。
また、第１の熱処理によって結晶領域を形成すると共に、第１の酸化物半導体層中の水素（水や水酸基を含む）などを除去することが望ましい。水素などの除去を行う場合には、純度が、６Ｎ（９９．９９９９％）以上（即ち不純物の濃度が１ｐｐｍ以下）の窒素、酸素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気において第１の熱処理を行うと良い。より望ましくは、純度が７Ｎ（９９．９９９９９％）以上（即ち不純物の濃度が０．１ｐｐｍ以下）の雰囲気である。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で、好ましくは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第１の熱処理を行っても良い。
また、第１の熱処理により結晶領域を形成すると共に、第１の酸化物半導体層に酸素を供給することが望ましい。例えば、熱処理の雰囲気を酸素雰囲気などに変更することで、第１の酸化物半導体層に酸素を供給することができる。
本実施の形態では、第１の熱処理として、窒素雰囲気下で７００℃、１時間の熱処理を行って酸化物半導体層から水素などを除去した後、雰囲気を酸素雰囲気に切り替えることで、第１の酸化物半導体層内部に酸素を供給する。なお、第１の熱処理の主たる目的は結晶領域の形成にあるから、水素などの除去や、酸素の供給を目的とする処理は別に行うこともできる。例えば、水素などを除去するため熱処理や、酸素を供給する処理を行った後に、結晶化のための熱処理を行うことが可能である。
このような第１の熱処理によって、結晶領域を有し、水素（水や水酸基を含む）などが除去され、酸素が供給された第１の酸化物半導体層３０４が得られる。
次に、少なくとも表面を含む領域に結晶領域を有する第１の酸化物半導体層３０４上に、第２の酸化物半導体層３０５を形成する（図１８（Ｂ）参照）。
第２の酸化物半導体層３０５は、先の実施の形態における酸化物半導体層２０６と同様に形成することができる。第２の酸化物半導体層３０５及びその成膜方法の詳細については、先の実施の形態を参酌すればよい。ただし、第２の酸化物半導体層３０５は、第１の酸化物半導体層３０４より厚く形成することが望ましい。また、第１の酸化物半導体層３０４と第２の酸化物半導体層３０５の厚さの和が３ｎｍ以上５０ｎｍ以下となるように、第２の酸化物半導体層３０５を形成することが望ましい。なお、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。
第２の酸化物半導体層３０５には、第１の酸化物半導体層３０４と同一主成分の材料で、さらに結晶化後の格子定数が近接した材料（ミスマッチが１％以下）を用いることが望ましい。同一主成分の材料を用いる場合には、第２の酸化物半導体層３０５の結晶化において、第１の酸化物半導体層３０４の結晶領域から結晶成長が進行しやすいためである。さらに、同一主成分材料である場合には、界面物性や電気的特性も良好になる。
なお、結晶化によって所望の膜質が得られる場合には、第１の酸化物半導体層３０４とは異なる主成分の材料を用いて第２の酸化物半導体層３０５を形成しても良い。
次に、第２の酸化物半導体層３０５に第２の熱処理を行い、第１の酸化物半導体層３０４の結晶領域から結晶成長させて、第２の酸化物半導体層３０６を形成する（図１８（Ｃ））参照）。
第２の熱処理の温度は、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下とする。第２の熱処理の加熱時間は１分以上１００時間以下とし、好ましくは５時間以上２０時間以下とし、代表的には１０時間とする。なお、第２の熱処理においても、熱処理の雰囲気には、水素や水などが含まれないことが望ましい。
雰囲気の詳細および第２の熱処理による効果は、第１の熱処理と同様である。また、用いることができる熱処理装置も、第１の熱処理の場合と同様である。例えば、第２の熱処理の昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気とすることで、窒素雰囲気で水素などの除去を、酸素雰囲気で酸素の供給を行うことができる。
上述のような第２の熱処理を行うことにより、第１の酸化物半導体層３０４に形成された結晶領域から第２の酸化物半導体層３０５全体に結晶成長を進行させて、第２の酸化物半導体層３０６を形成することができる。また、水素（水や水酸基を含む）などが除去され、酸素が供給された第２の酸化物半導体層３０６を形成することができる。また、第２の熱処理によって、第１の酸化物半導体層３０４の結晶領域の配向性を高めることが可能である。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を第２の酸化物半導体層３０６に用いる場合、第２の酸化物半導体層３０６は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ>０、且つ自然数でない）で表される結晶や、Ｉｎ２Ｇａ２ＺｎＯ７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：１：７）で表される結晶などを含み得る。このような結晶は、第２の熱処理によって、そのｃ軸が、第２の酸化物半導体層３０６の表面と略垂直な方向をとるように配向する。
ここで、上述の結晶は、Ｉｎ、Ｇａ、Ｚｎのいずれかを含有し、ａ軸（ａ−ａｘｉｓ）およびｂ軸（ｂ−ａｘｉｓ）に平行な複数のレイヤーの積層構造として捉えることができる。具体的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（ＧａまたはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では、Ｉｎを含有するレイヤー、すなわち、ａ軸およびｂ軸に平行な方向における導電性は良好である。これは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では電気伝導が主としてＩｎによって制御されること、および、一のＩｎの５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより、キャリアパスが形成されることによる。
また、第１の酸化物半導体層３０４が絶縁層３０２との界面に非晶質領域を有するような構造の場合、第２の熱処理を行うことにより、第１の酸化物半導体層３０４の表面に形成されている結晶領域から第１の酸化物半導体層の下方に向かって結晶成長が進行し、該非晶質領域が結晶化される場合もある。なお、絶縁層３０２を構成する材料や、熱処理の条件などによっては、該非晶質領域が残存する場合もある。
第１の酸化物半導体層３０４と第２の酸化物半導体層３０５とに同一主成分の酸化物半導体材料を用いる場合、図１８（Ｃ）に示すように、第１の酸化物半導体層３０４と、第２の酸化物半導体層３０６とが、同一の結晶構造を有する場合がある。このため、図１８（Ｃ）では点線で示したが、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６の境界が判別できなくなり、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６を同一の層と見なせる場合もある。
次に、マスクを用いたエッチングなどの方法によって第１の酸化物半導体層３０４及び第２の酸化物半導体層３０６を加工して、島状の第１の酸化物半導体層３０４ａ及び第２の酸化物半導体層３０６ａを形成する（図１８（Ｄ）参照）。
第１の酸化物半導体層３０４及び第２の酸化物半導体層３０６のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）は適宜設定する。第１の酸化物半導体層３０４及び第２の酸化物半導体層３０６のエッチングは、先の実施の形態における酸化物半導体層のエッチングと同様に行うことができる。詳細については、先の実施の形態を参酌すればよい。
なお、酸化物半導体層のうち、チャネル形成領域となる領域は、平坦な表面を有していることが望ましい。例えば、第２の酸化物半導体層表面の高低差は、ゲート電極と重畳する領域（チャネル形成領域）において、１ｎｍ以下（好ましくは０．２ｎｍ以下）であると好適である。
次に、第２の酸化物半導体層３０６ａに接するように導電層を形成する。それから、該導電層を選択的にエッチングして、ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂを形成する（図１８（Ｄ）参照）。ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂは、先の実施の形態におけるソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと同様に形成することができる。詳細については、先の実施の形態を参酌すればよい。
また、図１８（Ｄ）に示す工程で、第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａの側面において、ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂと接する結晶層が非晶質状態となることもある。
次に、第２の酸化物半導体層３０６ａの一部に接するゲート絶縁層３１２を形成する。ゲート絶縁層３１２は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。その後、ゲート絶縁層３１２上の、第１の酸化物半導体層３０４ａ及び第２の酸化物半導体層３０６ａと重畳する領域にゲート電極３１４を形成する。そして、ゲート絶縁層３１２およびゲート電極３１４上に、層間絶縁層３１６および層間絶縁層３１８を形成する（図１８（Ｅ）参照）。ゲート絶縁層３１２、ゲート電極３１４、層間絶縁層３１６および層間絶縁層３１８は、先の実施の形態におけるゲート絶縁層などと同様に形成することができる。詳細については、先の実施の形態を参酌すればよい。
ゲート絶縁層３１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の熱処理を行うのが望ましい。第３の熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、酸素を含む雰囲気下で２５０℃、１時間の熱処理を行えばよい。第３の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層３１２が酸素を含む絶縁層である場合、第２の酸化物半導体層３０６ａに酸素を供給し、第２の酸化物半導体層３０６ａの酸素欠損を低減して、ｉ型（真性半導体）またはｉ型に限りなく近い実質的にｉ型（真性）な酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層３１２の形成後に第３の熱処理を行っているが、第３の熱処理のタイミングはこれに限定されない。また、第２の熱処理などのような、他の処理によって第２の酸化物半導体層に酸素を供給している場合には、第３の熱処理は省略しても良い。
ゲート電極３１４は、ゲート絶縁層３１２上に導電層を形成した後に、当該導電層を選択的にパターニングすることによって形成することができる。詳細については、先の実施の形態のゲート電極に関する記載を参酌することができる。
層間絶縁層３１６および層間絶縁層３１８は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層３１６と層間絶縁層３１８の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。
なお、上記層間絶縁層３１８は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層３１８を形成することで、層間絶縁層３１８上に、電極や配線などを好適に形成することができるためである。
以上により、第１の酸化物半導体層３０４ａ、および、第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた第２の酸化物半導体層３０６ａを用いたトランジスタ３５０が完成する。
図１８（Ｅ）に示すトランジスタ３５０は、下層基板３００上に絶縁層３０２を介して設けられた第１の酸化物半導体層３０４ａと、第１の酸化物半導体層３０４ａ上に設けられた第２の酸化物半導体層３０６ａと、第２の酸化物半導体層３０６ａと電気的に接続するソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂと、第２の酸化物半導体層３０６ａ、ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電極３０８ｂを覆うゲート絶縁層３１２と、ゲート絶縁層３１２上のゲート電極３１４と、ゲート絶縁層３１２及びゲート電極３１４上の層間絶縁層３１６と、層間絶縁層３１６上の層間絶縁層３１８とを有する。
本実施の形態において示すトランジスタ３５０では、第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａが高純度化されているため、その水素濃度は、５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下、より望ましくは１×１０１６／ｃｍ３未満となる。また、酸化物半導体層のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、室温でのオフ電流は１×１０−１３Ａ以下である。また、上記トランジスタ３５０は、ノーマリーオフのトランジスタ特性を有している。従って、ゲート電極とソース電極間の電圧がほぼ０Ｖの状態におけるオフ電流、すなわち、リーク電流が、シリコンを用いたトランジスタに比べて著しく小さい。例えば、室温での単位チャネル幅リーク電流は１０ａＡ／μｍ以下となる。
このように高純度化され、真性化された第１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａを用いることで、トランジスタのオフ電流を十分に低減することができる。
さらに、本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半導体層３０４ａと、第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた第２の酸化物半導体層３０６ａを用いているため、電界効果移動度を向上させ、良好な電気特性を有するトランジスタを実現することができる。
なお、本実施の形態では、先の実施の形態に示すトランジスタ４０２として、トランジスタ３５０を用いる場合を説明したが、開示する発明をこれに限定して解釈する必要はない。例えば、本実施の形態に示すトランジスタ３５０は、結晶領域を有する第１の酸化物半導体層３０４ａ、および第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた第２の酸化物半導体層３０６ａを用いており、良好な電界効果移動度を有するので、集積回路を構成するトランジスタを含むすべてのトランジスタに酸化物半導体を用いることが可能である。そして、このような場合には、先の実施の形態に示すように積層構造である必要もない。この場合、例えば、ガラス基板などの基板を用いて半導体装置を形成することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態では、先の実施の形態で得られる不揮発性のラッチ回路を用いた半導体装置を搭載した電子機器の例について図１９を用いて説明する。先の実施の形態で得られる不揮発性のラッチ回路を用いた半導体装置を搭載した電子機器は、従来にない優れた特性を有するものである。このため、当該不揮発性のラッチ回路を用いた半導体装置を用いて新たな構成の電子機器を提供することが可能である。なお、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置は、集積化されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
図１９（Ａ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含むノート型のパーソナルコンピュータであり、本体１３０１、筐体１３０２、表示部１３０３、キーボード１３０４などによって構成されている。開示する発明に係る半導体装置をパーソナルコンピュータに適用することで、優れた性能のパーソナルコンピュータを提供することができる。
図１９（Ｂ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含む携帯情報端末（ＰＤＡ）であり、本体１３１１には表示部１３１３と、外部インターフェイス１３１５と、操作ボタン１３１４等が設けられている。また操作用の付属品としてスタイラス１３１２がある。開示する発明に係る半導体装置を携帯情報端末（ＰＤＡ）に適用することで、優れた性能の携帯情報端末（ＰＤＡ）を提供することができる。
図１９（Ｃ）には、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含む電子ペーパーの一例として、電子書籍１３２０を示す。電子書籍１３２０は、筐体１３２１および筐体１３２３の２つの筐体で構成されている。筐体１３２１および筐体１３２３は、軸部１３３７により一体とされており、該軸部１３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍１３２０は、紙の書籍のように用いることが可能である。
筐体１３２１には表示部１３２５が組み込まれ、筐体１３２３には表示部１３２７が組み込まれている。表示部１３２５および表示部１３２７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１９（Ｃ）では表示部１３２５）に文章を表示し、左側の表示部（図１９（Ｃ）では表示部１３２７）に画像を表示することができる。
また、図１９（Ｃ）では、筐体１３２１に操作部などを備えた例を示している。例えば、筐体１３２１は、電源スイッチ１３３１、操作キー１３３３、スピーカー１３３５などを備えている。操作キー１３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍１３２０は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍１３２０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示などに適用することができる。開示する発明に係る半導体装置を電子ペーパーに適用することで、優れた性能の電子ペーパーを提供することができる。
図１９（Ｄ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含む携帯電話機である。当該携帯電話機は、筐体１３４０および筐体１３４１の二つの筐体で構成されている。筐体１３４１は、表示パネル１３４２、スピーカー１３４３、マイクロフォン１３４４、ポインティングデバイス１３４６、カメラ用レンズ１３４７、外部接続端子１３４８などを備えている。また、筐体１３４１は、当該携帯電話機の充電を行う太陽電池セル１３４９、外部メモリスロット１３５０などを備えている。また、アンテナは筐体１３４１内部に内蔵されている。
表示パネル１３４２はタッチパネル機能を備えており、図１９（Ｄ）には映像表示されている複数の操作キー１３４５を点線で示している。なお、当該携帯電話は、太陽電池セル１３４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすることもできる。
表示パネル１３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１３４２と同一面上にカメラ用レンズ１３４７を備えているため、テレビ電話が可能である。スピーカー１３４３およびマイクロフォン１３４４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１３４０と筐体１３４１はスライドし、図１９（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子１３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電やデータ通信が可能になっている。また、外部メモリスロット１３５０に記録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。開示する発明に係る半導体装置を携帯電話機に適用することで、優れた性能の携帯電話機を提供することができる。
図１９（Ｅ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含むデジタルカメラである。当該デジタルカメラは、本体１３６１、表示部（Ａ）１３６７、接眼部１３６３、操作スイッチ１３６４、表示部（Ｂ）１３６５、バッテリー１３６６などによって構成されている。開示する発明に係る半導体装置をデジタルカメラに適用することで、優れた性能のデジタルカメラを提供することができる。
図１９（Ｆ）は、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置を含むテレビジョン装置である。テレビジョン装置１３７０では、筐体１３７１に表示部１３７３が組み込まれている。表示部１３７３により、映像を表示することが可能である。なお、ここでは、スタンド１３７５により筐体１３７１を支持した構成を示している。
テレビジョン装置１３７０の操作は、筐体１３７１が備える操作スイッチや、別体のリモコン操作機１３８０により行うことができる。リモコン操作機１３８０が備える操作キー１３７９により、チャンネルや音量の操作を行うことができ、表示部１３７３に表示される映像を操作することができる。また、リモコン操作機１３８０に、当該リモコン操作機１３８０から出力する情報を表示する表示部１３７７を設ける構成としてもよい。
なお、テレビジョン装置１３７０は、受信機やモデムなどを備えた構成とするのが好適である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことが可能である。開示する発明に係る半導体装置をテレビジョン装置に適用することで、優れた性能のテレビジョン装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１１０ａ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極又はドレイン電極
１３０ｂ ソース電極又はドレイン電極
１３０ｃ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１３６ｄ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極又はドレイン電極
１４２ｂ ソース電極又はドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
２００ 下層基板
２０２ 絶縁層
２０６ 酸化物半導体層
２０６ａ 酸化物半導体層
２０８ａ ソース電極又はドレイン電極
２０８ｂ ソース電極又はドレイン電極
２１２ ゲート絶縁層
２１４ ゲート電極
２１６ 層間絶縁層
２１８ 層間絶縁層
２５０ トランジスタ
３００ 下層基板
３０２ 絶縁層
３０４ 酸化物半導体層
３０４ａ 酸化物半導体層
３０５ 酸化物半導体層
３０６ 酸化物半導体層
３０６ａ 酸化物半導体層
３０８ａ ソース電極又はドレイン電極
３０８ｂ ソース電極又はドレイン電極
３１２ ゲート絶縁層
３１４ ゲート電極
３１６ 層間絶縁層
３１８ 層間絶縁層
３５０ トランジスタ
４００ ラッチ回路
４０２ トランジスタ
４０４ 容量
４１２ 第１の素子
４１３ 第２の素子
４１４ 配線
４１５ 配線
４２１ 第３のトランジスタ
４３１ 第１のトランジスタ
４３２ 第２のトランジスタ
４４１ トランジスタ
４４２ トランジスタ
４４３ トランジスタ
４４４ トランジスタ
１３０１ 本体
１３０２ 筐体
１３０３ 表示部
１３０４ キーボード
１３１１ 本体
１３１２ スタイラス
１３１３ 表示部
１３１４ 操作ボタン
１３１５ 外部インターフェイス
１３２０ 電子書籍
１３２１ 筐体
１３２３ 筐体
１３２５ 表示部
１３２７ 表示部
１３３１ 電源スイッチ
１３３３ 操作キー
１３３５ スピーカー
１３３７ 軸部
１３４０ 筐体
１３４１ 筐体
１３４２ 表示パネル
１３４３ スピーカー
１３４４ マイクロフォン
１３４５ 操作キー
１３４６ ポインティングデバイス
１３４７ カメラ用レンズ
１３４８ 外部接続端子
１３４９ 太陽電池セル
１３５０ 外部メモリスロット
１３６１ 本体
１３６３ 接眼部
１３６４ 操作スイッチ
１３６５ 表示部（Ｂ）
１３６６ バッテリー
１３６７ 表示部（Ａ）
１３７０ テレビジョン装置
１３７１ 筐体
１３７３ 表示部
１３７５ スタンド
１３７７ 表示部
１３７９ 操作キー
１３８０ リモコン操作機

Claims (11)

  1. 第１の素子と、第２の素子と、第１のトランジスタと、第２のトランジスタと、容量とを有し、
    前記第１の素子の出力は前記第２の素子の入力に電気的に接続され、前記第２の素子の出力は前記第２のトランジスタを介して前記第１の素子の入力に電気的に接続され、
    前記第１の素子の入力は、前記第１のトランジスタを介して入力信号が与えられる配線に電気的に接続され、前記第１の素子の出力は、出力信号が与えられる配線に電気的に接続され、
    前記第１のトランジスタと前記第２のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記第１のトランジスタのソース電極及びドレイン電極の一方は、前記容量の一方の電極及び前記第１の素子が有する第３のトランジスタのゲートに電気的に接続され、前記第１のトランジスタのソース電極及びドレイン電極の他方は、前記入力信号が与えられる配線に電気的に接続され、
    前記第２のトランジスタのソース電極及びドレイン電極の一方は、前記容量の一方の電極及び前記第１の素子が有する前記第３のトランジスタのゲートに電気的に接続され、前記第２のトランジスタのソース電極及びドレイン電極の他方は、前記第２の素子の出力に電気的に接続されている
    ことを特徴とする不揮発性のラッチ回路。
  2. 第１のインバータと、第２のインバータと、第１のトランジスタと、第２のトランジスタと、容量とを有し、
    前記第１のインバータの出力は前記第２のインバータの入力に電気的に接続され、前記第２のインバータの出力は、前記第２のトランジスタを介して前記第１のインバータの入力に電気的に接続され、
    前記第１のインバータの入力は、前記第１のトランジスタを介して入力信号が与えられる配線に電気的に接続され、前記第１のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
    前記第１のトランジスタと前記第２のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記第１のトランジスタのソース電極及びドレイン電極の一方は、前記容量の一方の電極及び前記第１のインバータが有する第３のトランジスタのゲートに電気的に接続され、前記第１のトランジスタのソース電極及びドレイン電極の他方は、前記入力信号が与えられる配線に電気的に接続され、
    前記第２のトランジスタのソース電極及びドレイン電極の一方は、前記容量の一方の電極及び前記第１のインバータが有する前記第３のトランジスタのゲートに電気的に接続され、前記第２のトランジスタのソース電極及びドレイン電極の他方は、前記第２のインバータの出力に電気的に接続されている
    ことを特徴とする不揮発性のラッチ回路。
  3. 第１の素子と、第２の素子と、第１のトランジスタと、第２のトランジスタとを有し、
    前記第１の素子の出力は前記第２の素子の入力に電気的に接続され、前記第２の素子の出力は前記第２のトランジスタを介して前記第１の素子の入力に電気的に接続され、
    前記第１の素子の入力は、前記第１のトランジスタを介して入力信号が与えられる配線に電気的に接続され、前記第１の素子の出力は、出力信号が与えられる配線に電気的に接続され、
    前記第１のトランジスタと前記第２のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記第１のトランジスタのソース電極及びドレイン電極の一方は、前記第１の素子が有する第３のトランジスタのゲートに電気的に接続され、前記第１のトランジスタのソース電極及びドレイン電極の他方は、前記入力信号が与えられる配線に電気的に接続され、
    前記第２のトランジスタのソース電極及びドレイン電極の一方は、前記第１の素子が有する第３のトランジスタのゲートに電気的に接続され、前記第２のトランジスタのソース電極及びドレイン電極の他方は、前記第２の素子の出力に電気的に接続されている
    ことを特徴とする不揮発性のラッチ回路。
  4. 第１のインバータと、第２のインバータと、第１のトランジスタと、第２のトランジスタとを有し、
    前記第１のインバータの出力は前記第２のインバータの入力に電気的に接続され、前記第２のインバータの出力は、前記第２のトランジスタを介して前記第１のインバータの入力に電気的に接続され、
    前記第１のインバータの入力は、前記第１のトランジスタを介して入力信号が与えられる配線に電気的に接続され、前記第１のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
    前記第１のトランジスタと前記第２のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記第１のトランジスタのソース電極及びドレイン電極の一方は、前記第１のインバータが有する第３のトランジスタのゲートに電気的に接続され、前記第１のトランジスタのソース電極及びドレイン電極の他方は、前記入力信号が与えられる配線に電気的に接続され、
    前記第２のトランジスタのソース電極及びドレイン電極の一方は、前記第１のインバータが有する前記第３のトランジスタのゲートに電気的に接続され、前記第２のトランジスタのソース電極及びドレイン電極の他方は、前記第２のインバータの出力に電気的に接続されている
    ことを特徴とする不揮発性のラッチ回路。
  5. 第１の素子と、第２の素子と、第１のトランジスタと、第２のトランジスタと、容量とを有し、
    前記第１の素子の出力は前記第２の素子の入力に電気的に接続され、前記第２の素子の出力は前記第２のトランジスタを介して前記第１の素子の入力に電気的に接続され、
    前記第１の素子の入力は、前記第１のトランジスタを介して入力信号が与えられる配線に電気的に接続され、前記第１の素子の出力は、出力信号が与えられる配線に電気的に接続され、
    前記第１のトランジスタと前記第２のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記第１のトランジスタのソース電極及びドレイン電極の一方は、前記容量の一方の電極及び前記第１の素子が有する第３のトランジスタのゲートに電気的に接続され、前記第１のトランジスタのソース電極及びドレイン電極の他方は、入力信号が与えられる配線に電気的に接続され、
    前記第２のトランジスタのソース電極及びドレイン電極の一方は、前記容量の一方の電極及び前記第１の素子が有する前記第３のトランジスタのゲートに電気的に接続され、前記第２のトランジスタのソース電極及びドレイン電極の他方は、前記第２の素子の出力に電気的に接続され、
    前記第１の素子はＮＡＮＤであり、前記第２の素子はクロックドインバータである
    ことを特徴とする不揮発性のラッチ回路。
  6. 第１の素子と、第２の素子と、第１のトランジスタと、第２のトランジスタとを有し、
    前記第１の素子の出力は前記第２の素子の入力に電気的に接続され、前記第２の素子の出力は前記第２のトランジスタを介して前記第１の素子の入力に電気的に接続され、
    前記第１の素子の入力は、前記第１のトランジスタを介して入力信号が与えられる配線に電気的に接続され、前記第１の素子の出力は、出力信号が与えられる配線に電気的に接続され、
    前記第１のトランジスタと前記第２のトランジスタのチャネル形成領域は、酸化物半導体層を有し、
    前記第１のトランジスタのソース電極及びドレイン電極の一方は、前記第１の素子が有する第３のトランジスタのゲートに電気的に接続され、前記第１のトランジスタのソース電極及びドレイン電極の他方は、前記入力信号が与えられる配線に電気的に接続され、
    前記第２のトランジスタのソース電極及びドレイン電極の一方は、前記第１の素子が有する前記第３のトランジスタのゲートに電気的に接続され、前記第２のトランジスタのソース電極及びドレイン電極の他方は、前記第２の素子の出力に電気的に接続され、
    前記第１の素子はＮＡＮＤであり、前記第２の素子はクロックドインバータである
    ことを特徴とする不揮発性のラッチ回路。
  7. 請求項１乃至６のいずれか一において、前記酸化物半導体層は、インジウム、ガリウム、及び亜鉛を含むことを特徴とする不揮発性のラッチ回路。
  8. 請求項１、２又は５のいずれか一において、前記第１のトランジスタ及び前記第２のトランジスタは、前記容量及び前記第３のトランジスタのゲート容量にデータを保持させる機能を有することを特徴とする不揮発性のラッチ回路。
  9. 請求項３、４又は６のいずれか一において、前記第１のトランジスタ及び前記第２のトランジスタは、前記第３のトランジスタのゲート容量にデータを保持させる機能を有することを特徴とする不揮発性のラッチ回路。
  10. 請求項１乃至９のいずれか一における不揮発性のラッチ回路を複数有することを特徴とする論理回路。
  11. 請求項１乃至９のいずれか一における不揮発性のラッチ回路を用いたことを特徴とする半導体装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013207395A (ja) * 2012-03-27 2013-10-07 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013243353A (ja) * 2012-04-27 2013-12-05 Semiconductor Energy Lab Co Ltd スタンダードセル、半導体装置、及び電子機器
JP2014075785A (ja) * 2012-09-11 2014-04-24 Semiconductor Energy Lab Co Ltd フリップフロップ回路および半導体装置
JP2014207667A (ja) * 2013-03-18 2014-10-30 株式会社半導体エネルギー研究所 記憶装置
JP2018117158A (ja) * 2012-03-28 2018-07-26 株式会社半導体エネルギー研究所 半導体装置
JP2019068080A (ja) * 2012-03-28 2019-04-25 株式会社半導体エネルギー研究所 信号処理装置
JP2020202005A (ja) * 2020-07-30 2020-12-17 株式会社半導体エネルギー研究所 半導体装置
JP2022188175A (ja) * 2009-12-11 2022-12-20 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2489075A4 (en) * 2009-10-16 2014-06-11 Semiconductor Energy Lab LOGIC CIRCUIT AND SEMICONDUCTOR DEVICE
WO2011089847A1 (en) * 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving the same
KR101822962B1 (ko) 2010-02-05 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011096262A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE112011100841B4 (de) 2010-03-08 2021-11-25 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und verfahren zur herstellung der halbleitervorrichtung
WO2011114866A1 (en) 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
WO2011122299A1 (en) * 2010-03-31 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Driving method of liquid crystal display device
US8207025B2 (en) 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
US8928466B2 (en) 2010-08-04 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5739257B2 (ja) 2010-08-05 2015-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE112011102644B4 (de) 2010-08-06 2019-12-05 Semiconductor Energy Laboratory Co., Ltd. Integrierte Halbleiterschaltung
US8508276B2 (en) 2010-08-25 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including latch circuit
JP2013009285A (ja) 2010-08-26 2013-01-10 Semiconductor Energy Lab Co Ltd 信号処理回路及びその駆動方法
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
JP5647860B2 (ja) * 2010-10-28 2015-01-07 富士フイルム株式会社 薄膜トランジスタおよびその製造方法
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI621121B (zh) 2011-01-05 2018-04-11 Semiconductor Energy Laboratory Co., Ltd. 儲存元件、儲存裝置、及信號處理電路
JP5859839B2 (ja) 2011-01-14 2016-02-16 株式会社半導体エネルギー研究所 記憶素子の駆動方法、及び、記憶素子
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
TWI567735B (zh) 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
JP6001900B2 (ja) 2011-04-21 2016-10-05 株式会社半導体エネルギー研究所 信号処理回路
US10079053B2 (en) 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
US8446171B2 (en) 2011-04-29 2013-05-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing unit
WO2012157533A1 (en) 2011-05-13 2012-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5886128B2 (ja) 2011-05-13 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
KR102093909B1 (ko) 2011-05-19 2020-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 및 회로의 구동 방법
TWI559683B (zh) 2011-05-20 2016-11-21 半導體能源研究所股份有限公司 半導體積體電路
TWI570730B (zh) * 2011-05-20 2017-02-11 半導體能源研究所股份有限公司 半導體裝置
US9467047B2 (en) * 2011-05-31 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. DC-DC converter, power source circuit, and semiconductor device
JP6012263B2 (ja) 2011-06-09 2016-10-25 株式会社半導体エネルギー研究所 半導体記憶装置
CN103597545B (zh) 2011-06-09 2016-10-19 株式会社半导体能源研究所 高速缓冲存储器及其驱动方法
JP6099368B2 (ja) 2011-11-25 2017-03-22 株式会社半導体エネルギー研究所 記憶装置
US8836555B2 (en) 2012-01-18 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Circuit, sensor circuit, and semiconductor device using the sensor circuit
JP2014063557A (ja) 2012-02-24 2014-04-10 Semiconductor Energy Lab Co Ltd 記憶装置及び半導体装置
US9287370B2 (en) 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
JP6041707B2 (ja) 2012-03-05 2016-12-14 株式会社半導体エネルギー研究所 ラッチ回路および半導体装置
JP6097101B2 (ja) 2012-03-13 2017-03-15 株式会社半導体エネルギー研究所 記憶装置、データ処理装置及び記憶装置の駆動方法
US9058892B2 (en) 2012-03-14 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and shift register
JP6126419B2 (ja) 2012-04-30 2017-05-10 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP2013250965A (ja) 2012-05-02 2013-12-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその駆動方法
US9001549B2 (en) 2012-05-11 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102087443B1 (ko) 2012-05-11 2020-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9343120B2 (en) 2012-06-01 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. High speed processing unit with non-volatile register
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
US8873308B2 (en) 2012-06-29 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit
US20140075091A1 (en) 2012-09-10 2014-03-13 Texas Instruments Incorporated Processing Device With Restricted Power Domain Wakeup Restore From Nonvolatile Logic Array
KR102178068B1 (ko) 2012-11-06 2020-11-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
JP5807076B2 (ja) 2013-01-24 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
KR102112367B1 (ko) 2013-02-12 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9294075B2 (en) 2013-03-14 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6298662B2 (ja) 2013-03-14 2018-03-20 株式会社半導体エネルギー研究所 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6316630B2 (ja) 2013-03-26 2018-04-25 株式会社半導体エネルギー研究所 半導体装置
JP6333028B2 (ja) * 2013-04-19 2018-05-30 株式会社半導体エネルギー研究所 記憶装置及び半導体装置
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
JP6329843B2 (ja) 2013-08-19 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP6542542B2 (ja) 2014-02-28 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
JP6442321B2 (ja) * 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
US9337030B2 (en) 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
JP2016015475A (ja) 2014-06-13 2016-01-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
KR20160011004A (ko) * 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 래치 회로 및 이를 포함하는 반도체 장치
JP2016111677A (ja) 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
JP6615565B2 (ja) 2014-10-24 2019-12-04 株式会社半導体エネルギー研究所 半導体装置
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
TWI683365B (zh) * 2015-02-06 2020-01-21 日商半導體能源研究所股份有限公司 裝置及其製造方法以及電子裝置
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US10334196B2 (en) 2016-01-25 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN109074296B (zh) 2016-04-15 2023-09-12 株式会社半导体能源研究所 半导体装置、电子构件及电子设备
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
TWI724231B (zh) 2016-09-09 2021-04-11 日商半導體能源硏究所股份有限公司 記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置
CN107180619B (zh) * 2017-07-26 2021-01-26 京东方科技集团股份有限公司 锁存器及其驱动方法、源极驱动电路及显示装置
US20190378794A1 (en) * 2018-06-06 2019-12-12 Intel Corporation Bandgap reference diode using thin film transistors
US11462249B2 (en) * 2020-06-30 2022-10-04 Micron Technology, Inc. System and method for reading and writing memory management data using a non-volatile cell based register

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JP2003086808A (ja) * 2001-09-10 2003-03-20 Masashi Kawasaki 薄膜トランジスタおよびマトリクス表示装置
JP2004186874A (ja) * 2002-12-02 2004-07-02 Rohm Co Ltd データ保持装置およびデータ保持方法
JP2006050208A (ja) * 2004-08-04 2006-02-16 Denso Corp 電源瞬断対応論理回路
JP2007110254A (ja) * 2005-10-11 2007-04-26 Sharp Corp 集積回路
JP2007258223A (ja) * 2006-03-20 2007-10-04 Canon Inc 薄膜トランジスタ及び表示装置
JP2009049859A (ja) * 2007-08-22 2009-03-05 Seiko Epson Corp 電気回路、電気回路の駆動方法、表示装置および電子機器。
WO2009028298A1 (ja) * 2007-08-31 2009-03-05 Tokyo Institute Of Technology スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路

Family Cites Families (145)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5764933U (ja) * 1980-10-06 1982-04-17
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS62177794A (ja) * 1986-01-31 1987-08-04 Hitachi Ltd 半導体メモリセル
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH03192915A (ja) * 1989-12-22 1991-08-22 Nec Corp フリップフロップ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
GB9614800D0 (en) 1996-07-13 1996-09-04 Plessey Semiconductors Ltd Programmable logic arrays
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6271542B1 (en) * 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000077982A (ja) 1998-08-27 2000-03-14 Kobe Steel Ltd 半導体集積回路
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001053164A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
KR100418089B1 (ko) * 2001-06-21 2004-02-11 주식회사 하이닉스반도체 반도체 소자의 박막 트랜지스터 제조 방법
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US6944045B2 (en) 2001-11-19 2005-09-13 Rohm Co., Ltd. Data holding apparatus and data read out method
JP3560949B2 (ja) 2001-11-19 2004-09-02 ローム株式会社 データ保持装置およびデータ保持装置を有する電子回路
JP4091301B2 (ja) * 2001-12-28 2008-05-28 富士通株式会社 半導体集積回路および半導体メモリ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3940014B2 (ja) 2002-03-29 2007-07-04 富士通株式会社 半導体集積回路、無線タグ、および非接触型ｉｃカード
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP4001229B2 (ja) * 2002-06-10 2007-10-31 シャープ株式会社 半導体集積回路および半導体モジュール
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6998722B2 (en) * 2002-07-08 2006-02-14 Viciciv Technology Semiconductor latches and SRAM devices
JP3986393B2 (ja) 2002-08-27 2007-10-03 富士通株式会社 不揮発性データ記憶回路を有する集積回路装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6788567B2 (en) * 2002-12-02 2004-09-07 Rohm Co., Ltd. Data holding device and data holding method
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005079360A (ja) * 2003-09-01 2005-03-24 Renesas Technology Corp 半導体集積回路
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7374984B2 (en) * 2004-10-29 2008-05-20 Randy Hoffman Method of forming a thin film component
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7323909B2 (en) * 2005-07-29 2008-01-29 Sequence Design, Inc. Automatic extension of clock gating technique to fine-grained power gating
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
JP5099740B2 (ja) * 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
US8629490B2 (en) 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US7663165B2 (en) * 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5043499B2 (ja) 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US20090002044A1 (en) * 2007-06-29 2009-01-01 Seiko Epson Corporation Master-slave type flip-flop circuit
JP2009016891A (ja) * 2007-06-29 2009-01-22 Seiko Epson Corp マスタスレーブ型フリップフロップ回路
US7982250B2 (en) * 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW200921226A (en) 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP5392885B2 (ja) * 2007-11-22 2014-01-22 ローム株式会社 ＺｎＯ系半導体素子
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5178492B2 (ja) * 2007-12-27 2013-04-10 株式会社半導体エネルギー研究所 表示装置および当該表示装置を具備する電子機器
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP5202094B2 (ja) 2008-05-12 2013-06-05 キヤノン株式会社 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN102668077B (zh) 2009-11-20 2015-05-13 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路,以及使用其的半导体器件
CN102714180B (zh) 2009-12-11 2015-03-25 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
WO2011078373A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JP2003086808A (ja) * 2001-09-10 2003-03-20 Masashi Kawasaki 薄膜トランジスタおよびマトリクス表示装置
JP2004186874A (ja) * 2002-12-02 2004-07-02 Rohm Co Ltd データ保持装置およびデータ保持方法
JP2006050208A (ja) * 2004-08-04 2006-02-16 Denso Corp 電源瞬断対応論理回路
JP2007110254A (ja) * 2005-10-11 2007-04-26 Sharp Corp 集積回路
JP2007258223A (ja) * 2006-03-20 2007-10-04 Canon Inc 薄膜トランジスタ及び表示装置
JP2009049859A (ja) * 2007-08-22 2009-03-05 Seiko Epson Corp 電気回路、電気回路の駆動方法、表示装置および電子機器。
WO2009028298A1 (ja) * 2007-08-31 2009-03-05 Tokyo Institute Of Technology スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022188175A (ja) * 2009-12-11 2022-12-20 株式会社半導体エネルギー研究所 半導体装置
JP7350962B2 (ja) 2009-12-11 2023-09-26 株式会社半導体エネルギー研究所 半導体装置
JP2013207395A (ja) * 2012-03-27 2013-10-07 Semiconductor Energy Lab Co Ltd 半導体装置
JP2018117158A (ja) * 2012-03-28 2018-07-26 株式会社半導体エネルギー研究所 半導体装置
JP2019068080A (ja) * 2012-03-28 2019-04-25 株式会社半導体エネルギー研究所 信号処理装置
JP2020167429A (ja) * 2012-03-28 2020-10-08 株式会社半導体エネルギー研究所 信号処理装置
JP2013243353A (ja) * 2012-04-27 2013-12-05 Semiconductor Energy Lab Co Ltd スタンダードセル、半導体装置、及び電子機器
JP2014075785A (ja) * 2012-09-11 2014-04-24 Semiconductor Energy Lab Co Ltd フリップフロップ回路および半導体装置
JP2014207667A (ja) * 2013-03-18 2014-10-30 株式会社半導体エネルギー研究所 記憶装置
JP2020202005A (ja) * 2020-07-30 2020-12-17 株式会社半導体エネルギー研究所 半導体装置

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