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JP2011076079A - 表示装置、および電子機器 - Google Patents

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Abstract

【課題】画素にメモリを有する画素を備えた表示装置を提供する。
【解決手段】画素に、少なくとも、表示素子、容量素子、インバータおよびスイッチを設ける。容量素子に保持された信号と、インバータから出力される信号とを用いて、スイッチを制御することにより、表示素子に電圧が供給されるようにする。インバータおよびスイッチを同じ極性を持つトランジスタで構成することができる。また、画素を構成する半導体層を透光性を有する材料で形成してもよい。また、ゲート電極、ドレイン電極および容量電極を透光性を有する導電層を用いて形成してもよい。このように透光性材料で画素を形成することで、メモリが配置された画素を有していながら、その表示装置を透過型にすることができる。
【選択図】図１６

Description

本発明は、半導体装置、表示装置、発光装置又はそれらの作製方法に関する。特に、チャネル形成領域に透光性を有する半導体膜を用いた薄膜トランジスタで構成された回路を有する半導体装置、表示装置、発光装置又はそれらの作製方法に関する。特に、チャネル形成領域に酸化物半導体膜を用いた薄膜トランジスタで構成された回路を有する半導体装置、表示装置、発光装置又はそれらの作製方法に関する。
液晶表示装置に代表される表示装置のスイッチング素子として、アモルファスシリコン等のシリコン層をチャネル層として用いた薄膜トランジスタ（ＴＦＴ）が広く用いられている。アモルファスシリコンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対応することができるという利点を有する。
また、近年、半導体特性を示す金属酸化物を用いて薄膜トランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、金属酸化物の中で、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛等は半導体特性を示すことが知られている。このような金属酸化物で構成される透明半導体層をチャネル形成領域とする薄膜トランジスタが開示されている（例えば、特許文献１参照）。
また、トランジスタのチャネル層を透光性を有する酸化物半導体層で形成し、かつ、ゲート電極、ソース電極、ドレイン電極も透光性を有する透明導電膜で形成することによって、開口率を向上させる技術が検討されている（例えば、特許文献２参照）。
開口率を向上することにより、光利用効率が向上し、表示装置の省電力化および小型化を達成することが可能となる。その一方で、表示装置の大型化や、携帯機器への応用化の観点からは、開口率の向上と共にさらなる消費電力の低減が求められている。
また、電気光学素子の透明電極に対する金属補助配線として、透明電極の上下どちらかで、透明電極と導通がとれるように金属補助配線と透明電極が重なるように設けられた配線が知られている（例えば、特許文献３参照）。
また、アクティブマトリクス基板に設けられる付加容量電極をＩＴＯ、ＳｎＯ２等の透明導電膜で形成し、付加容量用電極の電気抵抗を小さくするため、金属膜から成る補助配線を付加容量用電極に接して設ける構成が知られている（例えば、特許文献４参照）。
非晶質酸化物半導体膜を用いた電界効果型トランジスタにおいて、ゲート電極、ソース電極およびドレイン電極の各電極を形成する材料は、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、ＺｎＯ、ＳｎＯ２等の透明電極や、Ａｌ、Ａｇ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｔｉ、Ｔａ等の金属電極、又はこれらを含む合金の金属電極等を用いることができる。これらの材料でなる膜を２層以上積層して接触抵抗を低減することや、界面強度を向上させることが知られている（例えば、特許文献５参照）。
また、アモルファス酸化物半導体を用いるトランジスタのソース電極、ドレイン電極およびゲート電極、補助容量電極の材料として、インジウム（Ｉｎ）、アルミ（Ａｌ）、金（Ａｕ）、銀（Ａｇ）等の金属や、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ２Ｏ４）、酸化カドミウムスズ（Ｃｄ２ＳｎＯ４）、酸化亜鉛スズ（Ｚｎ２ＳｎＯ４）等の酸化物材料を用いることができる。また、ゲート電極、ソース電極およびドレイン電極の材料は、全て同じでもよく、異なってもよいことが知られている（例えば、特許文献６、７参照）。
一方、消費電力を低減するため、画素内にメモリが配置された表示装置が検討されている（例えば、特許文献８、９参照）。また、特許文献８、９の表示装置では光反射型の画素電極が用いられている。
特開２００４−１０３９５７号公報 特開２００７−８１３６２号公報 特開平２−８２２２１号公報 特開平２−３１０５３６号公報 特開２００８−２４３９２８号公報 特開２００７−１０９９１８号公報 特開２００７−１１５８０７号公報 特開２００１−２６４８１４号公報 特開２００３−０７６３４３号公報
本発明の一態様の課題の１つは、メモリを備えた画素に関する技術を提供することである。または、本発明の一態様の他の課題の１つは、画素の開口率を向上することである。
なお、複数の課題の記載は、他の課題の存在を妨げるものではない。また、本発明の一態様は、上記の課題の全てを解決する必要はないものとする。
例えば、本発明の一態様は、映像信号の入力を制御する機能を有する第１の回路と、映像信号を保持する機能を有する第２の回路と、表示素子に供給される電圧の極性を制御する機能を有する第３の回路と、画素電極を有する表示素子とを含む表示装置である。本態様により、メモリを備えた画素を提供することができる。また、この態様において、第１乃至第３の回路は、透光性を有する材料を用いて構成し、画素電極を第１乃至第３の回路の上方に配置してもよい。
または、本発明の一態様は、第１のスイッチを有する第１の回路と、第１のスイッチを介して信号が入力される第１の容量素子、および第２の容量素子、ならびに、入力端子が第１の容量素子に電気的に接続され、かつ出力端子が第２の容量素子に電気的に接続されているインバータを有する第２の回路と、制御端子が第１の容量素子に電気的に接続されている第２のスイッチ、および制御端子が第２の容量素子に電気的に接続されている第３のスイッチを有する第３の回路と、第２のスイッチおよび第３のスイッチに電気的に接続されている画素電極を含む表示素子とを含む表示装置である。本態様により、メモリを備えた画素を提供することができる。
上記の態様において、第１乃至第３の配線を有していてもよい。この構成例においては、第１の配線は、第１のスイッチを介して、第１の容量素子に電気的に接続され、インバータの入力端子は、第１の容量素子と電気的に接続され、インバータの出力端子は、第２の容量素子と電気的に接続され、第１の容量素子は、第２のスイッチの制御端子と電気的に接続され、第２の容量素子は、第３のスイッチの制御端子と電気的に接続され、第２の配線は、第２のスイッチおよび第３のスイッチを介して、第３の配線と接続されている。
同態様において、第１乃至第３のスイッチ、第１乃至第２の容量素子、およびインバータは、透光性を有する材料を用いて構成することができる。また、画素電極は、第１乃至第３のスイッチ、第１乃至第２の容量素子、およびインバータの上方に配置することができる。
上記の本発明の各態様において、スイッチとしては、様々な形態のものを用いることができる。スイッチの一例としては、電気的スイッチ又は機械的なスイッチ等を用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタ等）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタ等）、又はこれらを組み合わせた論理回路等がある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
また、上記の各態様において、スイッチとしてトランジスタを用いる場合、そのトランジスタは単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流を抑えたい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタの一例としては、高抵抗領域を有するトランジスタ、又はマルチゲート構造を有するトランジスタ等がある。
また、上記の本発明の各態様において、スイッチとしてトランジスタを用い、そのトランジスタのソースの電位が低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖ等）の電位に近い値で動作する場合は、スイッチとしてＮチャネル型トランジスタを用いることが望ましい。反対に、そのトランジスタのソースの電位が高電位側電源（Ｖｄｄ等）の電位に近い値で動作する場合は、スイッチとしてＰチャネル型トランジスタを用いることが望ましい。なぜなら、Ｎチャネル型トランジスタではソースが低電位側電源の電位に近い値で動作する場合、Ｐチャネル型トランジスタではソースが高電位側電源の電位に近い値で動作する場合には、ゲートとソースとの間の電圧の絶対値を大きくできるからである。そのため、スイッチとして、より正確な動作を行うことができるからである。または、トランジスタがソースフォロワ動作をしてしまうことが少ないため、出力電圧の大きさが小さくなってしまうことが少ないからである。
また、上記の本発明の各態様において、スイッチとして、Ｎチャネル型トランジスタとＰチャネル型トランジスタとの両方を用いて、ＣＭＯＳ型のスイッチを用いてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型トランジスタとＮチャネル型トランジスタとのどちらか一方が導通すれば、電流が流れるため、スイッチとして機能しやすくなる。よって、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることができる。または、スイッチをオン又はオフさせるための信号の電圧振幅値を小さくすることができるので、消費電力を小さくすることができる。
なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソースまたはドレインの一方）と、出力端子（ソースまたはドレインの他方）と、導通を制御する端子（ゲート）とを有する場合がある。一方、スイッチとしてダイオードを用いる場合、スイッチは、導通を制御する端子を有していない場合がある。したがって、トランジスタよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくすることができる。
本明細書に開示されている発明では、トランジスタとして、様々な構造のトランジスタを用いることができる。つまり、用いるトランジスタの構成に限定はない。
本明細書において、半導体装置とは、半導体素子（トランジスタ、ダイオード、サイリスタ等）を含む回路を有する装置のことをいう。ただし、半導体特性を利用することで機能しうる装置全般、又は半導体材料を有する装置のことを半導体装置と呼んでもよい。本明細書において、表示装置とは、表示素子を有する装置のことを言う。
本明細書において、駆動装置とは、半導体素子、電気回路、電子回路を有する装置のことを言う。例えば、ソース信号線から画素内への信号の入力を制御するトランジスタ（選択用トランジスタ、スイッチング用トランジスタ等と呼ぶことがある。）、画素電極に電圧または電流を供給するトランジスタ、発光素子に電圧または電流を供給するトランジスタ等は、駆動装置の一例である。さらに、ゲート信号線に信号を供給する回路（ゲートドライバ、ゲート線駆動回路等と呼ぶことがある。）、ソース信号線に信号を供給する回路（ソースドライバ、ソース線駆動回路等と呼ぶことがある。）等は、駆動装置の一例である。
また、表示装置、半導体装置、照明装置、冷却装置、発光装置、反射装置、および駆動装置等を互いに組み合わせることが可能であり、このような装置も本発明の態様に含まれる。例えば、表示装置が、半導体装置および発光装置を有する場合がある。あるいは、半導体装置が、表示装置および駆動装置を有する場合がある。
また、本発明の各態様において、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板等）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。
また、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板等を用いてガラス基板と接続することが可能である。
本明細書において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層等）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード等）が、ＸとＹとの間に１個以上接続されることが可能である。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路等）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路等）、電位レベル変換回路（電源回路（昇圧回路、降圧回路等）、信号の電位レベルを変えるレベルシフタ回路等）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量等を大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路等）、信号生成回路、記憶回路、制御回路等）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
本明細書において、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、この場合でも、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、この場合でも、単数であることも可能である。
本出願の図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図は、理想的な例を模式的に示すものであり、図に示す形状又は値等に限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつき等を含むことが可能である。
なお、専門用語は、特定の実施の形態、又は実施例等を述べる目的で用いられる場合が多い。ただし、本発明の一態様は、専門用語によって、限定して解釈されるものではない。
なお、定義されていない文言（専門用語又は学術用語等の科学技術文言を含む）は、通常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されることが好ましい。
なお、第１、第２、第３等の語句は、様々な要素、部材、領域、層、区域などについて、区別して記述するために用いられる。よって、第１、第２、第３等の語句は、要素、部材、領域、層、区域等の順序および個数を限定するものではない。さらに、例えば、「第１の」を「第２の」又は「第３の」等と置き換えることが可能である。
また、「上に」、「上方に」、「下に」、「下方に」、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」等の空間的配置を示す語句は、ある要素又は特徴と、他の要素又は特徴との関連を、図によって簡単に示すために用いられる。ただし、このような用法に限定されず、これらの空間的配置を示す語句は、図に描く方向に加えて、他の方向を含む場合がある。例えば、Ｘの上にＹ、と明示的に示される場合は、ＹがＸの上にあることに限定されない。図中の構成は反転、又は１８０°回転させることが可能なので、ＹがＸの下にあることを含むことが可能である。このように、「上に」という語句は、「上に」の方向に加え、「下に」の方向を含むことが可能である。ただし、これに限定されず、図中のデバイスは様々な方向に回転することが可能なので、「上に」という語句は、「上に」、および「下に」の方向に加え、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」等の他の方向を含むことが可能である。つまり、状況に応じて適切に解釈することが可能である。
なお、Ｘの上にＹが形成されている、あるいは、Ｘ上にＹが形成されている、と明示的に記載する場合は、Ｘの上にＹが直接接して形成されていることに限定されない。直接接してはいない場合、つまり、ＸとＹと間に別の対象物が介在する場合も含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、等）であるとする。
従って、例えば、層Ｘの上に（もしくは層Ｘ上に）、層Ｙが形成されている、と明示的に記載されている場合は、層Ｘの上に直接接して層Ｙが形成されている場合と、層Ｘの上に直接接して別の層（例えば層Ｚ等）が形成されていて、その上に直接接して層Ｙが形成されている場合とを含むものとする。なお、別の層（例えば層Ｚ等）は、単層でもよいし、複層でもよい。
さらに、Ｘの上方にＹが形成されている、と明示的に記載されている場合についても同様であり、Ｘの上にＹが直接接していることに限定されず、ＸとＹとの間に別の対象物が介在する場合も含むものとする。従って例えば、層Ｘの上方に、層Ｙが形成されている、という場合は、層Ｘの上に直接接して層Ｙが形成されている場合と、層Ｘの上に直接接して別の層（例えば層Ｚ等）が形成されていて、その上に直接接して層Ｙが形成されている場合とを含むものとする。なお、別の層（例えば層Ｚ等）は、単層でもよいし、複層でもよい。
なお、Ｘの上にＹが形成されている、Ｘ上にＹが形成されている、又はＸの上方にＹが形成されている、と明示的に記載する場合、Ｘの斜め上にＹが形成される場合も含むこととする。
なお、Ｘの下にＹが、あるいは、Ｘの下方にＹが、との記載についても同様である。
透光性を有するトランジスタ又は透光性を有する容量素子を形成することで、画素内にトランジスタや容量素子を配置する場合であっても、トランジスタや容量素子が形成された部分においても光を透過させることができる。その結果、画素の開口率を向上させることができる。また、このようなトランジスタ、および透光性を有する配線を用いて、画素内にメモリを設けることにより、画素内にメモリを有しながら、透過型ディスプレイを実現することが可能となる。
また、トランジスタと素子（例えば、別のトランジスタ）とを接続する配線、または容量素子と素子（例えば、別の容量素子）とを接続する配線は、抵抗率が低く導電率が高い材料を用いて形成することで、信号の波形なまりを低減し、配線抵抗による電圧降下を低減することができる。
表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明するブロック図。 表示装置の構成例を説明する回路図。 Ａ〜Ｃ；図１６の表示装置の動作の一例を説明する回路図。 Ａ〜Ｃ；図１６の表示装置の動作の一例を説明する回路図。 Ａ〜Ｃ；図１６の表示装置の動作の一例を説明する回路図。 Ａ〜Ｃ；図１６の表示装置の動作の一例を説明する回路図。 Ａ〜Ｅ；表示装置の構成例を説明する回路図。 Ａ〜Ｄ；表示装置の構成例を説明する回路図。 表示装置の動作の一例を説明する回路図。 表示装置の動作の一例を説明する回路図。 表示装置の動作の一例を説明する回路図。 表示装置の動作の一例を説明する回路図。 表示装置の動作の一例を説明する回路図。 Ａ〜Ｄ；表示装置の構成例を説明する回路図。 表示装置の構成例を説明する回路図。 表示装置の構成例を説明する回路図。 表示装置の構成例を説明する回路図。 表示装置の構成例を説明する平面図。 表示装置の構成例を説明する平面図。 Ａ；表示装置の構成例を説明する平面図。Ｂ、Ｃ；同断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 Ａ−１、Ａ−２；表示装置の構成例を説明する平面図。Ｂ、Ｃ；同断面図。 Ａ〜Ｆ；表示装置の作製方法の一例を説明する断面図。 Ａ〜Ｅ；表示装置の作製方法の一例を説明する断面図。 Ａ〜Ｈ；電子機器の構成例を説明する図。 Ａ〜Ｄ；電子機器の構成例を説明する図。Ｅ〜Ｈ；表示装置の応用例を説明する図。 表示装置の構成例を説明する回路図。 表示装置の構成例を説明する回路図。
以下、本発明の実施の形態を説明する。本明細書に記載された発明の態様は、例えば、以下の課題を解決することができる。なお、複数の課題の記載は、他の課題の存在を妨げるものではない。また、本発明の各態様は、下記の全ての課題を解決する必要はない。
課題としては、例えば、メモリを備えた画素に関する技術を提供すること、画素の開口率を向上すること、配線抵抗を下げること、コンタクト抵抗を低減すること、電圧降下を低減すること、消費電力を下げること、表示品位を向上すること、トランジスタのオフ電流を低減すること等が挙げられる。
また、本発明の実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
また、ある一つの実施の形態で述べられている内容（一部の内容でもよい）は、その実施の形態で述べられている別の内容（一部の内容でもよい）、および／又は、一つ若しくは複数の別の実施の形態で述べられている内容（一部の内容でもよい）に対して、選択、組み合わせ、又は置き換え等を行うことができる。実施の形態で述べられている内容とは、各々の実施の形態において、参照されている一または複数の図に記載されている内容、および文章で表現されている内容のことである。
また、ある一つの実施の形態で参照されている図（一部でもよい）は、その図の別の部分、その実施の形態で参照されている別の図（一部でもよい）、および／又は、一つ若しくは複数の別の実施の形態で参照されている図（一部でもよい）に対して、組み合わせることにより、別の構成例が記載された図を描くことができる。また、ある一つの実施の形態で参照される図または記述された文章について、その一部分に基づいて、別の態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章で表される別の態様も開示されている。
そのため、例えば、能動素子（トランジスタ、ダイオード等）、配線、受動素子（容量素子、抵抗素子等）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、基板、モジュール、装置、固体、液体、気体、動作方法、作製方法等が単数又は複数記載された図面（断面図、平面図、回路図、ブロック図、フローチャート、工程図、斜視図、立面図、配置図、タイミングチャート、構造図、模式図、グラフ、表、光路図、ベクトル図、状態図、波形図、写真、化学式等）または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。
一例としては、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の一例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。別の一例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。
また、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念から、本明細書で開示されている発明の一態様を構成することが可能である。
また、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容から、本明細書で開示されている発明の一態様を構成することができる。同様に、図の一部を取り出した図から、本明細書で開示されている発明の一態様を構成することができる。
また、能動素子（トランジスタ、ダイオード等）、受動素子（容量素子、抵抗素子等）等が有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することが可能な場合がある。特に、端子の接続先が複数想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオード等）、受動素子（容量素子、抵抗素子等）等が有する一部の端子についてのみ、その接続先を特定することによって、発明の実施の態様を構成することが可能な場合がある。
また、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明の実施態様を特定することが可能な場合があり、本明細書で開示される発明の態様はこのような場合を含む。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、本明細書で開示される発明の態様を特定することが可能な場合がある。本明細書で開示される発明の態様はこのような場合を含む。
（実施の形態１）
本実施の形態では表示装置について説明する。
図１を用いて、本実施の形態で示す表示装置（半導体装置ということもできる）の構成例を説明する。表示装置は複数の画素を有する。図１には、１つの画素の断面構造を示す。
基板１０１の上方に、回路１０２、回路１０３、回路１０４が設けられている。それらの回路１０２〜１０４の上方に、絶縁層１０５が設けられている。絶縁層１０５の上方に、導電層１０６が設けられている。基板１０８の上方（図１の方向で見た場合は下方）には、導電層１０９が設けられている。導電層１０６と導電層１０９の間には、媒質１０７が設けられている。媒質１０７、導電層１０６、および導電層１０９を用いて、表示素子を構成することが可能である。そして、導電層１０６は、回路１０２、回路１０３、および／又は、回路１０４と接続されていることが可能である。導電層１０６は、回路１０２、回路１０３、および／又は、回路１０４について、それらの全体、または、多くの部分を覆って配置されることが可能である。ただし、本実施の形態は、これらに限定されない。
図１の構成例において、基板１０８または導電層１０９のいずれかを設けないことが可能であり、回路１０２、回路１０３および回路１０４について、いずれかを設けないことが可能である。
ここで、回路１０２は、一例として、信号（一例としては、画像信号）を、画素内に入れるか否かを制御する機能を有する。したがって、回路１０２は、選択用トランジスタ、または、スイッチング用トランジスタを有することが可能である。
ここで、回路１０３は、一例として、信号を保持する機能を有する。すなわち、回路１０３は、メモリ機能を有する。回路１０３は、メモリとして、例えば、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ等を有する。さらに、回路１０３は、リフレッシュ回路を有することも可能である。リフレッシュ回路によって、ＤＲＡＭのデータをリフレッシュすることができる。したがって、回路１０３は、インバータ、クロックドインバータ、容量素子、アナログスイッチ等を有することが可能である。
ここで、回路１０４は、一例として、媒質１０７に供給する電圧の極性を制御する機能を有する。そのため、媒質１０７の種類によっては、回路１０４を設けない場合もある。よって、回路１０４は、インバータ、ソースフォロワ、アナログスイッチ等を有することが可能である。このように、画素内にメモリを配置することにより、信号の書き換え頻度を低くすることができるため、消費電力を低くすることができる。ただし、本実施の形態はこれらに限定されない。
回路１０２〜１０４が上記の機能を有する場合、回路１０２、回路１０３、および／又は、回路１０４が有するトランジスタ、または配線は、透光性を有する材料を有して構成されていることが可能である。例えば、トランジスタについて、ゲート電極、半導体層、ソース電極又はドレイン電極に関して、その一部、または全部は、透光性を有する材料を有して形成されることが可能である。そのため、トランジスタまたは配線を配置しても、光を透過させることができる。同様に、ソース信号線、ゲート信号線、容量配線、電源線等の配線も、透光性を有する材料を有して構成することが可能である。したがって、複数の画素が配置された画素領域は、その領域のほとんどにおいて、光を透過させることができる。
なお、ソース信号線、ゲート信号線、容量配線、電源線等の配線は、その一部、または、全部について、透光性を有する材料を有して構成されることが可能であるが、これに限定されず、導電率の高い材料を有して構成することが可能である。つまり、透光性を有しない材料を有して構成することも可能である。例えば、透光性を有する層と、透光性を有しない層とを積層状態にすることも可能である。これらの場合、光を透過させる領域が狭くなるため、開口率は低下するが、導電率が高いため、信号のなまりの低減、電圧降下の低減が可能になる。
特に、画素を駆動するための回路、例えば、ゲートドライバ、ソースドライバ、共通電極（対向電極）駆動回路等において、透光性を有しない層を有して、配線、および／又は、トランジスタを構成することは可能である。ゲートドライバ、ソースドライバ、共通電極（対向電極）駆動回路等においては、光を透過させる必要がない。そのため、導電率が高い配線や電極を用いて、配線やトランジスタを構成することにより、信号のなまりの低減、電圧降下の低減が可能になる。
なお、導電層１０６または導電層１０９は、透光性を有する材料を有して形成されることが可能である。ここで、図１に示すように、導電層１０６の下に、回路１０２、回路１０３、または、回路１０４を配置することが可能である。このとき、回路１０２、回路１０３、または、回路１０４は、透光性を有する材料を有して形成されることが可能であるため、開口率を向上させることができる。または、透過型の表示装置を構成させることが可能となる。つまり、画素内にメモリを配置しながら、透過型の表示装置を構成することができる。
なお、導電層１０６、および／又は、導電層１０９において、その一部に、透光性を有しない材料、つまり、導電率の高い材料を有することが可能である。導電層１０６の一部において、導電率の高い材料を有することにより、その部分で、光を反射させることができる。そのため、半透過型の表示装置を構成することが可能となる。
なお、導電層１０６の下には、回路１０２、回路１０３、または、回路１０４について、少なくとも一つが配置されていればよい。または、導電層１０６の下には、回路１０２、回路１０３、または、回路１０４について、それらの一部が配置されていればよい。
なお、導電層１０６は、画素電極としての機能を有することが可能である。または、導電層１０９は、共通電極としての機能を有することが可能である。
ただし、導電層１０９は、基板１０８に形成されることに限定されない。基板１０１に形成されることも可能である。
なお、媒質１０７の例としては、液晶、有機ＥＬ、無機ＥＬ、電気泳動材料、電子粉流体、トナー等を有する場合がある。媒質１０７は、導電層１０６および導電層１０９によって供給される電圧または電流によって、その光学特性が制御される。
図１では、１画素の中に回路１０２、回路１０３、回路１０４が設けられている例が示されているが、本実施の形態は、これに限定されない。より多くの回路を設けることが可能であるし、より少ない回路を設けることも可能である。
なお、基板１０１または基板１０８は、絶縁性を有する基板であることが望ましい。それらの一例としては、ガラス基板、プラスチック基板、フレキシブル基板、ＰＥＴ（ポリエチレンテレフタレート）基板、ステンレス・スチル・ホイル基板、ＳＯＩ基板、シリコン基板、セラミック基板、石英基板、サファイア基板等をあげることができる。金属やステンレス等の導電体でなる導電性基板の表面を絶縁材料で被覆したものを用いることもできる。基板としてガラスまたはプラスチックを用いることにより、光を透過させることが可能となる。または、基板１０１、１０８として、プラスチック基板またはフレキシブル基板を用いることにより、基板を曲げることが可能となり、破損しにくくすることが可能となる。
なお、基板１０１または基板１０８には、表面に、絶縁層を一層、または、複数層で形成しておいてもよい。その絶縁層によって、基板中に含まれる不純物が拡散してしまうことを低減することが可能となる。
（実施の形態２）
本実施の形態では表示装置について説明する。
図２乃至図１４を用いて、本実施の形態で示す表示装置（半導体装置ということもできる）の構成例を説明する。表示装置は複数の画素を有する。図２乃至図１４には、１つの画素の断面構造を示す。
図２に示すように、基板１０１の上方に、導電層２０１ａ、２０１ｂが配置されている。導電層２０１ａ、２０１ｂの上方に、絶縁層２０２が配置されている。絶縁層２０２の上方に、半導体層２０３が配置されている。半導体層２０３または絶縁層２０２の上方に、導電層２０４ａ、導電層２０４ｂおよび導電層２０４ｃが配置されている。導電層２０４ａ、導電層２０４ｂ、導電層２０４ｃ、または半導体層２０３の上方には、絶縁層２０５が配置されている。絶縁層２０５の上方に、導電層２０６が配置されている。導電層２０４ｂは、絶縁層２０５に形成されたコンタクトホールを介して、導電層２０６と接続されている。半導体層２０３の上側と、導電層２０４ａ、２０４ｂの下側とが、接触し、接続されている。
なお、導電層２０１ａおよび導電層２０１ｂは、同じ成膜工程を経て形成された膜（単層または積層）に対してエッチング処理を行うことで形成することが可能である。この場合、導電層２０１ａおよび導電層２０１ｂは概ね同じ材料を有する。同様に、導電層２０４ａ、導電層２０４ｂおよび導電層２０４ｃは、同じ成膜工程を経て形成された膜（単層または積層）に対してエッチング処理を行うことで形成することが可能である。この場合、導電層２０４ａと導電層２０４ｂと導電層２０４ｃとは、概ね同じ材料を有する。
導電層２０１ａは、トランジスタ２０７のゲート電極としての機能を有することが可能である。または、導電層２０１ａは、ゲート信号線としての機能を有することが可能である。導電層２０１ｂは、容量素子２０８、２０９の容量電極としての機能を有することが可能である。または、導電層２０１ｂは、保持容量線としての機能を有することが可能である。
絶縁層２０２は、トランジスタ２０７のゲート絶縁層としての機能を有することが可能である。または、絶縁層２０２は、容量素子２０８、２０９の絶縁層としての機能を有することが可能である。
導電層２０４ａ、２０４ｂは、トランジスタ２０７のソース電極またはドレイン電極としての機能を有することが可能である。または、導電層２０４ａ、２０４ｂは、ソース信号線またはビデオ信号線としての機能を有することが可能である。
導電層２０４ｃは、容量素子２０８の容量電極としての機能を有することが可能である。または、導電層２０４ｃは、保持容量線としての機能を有することが可能である。
半導体層２０３は、トランジスタ２０７の活性層としての機能を有することが可能である。または、半導体層２０３は、トランジスタ２０７のチャネル層としての機能を有することが可能である。または、半導体層２０３は、トランジスタ２０７の高抵抗領域としての機能を有することが可能である。または、半導体層２０３は、トランジスタ２０７の不純物領域としての機能を有することが可能である。
導電層２０６は、画素電極としての機能を有することが可能である。または、導電層２０６は、容量素子２０９の容量電極としての機能を有することが可能である。
導電層２０６は、図１に示す導電層１０６に対応させることが可能である。または、絶縁層２０５は、図１に示す絶縁層１０５に対応させることが可能である。
このように、導電層２０６の下方に、トランジスタ２０７や容量素子２０８等を配置することが可能である。トランジスタ２０７や容量素子２０８等は、透光性を有するため、開口率を高くすることが可能である。または、透過型表示装置を構成することが可能である。そして、トランジスタ２０７や容量素子２０８、２０９を用いて、選択用トランジスタ、メモリ、ＤＲＡＭ、ＳＲＡＭ、アナログスイッチ、インバータ、クロックドインバータ等を構成することが可能である。
なお、トランジスタ２０７は、半導体層２０３の下側に導電層２０１ａが存在するため、ボトムゲート型のトランジスタであると言うことができる。または、トランジスタ２０７は、逆スタガ型のトランジスタであると言うことができる。または、トランジスタ２０７は、半導体層２０３の上にチャネル保護膜がないため、チャネルエッチ型のトランジスタであると言うことができる。または、トランジスタ２０７は、薄膜トランジスタであると言うことができる。
なお、トランジスタや容量素子の構成は、図２の構成に限定されない。他の様々な構成を適用することが可能である。
例えば、チャネル部に対して、ゲート電極と反対側に電極を設けるようなトランジスタを構成することが可能である。図３に、導電層２０６ａを半導体層２０３および絶縁層２０５の上方に設けた場合の画素の構成例を示す。導電層２０６ａは、トランジスタ２０７のバックゲートとして機能させることが可能である。導電層２０６ａには、導電層２０１ａとは異なる電位を供給することにより、トランジスタ２０７の動作を安定にさせることができる。または、導電層２０６ａには、導電層２０１ａと同じ電位を供給することにより、トランジスタ２０７のチャネルが実質的に２倍になるため、実質的に移動度を高くすることができる。
なお、導電層２０６ａ、２０６は、同じ成膜工程を経て形成された膜（単層または積層）に対してエッチング処理を行うことで形成することが可能である。この場合、導電層２０６ａおよび導電層２０６は概ね同じ材料を有する。
なお、容量素子２０８は、図３に示すように、導電層２０４ｃと導電層２０１ｃとの間に、半導体層２０３ａを設けることも可能である。ここで、半導体層２０３、２０３ａは、同じ成膜工程を経て形成された膜（単層または積層）に対してエッチング処理を行うことで形成することが可能である。この場合、半導体層２０３と半導体層２０３ａは、概ね同じ材料を有する。
なお、周辺回路部（例えば、画素を駆動する回路部）のトランジスタと、画素部のトランジスタの構成を異ならせることが可能である。一例として、画素部においては、図２のように、トランジスタ２０７には導電層２０６ａを設けない構成とし、一方、画素部を駆動する回路においては、図３のように、トランジスタ２０７には導電層２０６ａを設ける構成とすることが可能である。画素部を駆動する回路においては、トランジスタ２０７のしきい値電圧を制御することが、非常に重要である。しかし、画素部においては、仮に、トランジスタ２０７がノーマリーオン状態になっても、動作させることが可能な場合がある。さらに、画素部では、導電層２０６ａを設けないことによって、開口率が低下することを防ぐことができる。したがって、画素部のトランジスタ２０７は導電層２０６ａを設けない構成とし、画素部を駆動する回路のトランジスタ２０７は、導電層２０６ａを設ける構成とすることによって、表示装置を適切に動作させ、かつ、画素部の開口率を高くすることができる。
ただし、本実施の形態は、図３に限定されない。導電層２０６ａとは別の層を用いて、画素を構成することができる。図４にその一例を示す。
絶縁層２０５と導電層２０６との間に、導電層４０６ａと絶縁層４０５を配置する。導電層４０６ａは、トランジスタ２０７のバックゲートとして機能させることが可能である。このように、導電層２０６とは別の層を用いることによって、導電層２０６の下に、トランジスタ２０７および導電層４０６ａを配置することができる。そのため、画素においてこの構造のトランジスタ２０７を用いることにより、開口率を向上させることができる。
なお、導電層４０６ａと同じ層の導電膜を用いることにより、容量素子４０８を構成することが可能である。容量素子４０８は、導電層４０６ｂと導電層２０１ｃとを用いて構成することが可能である。または、容量素子４０９は、導電層４０６ｂと導電層２０６とを用いて構成することが可能である。または、容量素子４０８ａは、導電層４０６ｂと導電層２０４ｄとを用いて構成することが可能である。
なお、導電層２０１ａおよび導電層２０１ｃは、同じ成膜工程を経て形成された膜（単層または積層）に対してエッチング処理を行うことで形成することが可能である。この場合、導電層２０１ａと導電層２０１ｃは、概ね同じ材料を有する。なお、導電層２０４ａ、２０４ｂ、２０４ｄは、同じ成膜工程を経て形成された膜（単層または積層）に対してエッチング処理を行うことで形成することが可能である。この場合、導電層２０４ａ、導電層２０４ｂおよび導電層２０４ｄは、概ね同じ材料を有する。導電層４０６ａ、４０６ｂは、同じ成膜工程を経て形成された膜（単層または積層）に対してエッチング処理を行うことで形成することが可能である。この場合、導電層４０６ａと導電層４０６ｂは、概ね同じ材料を有する。
なお、図２、図３および図４において、トランジスタ２０７は、半導体層２０３の上に、チャネル保護膜を配置しない場合の例を示す。ただし、本実施の形態は、これに限定されない。チャネル保護膜を配置することが可能である。一例として、図２のトランジスタ２０７に、チャネル保護膜５０３を配置した場合を図５に示す。同様に、図３、図４の場合も、チャネル保護膜を配置して、トランジスタを構成させることが可能である。図５のトランジスタ２０７においては、チャネル保護膜５０３を配置することにより、半導体層２０３の厚さを薄くすることが可能となる。そのため、オフ電流を低減することが可能となる。または、Ｓ値（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ ｖａｌｕｅ）を小さくすることが可能となる。または、半導体層２０３と導電層２０４ａ、２０４ｂとのエッチング時の選択比を考慮する必要がないため、自由に材料を選択することが可能となる。
図２乃至図５の構成例は、導電層２０４ａ、２０４ｂの下に、半導体層２０３が配置されていない領域を有する。本実施の形態は、これらの構成に限定されず、図６に示すように、導電層２０４ａ、２０４ｂの下の全域に、半導体層２０３を配置するようにしてもよい。その場合、チャネル保護膜５０３を設けないことも可能である。チャネル保護膜５０３を設けない場合、多階調マスク（ハーフトーンマスクまたはグレートーンマスクとも言う）を用いて、マスク（レチクル）数を低減することが可能である。例えば、次のような工程を行えばよい。半導体層２０３、導電層２０４ａおよび導電層２０４ｂを構成する膜を連続的に成膜する。レジストマスクを形成し、それらの層を同時にエッチングする。レジストマスクのアッシング等を行って、導電層２０４ａおよび導電層２０４ｂのみをエッチングするマスクを形成する。１枚の露光用マスクで、半導体層２０３のチャネル部分、ならびに導電層２０４ａおよび導電層２０４ｂをエッチングするためのレジストマスクを形成することが可能である。
図２乃至図６には、画素の構成例として、半導体層２０３の上側と導電層２０４ａ、２０４ｂの下側とが接触し、電気的に接続されている構成例が示されている。もちろん、本実施の形態は、これに限定されない。半導体層２０３の下側に接触し、電気的に接続された導電層を設けることも可能である。以下、図７乃至図１０を参照して、このような構成例を説明する。
図２において、半導体層２０３の上側と、導電層２０４ａ、２０４ｂの下側とが接触する場合のトランジスタ２０７の断面図を、図７に示す。同様に、図３において、半導体層２０３の上側と、導電層２０４ａ、２０４ｂの下側とが接触する場合のトランジスタ２０７の断面図を、図８に示す。同様に、図４において、半導体層２０３の上側と、導電層２０４ａ、２０４ｂの下側とが接触する場合のトランジスタ２０７の断面図を、図９に示す。同様に、図６において、チャネル保護膜５０３を配置せず、かつ、半導体層２０３の上側と、導電層２０４ａ、２０４ｂの下側とが接触する場合のトランジスタ２０７の断面図を、図１０に示す。なお、図１０において、導電層２０６と、半導体層２０３とが接触する部分においては、半導体層２０３が、十分にＮ型化、または、Ｐ型化されていることが望ましい。つまり、これらの接触部分がオーミックコンタクトとなっていることが望ましい。
なお、図２乃至図１０では、導電層２０４ａ、２０４ｂと半導体層２０３との間には、絶縁層が設けられていない構成例が示されている。もちろん、本実施の形態は、これに限定されない。導電層２０４ａ、２０４ｂと半導体層２０３との間に、絶縁層を設けることが可能である。一例として、図２において、絶縁層１１０５を設けた場合の断面図を図１１に示す。導電層２０４ａ、２０４ｂと、半導体層２０３とは、絶縁層１１０５に設けられたコンタクトホールを介して、接続されている。
なお、この場合、導電層２０４ａ、２０４ｂと同じレイヤーの導電層を用いて、チャネル部に対して、ゲート電極と反対側に電極を設けることが可能である。その場合の例を図１２に示す。導電層２０４ｅが、チャネル部に対して、ゲート電極と反対側に設けられている。このように、導電層２０４ａと同じレイヤーで設けられているため、画素部において、このようなトランジスタ構造を用いても、開口率が低下することを防ぐことができる。
なお、導電層２０４ａ、２０４ｂ、２０４ｅは、同じ成膜工程を経て形成された膜（単層または積層）に対してエッチング処理を行うことで形成することが可能である。この場合、導電層２０４ａと導電層２０４ｂと導電層２０４ｅは、概ね同じ材料を有する。
なお、図３乃至図１０の画素の場合も、図１１、図１２と同様のトランジスタ２０７を適用することができる。
なお、絶縁層を介して配置された、各層の導電層同士を接続させる場合、絶縁層にコンタクトホールを開ける必要がある。その場合のコンタクト構造の例を図１３に示す。コンタクト構造１３０１の場合、導電層２０１ｂ、導電層２０４ｂ、および導電層２０６を電気的に接続するために、絶縁層２０５および絶縁層２０２にコンタクトホールが形成されている。これらのコンタクトホールは同時に形成される。この場合、マスク数（レチクル数）やプロセス工程数を減らすことができる。しかし、導電層２０４ｂと導電層２０１ｂとを接続させたい場合、導電層２０６を介して、接続させる必要があるため、コンタクト抵抗が高くなる、またはレイアウト面積が大きくなる可能性がある。一方、コンタクト構造１３０２のように、絶縁層２０２にコンタクトホールを開けて、導電層２０４ａと導電層２０１ａとを直接接続させることも可能である。この場合、コンタクト抵抗が高くなる可能性や、レイアウト面積が大きくなる可能性を低くすることが可能である。
導電層４０６ａ、４０６ｂが存在する場合のコンタクト構造の構成例を、図１４に示す。コンタクト構造１４０１の場合、絶縁層４０５、２０５、２０２に、同時にコンタクトホールを開けて、導電層２０１ａ、２０４ｂ、４０６ａ、２０６を接続している。この場合、マスク数（レチクル数）やプロセス工程数を減らすことができる。しかし、導電層４０６ａと導電層２０４ｂや導電層２０１ａとを接続させる場合、導電層２０６を介して、接続させる必要があるため、コンタクト抵抗が高くなる、またはレイアウト面積が大きくなる可能性がある。一方、コンタクト構造１４０２のように、絶縁層２０５および絶縁層２０２にコンタクトホールを開けて、導電層４０６ｂと導電層２０４ｄ、導電層２０１ｃとを直接接続させることも可能である。この場合、コンタクト抵抗が高くなる可能性や、またはレイアウト面積が大きくなる可能性を低くすることが可能である。
なお、図２乃至図１２では、ボトムゲート型のトランジスタの場合の例を示すが、本実施の形態は、これに限定されない。トップゲート型トランジスタを用いて構成することも可能である。同様に、逆スタガ型のトランジスタに限定されず、プレーナ型トランジスタを用いて構成することも可能である。
なお、図２乃至図１２に示す半導体層２０３は、単層構造または積層構造の半導体膜から形成することができる。半導体層を形成する膜は、インジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、有機インジウム、有機スズ、酸化亜鉛（ＺｎＯ）等の透光性を有する材料で形成することができる。また、酸化亜鉛を含むインジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）、酸化亜鉛にガリウム（Ｇａ）をドープした材料、酸化スズ（ＳｎＯ２）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物等で形成してもよい。これらの材料でなる膜は、スパッタリング法により形成することができる。
なお、図１乃至図１４に示す導電層、例えば、導電層２０１ａ、２０１ｂ、２０４ａ〜２０４ｅ、２０６、２０６ａ、４０６ａ、４０６ｂ等は、単層構造または積層構造の導電膜から形成することができる。これらの導電層を形成する膜は、インジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、有機インジウム、有機スズ、酸化亜鉛（ＺｎＯ）等の透光性を有する材料で形成することができる。また、酸化亜鉛を含むインジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）、酸化亜鉛にガリウム（Ｇａ）をドープした材料、酸化スズ（ＳｎＯ２）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物等で形成してもよい。これらの材料でなる膜は、スパッタリング法により形成することができる。ただし、積層構造の導電膜で、図１乃至図１４に示す導電層を形成する場合には、積層構造における光透過率を十分に高くすることが望ましい。
なお、ソース信号線、ゲート信号線、容量配線、電源線等の配線は、その一部、または、全部について、導電率の高い材料を有して構成することが可能である。つまり、透光性を有しない材料を有して構成することも可能である。例えば、透光性を有する層と、透光性を有しない層とを積層状態にすることも可能である。この場合の配線材料としては、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、ニオブ（Ｎｂ）、セリウム（Ｃｅ）、クロム（Ｃｒ）等の金属材料、またはこれらの金属材料を主成分とする合金材料、またはこれらの金属材料を成分とする窒化物を用いて、単層又は積層で形成することができる。
なお、ある導電層の一つとしてＩＴＯを用い、別の一つとしてアルミニウムを用いた場合、それらが接続した場合、化学反応が起きてしまう場合がある。したがって、化学反応が起きることを避けるために、それらの間に、高融点材料を用いることが望ましい。例えば、高融点材料の例としては、モリブデン、チタン、タングステン、タンタル、クロム等があげられる。そして、高融点材料を用いた膜の上に、導電率の高い材料を用いて、導電層を多層膜とすることが好適である。導電率の高い材料としては、アルミニウム、銅、銀等があげられる。例えば、導電膜を積層構造で形成する場合には、１層目をモリブデン、２層目をアルミニウム、３層目をモリブデンの積層、若しくは、１層目をモリブデン、２層目にネオジムを微量に含むアルミニウム、３層目をモリブデンの積層で形成することができる。このような構成とすることによりヒロックを防止することができる。
図１乃至図１４に示す絶縁層、例えば、絶縁層１０５、２０２、２０５、４０５、１１０５等は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、又は酸化タンタル膜の単層または積層で設けることができる。各々の絶縁層は、スパッタ法等を用いて膜厚を５０ｎｍ以上２５０ｎｍ以下で形成することができる。例えば、絶縁層として、スパッタ法又はＣＶＤ法により酸化シリコン膜を１００ｎｍの厚さで形成することができる。または、スパッタ法により酸化アルミニウム膜を１００ｎｍの厚さで形成することができる。または、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の酸素又は窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜や、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる膜を単層又は積層構造で設けることができる。
また、図１乃至図１４に示す絶縁層は、カラーフィルタ、および／又は、ブラックマトリックスとしての機能を有することが可能である。基板１０１側にカラーフィルタを設けることにより、対向基板側にカラーフィルタを設ける必要がなくなり、２つの基板の位置を調整するためのマージンが必要なくなるため、パネルの製造を容易にすることができる。
図２乃至図１４に示す半導体層、例えば、半導体層２０３として、例えば、Ｉｎ、Ｍ、またはＺｎを含む酸化物半導体を用いることができる。ここで、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ、またはＣｏ等から選ばれた一の金属元素又は複数の金属元素を示す。また、ＭとしてＧａを用いる場合は、この材料からなる半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。また、半導体層２０３には絶縁性の不純物を含ませても良い。当該不純物として、酸化シリコン、酸化ゲルマニウム、酸化アルミニウム等に代表される絶縁性酸化物、窒化シリコン、窒化アルミニウム等に代表される絶縁性窒化物、若しくは酸窒化シリコン、酸窒化アルミニウム等の絶縁性酸窒化物が適用される。これらの絶縁性酸化物若しくは絶縁性窒化物は、酸化物半導体の電気伝導性を損なわない濃度で添加される。酸化物半導体に絶縁性の不純物を含ませることにより、該酸化物半導体の結晶化を抑制することができる。酸化物半導体の結晶化を抑制することにより、薄膜トランジスタの特性を安定化することが可能となる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体に酸化シリコン等の不純物を含ませておくことで、３００℃乃至６００℃の熱処理を行っても、該酸化物半導体の結晶化又は微結晶粒の生成を防ぐことができる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体層をチャネル形成領域とする薄膜トランジスタの製造過程では、熱処理を行うことでＳ値や電界効果移動度を向上させることが可能であるが、そのような場合でも薄膜トランジスタがノーマリーオンになってしまうのを防ぐことができる。また、当該薄膜トランジスタに熱ストレス、バイアスストレスが加わった場合でも、しきい値電圧の変動を防ぐことができる。
薄膜トランジスタのチャネル形成領域に適用する酸化物半導体として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体を適用することができる。すなわち、これらの酸化物半導体に結晶化を抑制し非晶質状態を保持させる不純物を加えることによって、薄膜トランジスタの特性を安定化させることができる。当該不純物は、酸化シリコン、酸化ゲルマニウム、酸化アルミニウム等に代表される絶縁性酸化物、窒化シリコン、窒化アルミニウム等に代表される絶縁性窒化物、若しくは酸窒化シリコン、酸窒化アルミニウム等の絶縁性酸窒化物等である。
一例として、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いたスパッタ法で、半導体膜を形成することができる。スパッタの条件としては、例えば、基板１０１とターゲットとの距離を３０ｍｍ〜５００ｍｍ、圧力を０．１Ｐａ〜２．０Ｐａ、直流（ＤＣ）電源出力を０．２５ｋＷ〜５．０ｋＷ（直径８インチのターゲット使用時）、雰囲気をアルゴン雰囲気、酸素雰囲気、又はアルゴンと酸素との混合雰囲気とすることができる。半導体膜の膜厚は、５ｎｍ〜２００ｎｍ程度とすればよい。
上記のスパッタ法としては、スパッタ用電源に高周波電源を用いるＲＦスパッタ法や、ＤＣスパッタ法、パルス的に直流バイアスを加えるパルスＤＣスパッタ法等を用いることができる。ＲＦスパッタ法は主に、絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に、金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置を用いてもよい。多元スパッタ装置では、同一チャンバーで異なる膜を積層形成することも、同一チャンバーで複数種類の材料を同時にスパッタして一の膜を形成することもできる。さらに、チャンバー内部に磁界発生機構を備えたマグネトロンスパッタ装置を用いる方法（マグネトロンスパッタ法）や、マイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法等を用いてもよい。また、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法等を用いてもよい。
なお、トランジスタ２０７のチャネル層として用いる半導体材料としては、酸化物半導体に限られない。例えば、シリコン層（アモルファスシリコン層、微結晶シリコン層、多結晶シリコン層又は単結晶シリコン層）をトランジスタ２０７のチャネル層として用いてもよい。他にも、トランジスタ２０７のチャネル層として、透光性を有する有機半導体材料、カーボンナノチューブ、ガリウムヒ素やインジウムリン等の化合物半導体を用いてもよい。
なお、半導体層２０３を形成した後、窒素雰囲気下又は大気雰囲気下において、１００℃〜６００℃、代表的には２００℃〜４００℃の熱処理を行うことが好ましい。例えば、窒素雰囲気下で３５０℃、１時間の熱処理を行うことができる。この熱処理により島状の半導体層２０３の原子レベルの再配列が行われる。この熱処理（光アニール等も含む）は、島状の半導体層２０３中におけるキャリアの移動を阻害する歪みを解放できる点で重要である。なお、上記の熱処理を行うタイミングは、半導体層２０３の形成後であれば特に限定されない。
一例としては、以上の材料を用いて構成することで、半導体装置または表示装置を作製することができる。
（実施の形態３）
本実施の形態では、表示装置について説明する。本実施の形態に係る表示装置は、映像信号の入力を制御する機能を有する第１の回路と、映像信号を保持する機能を有する第２の回路と、液晶素子等の表示素子に供給される電圧の極性を制御する機能を有する第３の回路と、表示素子とを含む表示装置である。本実施の形態の表示装置は、画素に情報を記憶するメモリ機能を備えている。
図１５に、表示装置（半導体装置ということもできる。）全体の回路図（ブロック図）を示す。画素部１５０１には、複数の画素がマトリックス状に配置されている。画素部１５０１の周辺には、画素部１５０１を駆動する、あるいは制御するための回路１５０２および回路１５０３が配置されている。さらに、表示装置は、回路１５０２および回路１５０３に信号を供給する回路１５０４を有する。
回路１５０２は、画素部１５０１に配置されているトランジスタのゲートの電位を制御する機能を有することが可能である。したがって、回路１５０２は、ゲート線駆動回路、ゲートドライバ、または、スキャンドライバと呼ばれる回路の機能を有することが可能である。回路１５０３は、画素部１５０１に配置されているトランジスタのソースまたはドレインの電位を制御する機能を有することが可能である。または、回路１５０３は、画素部１５０１に、映像信号を供給する機能を有することが可能である。したがって、回路１５０３は、ソース線駆動回路、ソースドライバ、または、データドライバと呼ばれる回路の機能を有することが可能である。回路１５０３は、アナログスイッチのみを有して回路を構成することも可能である。回路１５０２、１５０３には、クロック信号、スタートパルス信号、ラッチ信号、映像信号、対向電圧反転信号等、さまざまな信号が入力される。そのような信号は、回路１５０４から、回路１５０２、１５０３に供給される。したがって、回路１５０４は、コントローラ、パルスジェネレータ等と呼ばれる機能を有することが可能である。
次に、画素部１５０１に配置される画素の例を図１６に示す。図１６は、１画素分の回路図を示している。画素は、回路１０２、回路１０３、回路１０４、容量素子１６１２、および画素電極を有する表示素子１６１３を有する。なお、本発明の実施の形態の一形態は、これらに限定されない。
回路１０２は、スイッチ１６０２を有する。回路１０３は、インバータ１６０３、容量素子１６０４、１６０５を有する。回路１０４は、スイッチ１６０６、１６０７を有する。ここで、インバータ１６０３は、信号を反転させる機能を備えていてもよいし、あるいは、出力をハイインピーダンス状態（フローティング状態）にする機能を備えていてもよい。
スイッチ１６０２は、配線１６０１と接続されている。容量素子１６０５は、配線１６１１とスイッチ１６０２との間に接続されている。容量素子１６０４は、配線１６１０とインバータ１６０３の出力端子との間に接続されている。インバータ１６０３の入力端子は、スイッチ１６０２に接続されている。インバータ１６０３の出力端子は、容量素子１６０４と接続されている。配線１６０８と、配線１６０９とは、スイッチ１６０６、１６０７を介して、接続されている。スイッチ１６０６は、インバータ１６０３の出力信号、または、容量素子１６０４に保持された信号によって、オンとオフ（導通と非導通）が制御される。スイッチ１６０７は、インバータ１６０３の入力信号、または、容量素子１６０５に保持された信号によって、オンとオフ（導通と非導通）が制御される。表示素子１６１３は、スイッチ１６０７とスイッチ１６０６の間のノードと、配線１６１５との間に接続されている。容量素子１６１２は、スイッチ１６０７とスイッチ１６０６の間のノード、または、表示素子１６１３の画素電極と、配線１６１４との間に接続されている。
図１６の構成例において、容量素子１６１２は、省略することが可能である。または、容量素子１６０４は、省略することが可能である。
図１６に示す回路図と、図１に示す断面図とを対応させると、一例としては、導電層１０９は、対向電極または共通電極に対応させることができる。また、導電層１０９は配線１６１５と対応させることができる。または、表示素子１６１３は、媒質１０７を有すると言うことができる。または、導電層１０６は、画素電極としての機能を有し、表示素子１６１３が有する画素電極と対応させることができる。
なお、配線１６１０と配線１６１１とを互いに接続して、１つの配線として形成することが可能である。なお、配線１６１０、および／又は、配線１６１１を、配線１６０８、配線１６０９および配線１６１４に接続することで、１つの配線として形成することが可能である。なお、配線１６１４は、配線１６０８、配線１６０９、配線１６１０、または、配線１６１１に接続することで、１つの配線として形成することが可能である。
スイッチ１６０２は、配線１６０１に供給される信号を画素内（または、容量素子１６０５、１６０４、インバータ１６０３）に入力するか否かを制御する機能を有することが可能である。したがって、スイッチ１６０２は、スイッチング用、または、選択用としての機能を有するということが可能である。
配線１６０１は、図１５に示す回路１５０３に電気的に接続されている。したがって、回路１５０３から配線１６０１に、映像信号が供給されることが可能である。そのため、配線１６０１は、ソース線、ソース信号線、データ線、データ信号線等と呼ばれることが可能である。
なお、配線１６０１は、透光性を有する材料で形成することにより、開口率を高くすることができる。ただし、本実施の形態は、これに限定されない。例えば、配線１６０１は、非透光性であり、導電率の高い材料で形成することにより、信号遅延を低減させることが可能である。また、配線１６０１を、導電率の高い材料でなる層と、透光性を有する材料で形成された層との積層膜で形成することが可能である。
スイッチ１６０２を介して画素に入力された信号は、容量素子１６０５に保持される。容量素子１６０５は、信号を保持する機能を有する。したがって、容量素子１６０５は、メモリであるということが可能である。さらに、容量素子１６０５は、時間の経過に伴い、保持した信号が減衰していく可能性があるため、ＤＲＡＭであるということが可能である。
インバータ１６０３は、容量素子１６０５に保持された信号、または、スイッチ１６０２を介して配線１６０１から供給された信号を、反転して出力する機能を有する。そして、インバータ１６０３から出力された信号は、容量素子１６０４に保持される。さらに、容量素子１６０４は、時間の経過に伴い、保持した信号が減衰していく可能性があるため、ＤＲＡＭであるということが可能である。
インバータ１６０３が配置されているため、通常、容量素子１６０５に保持された信号と、容量素子１６０４に保持された信号とは、互いに反転した信号となっている。したがって、一方がＨ信号（高レベルの信号）の場合は、他方がＬ信号（低レベルの信号）となることが多い。ただし、インバータ１６０３が信号を出力しない場合、例えば、出力がハイインピーダンス状態になっている場合は、この限りではない。
スイッチ１６０６は、配線１６０８の電位を、容量素子１６１２、または、表示素子１６１３に供給するか否かを制御する機能を有する。同様に、スイッチ１６０７は、配線１６０９の電位を、容量素子１６１２、または、表示素子１６１３に供給するか否かを制御する機能を有する。
このように、容量素子１６０５に保持された信号と、容量素子１６０４に保持された信号とは、互いに反転している場合が多いため、スイッチ１６０６とスイッチ１６０７とは、一方がオン状態（導通状態）にあり、他方がオフ状態（非導通状態）にあることが多い。したがって、その場合は、表示素子１６１３には、配線１６０９か配線１６０８かどちらかの電位が供給されることとなる。このとき、配線１６０９の電位と、配線１６０８の電位とが異なっていれば、表示素子１６１３に供給される電位も異なるため、表示素子１６１３を異なる状態（例えば、透過と非透過、発光と非発光、明と暗、散乱と透過）等に制御することができる。そのため、表示状態を変えることができ、階調を表現して、画像を表示することが可能となる。
次に、図１６に示す回路の動作の一例を示す。まず、図１７Ａに示すように、配線１６０１からＨ信号が供給されるとする。スイッチ１６０２がオンになっていれば、容量素子１６０５に、Ｈ信号が入力される。容量素子１６０４には、インバータ１６０３を介して、Ｌ信号が入力される。
次に、図１７Ｂに示すように、スイッチ１６０２がオフする。すると、容量素子１６０４、１６０５に保存された信号は、そのまま保持される。容量素子１６０４には、Ｌ信号が保存され、容量素子１６０５には、Ｈ信号が保存される。したがって、スイッチの制御端子に、Ｈ信号が供給された時にオン状態になり、Ｌ信号が供給された時にはオフ状態になるものだとすると、スイッチ１６０６はオフし、スイッチ１６０７はオンする。したがって、表示素子１６１３の画素電極には、配線１６０９の電位Ｖ１が供給されることとなる。配線１６１５に、電位Ｖｃｏｍが加えられているとすると、表示素子１６１３には、Ｖ１とＶｃｏｍの差の電圧が加わることとなる。このとき、電位Ｖ１のほうが、電位Ｖｃｏｍよりも大きければ、表示素子１６１３に、正極性の電圧が加わることとなる。仮に、表示素子１６１３が、ノーマリーブラック（電圧を供給しないときには、黒状態となる場合）であれば、表示素子１６１３は白を表示することとなる。逆に、表示素子１６１３が、ノーマリーホワイト（電圧を供給しないときには、白状態となる場合）であれば、表示素子１６１３は黒を表示することとなる。
次に、表示素子１６１３を交流駆動する必要がある場合には、つまり、例えば表示素子１６１３が液晶素子である場合には、表示素子１６１３に負極性の電圧を加える必要がある。そのときには、図１７Ｃに示すように、配線１６０９の電位を、Ｖ１からＶ２に変化させる。このとき、電位Ｖ２は、電位Ｖｃｏｍよりも低い電位となっている。そして、一例としては、Ｖ１−Ｖｃｏｍと、Ｖｃｏｍ−Ｖ２とは、概ね同じ大きさとなっている。その結果、表示素子１６１３に、負極性の電圧が加わることとなる。その後、ある周期毎に、図１７Ｂと図１７Ｃとを交互に繰り返すことにより、表示素子１６１３を交流駆動することができる。
このとき、配線１６０１から、信号を入れ直さなくても、容量素子１６０５、１６０４に信号が保持されているので、図１７Ｂと図１７Ｃとを交互に繰り返すことにより、表示素子１６１３を交流駆動することができる。そのため、消費電力を低減することが可能となる。そして、容量素子１６０４、１６０５の信号をリフレッシュする必要が出てきたとき、または、信号を書き換える必要が生じたときには、図１７Ａに戻って、再度、配線１６０１から信号を入力する。
図１７Ａ〜図１７Ｃでは、配線１６０１からＨ信号が入力された場合の動作について述べたが、Ｌ信号が入力される場合も同様な動作をする。その一例を図１８Ａ〜図１８Ｃに示す。
まず、図１８Ａに示すように、配線１６０１からＬ信号が供給されるとする。スイッチ１６０２がオンになっていれば、容量素子１６０５に、Ｌ信号が入力される。容量素子１６０４には、インバータ１６０３を介して、Ｈ信号が入力される。
次に、図１８Ｂに示すように、スイッチ１６０２がオフする。すると、容量素子１６０４、１６０５に保存された信号は、そのまま保持される。容量素子１６０４には、Ｈ信号が保存され、容量素子１６０５には、Ｌ信号が保存される。したがって、スイッチ１６０６はオンし、スイッチ１６０７はオフする。したがって、表示素子１６１３の画素電極には、配線１６０８の電位Ｖ３が供給されることとなる。配線１６１５に、電位Ｖｃｏｍが加えられているとすると、表示素子１６１３には、Ｖ３とＶｃｏｍの差の電圧が加わることとなる。このとき、電位Ｖ３と電位Ｖｃｏｍとが概ね同じ電位であれば、表示素子１６１３には、ほとんど電圧が加わらないこととなる。仮に、表示素子１６１３が、ノーマリーブラック（電圧を供給しないときには、黒状態となる場合）であれば、表示素子１６１３は黒を表示することとなる。逆に、表示素子１６１３が、ノーマリーホワイト（電圧を供給しないときには、白状態となる場合）であれば、表示素子１６１３は白を表示することとなる。
次に、表示素子１６１３を交流駆動する必要がある場合には、つまり、例えば表示素子１６１３が液晶素子である場合には、図１８Ｃに示すように、配線１６０９の電位を、Ｖ１からＶ２に変化させる。しかし、配線１６０８の電位は変化させない。その結果、配線１６０９の電位が変化しても、表示素子１６１３には、ほとんど電圧が加わらないこととなる。その後、ある周期毎に、図１８Ｂと図１８Ｃとを交互に繰り返すこととなる。そして、容量素子１６０４、１６０５の信号をリフレッシュする必要が出てきたとき、または、信号を書き換える必要が出てきたときには、図１８Ａに戻って、再度、配線１６０１から信号を入力する。
このように、配線１６０１から、Ｈ信号を入れた場合でも、Ｌ信号を入れた場合でも、交流駆動、または、反転駆動を行いながら、表示させることができる。
なお、図１７Ａ〜図１７Ｃ、ならびに図１８Ａ〜図１８Ｃに示す駆動方法では、表示素子１６１３の極性を反転させる場合、つまり、交流駆動を行っている場合、配線１６１５の電位を変化させなかった。しかし、配線１６１５の電位を変化させることにより、配線１６０９の電位の振幅（Ｖ１とＶ２の差）を小さくすることができる。これは、配線１６１５の電位、つまり、対向電極または共通電極の電位を変化させることであり、コモン反転駆動と呼ばれている。
そこで、コモン反転駆動を行う場合の動作方法を、図１９Ａ〜図１９Ｃ、ならびに図２０Ａ〜図２０Ｃに示す。
まず、図１９Ａに示すように、配線１６０１からＨ信号が供給されるとする。スイッチ１６０２がオンになっていれば、容量素子１６０５に、Ｈ信号が入力される。容量素子１６０４には、インバータ１６０３を介して、Ｌ信号が入力される。
次に、図１９Ｂに示すように、スイッチ１６０２がオフする。すると、容量素子１６０４、１６０５に保存された信号は、そのまま保持される。容量素子１６０４には、Ｌ信号が保存され、容量素子１６０５には、Ｈ信号が保存される。そのため、スイッチ１６０６はオフし、スイッチ１６０７はオンする。したがって、表示素子１６１３の画素電極には、配線１６０９の電位Ｖ５が供給されることとなる。配線１６１５に、電位Ｖ６が加えられているとすると、表示素子１６１３には、Ｖ５とＶ６の差の電圧が加わることとなる。このとき、電位Ｖ５のほうが、電位Ｖ６よりも大きければ、表示素子１６１３に、正極性の電圧が加わることとなる。仮に、表示素子１６１３が、ノーマリーブラック（電圧を供給しないときには、黒状態となる場合）であれば、表示素子１６１３は白を表示することとなる。逆に、表示素子１６１３がノーマリーホワイト（電圧を供給しないときには、白状態となる場合）であれば、表示素子１６１３は黒を表示することとなる。
なお、このとき、配線１６１４に供給される電位は特定の値に限定されない。しかし、配線１６１５に供給される電位と同じ振幅で、配線１６１４の電位も変化させることが望ましい。したがって、一例としては、配線１６１４には、配線１６１５と同じ電位が供給されることが望ましい。ただし、本実施の形態はこれに限定されない。
次に、表示素子１６１３を交流駆動する必要がある場合には、つまり、例えば表示素子１６１３が液晶素子である場合には、表示素子１６１３に負極性の電圧を加える必要がある。そのときには、図１９Ｃに示すように、配線１６０９の電位を、Ｖ５からＶ６に変化させる。そして、配線１６０８、配線１６１５および配線１６１４の電位を、Ｖ６からＶ５に変化させる。このとき、電位Ｖ６は、電位Ｖ５よりも低い電位となっている。その結果、表示素子１６１３に、負極性の電圧が加わることとなる。その後、ある周期毎に、図１９Ｂと図１９Ｃとを交互に繰り返すことにより、表示素子１６１３を交流駆動することができる。そして、容量素子１６０４、１６０５の信号をリフレッシュする必要が出てきたとき、または、信号を書き換える必要が出てきたときには、図１９Ａに戻って、再度、配線１６０１から信号を入力する。
このとき、配線１６１５の電位も変化させるため、配線１６０９の電位の変化量（振幅）を小さくすることができる。そのため、消費電力を低減することが可能となる。
図１９Ａ〜図１９Ｃでは、配線１６０１からＨ信号が入力された場合の動作について述べたが、Ｌ信号が入力される場合も同様な動作をする。その一例を図２０Ａ〜図２０Ｃに示す。
まず、図２０Ａに示すように、配線１６０１からＬ信号が供給されるとする。スイッチ１６０２がオンになっていれば、容量素子１６０５に、Ｌ信号が入力される。容量素子１６０４には、インバータ１６０３を介して、Ｈ信号が入力される。
次に、図２０Ｂに示すように、スイッチ１６０２がオフする。すると、容量素子１６０４、１６０５に保存された信号は、そのまま保持される。容量素子１６０４には、Ｈ信号が保存され、容量素子１６０５には、Ｌ信号が保存される。よって、スイッチ１６０６はオンし、スイッチ１６０７はオフする。したがって、表示素子１６１３の画素電極には、配線１６０８の電位Ｖ６が供給されることとなる。配線１６１５に、電位Ｖ６が加えられているとすると、表示素子１６１３には、ほとんど電圧が加わらないこととなる。仮に、表示素子１６１３がノーマリーブラック（電圧を供給しないときには、黒状態となる場合）であれば、表示素子１６１３は黒を表示することとなる。逆に、表示素子１６１３がノーマリーホワイト（電圧を供給しないときには、白状態となる場合）であれば、表示素子１６１３は白を表示することとなる。
次に、表示素子１６１３を交流駆動する必要がある場合には、つまり、例えば表示素子１６１３が液晶素子である場合には、図２０Ｃに示すように、配線１６０９の電位を、Ｖ５からＶ６に変化させる。さらに、配線１６０８、配線１６１４および配線１６１５の電位を、Ｖ６からＶ５に変化させる。その結果、配線１６１４の電位が変化しても、表示素子１６１３には、ほとんど電圧が加わらないこととなる。その後、ある周期毎に、図２０Ｂと図２０Ｃとを交互に繰り返すこととなる。そして、容量素子１６０４、１６０５の信号をリフレッシュする必要が出てきたとき、または、信号を書き換える必要が出てきたときには、図２０Ａに戻って、再度、配線１６０１から信号を入力する。
このように、配線１６０１から、Ｈ信号を入れた場合でも、Ｌ信号を入れた場合でも、交流駆動、または、反転駆動を行いながら、表示させることができる。そして、映像信号の振幅を小さくすることができる。さらに、映像信号を再度入力しなくても、反転駆動を行うことができるため、消費電力を低減することができる。
（実施の形態４）
本実施の形態では、表示装置（半導体装置）が有する回路について、図面を参照して説明する。
図２１Ａ〜図２１Ｅに、図１６等に示すインバータ１６０３の具体例について示す。図２１Ａは、インバータ１６０３をＣＭＯＳ構成にした場合の例を示す。Ｐチャネル型トランジスタ２１０１とＮチャネル型トランジスタ２１０２が、配線２１０４と配線２１０３との間に、直列に接続されている。このＣＭＯＳ構成は、配線２１０３に低い電圧が供給される機能を有し、配線２１０４に高い電圧が供給される機能を有する。このようなＣＭＯＳ構成にすることにより、貫通電流を低減できるため、消費電力を低くすることができる。
なお、配線２１０３、または、配線２１０４には、時間的に変化しない電圧を供給することが可能ではあるが、これに限定されず、パルス状の信号を加えることが可能である。
なお、半導体層として、多結晶シリコン半導体を用いる場合だけでなく、酸化物半導体を用いる場合も、Ｐチャネル型のトランジスタを構成することが可能である。例えば、アクセプタとなるドーパント（例えばＮ、Ｂ、Ｃｕ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｐ、Ａｓ、ならびにこれらの混合物）を用いた置換ドーピングによって、さまざまなＰ型ドーパントとドーピング法を利用してＰ型亜鉛酸化物膜を実現することができる。ただし、本実施の形態は、これに限定されない。
図２１Ｂには、Ｐチャネル型トランジスタ２１０１のかわりに、抵抗素子２１０１ａが用いられたインバータ１６０３の構成例を示す。抵抗素子２１０１ａとして、Ｎチャネル型トランジスタ２１０２が有する半導体層と同じレイヤーの半導体層を用いることが可能である。したがって、例えば、酸化物半導体を用いて、抵抗素子２１０１ａを形成することが可能である。その場合、Ｎチャネル型トランジスタ２１０２が有するチャネル層として用いられる酸化物半導体層と、抵抗素子２１０１ａとして用いられる酸化物半導体層とは、同じレイヤーに存在する層で構成することが可能である。
図２１Ｃには、Ｐチャネル型トランジスタ２１０１のかわりに、トランジスタ２１０１ｂが用いられたインバータ１６０３の構成例を示す。トランジスタ２１０１ｂは、ダイオード接続されている。なお、トランジスタ２１０１ｂをディプレーション型（ノーマリーオン）のトランジスタとし、ゲートとソースの間の電圧が０Ｖ以下でも、オンして電流が流れるようにすることが可能である。なお、Ｎチャネル型トランジスタ２１０２とトランジスタ２１０１ｂとは、同じ極性であるため、プロセス工程を低減することが可能となる。
図２１Ｄには、ブートストラップ機能を有するインバータ１６０３の一例を示す。トランジスタ２１０１ｃ、トランジスタ２１０１ｄ、トランジスタ２１０２ａおよびトランジスタ２１０２ｂを有する。そして、トランジスタ２１０１ｄのゲートの電位を、ブートストラップ動作により、十分に高くなるようにする。その結果、配線２１０４ｂの電位を、そのまま出力させることができる。なお、図２１Ｄのインバータ１６０３は、配線２１０３ａおよび配線２１０３ｂには低い電圧が供給される機能を有し、配線２１０４ａ、および配線２１０４ｂには、高い電圧が供給される機能を有する。なお、配線２１０３ａと配線２１０３ｂを接続させ、一つの配線にまとめてもよい。同様に、配線２１０４ａと配線２１０４ｂを接続させ、一つの配線にまとめてもよい。なお、トランジスタ２１０１ｃ、２１０２ａ、２１０２ｂ、２１０１ｄは、同じ極性であるため、プロセス工程を低減することが可能となる。
なお、図２１Ｂから図２１Ｄまでにおいて、トランジスタがＮチャネル型の場合について述べたが、これに限定されない。Ｐチャネル型にした場合も、同様に形成することができる。一例として、図２１Ｃのトランジスタ２１０１ｂ、２１０２をＰチャネル型にした場合の例を、図２１Ｅに示す。Ｐチャネル型トランジスタ２１０１ｐ、およびＰチャネル型トランジスタ２１０２ｐを用いてインバータを構成している。
次に、図１６等に示すスイッチ１６０２、１６０６、１６０７等の具体例について示す。スイッチ１６０２、１６０６、１６０７は、アナログスイッチ、または、トランスファーゲートと呼ばれることが可能である。図２２Ａ〜図２２Ｄにスイッチ１６０２の構成例を示す。なお、他のスイッチ１６０６、スイッチ１６０７等もスイッチ１６０２と同様に構成することができる。
図２２Ａは、ＣＭＯＳ構成によるスイッチ１６０２の構成例を示す。スイッチ１６０２を、Ｐチャネル型トランジスタ２２０２とＮチャネル型トランジスタ２２０１を並列に接続させることで、構成している。なお、Ｐチャネル型トランジスタ２２０２のゲートとＮチャネル型トランジスタ２２０１のゲートには、互いに反転した信号を供給されることが望ましい。それにより、Ｐチャネル型トランジスタ２２０２およびＮチャネル型トランジスタ２２０１を、同時にオンオフすることができる。このようなＣＭＯＳ構成にすることにより、Ｐチャネル型トランジスタ２２０２およびＮチャネル型トランジスタ２２０１のゲートに供給する電圧の振幅値を小さくすることができる。よって、消費電力を低減することが可能となる。
図２２Ｂには、Ｐチャネル型トランジスタを用いず、Ｎチャネル型トランジスタ２２０１を用いたスイッチ１６０２の構成例を示す。図２２Ｃには、マルチゲート構造のＮチャネル型トランジスタ２２０１で設けられたスイッチ１６０２の構成例を示す。
なお、図２２Ｂ、図２２Ｃの構成例ではトランジスタ２２０１がＮチャネル型であるが、スイッチ１６０２の構成はこれに限定されない。例えば、Ｐチャネル型のトランジスタでも、同様にスイッチを構成することができる。一例として、図２２ＢのＮチャネル型トランジスタ２２０１をＰチャネル型にした場合のスイッチ１６０２の構成例を、図２２Ｄに示す。Ｐチャネル型トランジスタ２２０１ｐを用いてスイッチ１６０２が構成されている。
次に、図２１Ａ〜図２１Ｅおよび図２２Ａ〜図２２Ｄで示す回路を用いて、図１６乃至図２０Ｃに開示されている回路を構成した場合の一例を、図２３に示す。図２３では、スイッチ１６０２、１６０６、１６０７は、図２２Ｂの回路で構成され、インバータ１６０３は図２１Ｃの回路で構成されている。したがって、図２３の回路は、すべて同じ極性のトランジスタを用いて構成されることとなる。そのため、プロセス工程数を低減することが可能となる。もちろん、本実施の形態は、これに限定されず、他の構成を適用することも可能である。
図２３の回路では、トランジスタ１６０２ａのゲートは配線２３０１と接続されている。配線２３０１は、図１５における回路１５０２と接続されていることが可能である。したがって、回路１５０２から配線２３０１に、選択信号が供給されることが可能である。そのため、配線２３０１は、ゲート線、ゲート信号線、スキャン線、スキャン信号線、等と呼ばれることが可能である。
なお、配線２３０１として、透光性を有する材料で形成されている配線を用いることにより、開口率を高くすることができる。ただし、本実施の形態は、これに限定されない。例えば、配線２３０１は、非透光性であり、導電率の高い材料で形成することにより、信号遅延を低減させることが可能である。なお、配線２３０１を、導電率の高い材料で形成する場合、透光性を有する材料で形成された層を用いて、多層状態として、配線を形成することが可能である。
そして、図２３では、表示素子１６１３として、液晶素子１６１３ａが用いられている。スイッチ１６０２、スイッチ１６０６、スイッチ１６０７として、それぞれ、トランジスタ１６０２ａ、トランジスタ１６０６ａ、トランジスタ１６０７ａを配置した。
なお、図２３では、容量素子１６０５と容量素子１６０４とは、どちらも、配線１６１０に接続されている。つまり、配線１６１１を省略して、配線１６１０にまとめたということができる。
なお、図２３では、容量素子１６１２は、省略したが、設けても良い。
なお、配線２１０３は、配線１６１０と接続して、一本の配線にまとめても良い。
図２３では、インバータ１６０３として、図２１Ｃの構成が用いられている。この場合、インバータ１６０３に入力される信号によっては、トランジスタ２１０１ｂ、２１０２に電流が流れ続ける可能性がある。つまり、インバータ１６０３に貫通電流が流れる可能性がある。その場合、インバータ１６０３で余分な電力を消費してしまうおそれがある。
そこで、駆動方法を工夫することにより、貫通電流を低減することが可能である。図２４から図２７に、インバータ１６０３の貫通電流を低減する場合の駆動方法を示す。考え方としては、配線２１０４の電位を、ずっと高い電位のままにしておくのではなく、高くし続けることが不要になったら、電位を下げるようにする、というものである。その結果、トランジスタ２１０１ｂがオフし、貫通電流が流れてしまうことを低減することができる。その場合、出力がハイインピーダンス状態となる場合がある。
まず、図２４に示すように、配線１６０１から、トランジスタ１６０２ａを通って、Ｈ信号を入力する。このとき、配線２１０４の電位Ｖ７は、配線２１０３の電位よりも高くなっている。すると、Ｎチャネル型トランジスタ２１０２がオンして、容量素子１６０４に、Ｌ信号を出力する。このとき、トランジスタ２１０１ｂもオンするが、オン抵抗の差により、Ｌ信号が出力される。そのとき、貫通電流は流れ続ける。そのためには、Ｎチャネル型トランジスタ２１０２のチャネル幅Ｗとチャネル長Ｌの比であるＷ／Ｌが、トランジスタ２１０１ｂのＷ／Ｌよりも、大きいことが望ましい。
次に、図２５に示すように、配線２１０４の電位を電位Ｖ８へと下げる。ここで、Ｖ７＞Ｖ８であり、電位Ｖ８は、配線２１０３の電位と概ね等しい。その結果、トランジスタ２１０１ｂがオフするため、貫通電流が流れることを低減することができる。そして、容量素子１６０４が保持する信号は、Ｌ信号のまま保たれる。
なお、このとき、トランジスタ１６０２ａもオフになっているが、トランジスタ１６０２ａがオフになるタイミングは、配線２１０４の電位を変化させる時の、前でも、後でも、または、同時でも、どちらでも可能である。
なお、このときの配線２１０４の電位Ｖ８は、配線２１０３の電位と同程度であればよい。電位Ｖ８は、配線２１０３の電位よりもトランジスタ２１０１ｂのしきい値電圧分だけ高くなった電位よりも低ければよい。より好ましくは、配線２１０３の電位と等しいことが望ましい。その結果、必要となる電位の数を減らすことができ、装置を小型化することが可能となる。
図２４、図２５には、配線１６０１からＨ信号が入力された場合を示すが、Ｌ信号が入力される場合も同様であり、その場合を図２６、図２７に示す。まず、図２６に示すように、配線１６０１から、トランジスタ１６０２ａを通って、Ｌ信号を入力する。このとき、配線２１０４の電位Ｖ７は、配線２１０３の電位よりも高くなっている。そして、Ｎチャネル型トランジスタ２１０２がオフしているため、トランジスタ２１０１ｂがオンして、容量素子１６０４に、Ｈ信号を出力する。このとき、Ｎチャネル型トランジスタ２１０２がオフしているため、貫通電流は流れない。なお、このときのＨ信号は、配線２１０４の電位Ｖ７よりも、トランジスタ２１０１ｂのしきい値電圧分だけ低い電位となるが、トランジスタ１６０６ａがオンする電圧であれば、動作には問題はない。
次に、図２７に示すように、配線２１０４の電位を電位Ｖ８へと下げる。ここで、Ｖ７＞Ｖ８である。その結果、トランジスタ２１０１ｂがオフする。そして、容量素子１６０４が保持する信号は、Ｈ信号のまま保たれる。このとき、インバータ１６０３の出力は、ハイインピーダンス状態にあると言うことが可能である。
このように、インバータ１６０３が、信号を出力しなければならないときだけ、つまり、容量素子１６０４の信号を書き換える必要があるときのみ、配線２１０４の電位を高くしておき、インバータ１６０３が信号を出力する必要がない場合は、配線２１０４の電位を低くすることにより、インバータ１６０３の中の貫通電流を低減することができる。そのため、消費電力を低減することができる。
なお、図２４から図２７では、駆動方法を工夫することにより、インバータ１６０３の貫通電流を低減するようにしたが、本実施の形態は、これに限定されない。インバータ１６０３の回路構成を一部変更することにより、貫通電流を低減することが可能である。その場合の一例を図２８Ａ〜図２８Ｄに示す。
図２８Ａには、配線２１０４とインバータ１６０３の出力端子との間に、トランジスタ２１０１ｂと直列に接続したスイッチ２８０２ａを配置した場合のインバータ１６０３の構成例を示す。なお、スイッチ２８０２ａは、トランジスタ２１０１ｂとインバータ１６０３の出力端子との間に接続してもよいし、配線２１０４とトランジスタ２１０１ｂとの間に接続してもよい。そこで、図２８Ａに対して、スイッチ２８０２ａをトランジスタ２８０２で構成した場合のインバータ１６０３の回路図を図２８Ｂに示す。また、図２８Ｂのトランジスタ２８０２の接続場所を変更した場合の構成例を、図２８Ｃに示す。これらのような回路構成を用いて、トランジスタ２８０２のゲートの電位を制御して、オンオフを制御することにより、貫通電流を低減することが可能である。この場合、配線２１０４の電位を変化させるのと同様に、トランジスタ２８０２のゲートの電位を制御すればよい。
この場合においても、図２４から図２７のように、配線２１０４の電位を変化させるようにしても良い。しかし、配線２１０４の電位を一定のままにしておいても、トランジスタ２８０２が貫通電流を低減できるため、問題はない。
図２８Ａから図２８Ｃでは、配線２１０４とインバータ１６０３の出力端子との間に、トランジスタを配置したが、これに限定されず、インバータ１６０３の出力端子と配線２１０３との間に、トランジスタを配置することも可能である。図２８Ｄには、図２８Ｂの回路に対して、さらに、トランジスタ２８０３をＮチャネル型トランジスタ２１０２と直列に接続した場合のインバータ１６０３の構成例を示す。なお、図２８Ｃと同様、トランジスタ２８０３を配置する位置を変更して、Ｐチャネル型トランジスタ２１０１と配線２１０３との間に配置することが可能である。
なお、トランジスタ２８０２、２８０３のゲートに接続された配線２８０１は、図２３における配線２３０１に接続することが可能である。これにより、トランジスタ１６０２ａがオンしているときにのみ、トランジスタ２８０２、２８０３がオンするようにできる。そのため、インバータ１６０３の動作が不要な時には、貫通電流を低減することができる。さらに、配線２３０１と接続させることにより、別途配線を設ける場合と比較して、配線の数を低減することができる。ただし、本実施の形態は、これに限定されない。
図２８Ｄのインバータ１６０３は、トランジスタ２８０２、２８０３を制御することによって、信号を出力するか、ハイインピーダンス状態にするかを制御できるため、クロックドインバータと呼ぶことも可能である。
（実施の形態５）
本実施の形態では、表示装置（半導体装置）が有する回路について、図面を参照して説明する。
図２９に、図１６に示す回路の一部が変更された回路の構成例を示す。図２９の回路は、図１６の回路にスイッチ２９０１およびスイッチ２９０２が追加された回路に対応する。
スイッチ２９０２は、表示素子１６１３と、配線１６０１との導通または非導通を制御する機能を有する。したがって、スイッチ２９０２をオンにすることにより、配線１６０１に供給される信号を、直接、表示素子１６１３に供給することができる。そのため、通常、配線１６０１に供給される信号は、デジタル信号である場合が多いが、その信号がアナログ信号である場合、表示素子１６１３にアナログ信号を直接入力することが可能となるため、アナログ階調で表示することが可能となる。
一方、スイッチ２９０１は、配線１６０８および配線１６０９の電位が、表示素子１６１３に供給されないように制御する機能を有する。スイッチ２９０２がオンになって、配線１６０１から表示素子１６１３に信号を供給しているとき、または、その後、スイッチ２９０２がオフして、表示素子１６１３に、アナログ信号が保持されているときに、配線１６０８または配線１６０９の電位が表示素子１６１３に供給されてしまうと、表示素子１６１３に保持される信号値が変わってしまう。そのため、そのような事態を防止するため、スイッチ２９０１をオンオフさせる。そして、スイッチ１６０２を介して信号が入力された場合には、スイッチ２９０１をオンにして、配線１６０８または配線１６０９の電位が表示素子１６１３に供給されるようにする。このような構成にすることにより、表示品位の向上と、消費電力の低減を両立することが可能となる。ただし、本実施の形態は、これらに限定されない。
別の構成例として、１画素で表示できる階調数、すなわち、ビット数を増やした場合の例を図３０、図３１に示す。図１６では、画素に保持される映像信号のビット数は１ビットであった。したがって、２階調を表示することとなる。そこで、多階調化を実現するために、１画素に複数の副画素（サブピクセル）を設ける。複数の副画素を設けて、表示素子の表示面積を制御することにより、面積階調法を用いて、多階調化を図ることができるようになる。
図３０では、配線２３０１を使って、２つの副画素に同時に映像信号を入力する場合の回路図を示す。同時に信号を入力するために、配線１６０１の他に、配線１６０１ａを設けて、配線１６０１か配線１６０１ａのどちらかに供給された信号を、それぞれの副画素に入力するようになっている。
一方、図３１に、配線２３０１と配線２３０１ａとを用いて、２つの副画素に、順次映像信号を入力する場合の回路図を示す。映像信号は、一方の副画素には配線２３０１から入力され、もう一方の副画素には配線２３０１ａから入力される。映像信号を順次入力するため、配線１６０１から、それぞれの副画素へ順次信号を入力することができる。
なお、図３０および図３１では、１画素に２つの副画素を設ける場合の例を示すが、ビット数は２に限定されない。さらにビット数を増やすことが可能である。特に、トランジスタ、容量素子が、透光性を有する材料を用いて構成される場合は、ビット数を増やしても、開口率の低下に影響を及ぼさないため、容易にビット数を増やすことができる。
なお、配線２１０３、１６１０、１６１１、１６１４、１６０９、１６０８、２１０４等は、複数の副画素間で、共有して、まとめることが可能となる。それにより、配線数を低減することが可能となる。
別の構成例として、回路１０４の一部を変更した場合を図４２に示す。スイッチ１６０６と直列にスイッチ４２０６を設ける。または、スイッチ１６０７と直列にスイッチ４２０７を設ける。図４２には、スイッチ４２０６及びスイッチ４２０７の両方を設けた場合を示す。スイッチ４２０６、および／又は、スイッチ４２０７のオンオフを制御することによって、配線１６０８または配線１６０９の電位を、スイッチ１６０６またはスイッチ１６０７のオンオフに無関係に、表示素子１６１３に供給されないようにすることができる。
さらに別の変形例として、回路１０４の一部を変更した場合を図４３に示す。図４３は、図１６におけるスイッチ１６０７と配線１６０９とを、２つに分けたものに相当する。配線１６０９ａには、正極用の電圧が供給され、配線１６０９ｂには、負極用の電圧が供給されている。配線１６０８には、表示素子１６１３に電圧が供給されなくなるような電圧、例えば、配線１６１５と概ね等しい電圧が供給されている。表示素子１６１３と、配線１６０９ａとの間に、スイッチ１６０７とスイッチ４３０７ａとが、直列に接続されている。同様に、表示素子１６１３と、配線１６０９ｂとの間に、スイッチ１６０７ｂとスイッチ４３０７ｂとが、直列に接続されている。なお、これらのスイッチは、直列に接続されていれば、異なる構成で接続することが可能である。そして、動作の一例としては、スイッチ４３０７ａとスイッチ４３０７ｂとが、交互にオンオフをする。つまり、スイッチ４３０７ａがオンのときには、スイッチ４３０７ｂはオフになり、スイッチ４３０７ａがオフのときには、スイッチ４３０７ｂはオンになる。その結果、反転駆動を行うことができる。
なお、図４３では、容量素子１６１２を設けない構成を示しているが、設けることも可能である。
（実施の形態６）
本実施の形態では、表示装置（半導体装置）が有する回路について、図面を参照して説明する。
図３２は、図２３に示す回路のレイアウト例を示す平面図である。図３２のトランジスタおよび容量素子には、それぞれ、図２に示すトランジスタ２０７、および容量素子２０８の構造が適用されている。また、コンタクト構造は、図１３に示すコンタクト構造１３０２のように、絶縁層２０２にコンタクトホールを開けて、導電層２０４ａと導電層２０１ａとを直接接続する構造としている。このようなコンタクト構造にすることにより、画素の開口率を向上させることができる。または、コンタクト抵抗を低くすることができ、電圧降下を低減することができる。または、レイアウト面積を小さくすることができるため、より多くの回路を配置することが可能となる。ただし、本実施の形態は、これに限定されない。様々なトランジスタ構造、コンタクト構造、容量素子の構造等を用いることが可能である。
図３２に示すように、コンタクトホール３２０１ｂは、トランジスタ１６０２ａのドレイン電極（ソース電極）と、Ｎチャネル型トランジスタ２１０２のゲート電極とを接続している。同様に、コンタクトホール３２０１ａは、トランジスタ２１０１ｂのドレイン電極（ソース電極）と、ゲート電極とを接続している。
さらに、コンタクトホール３２０２は、トランジスタ１６０７ａのドレイン電極（ソース電極）（または、トランジスタ１６０６ａのドレイン電極（ソース電極））と、画素電極３２０３とを接続している。
図３２に示すように、トランジスタ、容量素子、配線等を、透光性を有する材料を用いて、形成することが可能である。その結果、開口率を高くすることができる。ただし、本発明の実施の形態の一形態は、これに限定されない。例えば、配線について、透光性を有しない材料で形成することが可能である。その場合の例を図３３に示す。
図３３では、配線１６０１、配線２３０１、配線２１０４は、導電率の高い材料を有して構成されている。したがって、透光性を有していない。これらの配線には、周波数の高い信号が供給される。したがって、導電率の高い材料を有して構成することにより、信号波形のなまりを低減することが可能となる。
図３４Ａ〜図３４Ｃを用いて、図３３のトランジスタ１６０２ａ、配線１６０１、配線２１０３の一部の構成例を説明する。図３４Ａはこの構成例の平面図である。図３４Ｂは、図３４Ａの切断線ＡＢによる断面構造の一例を示す図であり、図３４Ｃは、同切断線による断面構造の他の一例を示す図である。
図３４Ｂでは、配線１６０１は、導電層２０４ａｂと導電層２０４ａａとの積層になっている。ここで、導電層２０４ａｂは、非透光性であり、導電率が高い材料を有して構成されている。導電層２０４ａａは、透光性を有する材料で構成されている。同様に、配線２１０３は、導電層２０１ａｂと導電層２０１ａａとの積層になっている。ここで、導電層２０１ａｂは、非透光性であり、導電率が高い材料を有して構成されている。導電層２０１ａａは、透光性を有する材料で構成されている。このように、非透光性を有する層の下には、透光性を有する層を配置することが可能である。この場合、多階調マスク（ハーフトーンマスクまたはグレートーンマスクとも言う）を用いて、マスク（レチクル）数を低減することが可能である。例えば、導電層２０１ａａと導電層２０１ａｂとを連続的に成膜し、同時にそれらの層をエッチングし、レジストをアッシングする等の処理を行って、導電層２０１ａｂのみをエッチングすることによって、１枚のマスクで、透光性を有する領域と非透光性を有する領域とを有するパターンを形成することが可能である。
ただし、本実施の形態はこれらに限定されない。図３４Ｃに示すように、導電層２０１ｂｂの下に、導電層２０１ｂａが存在しない領域を有するように配置すること、導電層２０４ｂｂの下に、導電層２０４ｂａが存在しない領域を有するように配置することも可能である。
なお、図３４Ｂ、図３４Ｃでは、透光性を有する層（導電層２０１ａａ、２０４ａａ、２０１ｂａ、２０４ｂａ等）の上に、非透光性を有する層（導電層２０１ａｂ、２０４ａｂ、２０１ｂｂ、２０４ｂｂ等）を設ける構成となっているが、本実施の形態はこれに限定されない。例えば、逆の順番で層を形成することが可能である。または、透光性を有する層を、非透光性を有する層で挟むような層構造にすることも可能である。
なお、図３４Ｂに示すように、非透光性を有する層の下には、透光性を有する層を配置するようにして導電層を形成し、それらの層を用いて、トランジスタや容量素子を構成することが可能である。そのような層構造を用いて、図２に示すような構造でトランジスタおよび容量素子を構成した場合の断面図の一例を、図３５に示す。
ゲート電極は、導電層２０１ｃａ、２０１ｃｂを用いて構成される。導電層２０１ｃａは、透光性を有し、導電層２０１ｃｂは、非透光性を有し、導電率が高い。ソース電極（ドレイン電極）は、導電層２０４ｃａ、２０４ｃｂを用いて構成される。導電層２０４ｃａは、透光性を有し、導電層２０４ｃｂは、非透光性を有し、導電率が高い。ドレイン電極（ソース電極）は、導電層２０４ｄａ、２０４ｄｂを用いて構成される。導電層２０４ｄａは、透光性を有し、導電層２０４ｄｂは、非透光性を有し、導電率が高い。容量素子の電極は、導電層２０１ｄａ、２０１ｄｂを用いて構成される。導電層２０１ｄａは、透光性を有し、導電層２０１ｄｂは、非透光性を有し、導電率が高い。容量素子の電極は、導電層２０４ｅａ、２０４ｅｂを用いて構成される。導電層２０４ｅａは、透光性を有し、導電層２０４ｅｂは、非透光性を有し、導電率が高い。
同様に、図３４Ｃに示すように、非透光性を有する層の下には、透光性を有する層を配置しない領域を有するようにして導電層を形成し、それらの層を用いて、トランジスタや容量素子を構成することが可能である。そのような層構造を用いて、図２に示すような構造でトランジスタおよび容量素子を構成した場合の断面図の一例を、図３６に示す。
ゲート電極は、導電層２０１ｅｂを用いて構成される。導電層２０１ｅｂは、非透光性を有し、導電率が高い。ソース電極（ドレイン電極）は、導電層２０４ｆｂを用いて構成される。導電層２０４ｆｂは、非透光性を有し、導電率が高い。ドレイン電極（ソース電極）は、導電層２０４ｇｂを用いて構成される。導電層２０４ｇｂは、非透光性を有し、導電率が高い。容量素子の電極は、導電層２０１ｆｂを用いて構成される。導電層２０１ｆｂは、非透光性を有し、導電率が高い。容量素子の電極は、導電層２０４ｈｂを用いて構成される。導電層２０４ｈｂは、非透光性を有し、導電率が高い。
なお、このような層を有する素子は、他のトランジスタ構造、容量素子の構造においても、例えば、図３から図１４に示すような場合でも、同様に形成することが可能である。
なお、図３５および図３４に示すようなトランジスタや容量素子は、画素を駆動する回路において用いることが好適である。そのような回路では、透光性を有する必要がなく、導電率の低い層で配線が形成されることが望ましいためである。ただし、本実施の形態は、これに限定されない。
（実施の形態７）
図３７Ａ１乃至図３９を用いて、表示装置（半導体装置）の作製方法の一形態を説明する。本実施の形態では、異なる構造の２つの薄膜トランジスタを同一基板上に作製する方法の一例を説明する。
図３７Ａ１は、一方の薄膜トランジスタ４１０の平面図であり、図３７Ａ２は、もう一方の薄膜トランジスタ４２０の平面図である。また、図３７Ｂには図３７Ａ１の線Ｃ１−Ｃ２による断面図、および図３７Ａ２の線Ｄ１−Ｄ２による断面図を示す。また、図３７Ｃには図３７Ａ１の線Ｃ３−Ｃ４による断面図、および図３７Ａ２の線Ｄ３−Ｄ４による断面図を示す。
薄膜トランジスタ４１０は、チャネルエッチ型と呼ばれるボトムゲート構造の一つであり、薄膜トランジスタ４２０はチャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つである。薄膜トランジスタ４１０および薄膜トランジスタ４２０は逆スタガ型薄膜トランジスタともいう。薄膜トランジスタ４１０は、半導体装置の駆動回路に配置されるトランジスタである。他方、薄膜トランジスタ４２０は画素に配置される薄膜トランジスタ４２０である。まず、半導体装置の駆動回路に配置される薄膜トランジスタ４１０の構成を説明する。
薄膜トランジスタ４１０は、絶縁表面を有する基板４００上に、ゲート電極層４１１、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂ、少なくともチャネル形成領域４１３、高抵抗ソース領域４１４ａ、および高抵抗ドレイン領域４１４ｂを有する酸化物半導体層４１２、ソース電極層４１５ａ、およびドレイン電極層４１５ｂを含む。また、薄膜トランジスタ４１０を覆い、チャネル形成領域４１３に接する酸化物絶縁層４１６が設けられている。
ソース電極層４１５ａの下面に接して高抵抗ソース領域４１４ａが自己整合的に形成されている。また、ドレイン電極層４１５ｂの下面に接して高抵抗ドレイン領域４１４ｂが自己整合的に形成されている。また、チャネル形成領域４１３は、酸化物絶縁層４１６と接し、且つ膜厚が薄くなっており、高抵抗ソース領域４１４ａ、および高抵抗ドレイン領域４１４ｂよりも高抵抗の領域（Ｉ型領域）とする。
また、薄膜トランジスタ４１０は配線を低抵抗化するためにソース電極層４１５ａ、およびドレイン電極層４１５ｂには金属材料を用いることが好ましい。
また、液晶表示装置において、同一基板上に画素部と駆動回路を形成する場合、駆動回路において、論理ゲートを構成する薄膜トランジスタ、アナログ回路を構成する薄膜トランジスタは、ソース電極とドレイン電極間に正極性のみ、もしくは負極性のみが印加される。なお、論理ゲートとしてはインバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路等が挙げられる。またアナログ回路にはセンスアンプ、定電圧発生回路、ＶＣＯなどが挙げられる。従って、耐圧が要求される一方の高抵抗ドレイン領域４１４ｂの幅をもう一方の高抵抗ソース領域４１４ａの幅よりも広く設計してもよい。また、高抵抗ソース領域４１４ａ、および高抵抗ドレイン領域４１４ｂがゲート電極層４１１と重なる幅を広くしてもよい。
また、駆動回路に配置される薄膜トランジスタ４１０はシングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタも形成することができる。
また、チャネル形成領域４１３上方に重なる導電層４１７が設けられている。導電層４１７をゲート電極層４１１と電気的に接続し、同電位とすることで、ゲート電極層４１１と導電層４１７の間に配置された酸化物半導体層４１２に上下からゲート電圧を印加することができる。また、ゲート電極層４１１と導電層４１７を異なる電位、例えば固定電位、ＧＮＤ、０Ｖとする場合には、ＴＦＴの電気特性、例えばしきい値電圧等を制御することができる。
また、導電層４１７と酸化物絶縁層４１６の間には保護絶縁層４０３と、平坦化絶縁層４０４とを積層する。
また、保護絶縁層４０３は、保護絶縁層４０３の下方に設ける第１のゲート絶縁層４０２ａまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面からの水分や、水素イオンや、ＯＨ−等の不純物が侵入することをブロックする。特に、保護絶縁層４０３と接する第１のゲート絶縁層４０２ａまたは下地となる絶縁膜を窒化シリコン膜とすると有効である。
次に、画素に配置されるチャネル保護型の薄膜トランジスタ４２０の構成を説明する。
薄膜トランジスタ４２０は、絶縁表面を有する基板４００上に、ゲート電極層４２１、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂ、チャネル形成領域を含む酸化物半導体層４２２、チャネル保護層として機能する酸化物絶縁層４２６、ソース電極層４２５ａ、およびドレイン電極層４２５ｂを含む。また、薄膜トランジスタ４２０を覆い、酸化物絶縁層４２６、ソース電極層４２５ａ、およびドレイン電極層４２５ｂに接して保護絶縁層４０３、および平坦化絶縁層４０４が積層して設けられている。平坦化絶縁層４０４上にはドレイン電極層４２５ｂと接する画素電極層４２７が設けられており、薄膜トランジスタ４２０と電気的に接続している。
また、酸化物半導体層４２２を形成するには、少なくとも酸化物半導体層４２２を構成する半導体膜の成膜後に不純物である水分等を低減する加熱処理（脱水化または脱水素化のための加熱処理）が行われる。脱水化または脱水素化のための加熱処理を行い、徐冷した後、酸化物半導体層４２２に接して酸化物絶縁層４２６の形成等を行って酸化物半導体層４２２のキャリア濃度を低減することが、薄膜トランジスタ４２０の電気特性の向上および信頼性の向上に繋がる。
画素に配置される薄膜トランジスタ４２０のチャネル形成領域は、酸化物半導体層４２２のうち、チャネル保護層である酸化物絶縁層４２６に接し、且つゲート電極層４２１と重なる領域である。薄膜トランジスタ４２０は、酸化物絶縁層４２６によって保護されるため、ソース電極層４２５ａ、ドレイン電極層４２５ｂを形成するエッチング工程で、酸化物半導体層４２２がエッチングされるのを防ぐことができる。
また、薄膜トランジスタ４２０は透光性を有する薄膜トランジスタとして、高開口率を有する表示装置を実現するために、ソース電極層４２５ａ、ドレイン電極層４２５ｂは、透光性を有する導電膜を用いる。
また、薄膜トランジスタ４２０のゲート電極層４２１も透光性を有する導電膜を用いる。
また、薄膜トランジスタ４２０が配置される画素には、画素電極層４２７、またはその他の電極層（容量電極層等）や、その他の配線層（容量配線層等）に可視光に対して透光性を有する導電膜を用い、高開口率を有する表示装置を実現する。勿論、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂ、および酸化物絶縁層４２６も可視光に対して透光性を有する膜を用いることが好ましい。
本明細書において、可視光に対して透光性を有する膜とは可視光の透過率が７５〜１００％である膜を指し、その膜が導電性を有する場合は透明の導電膜とも呼ぶ。また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはその他の電極層や、その他の配線層に適用する金属酸化物として、可視光に対して半透明の導電膜を用いてもよい。可視光に対して半透明とは可視光の透過率が５０〜７５％であることを指す。
以下、図３８Ａ〜図３８Ｆおよび図３９Ａ〜図３９Ｅを用い、同一基板上に薄膜トランジスタ４１０および薄膜トランジスタ４２０を作製する工程を説明する。これらの図で示されている断面構造は、図３７Ｂの断面構造に対応する。
まず、図３８Ａに示すように絶縁表面を有する基板４００上に透光性を有する導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層４１１、４２１を形成する。また、この透光性を有する導電膜に対する第１のフォトリソグラフィ工程により、画素部には容量配線層を形成する。また、画素部だけでなく駆動回路に容量が必要な場合には、駆動回路にも容量配線層を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板４００として使用できる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有することが必要となる。絶縁表面を有する基板４００にはガラス基板、セラミック基板、石英基板、サファイア基板等の絶縁体でなる基板を用いることができる。
また、下地膜となる絶縁膜を基板４００とゲート電極層４１１、４２１の間に設けてもよい。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
ゲート電極層４１１、４２１、画素部等の容量配線の材料は、可視光に対して透光性を有する導電材料でなる膜を適用することができる。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。ゲート電極層４１１、４２１、画素部等の容量配線の膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。ゲート電極層４１１、４２１に用いる金属酸化物の成膜方法は、スパッタ法や真空蒸着法（電子ビーム蒸着法等）や、アーク放電イオンプレーティング法や、スプレー法を用いる。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
次いで、ゲート電極層４１１、４２１上にゲート絶縁層を形成する。
ゲート絶縁層は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で又は積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素および窒素を用いてプラズマＣＶＤ法により酸化窒化シリコン層を形成すればよい。
本実施の形態では、図３８Ａに示すように、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層４０２ａと、膜厚５０ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層４０２ｂの積層のゲート絶縁層との２層構造のゲート絶縁層を形成する。第１のゲート絶縁層４０２ａとしては膜厚１００ｎｍの窒化シリコン膜または窒化酸化シリコン膜を用いる。また、第２のゲート絶縁層４０２ｂとしては、膜厚１００ｎｍの酸化シリコン膜を用いる。
第２のゲート絶縁層４０２ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４３０を形成する。また、酸化物半導体膜４３０の結晶構造は非晶質とする。
本実施の形態では、酸化物半導体膜４３０の形成後に脱水化または脱水素化のための加熱処理を行う。この加熱処理後の酸化物半導体膜４３０の結晶状態が非晶質の状態を維持させるために、その膜厚を５０ｎｍ以下と薄くすることが好ましい。酸化物半導体膜４３０の膜厚を薄くすることで、酸化物半導体膜４３０の形成後に加熱処理により結晶化することを抑制することができる。
なお、酸化物半導体膜４３０をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、第２のゲート絶縁層４０２ｂの表面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素等の雰囲気でスパッタ処理を行うこともできる。
酸化物半導体膜４３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いて、スパッタ法により、酸化物半導体膜４３０を成膜する。また、酸化物半導体膜４３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）および酸素雰囲気下においてスパッタ法により形成することができる。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物半導体膜４３０に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
次いで、酸化物半導体膜４３０を第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４００℃以上とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、酸化物半導体層が所定の温度以下に冷えるまで大気に触れさせないようにして、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層４３１、４３２を得る（図３８Ｂ参照。）。本実施の形態では、電気炉において、酸化物半導体層の脱水化または脱水素化を行うための窒素雰囲気下で、温度Ｔでの加熱処理を行った後、再び水が入らないような十分な温度まで（具体的には、温度Ｔから１００℃以上下がるまで）、同じ炉内で基板を徐冷する。また、窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等の雰囲気下において加熱処理を行うこともできる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素等が含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶膜または多結晶膜となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜４３０に行うこともできる。その場合には、第１の加熱処理後に、加熱処理装置から基板を取り出し、フォトリソグラフィ工程を行う。
また、酸化物半導体膜４３０の成膜前に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン、アルゴン等）下、酸素雰囲気下において加熱処理（４００℃以上基板の歪み点未満）を行い、層内に含まれる水素および水等の不純物を除去したゲート絶縁層としてもよい。
次いで、第２のゲート絶縁層４０２ｂ、および酸化物半導体層４３１、４３２上に、金属導電膜を形成した後、第３のフォトリソグラフィ工程によりレジストマスク４３３ａ、およびレジストマスク４３３ｂを形成し、選択的にエッチングを行って金属電極層４３４、および金属電極層４３５を形成する（図３８Ｃ参照）。
金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等がある。金属導電膜としては、チタン層上にアルミニウム層と、該アルミニウム層上にチタン層が積層された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウム層上にモリブデン層を積層した三層の積層構造とすることが好ましい。勿論、金属導電膜として単層、または２層構造、または４層以上の積層構造としてもよい。
また、金属電極層４３４、４３５を形成するためのレジストマスク４３３ａ、４３３ｂをインクジェット法で形成してもよい。レジストマスク４３３ａ、４３３ｂをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、レジストマスク４３３ａ、４３３ｂを除去し、第４のフォトリソグラフィ工程によりレジストマスク４３６ａ、レジストマスク４３６ｂを形成し、選択的にエッチングを行ってソース電極層４１５ａ、およびドレイン電極層４１５ｂを形成する（図３８Ｄ参照）。なお、第４のフォトリソグラフィ工程では、酸化物半導体層４３１は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層４３７となる。また、酸化物半導体層４３１に溝部（凹部）を形成するためのレジストマスク４３６ａ、４３６ｂをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、レジストマスク４３６ａ、４３６ｂを除去し、第５のフォトリソグラフィ工程により酸化物半導体層４３７を覆うレジストマスク４３８を形成し、酸化物半導体層４３２上の金属電極層４３５を除去する（図３８Ｅ参照。）。
なお、第５のフォトリソグラフィ工程で酸化物半導体層４３２と重なる金属電極層４３５を除去するため、金属電極層４３５のエッチングの際に、酸化物半導体層４３２も除去されないようにそれぞれの材料およびエッチング条件を適宜調節する。
レジストマスク４３８を除去した後、図３８Ｆに示すように、酸化物半導体層４３２の上面および側面、および酸化物半導体層４３７の溝部（凹部）に接して、酸化物絶縁膜４３９を形成する。酸化物絶縁膜４３９は保護絶縁膜となる。
酸化物絶縁膜４３９は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法等、酸化物絶縁膜４３９に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。本実施の形態では、酸化物絶縁膜４３９として、スパッタリング法を用いて膜厚３００ｎｍの酸化シリコン膜を成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）および酸素雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素、および窒素雰囲気下でスパッタリング法により酸化シリコンを形成することができる。低抵抗化した酸化物半導体層４３２、４３７に接して形成する酸化物絶縁膜４３９は、水分、水素イオン、およびＯＨ−等の不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜等を用いる。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層４３７の溝部、酸化物半導体層４３２の上面および側面が酸化物絶縁膜４３９と接した状態で加熱される。
図３９Ａは第２の加熱処理後の状態を示す。図３９Ａにおいて、酸化物半導体層４１２は、第２の加熱処理が行われた酸化物半導体層４３７であり、酸化物半導体層４２２は、第２の加熱処理が行われた酸化物半導体層４３２である。
以上の工程を経ることで、成膜後の酸化物半導体膜４３０に対して、脱水化または脱水素化のための第１の加熱処理、および、不活性ガス雰囲気下または酸素ガス雰囲気下で第２の加熱処理が行われる。
よって、酸化物半導体層４１２において、ソース電極層４１５ａに重なる領域には高抵抗ソース領域４１４ａが自己整合的に形成され、ドレイン電極層４１５ｂに重なる領域には高抵抗ドレイン領域４１４ｂが自己整合的に形成される。また、ゲート電極層４１１と重なる領域全体はＩ型の領域であり、チャネル形成領域４１３となる。また、酸化物半導体層４３２は第２の加熱処理で、膜全体が酸素過剰な状態とされるため、全体が高抵抗化された（Ｉ型化された）酸化物半導体層４２２が形成される。
第２の加熱処理後、酸化物半導体層４２２が露出している状態で、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行うと、高抵抗化された（Ｉ型化された）酸化物半導体層４２２が低抵抗化してしまう。そこで、第２の加熱処理以降の工程では、酸化物半導体層４２２が露出している状態で行う加熱処理は酸素ガス、Ｎ２Ｏガス雰囲気下、又は、超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）で行う。
なお、ドレイン電極層４１５ｂ（およびソース電極層４１５ａ）と重畳した酸化物半導体層４１２において、高抵抗ドレイン領域４１４ｂ（又は高抵抗ソース領域４１４ａ）を形成することにより、薄膜トランジスタ４１０が設けられている駆動回路の信頼性を高めることができる。具体的には、高抵抗ドレイン領域４１４ｂを形成することで、ドレイン電極層４１５ｂから高抵抗ドレイン領域４１４ｂ、チャネル形成領域４１３にかけて、導電率を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層４１５ｂに高電源電位ＶＤＤを供給する配線に接続して、薄膜トランジスタ４１０を動作させる場合、ゲート電極層４１１とドレイン電極層４１５ｂとの間に高電界が印加されても高抵抗ドレイン領域４１４ｂがバッファとなり局所的な高電界が印加されず、薄膜トランジスタ４１０の耐圧を向上させることができる。
また、酸化物半導体層４１２のドレイン電極層４１５ｂ（又はソース電極層４１５ａ）と重畳している領域に、高抵抗ドレイン領域４１４ｂ（又は高抵抗ソース領域４１４ａ）を形成することにより、駆動回路に薄膜トランジスタ４１０を設けても、そのチャネル形成領域４１３でのリーク電流の低減を図ることができる。
次いで、図３９Ｂに示すように、第６のフォトリソグラフィ工程により、レジストマスク４４０ａおよびレジストマスク４４０ｂを形成し、酸化物絶縁膜４３９を選択的にエッチングして、酸化物絶縁層４１６、および酸化物絶縁層４２６を形成する。酸化物絶縁層４２６は、酸化物半導体層４２２のチャネル形成領域を形成する領域を覆い、チャネル保護層として機能する。なお、本実施の形態のように、第２のゲート絶縁層４０２ｂとして酸化物絶縁層を用いる場合、酸化物絶縁膜４３９のエッチング工程により、第２のゲート絶縁層４０２ｂの一部もエッチングされて膜厚が薄くなる（膜減りする）場合がある。第２のゲート絶縁層４０２ｂとして酸化物絶縁膜４３９と選択比の高い窒化絶縁膜を用いる場合は、第２のゲート絶縁層４０２ｂがエッチングで薄くなることを防ぐことができる。
レジストマスク４４０ａ、４４０ｂを除去した後、酸化物半導体層４２２および酸化物絶縁層４２６上に、透光性を有する導電膜を形成する。そして、第７のフォトリソグラフィ工程によりレジストマスクを形成し、このレジストマスクを用いて透光性の導電膜をエッチングして、図３９Ｃに示すように、ソース電極層４２５ａ、およびドレイン電極層４２５ｂを形成する。エッチング工程後、レジストマスクを除去する。
透光性を有する導電膜の成膜方法には、スパッタ法や真空蒸着法（電子ビーム蒸着法等）や、アーク放電イオンプレーティング法や、スプレー法を用いることができる。導電膜の材料としては、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。透光性を有する導電膜の膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。
なお、ソース電極層４２５ａ、ドレイン電極層４２５ｂを形成するためのレジストマスクをフォトリソグラフィ工程ではなく、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、図３９Ｄに示すように、酸化物絶縁層４１６、４２６、ソース電極層４２５ａ、およびドレイン電極層４２５ｂ上に保護絶縁層４０３を形成する。本実施の形態では、ＲＦスパッタ法を用いて、保護絶縁層４０３として窒化シリコン膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層４０３の成膜方法として好ましい。保護絶縁層４０３は、水分や、水素イオンや、ＯＨ−等の不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、酸化窒化アルミニウム膜等を用いる。勿論、保護絶縁層４０３は透光性を有する絶縁膜である。
また、保護絶縁層４０３は、保護絶縁層４０３の下方に設けられている第１のゲート絶縁層４０２ａまたは下地となる絶縁膜と接する構成とすることが好ましく、基板４００の側面近傍からの水分や、水素イオンや、ＯＨ−等の不純物が侵入することをブロックする。特に、保護絶縁層４０３と接する第１のゲート絶縁層４０２ａまたは下地となる絶縁膜を窒化シリコン膜とすると有効である。即ち、酸化物半導体層の下面、上面、および側面を囲むように窒化シリコン膜を設けると、表示装置の信頼性が向上する。
次いで、保護絶縁層４０３上に平坦化絶縁層４０４を形成する。平坦化絶縁層４０４としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層４０４を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
平坦化絶縁層４０４の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
次に、第８のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４０４、および保護絶縁層４０３のエッチングによりドレイン電極層４２５ｂに達するコンタクトホール４４１を形成する。また、ここでのエッチングによりゲート電極層４１１、４２１に達するコンタクトホールも形成する。また、ドレイン電極層４２５ｂに達するコンタクトホールを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、レジストマスクを除去した後、透光性を有する導電膜を成膜する。透光性を有する導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）等をスパッタ法や真空蒸着法等を用いて形成する。透光性を有する導電膜の他の材料として、窒素を含むＡｌ−Ｚｎ−Ｏ系非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含むＺｎ−Ｏ系非単結晶膜や、窒素を含むＳｎ−Ｚｎ−Ｏ系非単結晶膜を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、非単結晶膜中のアルミニウムの組成比（原子％）より大きく、非単結晶膜中のアルミニウムの組成比（原子％）は、非単結晶膜中の窒素の組成比（原子％）より大きい。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ）を用いた分析により評価するものとする。
次に、第９のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して、図３９Ｅに示すように、画素電極層４２７および導電層４１７を形成する。平坦化絶縁層４０４および保護絶縁層４０３に形成されたコンタクトホール４４１を介して、画素電極層４２７はドレイン電極層４２５ｂと電気的に接続する。
以上の工程により、９枚の露光用マスクを用いて、同一基板４００上に、薄膜トランジスタ４１０を含む駆動回路、および薄膜トランジスタ４２０を含む画素部を作製することができる。駆動回路用の薄膜トランジスタ４１０は、高抵抗ソース領域４１４ａ、高抵抗ドレイン領域４１４ｂ、およびチャネル形成領域４１３を含む酸化物半導体層４１２を含むチャネルエッチ型薄膜トランジスタである。また、画素用の薄膜トランジスタ４２０は、全体がＩ型化した酸化物半導体層４２２を含むチャネル保護型薄膜トランジスタである。
また、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂを誘電体とし容量配線層と容量電極とで形成される容量素子も同一基板４００上に形成することができる。薄膜トランジスタ４２０と容量素子を個々の画素に対応してマトリクス状に配置して画素部を構成し、画素部の周辺に薄膜トランジスタ４１０を有する駆動回路を配置することによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
また、画素電極層４２７は容量電極層と電気的に接続される。この２つの電極層を電気的に接続するためのコンタクトホールは、コンタクトホール４４１と同時に形成される。また、容量電極層は、ソース電極層４２５ａ、ドレイン電極層４２５ｂと同じ透光性を有する材料、同じ工程で形成することができる。
導電層４１７を酸化物半導体層４１２のチャネル形成領域４１３と重なる位置に設けることによって、薄膜トランジスタ４１０の信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタ４１０のしきい値電圧の変化量を低減することができる。また、導電層４１７は、電位がゲート電極層４１１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４１７の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、導電層４１７及び画素電極層４２７を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
（実施の形態８）
本実施の形態では、表示装置を備えた電子機器の例について説明する。
図４０Ａ乃至図４０Ｈ、図４１Ａ乃至図４１Ｄは、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
図４０Ａはモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図４０Ｂは記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図４０Ｃはゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図４０Ｄは携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図４０Ｅはテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図４０Ｆは携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図４０Ｇはテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図４０Ｈは持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。
図４１Ａはディスプレイであり、上述したものの他に、支持台５０１８、等を有することができる。図４１Ｂはカメラであり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部５０１６、等を有することができる。図４１Ｃはコンピュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５０２１、等を有することができる。図４１Ｄは携帯電話機であり、上述したものの他に、送信部、受信部、携帯電話・移動端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
図４０Ａ乃至図４０Ｈ、図４１Ａ乃至図４１Ｄに示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像等）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻等を表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図４０Ａ乃至図４０Ｈ、図４１Ａ乃至図４１Ｄに示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴の１つとする。
次に、表示装置（半導体装置）の応用例を説明する。まず、移動しない物体、例えば建造物に表示装置（半導体装置）を適用する例を説明する。
図４１Ｅは、表示装置（半導体装置）が組み込まれた建造物の一態様を説明する図である。半導体装置は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、およびスピーカ５０２５等を含む。半導体装置は壁かけ型の表示装置として居室の壁に組み込まれている。このような態様は、広い設置スペースが必要ないため、大画面（４０インチ以上）の表示部５０２３を備えた半導体装置を建造物に組み込む方法として好適である。
図４１Ｆは、表示装置（半導体装置）が組み込まれた建造物の一態様を説明する図である。半導体装置は表示パネル５０２６を備えている。この表示パネル５０２６はユニットバス５０２７に組み込まれており、入浴者は表示パネル５０２６で映像を鑑賞することが可能になる。
なお、図４１Ｅ、図４１Ｆでは、壁、およびユニットバスに表示装置（半導体装置）を組み込む例を示したが、本実施の形態の建造物はこれらに限定されず、建造物の様々な箇所に半導体装置を組み込むことができる。
次に、表示装置（半導体装置）が組み込まれた移動体の構成例を説明する。
図４１Ｇは、表示装置（半導体装置）が設けられた自動車の一態様を説明する図である。半導体装置は表示パネル５０２８を有する。表示パネル５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。また、半導体装置はナビゲーション機能を有していてもよい。
図４１Ｈは、表示装置（半導体装置）が設けられた旅客用飛行機の一態様を説明する図である。半導体装置は表示パネル５０３１を有する。旅客用飛行機の座席上部の天井５０３０に、ヒンジ部５０３２を介して表示パネル５０３１が取り付けられている。表示パネル５０３１は乗客が操作することで情報を表示する機能を有する。図４１Ｈには、表示パネル５０３１の使用時の状態を示している。ヒンジ部５０３２の伸縮により乗客は、表示パネル５０３１の映像の鑑賞が可能になる。
なお、図４１Ｇ、図４１Ｈでは、移動体として自動車、および旅客用飛行機の例を示したが、本実施の形態は、これらに限定されず、自動二輪車、自動四輪車（自動車、バス、トラック等を含む）、鉄道車両、船舶、および航空機等、様々な移動体に適用することができる。
（実施の形態９）
本実施の形態では、本明細書に開示されている発明に係る半導体装置、および表示装置などについて説明をする。
本明細書において、表示装置とは、表示素子を有する装置のことを言う。本明細書に開示されている発明が適用される表示装置としては、電気磁気的作用により、コントラスト、輝度、反射率、透過率等が変化する表示媒体を有するものが挙げられる。本明細書で開示されている表示装置が備える表示素子としては、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ等）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマチューブ、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミック素子、カーボンナノチューブ、等が挙げられる。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイ等がある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）等がある。液晶素子を用いた表示装置の一例としては、液晶表示装置（透過型液晶表示装置、半透過型液晶表示装置、反射型液晶表示装置、直視型液晶表示装置、投射型液晶表示装置）等がある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパー等がある。なお、ＥＬ素子やＬＥＤなど光を発する発光素子を備えた装置は、表示装置と呼ばれることもあり、また、発光装置と呼ばれることもある。表示素子として発光素子を有する発光装置は、表示装置の具体例の一つである。
ＥＬ素子の一例としては、陽極と、陰極と、陽極と陰極との間に挟まれたＥＬ層と、を有する素子等がある。ＥＬ層の一例としては、１重項励起子からの発光（蛍光）を利用するもの、３重項励起子からの発光（燐光）を利用するもの、１重項励起子からの発光（蛍光）を利用するものと３重項励起子からの発光（燐光）を利用するものとを含むもの、有機物によって形成されたもの、無機物によって形成されたもの、有機物によって形成されたものと無機物によって形成されたものとを含むもの、高分子の材料を含むもの、低分子の材料を含むもの、又は高分子の材料と低分子の材料とを含むもの、等がある。ただし、これに限定されず、ＥＬ素子として様々なものを用いることができる。
電子放出素子の一例としては、陰極に高電界を集中して電子を引き出す素子等がある。具体的には、電子放出素子の一例としては、スピント型、カーボンナノチューブ（ＣＮＴ）型、金属―絶縁体―金属を積層したＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型、金属―絶縁体―半導体を積層したＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、ＭＯＳ型、シリコン型、薄膜ダイオード型、ダイヤモンド型、金属―絶縁体―半導体−金属型等の薄膜型、ＨＥＥＤ型、ＥＬ型、ポーラスシリコン型、又は表面伝導（ＳＣＥ）型等がある。ただし、これに限定されず、電子放出素子として様々なものを用いることができる。
本明細書において、液晶表示装置とは、液晶素子を有する表示装置をいう。液晶表示装置には、画像の表示方法により直視型、投写型などに分類される。また、照明光が画素を透過するか、反射するかで、透過型、反射型、半透過型で分類することができる。液晶素子の一例としては、液晶の光学的変調作用によって光の透過又は非透過を制御する素子がある。その素子は一対の電極と液晶層により構造されることが可能である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御される。液晶素子に適用される液晶としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、バナナ型液晶等が挙げられる。
また、液晶表示装置の表示方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、および、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モード等がある。
もちろん、本明細書に開示される発明には、上記の構成例に限定されず、様々な構成例の液晶表示装置を適用できる。
電子ペーパーの一例としては、分子により表示されるもの（光学異方性、染料分子配向等）、粒子により表示されるもの（電気泳動、粒子移動、粒子回転、相変化等）、フィルムの一端が移動することにより表示されるもの、分子の発色／相変化により表示されるもの、分子の光吸収により表示されるもの、又は電子とホールが結合して自発光により表示されるもの等を用いることができる。具体的には、電子ペーパーの一例としては、マイクロカプセル型電気泳動、水平移動型電気泳動、垂直移動型電気泳動、球状ツイストボール、磁気ツイストボール、円柱ツイストボール方式、帯電トナー、電子粉流体、磁気泳動型、磁気感熱式、エレクトロウェッテイング、光散乱（透明／白濁変化）、コレステリック液晶／光導電層、コレステリック液晶、双安定性ネマチック液晶、強誘電性液晶、２色性色素・液晶分散型、可動フィルム、ロイコ染料による発消色、フォトクロミック、エレクトロクロミック、エレクトロデポジション、フレキシブル有機ＥＬ等がある。ただし、これに限定されず、電子ペーパーとして様々なものを用いることができる。ここで、マイクロカプセル型電気泳動を用いることによって、電気泳動方式の欠点である泳動粒子の凝集、沈殿を解決することができる。電子粉流体は、高速応答性、高反射率、広視野角、低消費電力、メモリ性等のメリットを有する。
プラズマディスプレイの一例としては、電極を表面に形成した基板と、電極および微小な溝を表面に形成し且つ溝内に蛍光体層を形成した基板と、を狭い間隔で対向させて、希ガスを封入した構造を有するもの等がある。他にも、プラズマディスプレイの一例としては、プラズマチューブを上下からフィルム状の電極で挟み込んだ構造を有するもの等がある。プラズマチューブとは、ガラスチューブ内に、放電ガス、ＲＧＢそれぞれの蛍光体等を封止したものである。電極間に電圧をかけることによって紫外線を発生させ、蛍光体を光らせることで、表示を行うことができる。本明細書に開示される発明には、上記の構成例に限定されず、様々な構成例のプラズマディスプレイを適用できる。
また、照明装置を必要とする表示装置がある。例えば、液晶表示装置、グレーティングライトバルブ（ＧＬＶ）を用いた表示装置、デジタルマイクロミラーデバイス（ＤＭＤ）を用いた表示装置等である。これらの照明装置としては、例えば、ＥＬ素子を適用した照明装置、冷陰極管、熱陰極管、ＬＥＤ、レーザー光源、水銀ランプ等を用いることができる。
また、表示装置としては、表示素子を含む複数の画素を備えた表示装置が挙げられる。この場合、表示装置は、複数の画素を駆動させる周辺駆動回路を含んでいても良い。表示装置の周辺駆動回路は、複数の画素と同一基板上に形成された回路でもよく、別の基板に形成された回路でもよい。その双方の回路を周辺駆動回路として設けることもできる。画素と別の基板に形成されている回路としては、ワイヤボンディングやバンプ等によって画素が存在する基板上に配置された回路、いわゆる、チップオングラス（ＣＯＧ）で接続されたＩＣチップ、または、ＴＡＢ等で接続されたＩＣチップが上げられる。
回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路等は、消費電力が大きくなるおそれがある。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことができる。
また、表示装置は、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタ等が取り付けられたフレキシブルプリントサーキット（ＦＰＣ）を含んでもよい。また、表示装置は、フレキシブルプリントサーキット（ＦＰＣ）等を介して接続され、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタ等が取り付けられたプリント配線基板（ＰＷＢ）を含んでいても良い。また、表示装置は、偏光板または位相差板等の光学シートを含んでいても良い。なお、表示装置は、照明装置、筐体、音声入出力装置、光センサ等を含んでいても良い。
本明細書において、一画素とは、明るさを制御できる要素一つ分を示すものとする。例えば、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素を有するカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。ただし、色要素は、三色に限定されず、三色以上を用いても良いし、ＲＧＢ以外の色を用いても良い。例えば、白色を加えて、ＲＧＢＷ（Ｗは白）としても可能である。または、ＲＧＢに、例えば、イエロー、シアン、マゼンタ、エメラルドグリーン、朱色等を一色以上追加することが可能である。または、ＲＧＢの中の少なくとも一色に類似した色を、ＲＧＢに追加することが可能である。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、少し波長が異なっている。同様に、Ｒ１、Ｒ２、Ｇ、Ｂとすることも可能である。このような色要素を用いることにより、より実物に近い表示を行うことができる。このような色要素を用いることにより、消費電力を低減することができる。
一つの色要素について、複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素とすることが可能である。例えば、面積階調を行う場合または副画素（サブ画素）を有する場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現することがある。その場合、明るさを制御する領域の一つ分を一画素とすることが可能である。つまり、一つの色要素は、複数の画素で構成されることとなる。ただし、明るさを制御する領域が一つの色要素の中に複数あっても、それらをまとめて、一つの色要素を１画素としてもよい。その場合は、一つの色要素は、一つの画素で構成されることとなる。また、一つの色要素について、複数の領域を用いて明るさを制御する場合、画素によって、表示に寄与する領域の大きさが異ならせてもよい。また、一つの色要素につき複数ある、明るさを制御する領域において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げるようにしてもよい。つまり、一つの色要素について、複数個ある領域が各々有する画素電極の電位が、各々異なっていることも可能である。その結果、液晶分子などの表示素子に加わる電圧が各画素電極によって各々異なる。よって、液晶表示装置の場合は視野角を広くすることができる。また、色要素毎に表示に寄与する領域の大きさが異なっていてもよい。これにより、低消費電力化、又は表示素子の長寿命化を図ることができる。
なお、一画素（三色分）と明示的に記載する場合は、ＲとＧとＢの三画素分を一画素と見なすことができる。一画素（一色分）と明示的に記載する場合は、一つの色要素につき、複数の領域がある場合、それらをまとめて一画素と見なすことができる。
複数の画素は、例えば、マトリクス状に配置（配列）することができる。ここで、画素がマトリクスに配置（配列）されているとは、縦方向もしくは横方向において、画素が直線上に並んでいる場合に限定されない。例えば三色の色要素（例えばＲＧＢ）でフルカラー表示を行う表示装置において、画素の配列としては、例えば、ストライプ配置、三つの色要素のドットでなるデルタ配置、ベイヤー配置などが挙げられる。
（実施の形態１０）
本明細書に開示されている発明には、様々な構造のトランジスタを用いることができる。つまり、トランジスタの構成に特段の制約はない。例えば、実施の形態７を適用することで、高開口率の画素を備えた表示装置を作製することができる。本実施の形態では、トランジスタのいくつかの構成例について説明する。
トランジスタの一例としては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコン等に代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）等を用いることができる。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。または、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。または、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することができる。または、トランジスタが薄いため、トランジスタを形成する膜の一部は、光を透過させることができる。そのため、開口率を向上させることができる。
なお、多結晶シリコンを製造するときに、触媒（ニッケル等）を用いることにより、結晶性をさらに向上させ、電気特性の良いトランジスタを製造することが可能となる。その結果、ゲートドライバ回路（走査線駆動回路）、ソースドライバ回路（信号線駆動回路）、および信号処理回路（信号生成回路、ガンマ補正回路、ＤＡ変換回路等）を基板上に一体形成することができる。
なお、微結晶シリコンを製造するときに、触媒（ニッケル等）を用いることにより、結晶性をさらに向上させ、電気特性の良いトランジスタを製造することが可能となる。このとき、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させることも可能である。その結果、ソースドライバ回路の一部（アナログスイッチ等）およびゲートドライバ回路（走査線駆動回路）を基板上に一体形成することができる。なお、結晶化のためにレーザー照射を行わない場合は、シリコンの結晶性のムラを抑えることができる。そのため、画質の向上した画像を表示することができる。ただし、触媒（ニッケル等）を用いずに、多結晶シリコン又は微結晶シリコンを製造することは可能である。
なお、シリコンの結晶性を、多結晶又は微結晶等へと向上させることは、パネル全体で行うことが望ましいが、それに限定されない。パネルの一部の領域のみにおいて、シリコンの結晶性を向上させてもよい。選択的に結晶性を向上させることは、レーザー光を選択的に照射すること等により可能である。例えば、画素以外の領域である周辺回路領域にのみ、ゲートドライバ回路およびソースドライバ回路等の領域にのみ、又はソースドライバ回路の一部（例えば、アナログスイッチ）の領域にのみ、にレーザー光を照射してもよい。その結果、回路を高速に動作させる必要がある領域にのみ、シリコンの結晶化を向上させることができる。画素領域は、高速に動作させる必要性が低いため、結晶性が向上されなくても、問題なく画素回路を動作させることができる。こうすることによって、結晶性を向上させる領域が少なくて済むため、製造工程も短くすることができる。そのため、スループットが向上し、製造コストを低減させることができる。または、必要とされる製造装置の数も少ない数で製造できるため、製造コストを低減させることができる。
なお、トランジスタの一例としては、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ、ＩＺＯ、ＩＴＯ、ＳｎＯ、ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ）等の化合物半導体又は酸化物半導体を有するトランジスタ又は、これらの化合物半導体又は酸化物半導体を薄膜化した薄膜トランジスタ等を用いることができる。これらにより、製造温度を低くできるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板又はフィルム基板等に直接トランジスタを形成することができる。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることもできる。例えば、これらの化合物半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極等として用いることができる。それらをトランジスタの作製過程で形成することが可能なため、コストを低減できる。
なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトランジスタ等を用いることができる。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することができる。または、レジストを用いずに製造することが可能なので、材料費が安くなり、工程数を削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形成することができる。このような基板を用いた半導体装置は、衝撃に強くすることができる。
トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ等を用いることができる。トランジスタとしてＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さくすることができる。よって、トランジスタの集積度を高くすることができる。トランジスタとしてバイポーラトランジスタを用いることにより、大きな電流を流すことができる。よって、高速に回路を動作させることができる。なお、ＭＯＳ型トランジスタとバイポーラトランジスタとを１つの基板に混在させて形成してもよい。これにより、低消費電力、小型化、高速動作等を実現することができる。
トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、電圧・電流特性の傾きをフラットにすることができる。電圧・電流特性の傾きがフラットである特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、特性のよい差動回路又はカレントミラー回路等を実現することができる。
トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ ｖａｌｕｅ）の改善を図ることができる。
トランジスタの一例としては、チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、又はチャネル領域が直列に接続する構造等のトランジスタを用いることができる。
なお、トランジスタの一例としては、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
トランジスタの一例としては、高抵抗領域を設けた構造を適用できる。高抵抗領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向上（信頼性の向上）を図ることができる。または、高抵抗領域を設けることにより、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレイン電流があまり変化せず、電圧・電流特性の傾きがフラットな特性にすることができる。
様々な基板を用いて、トランジスタを形成することができる。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム等がある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラス等がある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂等がある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、又は塩化ビニル等がある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類等がある。特に、半導体基板、単結晶基板、又はＳＯＩ基板等を用いてトランジスタを製造することによって、特性、サイズ、又は形状等のばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）等を含む）、皮革基板、又はゴム基板等がある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
ここで、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことができるものである。ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する領域、およびドレインとして機能する領域を、ソース又はドレインと呼ばない場合がある。その場合、一例として、ソースとドレインとの一方を、第１端子、第１電極、又は第１領域と表記し、ソースとドレインとの他方を、第２端子、第２電極、又は第２領域と表記する場合がある。
また、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有する素子であってもよい。この場合も同様に、一例として、エミッタとコレクタとの一方を、第１端子、第１電極、又は第１領域と表記し、エミッタとコレクタとの他方を、第２端子、第２電極、又は第２領域と表記する場合がある。なお、トランジスタとしてバイポーラトランジスタが用いられる場合、ゲートという表記をベースと言い換えることが可能である。
ゲートとは、ゲート電極とゲート配線（ゲート線、ゲート信号線、走査線、走査信号線等とも言う）とを含んだ全体、又は、それらの一部のことを言う。ゲート電極とは、チャネル領域を形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。ただし、ゲート電極の一部は、高抵抗領域、又はソース領域（またはドレイン領域）と、ゲート絶縁膜を介してオーバーラップしていることが可能である。ゲート配線とは、各トランジスタのゲート電極の間を接続するための配線、各画素の有するゲート電極の間を接続するための配線、又はゲート電極と別の配線とを接続するための配線のことを言う。
ゲート電極としても機能し、且つゲート配線としても機能するような部分（領域、導電膜、配線等）も存在する。そのような部分（領域、導電膜、配線等）は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配線の一部とチャネル領域がオーバーラップしている場合、その部分（領域、導電膜、配線等）はゲート配線として機能しているが、ゲート電極としても機能していることになる。よって、そのような部分（領域、導電膜、配線等）は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
ゲート電極と同じ材料で形成され、ゲート電極と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線等）も、ゲート電極と呼んでも良い。同様に、ゲート配線と同じ材料で形成され、ゲート配線と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線等）も、ゲート配線と呼んでも良い。このような部分（領域、導電膜、配線等）は、厳密な意味では、チャネル領域とオーバーラップしていない場合、又は別のゲート電極と接続させる機能を有していない場合がある。しかし、製造時の仕様等の関係で、ゲート電極またはゲート配線と同じ材料で形成され、ゲート電極またはゲート配線と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線等）がある。よって、そのような部分（領域、導電膜、配線等）もゲート電極またはゲート配線と呼んでも良い。
例えば、マルチゲート構造のトランジスタにおいて、１つのゲート電極と、別のゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。このような場合は、ゲート電極とゲート電極とを接続させるための部分（領域、導電膜、配線等）は、ゲート配線と呼んでも良い。あるいは、マルチゲート構造のトランジスタを１つのトランジスタと見なすこともできるため、ゲート電極と呼んでも良い。つまり、ゲート電極またはゲート配線と同じ材料で形成され、ゲート電極またはゲート配線と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線等）は、ゲート電極やゲート配線と呼んでも良い。別の例として、ゲート電極とゲート配線とを接続させている部分の導電膜であって、ゲート電極またはゲート配線とは異なる材料で形成された導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
また、ゲート端子とは、ゲート電極の部分（領域、導電膜、配線等）、又はゲート電極と電気的に接続されている部分（領域、導電膜、配線等）について、その一部分のことを言う。
ある配線を、ゲート配線、ゲート線、ゲート信号線、走査線、又は走査信号線等と呼ぶ場合、その配線にトランジスタのゲートが接続されていない場合もある。この場合、ゲート配線、ゲート線、ゲート信号線、走査線、又は走査信号線は、トランジスタのゲートと同じ層で形成された配線、トランジスタのゲートと同じ材料で形成された配線、又はトランジスタのゲートと同時に形成された配線等を意味している場合がある。その一例としては、保持容量用配線、電源線、基準電位供給配線等がある。
ソースとは、ソース領域とソース電極とソース配線（ソース線、ソース信号線、データ線、データ信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、Ｐ型不純物（ボロンやガリウム等）又はＮ型不純物（リンやヒ素等）が多く含まれる半導体領域のことを言う。従って、Ｐ型不純物やＮ型不純物の濃度が低い低濃度不純物領域が、抵抗が高い高抵抗領域である場合、ソース領域には含まれないと見なすことが多い。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各トランジスタのソース電極の間を接続するための配線、各画素の有するソース電極の間を接続するための配線、又はソース電極と別の配線とを接続するための配線のことを言う。
また、ソース電極としても機能し、ソース配線としても機能するような部分（領域、導電膜、配線等）も存在する。そのような部分（領域、導電膜、配線等）は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソース配線の一部とソース領域とがオーバーラップしている場合、その部分（領域、導電膜、配線等）はソース配線として機能しているが、ソース電極としても機能していることになる。よって、そのような部分（領域、導電膜、配線等）は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
また、ソース電極と同じ材料で形成され、ソース電極と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線等）、ソース電極とソース電極とを接続する部分（領域、導電膜、配線等）、および、ソース領域とオーバーラップしている部分（領域、導電膜、配線等）も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形成され、ソース配線と同じ島（アイランド）を形成してつながっている領域も、ソース配線と呼んでも良い。このような部分（領域、導電膜、配線等）は、厳密な意味では、別のソース電極と接続させる機能を有していない場合がある。しかし、製造時の仕様等の関係で、ソース電極またはソース配線と同じ材料で形成され、ソース電極またはソース配線とつながっている部分（領域、導電膜、配線等）がある。よって、そのような部分（領域、導電膜、配線等）もソース電極またはソース配線と呼んでも良い。
例えば、ソース電極とソース配線とを接続させている部分の導電膜であって、ソース電極またはソース配線とは異なる材料で形成された導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。
なお、ソース端子とは、ソース領域や、ソース電極や、ソース電極と電気的に接続されている部分（領域、導電膜、配線等）について、その一部分のことを言う。
なお、ある配線を、ソース配線、ソース線、ソース信号線、データ線、データ信号線等と呼ぶ場合、その配線にトランジスタのソース（ドレイン）が接続されていない場合もある。この場合、ソース配線、ソース線、ソース信号線、データ線およびデータ信号線は、トランジスタのソース（ドレイン）と同じ層で形成された配線、トランジスタのソース（ドレイン）と同じ材料で形成された配線、またはトランジスタのソース（ドレイン）と同時に形成された配線を意味している場合がある。例としては、保持容量用配線、電源線、基準電位供給配線等がある。
ドレインの説明はソースと同様であるので、その説明を準用する。
１０１ 基板
１０２ 回路
１０３ 回路
１０４ 回路
１０５ 絶縁層
１０６ 導電層
１０７ 媒質
１０８ 基板
１０９ 導電層
２０２ 絶縁層
２０３ 半導体層
２０５ 絶縁層
２０６ 導電層
２０７ トランジスタ
２０８ 容量素子
２０９ 容量素子
２０１ａ、２０１ａａ、２０１ａｂ、２０１ｂ、２０１ｂａ、２０１ｂｂ、２０１ｃ、２
０１ｃａ、２０１ｃｂ、２０１ｄａ、２０１ｄｂ、２０１ｅｂ、２０１ｆｂ 導電層
２０３ａ 半導体層
２０４ａ、２０４ａａ、２０４ａｂ、２０４ｂ、２０４ｂａ、２０４ｂｂ、２０４ｃ、２
０４ｃａ、２０４ｃｂ、２０４ｄ、２０４ｄａ、２０４ｄｂ、２０４ｅ、２０４ｅａ、２
０４ｅｂ、２０４ｆｂ、２０４ｇｂ、２０４ｈｂ 導電層
２０６ａ 導電層

Claims (6)

  1. 画素電極を有する表示素子と、
    映像信号の入力を制御する機能を有する第１の回路と、
    前記映像信号を保持する機能を有する第２の回路と、
    前記画素電極に供給される電圧の極性を制御する機能を有する第３の回路と、
    を含み、
    前記第１乃至第３の回路は、透光性を有する材料で形成され、
    前記画素電極は、前記第１乃至第３の回路の上方に配置されていることを特徴とする表示装置。
  2. 第１のスイッチを有する第１の回路と、
    前記第１のスイッチを介して信号が入力される第１の容量素子、および第２の容量素子、ならびに、入力端子が前記第１の容量素子に電気的に接続され、かつ出力端子が前記第２の容量素子に電気的に接続されているインバータを有する第２の回路と、
    制御端子が前記第１の容量素子に電気的に接続されている第２のスイッチ、および制御端子が前記第２の容量素子に電気的に接続されている第３のスイッチを有する第３の回路と、
    前記第２のスイッチおよび前記第３のスイッチに電気的に接続されている画素電極を含む表示素子と、
    を含むことを特徴とする表示装置。
  3. 請求項２において、
    前記第１のスイッチを介して、前記第１の容量素子に電気的に接続されている第１の配線と、
    第２の配線と、
    前記第２のスイッチおよび前記第３のスイッチを介して前記第２の配線に電気的に接続されている第３の配線と、
    を含むことを特徴とする表示装置。
  4. 請求項３において、
    前記第１の配線には映像信号が入力されることを特徴とする表示装置。
  5. 請求項２乃至４のいずれか１項において、
    前記画素電極、前記第１乃至第３のスイッチ、前記第１乃至第２の容量素子、ならびに、前記インバータは、透光性を有する層で形成され、
    前記画素電極は、前記第１乃至第３のスイッチ、第１乃至第２の容量素子、およびインバータの上方に配置されていることを特徴とする表示装置。
  6. 請求項１乃至請求項５に記載の表示装置と、操作スイッチとを具備する電子機器。
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CN (2) CN105590611B (ja)
TW (11) TWI803414B (ja)

Cited By (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011148537A1 (ja) * 2010-05-24 2011-12-01 シャープ株式会社 薄膜トランジスタ基板及びその製造方法
JP2012256857A (ja) * 2011-04-22 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013009310A (ja) * 2011-05-20 2013-01-10 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013084887A (ja) * 2011-09-27 2013-05-09 Toppan Printing Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法及び画像表示装置
KR20130099850A (ko) * 2012-02-29 2013-09-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2013206919A (ja) * 2012-03-27 2013-10-07 Sony Corp 薄膜トランジスタおよびその製造方法ならびに表示装置
JP2013219348A (ja) * 2012-03-14 2013-10-24 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014002827A (ja) * 2012-05-25 2014-01-09 Semiconductor Energy Lab Co Ltd 記憶素子の駆動方法
JP2014007386A (ja) * 2012-05-11 2014-01-16 Semiconductor Energy Lab Co Ltd 半導体装置及び電子機器
JP2014067867A (ja) * 2012-09-26 2014-04-17 Toppan Printing Co Ltd 薄膜トランジスタ及びディスプレイパネル
WO2014103900A1 (en) * 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2014104265A1 (en) * 2012-12-28 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2015128163A (ja) * 2012-12-28 2015-07-09 株式会社半導体エネルギー研究所 半導体装置
JP2015191038A (ja) * 2014-03-27 2015-11-02 ソニー株式会社 表示装置、電子機器および基板
JP2016157856A (ja) * 2015-02-25 2016-09-01 エルジー ディスプレイ カンパニー リミテッド シリコン系薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法
JP2016177284A (ja) * 2015-03-19 2016-10-06 株式会社半導体エネルギー研究所 液晶表示装置及び該液晶表示装置を用いた電子機器
JP2016201539A (ja) * 2015-04-13 2016-12-01 株式会社半導体エネルギー研究所 半導体装置およびタッチパネル
JP2016220251A (ja) * 2011-05-16 2016-12-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
JP2017054899A (ja) * 2015-09-09 2017-03-16 株式会社半導体エネルギー研究所 半導体装置、表示装置及び該表示装置を用いた電子機器
JP2017120893A (ja) * 2015-12-28 2017-07-06 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ基板
JP2017212326A (ja) * 2016-05-25 2017-11-30 凸版印刷株式会社 薄膜トランジスタアレイ基板、そのパターン形成方法及び画像表示装置
JP2018026551A (ja) * 2016-07-27 2018-02-15 株式会社半導体エネルギー研究所 トランジスタ、半導体装置及び電子機器
WO2018159389A1 (ja) * 2017-02-28 2018-09-07 シャープ株式会社 Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
JP2019024124A (ja) * 2013-06-21 2019-02-14 株式会社半導体エネルギー研究所 半導体装置
JP2019050405A (ja) * 2013-10-31 2019-03-28 株式会社半導体エネルギー研究所 半導体装置
JP2019114809A (ja) * 2013-05-10 2019-07-11 株式会社半導体エネルギー研究所 表示装置
KR20190119680A (ko) * 2013-12-27 2019-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2019195064A (ja) * 2013-04-04 2019-11-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2020004981A (ja) * 2014-04-18 2020-01-09 株式会社半導体エネルギー研究所 半導体装置
JP2020053688A (ja) * 2012-08-02 2020-04-02 株式会社半導体エネルギー研究所 半導体装置
JP2020074406A (ja) * 2019-12-19 2020-05-14 株式会社半導体エネルギー研究所 半導体装置
JP2020115580A (ja) * 2012-08-10 2020-07-30 株式会社半導体エネルギー研究所 半導体装置
JP2020120116A (ja) * 2019-01-25 2020-08-06 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2021005722A (ja) * 2011-05-05 2021-01-14 株式会社半導体エネルギー研究所 表示装置
JP2021082823A (ja) * 2014-12-02 2021-05-27 株式会社半導体エネルギー研究所 表示装置
JP2021106274A (ja) * 2013-12-27 2021-07-26 株式会社半導体エネルギー研究所 表示装置
US11075255B2 (en) 2016-12-27 2021-07-27 Semiconductor Energy Laboratory Co., Ltd. Display panel, display device, input/output device, and data processing device
KR20210145310A (ko) * 2012-04-13 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2022103303A (ja) * 2016-11-23 2022-07-07 株式会社半導体エネルギー研究所 表示装置、電子機器
JP2022119801A (ja) * 2014-09-05 2022-08-17 株式会社半導体エネルギー研究所 発光装置
JP2022189928A (ja) * 2012-07-20 2022-12-22 株式会社半導体エネルギー研究所 半導体装置
JP2023118670A (ja) * 2022-02-15 2023-08-25 台湾積體電路製造股▲ふん▼有限公司 酸化ゲルマニウムスズ含有半導体装置およびその形成方法
JP2023178364A (ja) * 2011-04-15 2023-12-14 株式会社半導体エネルギー研究所 半導体装置
JP2024094318A (ja) * 2014-09-05 2024-07-09 株式会社半導体エネルギー研究所 表示装置
JP2024096126A (ja) * 2011-10-19 2024-07-12 株式会社半導体エネルギー研究所 表示装置
JP2024138395A (ja) * 2012-09-13 2024-10-08 株式会社半導体エネルギー研究所 表示装置
JP2025060814A (ja) * 2014-02-07 2025-04-10 株式会社半導体エネルギー研究所 表示装置
JP2025065292A (ja) * 2011-12-05 2025-04-17 株式会社半導体エネルギー研究所 半導体装置
JP7814573B2 (ja) 2011-12-05 2026-02-16 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101812683B1 (ko) * 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
JP2012151453A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
TWI536502B (zh) * 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
US8804344B2 (en) * 2011-06-10 2014-08-12 Scott Moncrieff Injection molded control panel with in-molded decorated plastic film
US8878589B2 (en) 2011-06-30 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP5784732B2 (ja) 2011-08-10 2015-09-24 シャープ株式会社 液晶表示装置、および液晶表示装置の製造方法
US8736315B2 (en) 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20150048360A1 (en) * 2012-03-21 2015-02-19 Sharp Kabushiki Kaisha Semiconductor device and semiconductor device manufacturing method
US20130265069A1 (en) * 2012-04-10 2013-10-10 Shenzhen China Star Optoelectronics Technology Co. Ltd. Liquid Crystal Panel, Liquid Crystal Module, and Method Of Determining Reason Behind Bad Display
CN102790012A (zh) * 2012-07-20 2012-11-21 京东方科技集团股份有限公司 阵列基板的制造方法及阵列基板、显示装置
JP2014038911A (ja) * 2012-08-13 2014-02-27 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器
KR102241249B1 (ko) 2012-12-25 2021-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저항 소자, 표시 장치, 및 전자기기
KR102109166B1 (ko) * 2013-01-15 2020-05-12 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 기판
JP6186757B2 (ja) * 2013-03-06 2017-08-30 セイコーエプソン株式会社 電気光学装置及び電子機器
JP6406926B2 (ja) 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
US10008513B2 (en) * 2013-09-05 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6345544B2 (ja) * 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI550332B (zh) * 2013-10-07 2016-09-21 電子墨水加利福尼亞有限責任公司 用於彩色顯示裝置的驅動方法
CN103560110B (zh) * 2013-11-22 2016-02-17 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
JP6496132B2 (ja) * 2013-12-02 2019-04-03 株式会社半導体エネルギー研究所 半導体装置
KR20150116942A (ko) * 2014-04-08 2015-10-19 삼성디스플레이 주식회사 용기 덮개 겸용 표시 장치
JP6368139B2 (ja) * 2014-05-07 2018-08-01 株式会社半導体エネルギー研究所 タッチセンサ
WO2015174517A1 (ja) * 2014-05-16 2015-11-19 国立大学法人名古屋工業大学 ｐ型酸化亜鉛膜の製造方法
CN203983289U (zh) 2014-06-17 2014-12-03 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及显示装置
JP6436660B2 (ja) * 2014-07-07 2018-12-12 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
WO2016021320A1 (ja) * 2014-08-07 2016-02-11 シャープ株式会社 アクティブマトリクス基板およびその製造方法
CN107111985B (zh) * 2014-12-29 2020-09-18 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
TWI686870B (zh) * 2015-03-03 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、顯示裝置及使用該顯示裝置之電子裝置
JP6630720B2 (ja) 2015-03-03 2020-01-15 株式会社半導体エネルギー研究所 表示装置
US10008609B2 (en) * 2015-03-17 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
CN104820514B (zh) * 2015-04-01 2017-05-10 上海中航光电子有限公司 触控显示面板及其驱动方法
US10671204B2 (en) 2015-05-04 2020-06-02 Semiconductor Energy Laboratory Co., Ltd. Touch panel and data processor
US10115828B2 (en) * 2015-07-30 2018-10-30 Ricoh Company, Ltd. Field-effect transistor, display element, image display device, and system
KR102568632B1 (ko) 2016-04-07 2023-08-21 삼성디스플레이 주식회사 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
KR102587229B1 (ko) 2016-04-22 2023-10-12 삼성디스플레이 주식회사 표시 장치
CN106057141A (zh) * 2016-05-04 2016-10-26 深圳市华星光电技术有限公司 伽马参考电压产生电路以及显示器
KR102623624B1 (ko) * 2016-05-18 2024-01-10 삼성디스플레이 주식회사 트랜지스터 표시판 및 그 제조 방법
KR102457244B1 (ko) 2016-05-19 2022-10-21 삼성디스플레이 주식회사 표시 장치
KR102626961B1 (ko) * 2016-07-27 2024-01-17 엘지디스플레이 주식회사 하이브리드 타입의 박막 트랜지스터 및 이를 이용한 유기발광 표시장치
EP3506337A4 (en) * 2016-08-23 2019-08-28 Toppan Printing Co., Ltd. ORGANIC THIN-LAYER TRANSISTOR, METHOD FOR THE PRODUCTION THEREOF AND IMAGE DISPLAY DEVICE
TWI880886B (zh) * 2016-10-07 2025-04-21 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
JP2018074076A (ja) * 2016-11-02 2018-05-10 株式会社ジャパンディスプレイ 表示装置
KR102676858B1 (ko) 2016-12-16 2024-06-19 엘지디스플레이 주식회사 전계발광 표시장치
KR102841209B1 (ko) * 2016-12-30 2025-07-31 엘지디스플레이 주식회사 박막 트랜지스터, 이를 이용한 유기 발광 표시 장치와 이의 히스테리시스 제어 방법
US10811443B2 (en) * 2017-04-06 2020-10-20 Sharp Kabushiki Kaisha TFT substrate, and scanning antenna provided with TFT substrate
KR102786689B1 (ko) 2017-06-02 2025-03-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
KR102341412B1 (ko) * 2017-08-29 2021-12-22 삼성디스플레이 주식회사 표시 장치
JP6558420B2 (ja) * 2017-09-27 2019-08-14 セイコーエプソン株式会社 電気光学装置及び電子機器
US10573254B2 (en) * 2017-10-05 2020-02-25 Innolux Corporation Memory in pixel display device with low power consumption
JP6853770B2 (ja) * 2017-11-30 2021-03-31 株式会社Ｊｏｌｅｄ 半導体装置および表示装置
CN111417999B (zh) * 2017-12-22 2023-09-12 株式会社半导体能源研究所 显示面板、显示装置、输入输出装置以及数据处理装置
CN107958656B (zh) * 2018-01-08 2019-07-02 武汉华星光电技术有限公司 Goa电路
CN111587471B (zh) * 2018-01-11 2024-04-05 西默有限公司 用于放电室的电极
KR102637791B1 (ko) * 2018-02-13 2024-02-19 삼성디스플레이 주식회사 디스플레이 장치
TWI650748B (zh) * 2018-03-02 2019-02-11 友達光電股份有限公司 顯示面板及顯示面板的驅動方法
US20190280051A1 (en) * 2018-03-09 2019-09-12 Int Tech Co., Ltd. Electroluminescent display integrated with touch sensor and method of forming the same
JP6888581B2 (ja) 2018-04-11 2021-06-16 株式会社デンソー 半導体装置およびその製造方法
KR102670405B1 (ko) * 2018-05-09 2024-05-30 엘지디스플레이 주식회사 전계발광표시장치
US20210320176A1 (en) * 2018-07-12 2021-10-14 Flosfia Inc. Semiconductor device
KR102807348B1 (ko) * 2018-08-21 2025-05-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JP2020052217A (ja) * 2018-09-26 2020-04-02 株式会社ジャパンディスプレイ 表示装置及び電子看板
CN109336047B (zh) * 2018-10-08 2020-07-28 东北大学 一种基于mems工艺的多层结构离子源芯片及质谱分析进样系统
KR102757074B1 (ko) * 2018-11-07 2025-01-17 엘지디스플레이 주식회사 박막 트랜지스터를 포함하는 표시장치 및 그 제조방법
CN113228327A (zh) * 2018-12-26 2021-08-06 株式会社半导体能源研究所 显示装置及电子设备
KR20190051917A (ko) 2019-04-26 2019-05-15 변상범 삼각형 구조를 갖는 리액터 제작 방법
CN110189639B (zh) 2019-06-28 2020-12-04 昆山国显光电有限公司 显示基板、显示面板及显示装置
GB2587793B (en) 2019-08-21 2023-03-22 Pragmatic Printing Ltd Electronic circuit comprising transistor and resistor
GB2610886B (en) 2019-08-21 2023-09-13 Pragmatic Printing Ltd Resistor geometry
KR102837404B1 (ko) * 2019-09-09 2025-07-23 삼성디스플레이 주식회사 표시 장치
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
KR102888017B1 (ko) * 2019-12-31 2025-11-18 엘지디스플레이 주식회사 표시장치
CN111293178A (zh) * 2020-02-21 2020-06-16 合肥鑫晟光电科技有限公司 一种薄膜晶体管及其制备方法
CN113570844B (zh) * 2020-04-28 2022-09-09 清华大学 激光遥控开关系统
CN114446993A (zh) * 2020-10-16 2022-05-06 上海和辉光电股份有限公司 显示面板及其制作方法、显示装置
CN112258987B (zh) * 2020-10-23 2022-06-21 合肥维信诺科技有限公司 透光显示面板和显示装置
TWI828127B (zh) 2022-04-27 2024-01-01 元太科技工業股份有限公司 觸控顯示裝置
US12147254B2 (en) * 2022-05-31 2024-11-19 Novatek Microelectronics Corp. Voltage regulating circuit for keeping voltage headroom
KR20250020751A (ko) * 2023-08-04 2025-02-11 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시장치
CN119964478A (zh) * 2023-11-08 2025-05-09 群创光电股份有限公司 电子装置
KR20250102577A (ko) 2023-12-28 2025-07-07 엘지디스플레이 주식회사 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58198084A (ja) * 1982-05-14 1983-11-17 セイコーインスツルメンツ株式会社 表示素子
JPH07253764A (ja) * 1994-03-15 1995-10-03 Sharp Corp 液晶表示装置
JP2006165532A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物を利用した半導体デバイス
JP2007298602A (ja) * 2006-04-28 2007-11-15 Toppan Printing Co Ltd 構造体、透過型液晶表示装置、半導体回路の製造方法および透過型液晶表示装置の製造方法
JP2010085817A (ja) * 2008-10-01 2010-04-15 Seiko Epson Corp 電気泳動表示装置および電子機器、電気泳動表示装置の駆動方法

Family Cites Families (215)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0282221A (ja) 1988-09-20 1990-03-22 Seiko Epson Corp 電気光学素子の配線方法
US5162901A (en) 1989-05-26 1992-11-10 Sharp Kabushiki Kaisha Active-matrix display device with added capacitance electrode wire and secondary wire connected thereto
JPH07113728B2 (ja) 1989-05-26 1995-12-06 シャープ株式会社 アクティブマトリクス基板
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06202156A (ja) * 1992-12-28 1994-07-22 Sharp Corp ドライバーモノリシック駆動素子
JPH06326310A (ja) 1993-05-14 1994-11-25 Toshiba Corp アクティブマトリクス型表示装置
JP3630489B2 (ja) 1995-02-16 2005-03-16 株式会社東芝 液晶表示装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
US5945972A (en) 1995-11-30 1999-08-31 Kabushiki Kaisha Toshiba Display device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3533074B2 (ja) 1997-10-20 2004-05-31 日本電気株式会社 Ｖｒａｍ機能内蔵のｌｅｄパネル
JP4663829B2 (ja) * 1998-03-31 2011-04-06 三菱電機株式会社 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置
TW418539B (en) 1998-05-29 2001-01-11 Samsung Electronics Co Ltd A method for forming TFT in liquid crystal display
JP2006237624A (ja) 1998-06-12 2006-09-07 Semiconductor Energy Lab Co Ltd 半導体装置及びインバータ回路
JP2001051292A (ja) 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000235355A (ja) 1999-02-15 2000-08-29 Sony Corp 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
KR100654927B1 (ko) 1999-03-04 2006-12-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작방법
JP4583540B2 (ja) 1999-03-04 2010-11-17 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW543206B (en) * 1999-06-28 2003-07-21 Semiconductor Energy Lab EL display device and electronic device
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TW484117B (en) 1999-11-08 2002-04-21 Semiconductor Energy Lab Electronic device
TW573165B (en) 1999-12-24 2004-01-21 Sanyo Electric Co Display device
JP3838332B2 (ja) * 2000-01-24 2006-10-25 日本電気株式会社 透過型液晶表示装置及び液晶プロジェクタ装置
TW494382B (en) 2000-03-22 2002-07-11 Toshiba Corp Display apparatus and driving method of display apparatus
JP4537526B2 (ja) 2000-03-22 2010-09-01 東芝モバイルディスプレイ株式会社 液晶表示装置及びその駆動方法
JP3809573B2 (ja) 2000-06-09 2006-08-16 株式会社日立製作所 表示装置
GB0014961D0 (en) 2000-06-20 2000-08-09 Koninkl Philips Electronics Nv Light-emitting matrix array display devices with light sensing elements
US6992652B2 (en) 2000-08-08 2006-01-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and driving method thereof
JP3988368B2 (ja) * 2000-08-24 2007-10-10 カシオ計算機株式会社 Ｔｆｔパネルの製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
TW594329B (en) 2000-09-18 2004-06-21 Sanyo Electric Co Active matrix type display device
US7184014B2 (en) * 2000-10-05 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4678933B2 (ja) 2000-11-07 2011-04-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4552069B2 (ja) 2001-01-04 2010-09-29 株式会社日立製作所 画像表示装置およびその駆動方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
TWI242085B (en) 2001-03-29 2005-10-21 Sanyo Electric Co Display device
JP4204204B2 (ja) 2001-04-13 2009-01-07 三洋電機株式会社 アクティブマトリクス型表示装置
JP2002311911A (ja) 2001-04-13 2002-10-25 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
TWI236558B (en) 2001-04-13 2005-07-21 Sanyo Electric Co Active matrix type display device
US7009590B2 (en) 2001-05-15 2006-03-07 Sharp Kabushiki Kaisha Display apparatus and display method
JP4472216B2 (ja) * 2001-08-01 2010-06-02 Ｎｅｃ液晶テクノロジー株式会社 アクティブマトリクス基板の製造方法
JP2003076343A (ja) 2001-09-05 2003-03-14 Toshiba Corp 液晶表示装置及びその駆動方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4361104B2 (ja) * 2001-09-18 2009-11-11 シャープ株式会社 液晶表示装置
JP4111785B2 (ja) 2001-09-18 2008-07-02 シャープ株式会社 液晶表示装置
JP4798907B2 (ja) 2001-09-26 2011-10-19 株式会社半導体エネルギー研究所 半導体装置
JP3603832B2 (ja) 2001-10-19 2004-12-22 ソニー株式会社 液晶表示装置およびこれを用いた携帯端末装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
GB0128419D0 (en) 2001-11-28 2002-01-16 Koninkl Philips Electronics Nv Electroluminescent display device
US7054041B2 (en) 2001-12-06 2006-05-30 General Motors Corporation Image sensor method and apparatus having addressable pixels and non-destructive readout
JP4091301B2 (ja) 2001-12-28 2008-05-28 富士通株式会社 半導体集積回路および半導体メモリ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP4209619B2 (ja) 2002-02-28 2009-01-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3980910B2 (ja) 2002-03-12 2007-09-26 東芝松下ディスプレイテクノロジー株式会社 液晶表示装置
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
JP4114409B2 (ja) 2002-06-13 2008-07-09 カシオ計算機株式会社 表示装置
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4370806B2 (ja) 2003-05-15 2009-11-25 カシオ計算機株式会社 薄膜トランジスタパネルおよびその製造方法
JP2004363300A (ja) 2003-06-04 2004-12-24 Sharp Corp 液晶表示装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7952653B2 (en) 2004-01-05 2011-05-31 Tpo Hong Kong Holding Limited Liquid crystal display device having ESD protection circuit and method for manufacturing the same
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP2005300579A (ja) 2004-04-06 2005-10-27 Sony Corp 表示装置および表示装置におけるレイアウト方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP4708859B2 (ja) 2004-09-07 2011-06-22 富士フイルム株式会社 薄層トランジスタ、それを用いたアクティブマトリックス型表示装置、及び、液晶表示装置
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302964B2 (en) 2004-11-10 2010-11-04 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
WO2006064832A1 (ja) 2004-12-16 2006-06-22 Sharp Kabushiki Kaisha アクティブマトリクス基板、アクティブマトリクス基板の製造方法、表示装置、液晶表示装置およびテレビジョン装置
KR20060073374A (ko) 2004-12-24 2006-06-28 엘지.필립스 엘시디 주식회사 반투과형 박막 트랜지스터 기판 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
KR101112556B1 (ko) * 2005-04-04 2012-03-13 재단법인서울대학교산학협력재단 표시 장치 및 그 구동 방법
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
KR101136165B1 (ko) 2005-05-31 2012-04-17 엘지디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
JP4687259B2 (ja) 2005-06-10 2011-05-25 カシオ計算機株式会社 液晶表示装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
TWI429327B (zh) * 2005-06-30 2014-03-01 Semiconductor Energy Lab 半導體裝置、顯示裝置、及電子設備
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
KR100729043B1 (ko) 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP2007109918A (ja) 2005-10-14 2007-04-26 Toppan Printing Co Ltd トランジスタおよびその製造方法
JP2007115807A (ja) 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7968889B2 (en) * 2005-11-02 2011-06-28 Sharp Kabushiki Kaisha Semiconductor device with thinned gate insulating film and polycrystal semiconductor layer and production method thereof
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
JP5121136B2 (ja) 2005-11-28 2013-01-16 株式会社ジャパンディスプレイウェスト 画像表示装置、電子機器、携帯機器及び画像表示方法
JP4492528B2 (ja) 2005-12-02 2010-06-30 カシオ計算機株式会社 液晶表示装置
KR100732849B1 (ko) 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
JP2007199708A (ja) 2005-12-28 2007-08-09 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
US7821613B2 (en) 2005-12-28 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US8395746B2 (en) * 2006-01-31 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101033A (ko) * 2006-04-10 2007-10-16 삼성전자주식회사 신호 구동 소자 및 이를 포함하는 표시 장치
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR101206033B1 (ko) 2006-04-18 2012-11-28 삼성전자주식회사 ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR100846974B1 (ko) 2006-06-23 2008-07-17 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Ｔｆｔ ｌｃｄ 어레이 기판 및 그 제조 방법
US7643512B2 (en) * 2006-06-29 2010-01-05 Provigent Ltd. Cascaded links with adaptive coding and modulation
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
CN101479657B (zh) 2006-09-27 2010-12-08 夏普株式会社 有源矩阵基板及具备该有源矩阵基板的液晶显示装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140984A (ja) 2006-12-01 2008-06-19 Sharp Corp 半導体素子、半導体素子の製造方法、及び表示装置
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP2008181109A (ja) * 2006-12-27 2008-08-07 Semiconductor Energy Lab Co Ltd 液晶表示装置及びそれを用いた電子機器
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP4591451B2 (ja) * 2007-01-10 2010-12-01 ソニー株式会社 半導体装置および表示装置
JP5111867B2 (ja) 2007-01-16 2013-01-09 株式会社ジャパンディスプレイイースト 表示装置
JP4408903B2 (ja) * 2007-01-24 2010-02-03 セイコーエプソン株式会社 トランジスタ、トランジスタ回路、電気光学装置および電子機器
TWI323513B (en) * 2007-01-24 2010-04-11 Chi Mei Optoelectronics Corp Display panel and method for manufacturing thin film transistor substrate thereof
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP2008197583A (ja) 2007-02-15 2008-08-28 Sharp Corp 表示パネルおよび表示装置ならびに表示パネルの製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5261979B2 (ja) 2007-05-16 2013-08-14 凸版印刷株式会社 画像表示装置
JP5542297B2 (ja) 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) * 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP4994975B2 (ja) * 2007-07-03 2012-08-08 臼井国際産業株式会社 軸流ファン
KR101446251B1 (ko) 2007-08-07 2014-10-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 이 표시 장치를 구비한 전자기기 및 그 제조 방법
JP2009047967A (ja) 2007-08-21 2009-03-05 Seiko Epson Corp 電気光学装置及び電子機器
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2009080199A (ja) * 2007-09-25 2009-04-16 Toshiba Corp 表示装置およびその駆動方法
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP5106977B2 (ja) 2007-10-15 2012-12-26 株式会社ジャパンディスプレイウェスト 液晶表示装置
US7940343B2 (en) 2007-10-15 2011-05-10 Sony Corporation Liquid crystal display device and image displaying method of liquid crystal display device
JP4524699B2 (ja) 2007-10-17 2010-08-18 ソニー株式会社 表示装置
KR101563692B1 (ko) 2007-10-19 2015-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 구동 방법
JP2009122253A (ja) 2007-11-13 2009-06-04 Seiko Epson Corp 電気光学装置及び電子機器
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
TWI408812B (zh) 2007-12-10 2013-09-11 Au Optronics Corp 畫素結構的製作方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100936874B1 (ko) * 2007-12-18 2010-01-14 삼성모바일디스플레이주식회사 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를구비하는 유기전계발광 표시 장치의 제조 방법
JP5178492B2 (ja) 2007-12-27 2013-04-10 株式会社半導体エネルギー研究所 表示装置および当該表示装置を具備する電子機器
TW200928534A (en) * 2007-12-31 2009-07-01 Innolux Display Corp Thin film transistor and method of manufacturing the same
KR100914929B1 (ko) 2008-03-12 2009-09-01 한국과학기술원 화소회로 및 그 구동방법
US8487898B2 (en) * 2008-04-25 2013-07-16 Apple Inc. Ground guard for capacitive sensing
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5608347B2 (ja) 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP4727702B2 (ja) * 2008-09-11 2011-07-20 株式会社 日立ディスプレイズ 液晶表示装置、及びその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
WO2011010542A1 (en) 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101839931B1 (ko) 2009-11-30 2018-03-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치, 액정 표시 장치의 구동 방법, 및 이 액정 표시 장치를 구비하는 전자기기
US8859330B2 (en) * 2011-03-23 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6252689B1 (ja) * 2016-05-13 2017-12-27 凸版印刷株式会社 表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58198084A (ja) * 1982-05-14 1983-11-17 セイコーインスツルメンツ株式会社 表示素子
JPH07253764A (ja) * 1994-03-15 1995-10-03 Sharp Corp 液晶表示装置
JP2006165532A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物を利用した半導体デバイス
JP2007298602A (ja) * 2006-04-28 2007-11-15 Toppan Printing Co Ltd 構造体、透過型液晶表示装置、半導体回路の製造方法および透過型液晶表示装置の製造方法
JP2010085817A (ja) * 2008-10-01 2010-04-15 Seiko Epson Corp 電気泳動表示装置および電子機器、電気泳動表示装置の駆動方法

Cited By (136)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5133468B2 (ja) * 2010-05-24 2013-01-30 シャープ株式会社 薄膜トランジスタ基板及びその製造方法
US9142573B1 (en) 2010-05-24 2015-09-22 Sharp Kabushiki Kaisha Thin film transistor substrate and method for producing same
WO2011148537A1 (ja) * 2010-05-24 2011-12-01 シャープ株式会社 薄膜トランジスタ基板及びその製造方法
JP7589311B2 (ja) 2011-04-15 2024-11-25 株式会社半導体エネルギー研究所 半導体装置
JP2023178364A (ja) * 2011-04-15 2023-12-14 株式会社半導体エネルギー研究所 半導体装置
JP2012256857A (ja) * 2011-04-22 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置
US9548308B2 (en) 2011-04-22 2017-01-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9287266B2 (en) 2011-04-22 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2021005722A (ja) * 2011-05-05 2021-01-14 株式会社半導体エネルギー研究所 表示装置
JP7090130B2 (ja) 2011-05-05 2022-06-23 株式会社半導体エネルギー研究所 表示装置
US11942483B2 (en) 2011-05-05 2024-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI792087B (zh) * 2011-05-05 2023-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2016220251A (ja) * 2011-05-16 2016-12-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
JP2013009310A (ja) * 2011-05-20 2013-01-10 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013084887A (ja) * 2011-09-27 2013-05-09 Toppan Printing Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法及び画像表示装置
JP7654136B2 (ja) 2011-10-19 2025-03-31 株式会社半導体エネルギー研究所 表示装置
JP2024096126A (ja) * 2011-10-19 2024-07-12 株式会社半導体エネルギー研究所 表示装置
US12376335B2 (en) 2011-10-19 2025-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP7814573B2 (ja) 2011-12-05 2026-02-16 株式会社半導体エネルギー研究所 半導体装置
JP2025065292A (ja) * 2011-12-05 2025-04-17 株式会社半導体エネルギー研究所 半導体装置
JP2013211839A (ja) * 2012-02-29 2013-10-10 Semiconductor Energy Lab Co Ltd 半導体装置
KR20130099850A (ko) * 2012-02-29 2013-09-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102101039B1 (ko) * 2012-02-29 2020-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2013219348A (ja) * 2012-03-14 2013-10-24 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013206919A (ja) * 2012-03-27 2013-10-07 Sony Corp 薄膜トランジスタおよびその製造方法ならびに表示装置
KR102479944B1 (ko) * 2012-04-13 2022-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US11355645B2 (en) 2012-04-13 2022-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising stacked oxide semiconductor layers
KR20210145310A (ko) * 2012-04-13 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US12414335B2 (en) 2012-04-13 2025-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising conductive layers functioning as first and second gate electrodes of a transistor
US11929437B2 (en) 2012-04-13 2024-03-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising various thin-film transistors
US9337826B2 (en) 2012-05-11 2016-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2016197740A (ja) * 2012-05-11 2016-11-24 株式会社半導体エネルギー研究所 半導体装置
US9991887B2 (en) 2012-05-11 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2014007386A (ja) * 2012-05-11 2014-01-16 Semiconductor Energy Lab Co Ltd 半導体装置及び電子機器
JP2016096356A (ja) * 2012-05-11 2016-05-26 株式会社半導体エネルギー研究所 半導体装置
JP2014002827A (ja) * 2012-05-25 2014-01-09 Semiconductor Energy Lab Co Ltd 記憶素子の駆動方法
JP2024133232A (ja) * 2012-07-20 2024-10-01 株式会社半導体エネルギー研究所 半導体装置
US11935959B2 (en) 2012-07-20 2024-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film comprising nanocrystal
US12230715B2 (en) 2012-07-20 2025-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2024088651A (ja) * 2012-07-20 2024-07-02 株式会社半導体エネルギー研究所 表示装置
JP2024129035A (ja) * 2012-07-20 2024-09-26 株式会社半導体エネルギー研究所 表示装置
JP2022189928A (ja) * 2012-07-20 2022-12-22 株式会社半導体エネルギー研究所 半導体装置
JP7506129B2 (ja) 2012-07-20 2024-06-25 株式会社半導体エネルギー研究所 半導体装置
JP2020053688A (ja) * 2012-08-02 2020-04-02 株式会社半導体エネルギー研究所 半導体装置
JP7454634B2 (ja) 2012-08-02 2024-03-22 株式会社半導体エネルギー研究所 半導体装置
JP2023027246A (ja) * 2012-08-02 2023-03-01 株式会社半導体エネルギー研究所 半導体装置
JP7460309B2 (ja) 2012-08-10 2024-04-02 株式会社半導体エネルギー研究所 半導体装置
JP2022050449A (ja) * 2012-08-10 2022-03-30 株式会社半導体エネルギー研究所 半導体装置
JP2020115580A (ja) * 2012-08-10 2020-07-30 株式会社半導体エネルギー研究所 半導体装置
JP6999733B2 (ja) 2012-08-10 2022-01-19 株式会社半導体エネルギー研究所 半導体装置
JP2024138395A (ja) * 2012-09-13 2024-10-08 株式会社半導体エネルギー研究所 表示装置
JP2014067867A (ja) * 2012-09-26 2014-04-17 Toppan Printing Co Ltd 薄膜トランジスタ及びディスプレイパネル
JP2021114608A (ja) * 2012-12-25 2021-08-05 株式会社半導体エネルギー研究所 表示装置
US9911755B2 (en) 2012-12-25 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and capacitor
KR20240105514A (ko) * 2012-12-25 2024-07-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102209871B1 (ko) * 2012-12-25 2021-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102459007B1 (ko) * 2012-12-25 2022-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102680781B1 (ko) * 2012-12-25 2024-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014103900A1 (en) * 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2020043348A (ja) * 2012-12-25 2020-03-19 株式会社半導体エネルギー研究所 半導体装置
JP2014142617A (ja) * 2012-12-25 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置
KR20230121931A (ko) * 2012-12-25 2023-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP7068760B2 (ja) 2012-12-25 2022-05-17 株式会社半導体エネルギー研究所 表示装置
KR20150099858A (ko) * 2012-12-25 2015-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20220028186A (ko) * 2012-12-25 2022-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102798241B1 (ko) * 2012-12-25 2025-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9647010B2 (en) 2012-12-28 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2014199913A (ja) * 2012-12-28 2014-10-23 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2014104265A1 (en) * 2012-12-28 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2020194963A (ja) * 2012-12-28 2020-12-03 株式会社半導体エネルギー研究所 表示装置
KR102481054B1 (ko) * 2012-12-28 2022-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP7145182B2 (ja) 2012-12-28 2022-09-30 株式会社半導体エネルギー研究所 表示装置
US12414371B2 (en) 2012-12-28 2025-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10461101B2 (en) 2012-12-28 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11139322B2 (en) 2012-12-28 2021-10-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20210156267A (ko) * 2012-12-28 2021-12-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2015128163A (ja) * 2012-12-28 2015-07-09 株式会社半導体エネルギー研究所 半導体装置
US10991731B2 (en) 2013-04-04 2021-04-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US12051703B2 (en) 2013-04-04 2024-07-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2019195064A (ja) * 2013-04-04 2019-11-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US11495626B2 (en) 2013-04-04 2022-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2019114809A (ja) * 2013-05-10 2019-07-11 株式会社半導体エネルギー研究所 表示装置
JP2019024124A (ja) * 2013-06-21 2019-02-14 株式会社半導体エネルギー研究所 半導体装置
JP2024023327A (ja) * 2013-10-31 2024-02-21 株式会社半導体エネルギー研究所 半導体装置
JP2019050405A (ja) * 2013-10-31 2019-03-28 株式会社半導体エネルギー研究所 半導体装置
JP7635342B2 (ja) 2013-10-31 2025-02-25 株式会社半導体エネルギー研究所 半導体装置
KR102358423B1 (ko) 2013-12-27 2022-02-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR20190119680A (ko) * 2013-12-27 2019-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20240096741A (ko) * 2013-12-27 2024-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2025081373A (ja) * 2013-12-27 2025-05-27 株式会社半導体エネルギー研究所 表示装置
JP2021106274A (ja) * 2013-12-27 2021-07-26 株式会社半導体エネルギー研究所 表示装置
KR102433044B1 (ko) 2013-12-27 2022-08-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102748400B1 (ko) * 2013-12-27 2025-01-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US12142688B2 (en) 2013-12-27 2024-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11380795B2 (en) 2013-12-27 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor film
KR20210091364A (ko) * 2013-12-27 2021-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US11757041B2 (en) 2013-12-27 2023-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10818795B2 (en) 2013-12-27 2020-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP7057458B2 (ja) 2013-12-27 2022-04-19 株式会社半導体エネルギー研究所 表示装置
JP2020109866A (ja) * 2013-12-27 2020-07-16 株式会社半導体エネルギー研究所 半導体装置
KR20220019840A (ko) * 2013-12-27 2022-02-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102310399B1 (ko) 2013-12-27 2021-10-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2025060814A (ja) * 2014-02-07 2025-04-10 株式会社半導体エネルギー研究所 表示装置
JP2015191038A (ja) * 2014-03-27 2015-11-02 ソニー株式会社 表示装置、電子機器および基板
JP2020004981A (ja) * 2014-04-18 2020-01-09 株式会社半導体エネルギー研究所 半導体装置
JP7614242B2 (ja) 2014-09-05 2025-01-15 株式会社半導体エネルギー研究所 発光装置
JP2024094318A (ja) * 2014-09-05 2024-07-09 株式会社半導体エネルギー研究所 表示装置
JP7245945B2 (ja) 2014-09-05 2023-03-24 株式会社半導体エネルギー研究所 発光装置
JP7607166B2 (ja) 2014-09-05 2024-12-26 株式会社半導体エネルギー研究所 表示装置
JP2022119801A (ja) * 2014-09-05 2022-08-17 株式会社半導体エネルギー研究所 発光装置
JP2023085308A (ja) * 2014-09-05 2023-06-20 株式会社半導体エネルギー研究所 発光装置
JP7111851B2 (ja) 2014-12-02 2022-08-02 株式会社半導体エネルギー研究所 表示装置
US12087866B2 (en) 2014-12-02 2024-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, module, and electronic device
JP2021082823A (ja) * 2014-12-02 2021-05-27 株式会社半導体エネルギー研究所 表示装置
JP2016157856A (ja) * 2015-02-25 2016-09-01 エルジー ディスプレイ カンパニー リミテッド シリコン系薄膜半導体装置、およびシリコン系薄膜半導体装置の製造方法
JP2016177284A (ja) * 2015-03-19 2016-10-06 株式会社半導体エネルギー研究所 液晶表示装置及び該液晶表示装置を用いた電子機器
US11954276B2 (en) 2015-04-13 2024-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and touch panel
JP2016201539A (ja) * 2015-04-13 2016-12-01 株式会社半導体エネルギー研究所 半導体装置およびタッチパネル
US11036324B2 (en) 2015-04-13 2021-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and touch panel
JP2017054899A (ja) * 2015-09-09 2017-03-16 株式会社半導体エネルギー研究所 半導体装置、表示装置及び該表示装置を用いた電子機器
JP2017120893A (ja) * 2015-12-28 2017-07-06 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ基板
US9954014B2 (en) 2015-12-28 2018-04-24 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
JP2017212326A (ja) * 2016-05-25 2017-11-30 凸版印刷株式会社 薄膜トランジスタアレイ基板、そのパターン形成方法及び画像表示装置
JP7032071B2 (ja) 2016-07-27 2022-03-08 株式会社半導体エネルギー研究所 トランジスタ
JP2018026551A (ja) * 2016-07-27 2018-02-15 株式会社半導体エネルギー研究所 トランジスタ、半導体装置及び電子機器
JP2022103303A (ja) * 2016-11-23 2022-07-07 株式会社半導体エネルギー研究所 表示装置、電子機器
JP7216855B2 (ja) 2016-11-23 2023-02-01 株式会社半導体エネルギー研究所 表示装置、電子機器
US11075255B2 (en) 2016-12-27 2021-07-27 Semiconductor Energy Laboratory Co., Ltd. Display panel, display device, input/output device, and data processing device
WO2018159389A1 (ja) * 2017-02-28 2018-09-07 シャープ株式会社 Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
JP7566468B2 (ja) 2019-01-25 2024-10-15 株式会社半導体エネルギー研究所 半導体装置
JP2020120116A (ja) * 2019-01-25 2020-08-06 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7066672B2 (ja) 2019-12-19 2022-05-13 株式会社半導体エネルギー研究所 半導体装置
JP2020074406A (ja) * 2019-12-19 2020-05-14 株式会社半導体エネルギー研究所 半導体装置
JP2023118670A (ja) * 2022-02-15 2023-08-25 台湾積體電路製造股▲ふん▼有限公司 酸化ゲルマニウムスズ含有半導体装置およびその形成方法
US12363970B2 (en) 2022-02-15 2025-07-15 Taiwan Semiconductor Manufacturing Company Limited Germanium tin oxide-containing semiconductor device and methods for forming the same
JP7513773B2 (ja) 2022-02-15 2024-07-09 台湾積體電路製造股▲ふん▼有限公司 酸化ゲルマニウムスズ含有半導体装置およびその形成方法

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