JP2011041091A - 固体撮像素子及び撮像システム - Google Patents

Abstract

【課題】 比較部の周波数帯域特性を切り替えることにより、列毎にＡＤ変換回路を搭載した固体撮像素子及び撮像装置を、ＡＤ変換速度を維持しながらも低ノイズ化することを可能とする。
【解決手段】 光電変換部を含む複数の画素を２次元に配列した画素アレイ部と、前記画素アレイ部からの画素信号を列毎に読み出す読み出し回路とを有し、前記読み出し回路の各々が前記画素アレイ部からのアナログの画素信号をデジタルの画素信号に変換するＡＤ変換回路を有し、前記ＡＤ変換回路が前記画素アレイ部からのアナログの画素信号の信号レベルと時間的に変化する参照レベルとを比較部で比較することによりＡＤ変換を行う固体撮像素子において、前記比較部の周波数帯域特性を、前記画素アレイ部からのアナログの画素信号の信号レベルに応じて切り替える。
【選択図】 図１Ａ

Description

本発明は、固体撮像素子及び撮像システムに関し、特に、二次元に配列した画素の画素信号を列ごとにアナログ／デジタル変換する列ＡＤ変換回路を搭載した固体撮像素子とそれを使用する撮像システムに関する。

近年、ＣＭＯＳセンサのようなＸ−Ｙアドレス型の固体撮像素子の内部に、列毎にアナログ／デジタル変換（以下、ＡＤ変換）を行う回路を搭載した固体撮像素子が報告されている。このような固体撮像素子には、画素からのアナログ信号を信号経路の早い段階でデジタルに変換することで、信号へのノイズ重畳を防いでＳ／Ｎを向上させることができる。また、列並列でＡＤ変換処理を行えるため高速な信号読み出しが可能になる。

列ＡＤ変換回路は、回路規模や処理速度や分解能などの観点から複数の方式が提案されている。その中のひとつに、画素信号とカウントによってランプ波として変化する参照電圧とを比較し、比較処理が終了した時のカウント値をデジタル信号として取得するシングルスロープ積分型ＡＤ変換回路がある（特許文献１参照）。シングルスロープ積分型ＡＤ変換回路は、簡単な構成でＡＤ変換回路を構成できるため、並列に回路を搭載しても規模が大きくならないという特徴がある。

特開昭６２−１５４９８１公報

ところで、上記特許文献１においては、ＡＤ変換回路を構成している比較回路が発生させるノイズについては考慮されていない。列並列でＡＤ変換をするので比較的遅い変換レートであるといっても、読み出しの高速化や多階調の要求に応えるために、実際には比較回路は数百ＭＨｚの周波数帯域が必要となるが、一般に広帯域の回路はノイズが大きい。これは、広い周波数帯域に分布するノイズも伝播させてしまうためである。

数百ＭＨｚの周波数帯域をもった比較器の場合、実際に回路を設計するとノイズは数１００μＶもの大きさになることがある。たとえば、１Ｖの入力レンジを持つ、１２ｂｉｔのＡＤ変換回路であれば、量子化誤差は１Ｖ/４０９６＝２４４μＶであるので、比較回路に起因するノイズ（以下、回路ノイズと称する）は量子化誤差と比べて無視できない大きさである。この場合、これ以上ＡＤ変換の分解能を上げても、回路ノイズが支配的となり下位ビットはノイズばかりとなる。従って、Ｓ／Ｎで決定される実質的な分解能は１２ｂｉｔ程度ということになってしまう。特に、入射する光が弱い場合、すなわち信号出力レベルが低い場合に、回路ノイズが相対的に大きな影響を与えるので対策が必要である。その一方で、入射光が強い場合には、光ショットノイズが支配的になるため、回路ノイズの影響は相対的に小さい。この場合、比較回路には低ノイズという要件よりも、むしろ高速性など他の要求を満たすことが求められる。従って、従来の構成では、高速のＡＤ変換速度を維持しながらも低ノイズ化することが困難であるという課題があった。

本発明は、上記問題点に鑑み、比較部の周波数帯域特性を切り替えることにより、列毎にＡＤ変換回路を搭載した固体撮像素子及び撮像システムを、ＡＤ変換速度を維持しながらも低ノイズ化することを目的とする。

本発明は上記の課題を鑑みてなされたもので、本発明の固体撮像素子は、光電変換部を含む複数の画素を２次元に配列した画素アレイ部と、前記画素アレイ部からの画素信号を列毎に読み出す読み出し回路とを有する固体撮像素子であって、前記読み出し回路の各々が前記画素アレイ部からのアナログの画素信号をデジタルの画素信号に変換するＡＤ変換回路を有し、前記ＡＤ変換回路が前記画素アレイ部からのアナログの画素信号の信号レベルと時間的に変化する参照レベルとを比較部で比較することによりＡＤ変換を行う、前記固体撮像素子において、前記比較部の周波数帯域特性を、前記画素アレイ部からのアナログの画素信号の信号レベルに応じて切り替える制御手段を有することを特徴とする。

本発明の固体撮像素子及び撮像システムによれば、ＡＤ変換速度を維持しながらも低ノイズ化することが可能となる。

実施例１の固体撮像素子１００の概略構成例を示す図である。 実施例１の比較回路ＣＯＭＰx1およびＣＯＭＰx2の等価回路の例を示す図である。 図２(a)は実施例１の固体撮像素子１００における、画素信号レベルが比較的低い場合のＡＤ変換動作の説明図であり、図２(b)は画素信号レベルが比較的高い場合のＡＤ変換動作の説明図である。 比較回路ＣＯＭＰx1およびＣＯＭＰx2の周波数帯域の違いを説明する図である。 実施例２の固体撮像素子５００の概略構成例を示す図である。 図５(a)は実施例２の固体撮像素子５００における、画素信号レベルが比較的高い場合のＡＤ変換動作の説明図であり、図５(b)は画素信号レベルが比較的低い場合のＡＤ変換動作の説明図である。 本実施例の固体撮像素子１００または５００を有する撮像システムの構成例を示す図である。

以下、本発明の実施例を、添付図面を用いて詳細に説明する。

［実施例１］
＜実施例１の固体撮像素子の構成例＞ 図１Ａは、本発明の実施例１の固体撮像素子１００の構成例を示す図である。本実施例１では、ＡＤ変換回路に周波数帯域の異なる２つの信号比較器を有する構成を示す。図１Ａに示すように、固体撮像素子１００は、画素アレイ部１０２、垂直走査回路１０３、垂直信号線１０４、列処理回路１０５、水平走査回路１０６、参照電圧生成部１０７、タイミング制御回路１０８（以下、ＴＧ１０８）によって構成されている。画素アレイ１０２は、画素１０１が２次元に多数配列して構成されているものである。画素１０１は、不図示であるが、フォトダイオードなど光電変換部、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、画素選択トランジスタを含む。行単位で画素からの信号の読み出しや画素のリセットを行うため、１行の画素は、垂直走査回路１０３からの制御線と共通に接続される。また、同一列の画素は、画素信号Ｖsigを読み出すための共通の垂直信号線１０４に接続されている。

垂直走査回路１０３は、読み出し行やリセット行の制御を行うため、順次画素行の選択を行う回路である。走査のタイミングはＴＧ１０８によって制御する。通常、まず、先頭の画素行から順次リセット走査をおこない、その後、所定期間に渡って電荷の蓄積を行ったあと、再度先頭の画素行から順次読み出し走査を行う回路である。先述の所定期間とは、例えばタイミング制御回路１０８からの信号を受けて制御されるもので、被写体の光量などの撮像条件に応じて可変とすることができる。列処理回路１０５は、画素アレイ１０２の各列に設けられた回路であって、読み出された垂直信号線１０４上の画素信号Ｖsigを、デジタル信号に変換していくＡＤ変換回路として動作する。

＜実施例１のＡＤ変換の処理例＞ アナログ／デジタル変換（ＡＤ変換）の方式は、本実施例ではシングルスロープ積分型ＡＤ変換である。このＡＤ変換の動作を図２(a）および図２(b)を用いて説明する。図２(a)は、画素信号Ｖsigが比較的小さい場合である。図２(b)は、画素信号Ｖsigが比較的大きい場合である。ここでＡＤ変換の速度はＡＤ変換期間で決まる。要求されるＡＤ変換速度、読み出し速度を満たすように、このＡＤ変換期間を決定している。

（画素信号Ｖsigが比較的小さい場合） 図２(a)中の時間的に変化する参照電圧レベルＶref1およびＶref2は、図１Ａの参照電圧生成部１０７で生成される、スロープ状に変化する参照電圧である。参照電圧生成部１０７は、ＴＧ１０８からのクロックＣＬＫ１、２および制御信号ＣＳ１、２によって制御される。生成される参照電圧Ｖref1はＶref２と時間軸に対する電圧変化の傾きが異なる。本実施例ではＶref1の傾きがＶref2に比べて４倍である。画素信号Ｖsigは比較的信号の電圧レベルが小さいため、ＡＤ変換期間中にＶref1と図３中a点で、Ｖref2と図３中b点で交差する。ＣＯＭＰx1およびＣＯＭＰx2（"x"は列の番号を示す。以後同様）は各列の列処理回路に備わっている比較回路である。ＣＯＭＰx1はＶref1と画素信号Ｖsigを、ＣＯＭＰx2はＶref2と画素信号Ｖsigの信号レベルを比較する。どちらも参照電圧Ｖrefが画素信号Ｖsigを上回るとＨｉｇｈ信号を出力する。図２(a)中では、図中a点でＣＯＭＰx1の出力がＨｉｇｈに、図中b点でＣＯＭＰx2の出力がＨｉｇｈに変化している。

＜比較回路の周波数帯域例＞ 本実施例１の特徴は、ＣＯＭＰx1とＣＯＭＰx2では比較回路の周波数帯域が異なることである。そのイメージを図３(a)および(b)に示す。本実施例１では、ＣＯＭＰx1がＣＯＭＰx2の４倍広い帯域を有しているものとしている。実際には、これらの周波数帯域は、異なる回路の駆動電流によって設定している。設定の方法は以下のとおりである。比較回路の回路内部は電流源や抵抗、容量などによって等価回路で表現することができ、信号はこの等価回路中を電荷の充放電として伝達していく。この回路において、駆動電流を小さくすることで、ある一定時間内に移動できる電荷量を小さくすることになるので、信号伝達のための充放電に必要となる時間が長くなる。周波数帯域は信号の伝達時間の逆数であるので、この場合は周波数帯域を狭く設定することになる。逆に駆動電流を大きくすれば周波数帯域を大きくすることができる。なお、ここでは説明を簡単にするために、単純に、任意の駆動電流を設定することで周波数帯域を変えられるとしているが、実際には回路面積や発熱など種種のトレードオフとのバランスを考慮しなければならず、設計には十分な配慮が必要である。また、別の方法として、電荷を充放電する容量値を異ならせてもよい。同じ駆動電流であっても、容量が大きければ充放電に余計な時間がかかるので周波数帯域を狭くすることができる。なお、周波数帯域を異ならせる方法としては上記２つの方式に限るものではないことも付記しておく。本例では、狭い周波数帯域を第１の周波数帯域特性、広い周波数帯域を第２の周波数帯域特性とも記載して区別する。

（COMPx1とCOMPx2の例）
図１Ｂに、比較回路COMPx1及びCOMPx2の回路構成を示す。COMPx1及びCOMPx2は入力を切り替えるスイッチSW1、クランプ容量Cin、インバータINV、インバータINVの入力と出力を短絡するスイッチSW2、負荷容量CLで構成されてる。更に、インバータINVはP型MOSのM1、N型MOSトランジスタM2によって構成されている。

COMPx1及びCOMPx2の場合の動作は以下の通りである。まず、SW1をVin側に接続するとともに、SW2を短絡する。SW2によってINVの入出力がショートされるので、INVの入出力の電圧はスレッショルド電圧Vxに平衡する。このとき、CinにはVinとVxの電圧差に相当する電荷Qが保持される。次に、SW1をVref1側に接続するとともに、SW2を開放する。VrefがVinより低い間は、Cinを介してINVの入力にはVxより低い電圧が入力され、出力がHighとなる。しだいに、Vref1が大きくなり、Vinを越えたところで、INVの入力がVxを越え、INVの出力もLowに反転する。このとき、INVの駆動周波数は、M1およびM2のコンダクタンスgmと負荷容量CLによって決定する。コンダクタンスgmは電流の流し易さを示し、M1もしくはM2を介して負荷容量CLを充放電する際の駆動周波数はgm/CL（Hz）の計算によって得ることが出来る。つまりgmが大きくなれば駆動周波数が高く、gmが小さければ遅くなる。さらに、飽和領域でMOSを駆動するのであればコンダクタンスgmは、μ×Cox×W/L×（Vgs-Vth）から得ることが出来る。ここで、μは荷電粒子の移動度、Coxは単位長さあたりのMOS容量、WはMOSのゲート幅、LはMOSのゲート長、Vgsはゲート・ソース間電圧、VthはMOSのスレッショルド電圧である。つまり、W/Lの比によって、INVの駆動周波数を変化させることが出来る。

COMPx1とCOMPx2では、この特性を利用して周波数を異ならせている。COMPx2ではW/Lの比をCOMPx1に比べて小さくすることで、周波数帯域を狭く設定している。なお、周波数帯域を変化させる回路構成は、上記の例に限定されるものではない。

カウンタx1およびカウンタx2は、ＡＤ変換期間中にＶref1およびＶref2がスロープ状に変化すると同時に、ＴＧ１０８からのクロックＣＬＫ１、２を受けて、カウントアップを開始する。そして対応する比較回路ＣＯＭＰの出力がＨｉｇｈになったところでカウントアップを終了する。シングルスロープ積分型ＡＤ変換では、このカウント値が画素信号Ｖsigをデジタル変換した結果となる。

図２(a)では、a点でカウンタx1はカウントアップを終了している。もし、ＣＯＭＰx1の出力がＨｉｇｈにならなかった場合は、ＡＤ変換期間中に階段状点線でしめしたように０から１５までカウントアップをする。カウンタx2についても同様で、b点でカウントアップを終了しており、もしＣＯＭＰx2の出力がＨｉｇｈにならなかった場合には階段状点線で示したようにカウントアップを行う。ここで、カウンタx2に供給されるＣＬＫ２は、ＣＬＫ１の１／４以下の周期である。これは、上述したようにＣＯＭＰx2の周波数帯域をＣＯＭＰx1の１／４としたので、ＣＯＭＰx2の周波数帯域に入るように、ＣＬＫ２をＣＯＭＰx1に対して１／４以下の低速に設定する必要があるためである。つまりＣＬＫ２を低速にする分、ＣＯＭＰx2の周波数帯域を制限できる。本実施形態では、ＣＬＫ２はＣＬＫ１の１／４の周期として説明を行う。ＣＯＭＰx2は帯域が狭いので、参照電圧Ｖｒｅｆ２の変化を参照電圧Ｖｒｅｆ１の１／４に遅くしている。本発明においては高速なＡＤ変換を行うために、ＡＤ変換期間はある時間に決めているこのときＣＯＭＰx2では、参照電圧Ｖref2と画素信号Ｖsigを比較できる信号レベルは１／４に狭くなる。この場合ではＣＯＭＰx1が０〜１５の１６階調を比較動作するのに対して、ＣＯＭＰx2では０から３の４階調に限られる。ただし、ＣＯＭＰx1とＣＯＭx2の階調の幅（分解能）は同じである。よって最終的な出力から見るとＡＤ変換の分解能は変らない。ここでは説明の簡単化のため、ＣＯＭＰx1の階調を１６階調、つまり４ｂｉｔの分解能としているが、実際のＡＤ変換では１４ｂｉｔ分解能の場合、２¹⁴の階調となる。ＣＯＭＰx2の周波数帯域を狭くすることに、よりノイズの面でメリットがある。この図２(a)は、ＣＯＭＰx1およびＣＯＭＰx2にはノイズが影響しない理想的な表現になっている。上述のようにＣＯＭＰx1でもＣＯＭＰx2でも分解能は同じ設定となっているので、出力がＨｉｇｈになったときのカウンタx1およびカウンタx2の値は共に"２"になっており、理想的なＶsigのデジタル変換した値を示している。

しかし、実際の回路では比較回路ＣＯＭＰにはノイズ成分が存在する。そのため、本来はデジタル変換した値が"２"になるべきところが、ノイズによって"１"や"３"になってしまうことがある。特に、要求されるＡＤ変換の分解能が高くなり量子化誤差が小さくなると、ノイズの影響がダイレクトにデジタル変換結果に観測されるようになる。ＣＯＭＰx2では周波数帯域が狭く制限されているので、カットオフ周波数帯以上のノイズを除去することができる。つまり、ＣＯＭＰx2では、ＡＤ変換可能な信号レベル範囲は狭くなる代わりに、その信号レベル範囲では低ノイズな読み出しを行うことが出来るようになっている。本実施例においてはＣＯＭＰx2のＡＤ変換可能な信号レベル範囲で、ノイズが問題となる画素信号レベルのＡＤ変換を行うところが特徴の一つである。

なお、ＣＯＭＰx2の周波数帯域がＣＯＭＰx1のそれの１／４であるとして、仮にＣＬＫ２をＣＬＫ１の１／４以下、たとえば１／５などで駆動する場合は、参照電圧Ｖｒｅｆの変化も１／５にする。この場合、定められた時間内でＡＤ変換できる信号レベルは、先述の１／４から１／５に低下する。しかし、ノイズの観点ではＣＯＭＰx2の帯域は１／４のままなので変化がない。つまりＣＯＭＰx1とＣＯＭＰx2の周波数帯域の比と、ＣＬＫ１とＣＬＫ２との比を等しいときが、定められた時間内でＡＤ変換できる信号レベルが最大となる。なお、定められた時間とは、被写体の輝度などの条件に応じて任意に定めることができるものである。

図１ＡのＳＥＬｘはセレクタで、ＣＯＭＰx1とＣＯＭＰx2でデジタル変換された信号は最終的にはＳＥＬｘによってどちらのＡＤ変換結果を読み出すかが決定される。ＳＥＬｘの選択スイッチにはＣＯＭＰx2の出力信号が与えられ、ＣＯＭＰx2の出力がＨｉｇｈの時ＣＯＭＰx2によるデジタル変換データを読み出し、Ｌｏｗの時ＣＯＭＰx1の変換データを読み出すように動作する。よって、図２(a)の場合のように画素信号ＶsigがＶref2の最大値以下では、ＣＯＭＰx2側のカウント値をデジタル信号として使うことになる。ＳＥＬｘで選択されたデジタル信号は、最終的に図１Ａの水平走査回路１０６で、水平方向に順次読み出される。

（画素信号Ｖsigが比較的大きい場合） 次に、画素信号Ｖsigの電圧レベルがＶref2の最大値（閾値）より大きい場合の動作を、図２(b)で説明する。図２(b)に示すように、ＡＤ変換期間中にＶref1とは図４中ｃ点で交差し、Ｖref2とは交差しない。その結果、ＣＯＭＰx1はＨｉｇｈになったカウント値"１３"でカウントアップがストップするが、ＣＯＭＰx2は変化せず、カウンタアップを続ける。ＣＯＭＰx2が変化しないので、ＳＥＬｘはＣＯＭＰx1を選択し、最終的にＣＯＭＰx1側のカウント値が水平走査回路１０６を介して水平方向に順次読み出される。画素信号がＶref2の最大値より大きい場合、比較的ノイズが多いＣＯＭＰx1からの読み出しを行う。この場合のノイズは多くの場合は問題にならない。なぜならば、画素信号レベルがある程度まで大きくなると、回路が発生するノイズとは別の、光ショットノイズがノイズ支配的要因になるためである。光ショットノイズは光量の平方根に比例する物理原理によるノイズで、このノイズが回路ノイズを上回る信号レベルでは、回路ノイズを低減しても実質的な意味は無くなってしまう。そこで、光ショットノイズが主要因となるような信号レベル領域では、回路的なノイズの低減よりも高速の信号比較を優先させたＣＯＭＰx1によるＡＤ変換を行う。

＜実施例１の効果＞ 以上のように、本実施例１では固体撮像素子１００はＡＤ変換に用いる比較部に、周波数帯域特性の異なる複数の比較回路を備え、それを画素信号Ｖsigの信号レベルに応じて切り替えて適用する構成となっている。この構成によれば、実質的に回路ノイズが影響する信号レベルが低い場合には回路ノイズが少ないＡＤ変換を行い、信号レベルが高い場合は高速な信号比較のＡＤ変換を行う。従って、高速かつ高精度なデジタル信号出力が可能な固体撮像素子を提供できる。

［実施例２］
＜実施例２の固体撮像素子の構成例＞ 図４は、本発明の実施例２の固体撮像素子５００の構成例を示すブロック図である。図４では、図１Ａと同等の部分については同一符号を付している。本実施例ではＡＤ変換回路内に１つの信号比較器を有し、その周波数帯域を切り替えて使う構成を示す。図４において、図１Ａに加え、新たにＳＥＬ5x1、ＳＷx1、ＳＷx2、Ｃ１、カウンタ5x1が追加されている。ＳＥＬ5x1は、高速に信号比較ができるが比較的ノイズの大きいＡＤ変換を行うか、低速の信号比較でノイズの少ないＡＤ変換を行うか選択するＡＤ選択回路である。この回路は、画素信号Ｖsigの信号レベルを基準電圧、ここではＶｒｅｆの最大値と比較し、それより大きければＨｉｇｈを、小さければＬｏｗを出力する。基準電圧との比較のために比較回路（不図示）を用いるが、ここで使用する比較回路は前述のＣＯＭＰx1やＣＯＭＰx2ほどの精度は要求はされない。少なくとも基準電圧の信号レベルより大きい場合に、高速だが比較的ノイズの多いＡＤ変換を行うように選択が切り替わればよい。この理由は、ＡＤ変換の選択を行う画素信号レベルがばらついて回路的なノイズとなったとしても、ノイズの支配要因である光ショットノイズに比べて十分小さいため、どちらのＡＤ変換を選択してもノイズの結果は同じになるからである。

ＳＷx1は、ＳＥＬ5x1がＨｉｇｈの場合にＣＯＭＰx1で比較する参照電圧にＶref1を選択し、Ｌｏｗの場合にはＶref2を選択するスイッチ回路である。第１実施例と同様に、Ｖref1では多少ノイズは多いが高速な信号比較のＡＤ変換が行える動作となり、Ｖref2では低速の信号比較で低ノイズなＡＤ変換が行える動作となる。ＳＷx2は、ＳＥＬ5x1がＨｉｇｈの場合に容量部Ｃ１をＣＯＭＰx1の出力端子から切り離し、Ｌｏｗの場合には容量部Ｃ１を付加するスイッチ回路である。Ｃ１が切り離されている場合、ＣＯＭＰx1の周波数帯域は回路そのものの帯域となるので、多少ノイズは大きいが参照電圧の速い変化に追従して高速な比較動作ができ、高分解能なＡＤ変換が可能である。一方、Ｃ１が出力に付加された場合はＣ１の容量負荷がＣＯＭＰx1の周波数帯域を制限するように働くので、比較動作は低速になる。しかし低ノイズのＡＤ変換を行うことが出来る。カウンタ5x1は、ＳＥＬ5x1内の論理演算によってカウント値をデジタル信号として出力する際のビット選択を変更する。ここでは、ＳＥＬ5x1がＨｉｇｈの場合には、カウンタ5x1のカウント値をそのまま出力し、Ｌｏｗの場合には、カウンタ5x1の出力の下位２ビットを無視して、下から３ビット目を出力カウント値の最下位ビットとして出力する。すなわち、ＳＥＬ5x1の出力がＬｏｗの場合には２ビットのビットシフトが行われる。したがって、ＳＥＬ5x1の出力がＬｏｗの場合にはカウンタ5x1の４カウントに１回の周期でカウントアップする。

＜実施例２のＡＤ変換の処理例＞ 図５(a)および図５(b)は、固体撮像素子５００のＡＤ変換の動作を説明する図である。

（画素信号Ｖsigが比較的大きい場合） 図５(a)は、画素信号Ｖsigの電圧レベルがＶref2の最大値（閾値）より高い場合である。固体撮像素子５００では、参照電圧をランプ波形状に変化させ始める前にＡＤ変換選択期間が設けられており、この期間にＳＥＬ5x1でＡＤ変換選択を行っている。図５(a)では、画素信号ＶsigがＳＥＬ5x1の基準電圧であるＶref2の最大値よりも大きいので、ＳＥＬ5x1の出力がＨｉｇｈとなっている。ＳＥＬ5x1の出力を受け参照電圧はＶref1が選択され、Ｃ１が切り離される。カウンタ5x1は毎クロックに１カウント、カウントアップ動作し、ＣＯＭＰx1がＨｉｇｈに切り替わったところでカウントアップ動作を停止する。カウンタ5x1のカウント値は、ビットシフトされることなく出力するように設定される。このように、画素信号ＶsigのレベルがＶref2の最大値より高い場合は、多少ノイズは大きいが高速な比較動作が行え高分解能なＡＤ変換が行われる。

（画素信号Ｖsigが比較的小さい場合） 一方、図５(b)は、画素信号Ｖsigの電圧レベルがＶref2の最大値（閾値）より低い場合である。図５(a)と同様にＡＤ変換選択期間が設けられており、この期間に前述のＳＥＬ5x1でＡＤ変換選択を行っている。図５(b)では、画素信号ＶsigがＳＥＬ5x1の基準以下であったので、ＳＥＬ5x1の出力がＬｏｗのままである。その結果、参照電圧はＶref2が選択され、Ｃ１は接続されてＣＯＭＰx1の周波数帯域を制限するように機能する。カウンタ5x1は上述の動作と同様に、１クロック毎に１カウントだけカウントアップ動作し、ＣＯＭＰx1がＨｉｇｈになったところでカウントアップを停止する。しかし、ＣＯＭＰx1のカウント値は、カウンタ5x1の下位２ビットを無視して、下から３ビット目を最下位ビットとして出力するビットシフトを行うことで、カウント値を１／４にした値を出力する。この場合は低速な比較動作ではあるが低ノイズなＡＤ変換が行われることになる。

なお、カウンタ5x1を制御する別の方法として、ＣＬＫ１に加えてＣＬＫ２もカウンタ5x1に入力し、ＳＥＬ5x1の論理演算によってＣＬＫ１とＣＬＫ２の接続を切り替えてもよい。具体的には、ＳＥＬ5x1の出力がＨｉｇｈであれば、ＣＬＫ１で、ＳＥＬ5x1の出力がＬｏｗであればＣＬＫ２でカウントアップを行うことが考えられる。この構成の利点は、ＳＥＬ5x1の出力にかかわらず、ビットシフト動作を行う必要はない点である。

＜実施例２の効果＞ 以上、実施例２によれば、固体撮像素子５００は、ＡＤ変換に用いる比較回路ＣＯＭＰx1の周波数帯域特性および参照電圧その他の周辺回路の動作を、画素信号Ｖsigの出力レベルに基づき簡易に切り替えることが可能な構成となっている。この構成により、回路ノイズが影響する信号レベルが低い画素信号には回路ノイズが少なくなるＡＤ変換を、ある程度画素信号レベルが大きい場合には高速な信号比較のＡＤ変換を行うことができる。従って、高速かつ高精度なデジタル信号出力が可能な固体撮像素子を提供できる。

＜本実施例の撮像システムの構成例＞ 実施例１及び２の固体撮像素子は、デジタルカメラやデジタルビデオカメラ、その他産業用カメラなどの撮像素子に利用可能である。本発明を利用することで、高速読み出しが可能で、且つ、回路ノイズの影響が顕著に現れる低光量（信号レベルが低い）個所のノイズを改善した撮像が出来る。

図６は、実施例１及び２の固体撮像素子を有する撮像システムの概略構成を示す図である。撮像システム４００は、実施例１または２の固体撮像素子１００、５００に代表される固体撮像装置４を備える。なお、本実施例では、固体撮像装置４がＡ／Ｄ変換器６を含んでいる。

被写体の光学像は、レンズ２によって固体撮像装置４の撮像面に結像する。レンズ２の外側には、レンズ２のプロテクト機能とメインスイッチを兼ねるバリア１が設けられうる。レンズ２には、それから出射される光の光量を調節するための絞り３が設けられうる。固体撮像装置４から複数チャンネルで出力されるＡ／Ｄ変換器６でデジタルに変換された撮像信号は、撮像信号処理回路５によって各種の補正、クランプ等の処理が施される。撮像信号処理回路５から複数チャンネルで出力される画像データは、信号処理部７によって各種の補正、データ圧縮などがなされる。固体撮像装置４、Ａ／Ｄ変換器６、撮像信号処理回路５及び信号処理部７は、タイミング発生部８が発生するタイミング信号にしたがって動作する。ブロック５〜８は、固体撮像装置４と同一チップ上に形成されてもよい。撮像システム４００の各ブロックは、全体制御・演算部９によって制御される。撮像システム４００は、その他、画像データを一時的に記憶するためのメモリ部１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部１１を備える。記録媒体１２は、半導体メモリ等を含んで構成され、着脱が可能である。撮像システム４００は、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１３を備えてもよい。

次に、図６に示す撮像システム４００の動作について説明する。バリア１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部９が絞り３を開放にする。固体撮像装置４からＡ／Ｄ変換器６を介して出力された信号は、撮像信号処理回路５をスルーして信号処理部７に出力する。信号処理部７は、そのデータを処理して全体制御・演算部９に提供し、全体制御・演算部９において露出量を決定する演算を行う。全体制御・演算部９は、決定した露出量に基づいて絞りを制御する。次に、全体制御・演算部９は、固体撮像装置４から出力され信号処理部７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ２を駆動し、距離を演算する。そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置４からＡ／Ｄ変換器６でＡ／Ｄ変換されて出力された撮像信号は、撮像信号処理回路５において補正等がされ、、信号処理部７で処理される。信号処理部７で処理された画像データは、全体制御・演算９によりメモリ部１０に蓄積される。その後、メモリ部１０に蓄積された画像データは、全体制御・演算部９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体１２に記録される。また、画像データは、外部Ｉ／Ｆ部１３を通してコンピュータ等に提供されて処理されうる。

１００ 実施例１の固体撮像素子、１０１ 画素、１０２ 画素アレイ、１０３ 垂直走査回路、１０４ 垂直信号線、１０５ 列処理回路、１０６ 水平走査回路、１０７ 参照電圧生成部、１０８ タイミング制御回路（ＴＧ）、Ｖsig 画素信号、ＤＡＣ１、２ デジタル／アナログ変換回路、ＣＳ１、２ 制御信号、ＣＬＫ１、２ クロック、Ｖref1、Ｖref2 参照電圧、ＣＯＭＰ１１〜２２ 比較回路、カウンタ１１〜２２ カウンタ回路、ＳＥＬ セレクタ回路、５００ 実施例２の固体撮像素子、ＳＥＬ５１１、５２１ ＡＤ変換選択回路、ＳＷ１１〜２１ スイッチ、カウンタ５１１〜５２１ カウンタ回路、Ｃ１ 帯域制限容量、８０１ホワイトノイズレベル

Claims (6)

1. 光電変換部を含む複数の画素を２次元に配列した画素アレイ部と、前記画素アレイ部からの画素信号を列毎に読み出す読み出し回路とを有する固体撮像素子であって、前記読み出し回路の各々が前記画素アレイ部からのアナログの画素信号をデジタルの画素信号に変換するＡＤ変換回路を有し、前記ＡＤ変換回路が前記画素アレイ部からのアナログの画素信号の信号レベルと時間的に変化する参照レベルとを比較部で比較することによりＡＤ変換を行う、前記固体撮像素子において、
   前記比較部の周波数帯域特性を、前記画素アレイ部からのアナログの画素信号の信号レベルに応じて切り替える制御手段を有することを特徴とする固体撮像素子。
2. 前記制御手段は、前記画素アレイ部からのアナログの画素信号の信号レベルが閾値より低い場合には第１の周波数帯域特性を用いて前記比較部で比較を行い、前記画素アレイ部からのアナログの画素信号の信号レベルが前記閾値より高い場合には前記第１より広い第２の周波数帯域特性を用いて前記比較部で比較を行うことを特徴とする請求項１に記載の固体撮像素子。
3. 前記ＡＤ変換回路は異なる周波数帯域特性を有する複数の比較部を有し、前記制御手段は、前記画素アレイ部からのアナログの画素信号の信号レベルに応じて前記複数の比較部を選択することを特徴とする請求項１または２に記載の固体撮像素子。
4. 前記ＡＤ変換回路は容量部を有し、前記制御手段は、前記比較部の出力端子と前記容量部とを接続するスイッチにより、前記比較部の周波数帯域特性を切り替えることを特徴とする請求項１または２に記載の固体撮像素子。
5. 前記ＡＤ変換回路は、前記比較部の比較の結果、前記画素アレイ部からのアナログの画素信号の信号レベルが時間的に変化する参照レベルを越えている間のクロックをカウントして、そのカウント値をデジタルの画素信号とするカウンタを有することを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像素子。
6. 請求項１乃至５のいずれか１項に記載の固体撮像素子と、
   前記固体撮像素子によって得られた信号を処理する信号処理部と、
   を備えることを特徴とする撮像システム。

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