JP5858695B2

JP5858695B2 - 固体撮像装置及び固体撮像装置の駆動方法

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Publication number: JP5858695B2
Application number: JP2011196058A
Authority: JP
Inventors: 和宏斉藤; 樋山　拓己; 拓己樋山; 板野　哲也; 哲也板野; 恒一中村
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Priority date: 2011-09-08
Filing date: 2011-09-08
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Description

本発明は、固体撮像装置及び固体撮像装置の駆動方法に関する。

アナログデジタル（ＡＤ）変換回路を内蔵したＣＭＯＳイメージセンサがデジタルカメラなどの画像入力機器に利用されている。ＡＤ変換回路では画像信号と参照信号とが比較処理され、デジタルデータを得ている。参照信号として、信号レベルが時間に伴って変化するランプ信号を、容量素子に対する充電電流を制御して生成するものが特許文献１に記載されている。

特開２００９−３３３０５号公報

しかしながら、各列に設けられたＡＤ変換回路に対して共通に供給されるランプ信号に重畳するノイズが画像では横線状のノイズに見える問題があった。特許文献１に開示されているランプ信号（参照電圧）発生回路の、外部から供給される基準電圧、もしくは内蔵のバンドギャップ基準電圧から生成される基準電流にはノイズ成分が含まれる。基準電流を容量に充電したことに対応する電圧がランプ信号となるが、この時、特にノイズの低周波成分の影響により、ランプ信号のそれぞれの傾きが行によって異なり、この傾きの差が、画像上は横線上のノイズとなって検知される。

本発明の目的は、ランプ信号の生成に起因する画像上の横線状ノイズを低減することができる固体撮像装置及び固体撮像装置の駆動方法を提供することである。

本発明の固体撮像装置は、光電変換信号を生成する画素と、カウント値を生成するカウンタと、前記カウント値の変化の開始から終了までの期間である第１のアナログデジタル変換期間に渡って電位が変化する第１のランプ信号と、前記カウント値の変化の開始から終了までの期間である第２のアナログデジタル変換期間に渡って電位が変化する第２のランプ信号とを生成するランプ信号源と、前記光電変換信号に基づく信号が入力される入力部を備えるとともに、前記第１のアナログデジタル変換期間に前記入力部のリセットレベルの電位と前記第１のランプ信号とを比較し、前記第２のアナログデジタル変換期間に前記光電変換信号に基づく信号と前記第２のランプ信号とを比較する比較部とを有し、前記ランプ信号源は、電流源と、スイッチと、前記電流源から前記スイッチを介して電流が供給される第１の容量素子とを有し、前記第１の容量素子は、前記スイッチがオンからオフとなることによって、前記電流源から供給される電流に基づく電圧を第１のタイミングにホールドし、前記第１の容量素子は、前記第１のアナログデジタル変換期間及び前記第２のアナログデジタル変換期間に渡って、前記第１のタイミングにホールドした前記電圧をホールドし続け、前記ランプ信号源の生成する前記第１のランプ信号及び前記第２のランプ信号が、前記第１のタイミングで前記第１の容量素子にホールドされた前記電圧によって、それぞれ生成されることを特徴とする。

第１の容量素子にホールドされた同じバイアス電圧を基に第１のランプ信号及び第２のランプ信号を生成することにより、画像上の横線状ノイズを低減することができる。

本発明の第１の実施形態に係る固体撮像装置の回路構成例を示す図である。本発明の第１の実施形態に係るランプ信号源の構成例を示す図である。本発明の第１の実施形態に係る画素部の構成例を示す図である。ランプ信号源及び画素部の駆動タイミング図である。本発明の第２の実施形態に係るランプ信号源の構成例を示す図である。本発明の第３の実施形態に係るランプ信号源の構成例を示す図である。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の回路構成例を示す図である。固体撮像装置は、画素部１と、増幅回路２と、比較部３と、ランプ信号源４と、記憶部５と、カウンタ回路６と、水平走査回路７と、垂直走査回路８と、信号処理回路９とを有する。画素部１は、２次元行列状に配列され、光電変換により信号を生成する複数の画素を含む。各画素は、光電変換素子の光電変換によりアナログの画素信号を生成する。増幅回路２は、画素部１の列毎に配置され、画素部１の信号を増幅する。ランプ信号源４は、複数の比較部３に共通に接続され、ランプ信号を供給する。図４に示すように、ランプ信号ＶＲＡＭＰは、時間経過と共に変化するランプ状の信号である。比較部３は、差動入力型比較器を含み、かつ画素部１の列毎に配置され、増幅回路２の出力信号とランプ信号とを比較する。カウンタ回路６は、複数列の記憶部５に共通に接続され、ランプ信号の生成が開始されるとカウントを開始する。記憶部５は、列毎に配置される。比較部３は、増幅回路２の出力信号と、ランプ信号源４より生成されるランプ信号とを比較する。増幅回路２の出力信号とランプ信号との電位の大小関係が反転する時、比較部３の出力はハイレベルからローレベルもしくはローレベルからハイレベルに遷移する。この遷移するタイミングで、記憶部５がカウンタ回路６から出力されるカウンタ値をデジタルデータとして記憶する。このデジタルデータは、画素信号がアナログからデジタルに変換されたデータである。記憶部５に記憶されたデジタルデータは、水平走査回路７から出力される信号によって、列毎に信号処理回路９に順次転送される。信号処理回路９は、信号処理を行い、信号を出力する。また、記憶部５は、基準信号用のデジタルデータと画像信号用のデジタルデータとを記憶する。記憶部５が記憶できるデータ数は、構成によって１つでもよいし、複数であってもよい。これらの一連の動作は、垂直走査回路８により、画素部１の画素行を適宜選択しながら行われる。

図２は、本発明の第１の実施形態に係るランプ信号源４の回路構成例を示す図である。定電流源２０は固体撮像装置の外部もしくは内部で基準電流を生成し、カレントミラー回路に供給される。カレントミラー回路は、ドレイン端子及びゲート端子が接続され、バイアス電圧を供給する第１のＮＭＯＳトランジスタ（第１のトランジスタ）２１と、バイアス電圧をゲート端子で受けた第２のＮＭＯＳトランジスタ（第２のトランジスタ）２２を含む。電流源２０は、第１のＮＭＯＳトランジスタ２１のドレイン端子及びゲート端子に接続される。第１の容量素子２６は、第２のＮＭＯＳトランジスタ２２のゲート端子及びソース端子間に接続される。スイッチ用ＮＭＯＳトランジスタ２７は、第１のＮＭＯＳトランジスタ２１のゲート端子及び第２のＮＭＯＳトランジスタ２２のゲート端子間に接続される。第２の容量素子２３は、第２のＮＭＯＳトランジスタ２２のドレイン端子及びバッファ回路２５の入力端子に接続され、第２のＮＭＯＳトランジスタ２２のドレイン端子の出力電流を電圧に変換し、ランプ電圧を生成する。リセット用ＰＭＯＳスイッチ２４は、信号ＰＲＭＰ＿ＲＳＴＢにより、第２の容量素子２３に蓄積された電荷をリセットする。バッファ回路２５は、第２の容量素子２３により生成されるランプ電圧をバッファリングし、時間的に変化するランプ信号ＶＲＡＭＰを出力する。第１の容量素子２６及びスイッチ用ＮＭＯＳトランジスタ２７は、信号ＰＣＬ＿ＲＢＩＡＳにより、ＮＭＯＳトランジスタ２２のゲート端子のバイアス電圧をサンプルホールドするためのサンプルホールド用スイッチである。

図３は、画素部１内で、光電変換素子３０と４つのトランジスタで構成された１画素の回路概略図である。３０は光電変換素子である。３１はリセット用ＭＯＳトランジスタである。３２は選択用ＭＯＳトランジスタである。３３は画素信号出力線である。３４はソースフォロア用定電流源である。３５はソースフォロア用ＭＯＳトランジスタである。３６は転送用ＭＯＳトランジスタである。光電変換素子３０は、例えばフォトダイオードであり、光電変換により電気信号を生成する。転送用ＭＯＳトランジスタ３６は、信号ＰＴＸがハイレベルになるとオンし、光電変換素子３０の信号をフローティングディフュージョンＦＤに転送する。選択用ＭＯＳトランジスタ３２は、信号ＰＳＥＬがハイレベルになるとオンし、ソースフォロア用ＭＯＳトランジスタ３５のソース端子を画素信号出力線３３に接続する。ソースフォロア用ＭＯＳトランジスタ３５は、フローティングディフュージョンＦＤの電圧を増幅してソース端子から出力する。リセット用ＭＯＳトランジスタ３１は、信号ＰＲＥＳがハイレベルになるとオンし、フローティングディフュージョンＦＤ及び／又は光電変換素子３０の電圧をリセットする。増幅回路２は、画素信号出力線３３に接続されるソースフォロア用定電流源３４を有する。

図４は、図３の画素の回路動作と図２のランプ信号源４の回路動作を説明するための画素１行分のタイミングチャートである。なお、図３の画素選択信号ＰＳＥＬは画素信号を読み出す行に該当した場合にハイレベルとなり、図４のタイミングチャートでは省略している。１行動作の先頭で、ランプ信号源４は、信号ＰＣＬ＿ＲＢＩＡＳのハイレベルパルスにより、スイッチ用ＮＭＯＳトランジスタ２７をオンさせる。これにより、ランプ信号源４は、定電流源２０より供給される電流値とカレントミラー用ＮＭＯＳトランジスタ２１で決まるランプ電流用バイアス電圧のサンプルホールド動作を行う。具体的には、信号ＰＣＬ＿ＲＢＩＡＳのハイレベルでスイッチ用ＮＭＯＳトランジスタ２７がオンしてランプ電流用バイアス電圧をサンプリングし、第１の容量素子２６に蓄積する。その後の信号ＰＣＬ＿ＲＢＩＡＳのローレベルでスイッチ用ＮＭＯＳトランジスタ２７がオフして第１の容量素子２６にランプ電流用バイアス電圧がホールドされる。このサンプルホールド動作は、数行に一度でもよいし、１行毎に行ってもよい。電流源２０からの基準電流にノイズが重畳していても、第１の容量素子２６でランプ電流用バイアス電圧をホールドすることによりバイアス電圧が固定電圧となる。これにより、後述の画素からの基準信号４１と画素信号４２のアナログデジタル変換時のランプ信号の傾きは同一になり、画像上の横線状ノイズは低減される。

カレントミラー用ＮＭＯＳトランジスタ２２は、このサンプルホールドされたバイアス電圧で決まるランプ用電流を第２の容量素子２３に供給する。ＡＤ変換動作を行う前の状態の期間Ｔ１では、制御信号ＰＲＭＰ＿ＲＳＴＢがローレベルであり、リセット用ＰＭＯＳスイッチ２４がオンし、第２の容量素子２３はランプ基準電圧ＶＲＥＦにリセットされている状態である。画素部１では、読み出し時、時刻ｔ１に、信号ＰＲＥＳがハイレベルになり、リセットトランジスタ３１がオンし、フローティングディフュージョンＦＤが電圧ＶＤＤにリセットされる。その後、信号ＰＲＥＳがローレベルになり、リセットトランジスタ３１がオフし、増幅回路２の後段の画素信号出力線３３には、画素部１の画素のリセット解除時の画素の信号（以下、基準信号という）４１が出力される。なお、上記のリセット解除時は、画素のリセット解除時に限定されない。上記のリセット解除時は、例えば、画素とアナログデジタル変換回路との間にアンプが介在する場合には、アンプのリセット解除時であったり、また、比較部３の入出力端子をリセットする場合には、そのリセット解除時であってもよい。この基準信号４１に対して、第１のアナログデジタル変換期間Ｔ２では、第１のアナログデジタル変換を行う。第１のアナログデジタル変換期間Ｔ２の初期に、信号ＰＲＭＰ＿ＲＳＴＢがハイレベルになり、リセット用ＰＭＯＳスイッチ２４がオフし、第２の容量素子２３のリセットが解除される。すると、第２の容量素子２３とＮＭＯＳトランジスタ２２から供給されるランプ用電流で決まる傾きを持ったランプ信号がランプ基準電圧ＶＲＥＦから第２の容量素子２３に充電される。バッファ回路２５は、そのランプ信号をバッファリングし、時間的に変化する第１のランプ信号ＶＲＡＭＰを生成する。比較部３は、バッファ回路２５が出力する第１のランプ信号ＶＲＡＭＰと基準信号４１とを比較し、両者の電位の大小関係が反転する時、比較部３の出力信号がハイレベルからローレベルもしくはローレベルからハイレベルに反転遷移する。この比較部３の出力電位が遷移するタイミングで、記憶部５はカウンタ回路６から出力されるカウンタ値を第１のデジタルデータとして記憶する。第１のデジタルデータは、第１のランプ信号ＶＲＡＭＰが変化を開始してから比較部３の出力電位が反転するまでのカウント値であり、基準信号４１をアナログからデジタルに変換したデータである。

続いて、光電変換信号のための第２のＡＤ変換を行うため、時刻ｔ２で、信号ＰＲＭＰ＿ＲＳＴＢがローレベルになり、リセット用ＰＭＯＳスイッチ２４がオンし、第２の容量素子２３はランプ基準電圧ＶＲＥＦにリセットされる。その後、画素部１では、信号ＰＴＸがハイレベルになり、転送用ＭＯＳトランジスタ３６がオンになり、光電変換素子３０に蓄えられた電荷がフローティングディフュージョンＦＤに転送される。この時、増幅回路２の後段の画素信号出力線３３には、光電変換素子３０の光電変換信号が基準信号４１に重畳されて、画素信号４２として出力される。画素信号４２は、画素部１の画素の画素信号の出力時の画素の信号である。第２のアナログデジタル変換期間Ｔ３では、第１のアナログデジタル変換期間Ｔ２と同様に、信号ＰＲＭＰ＿ＲＳＴＢがハイレベルになり、画素信号４２に対して第２のＡＤ変換が行われ、記憶部５に第２のデジタルデータが記憶される。すなわち、バッファ回路２５は、時間的に変化する第２のランプ信号ＶＲＡＭＰを生成する。比較部３は、バッファ回路２５が生成した第２のランプ信号ＶＲＡＭＰと画素信号４２とを比較し、両者の電位の大小関係が反転する時、比較部３の出力信号がハイレベルからローレベルもしくはローレベルからハイレベルに遷移する。この比較部３の出力電位が遷移するタイミングで、記憶部５はカウンタ回路６から出力されるカウンタ値を第２のデジタルデータとして記憶する。第２のデジタルデータは、第２のランプ信号ＶＲＡＭＰが変化を開始してから比較部３の出力電位が反転するまでのカウント値であり、画素信号４２をアナログからデジタルに変換したデータである。

各列の記憶部５に記憶された第１及び第２のデジタルデータは、水平走査回路７により信号処理回路９に転送される。この時、第１及び第２のデジタルデータは、サンプルホールドされた同じバイアス電圧から生じる電流により決まったランプ信号でＡＤ変換されている。ランプ信号源４は、信号ＰＣＬ＿ＲＢＩＡＳのハイレベルパルスに応じて、スイッチ２７のサンプルホールド動作により電流源２０からの電流を第１の容量素子２６に供給する。そして、ランプ信号源４は、第１の容量素子２６にホールドされた同じバイアス電圧を基に、第１のアナログデジタル変換期間Ｔ２の第１のランプ信号ＶＲＡＭＰ及び第２のアナログデジタル変換期間Ｔ３の第２のランプ信号ＶＲＡＭＰを生成する。電流源２０からの基準電流にノイズが重畳していても、第１の容量素子２６でランプ電流用バイアス電圧をホールドすることによりバイアス電圧が固定電圧となる。これにより、基準信号４１と画素信号４２のＡＤ変換時のランプ信号の傾きは同一になり、画像上の横線状ノイズは低減される。信号処理回路９は、第１及び第２のデジタルデータの相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）により、第１及び第２のデジタルデータの差分を出力する。これにより、画素信号４２からリセット時の基準信号４１の成分を除去することができるので、特に暗信号近辺において、目立つ横線状のノイズを低減できる。なお、信号処理回路９で第１及び第２のデジタルデータの差分処理を行わず、固体撮像装置の外部で差分処理を行ってもよい。

（第２の実施形態）
図５は、本発明の第２の実施形態に係るランプ信号源４の回路構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。図５の回路は、図２の回路に対して、ＮＭＯＳトランジスタ２２、第２の容量素子２３及びＰＭＯＳスイッチ２４の代わりに、複数のカレントミラー用ＮＭＯＳトランジスタ５０、複数の切替え用ＭＯＳトランジスタ５１及び抵抗素子５２を設けたものである。図５において、図２と同符号のものは同じ意味を表し、説明を省略する。第２のＮＭＳＯトランジスタ５０は、図２の第２のＮＭＯＳトランジスタ２２に対応する。複数の切替え用ＭＯＳトランジスタ５１は、それぞれ複数の第２のＮＭＯＳトランジスタ５０に接続される。複数の第２のＮＭＯＳトランジスタ５０と複数の切替え用ＭＯＳトランジスタ５１との直列接続回路は、基準電位ノード及びバッファ回路２５の入力端子間に接続される。複数の第２のＮＭＯＳトランジスタ５０のゲート端子は、第１の容量素子２６のバイアス電圧を入力し、ランプ電流を抵抗素子５２に供給する。抵抗素子５２は、切替え用ＭＯＳトランジスタ５１を介して第２のＮＭＯＳトランジスタ５０に接続され、バッファ回路２５の入力端子に接続され、第２のＮＭＯＳトランジスタ５０の出力電流を電圧に変換し、ランプ電圧を生成する。バッファ回路２５は、抵抗素子５２により生成されたランプ電圧をバッファリングし、ランプ信号ＶＲＡＭＰを出力する。ランプ信号源４は、複数の切替え用ＭＯＳトランジスタ５１のスイッチングにより、バッファ回路２５の入力端子に対して並列に接続する第２のＮＭＯＳトランジスタ５０の数を切り替えることができる。これにより、簡単にランプ信号ＮＲＡＭＰの傾きを変えることができるので、画像信号のゲイン制御が可能となる。複数の切替え用ＭＯＳトランジスタ５１のゲート端子には、図２の信号ＰＲＭＰ＿ＲＳＴＢが入力される。

（第３の実施形態）
図６は、本発明の第３の実施形態に係るランプ信号源４の回路構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。図６おいて、図２と同符号のものは同じ意味を表し、説明を省略する。本実施形態は、ランプ電流を生成するカレントミラー用回路をＰＭＯＳトランジスタ６１及び６２で形成した実施形態である。第１のＰＭＯＳトランジスタ６１は図２の第１のＮＭＯＳトランジスタ２１に対応し、第２のＰＭＯＳトランジスタ６２は図２の第２のＮＭＯＳトランジスタ２２に対応し、ＰＭＯＳトランジスタ６７は図２のＮＭＯＳトランジスタ２７に対応する。ＰＭＯＳトランジスタ６７のゲート端子は、信号ＰＣＬ＿ＲＢＩＡＳＢを入力する。信号ＰＣＬ＿ＲＢＩＡＳＢは、図４に示すように、信号ＰＣＬ＿ＲＢＩＡＳの論理反転信号である。ＰＭＯＳトランジスタ６７がオンすることによりランプ電流用バイアス電圧がサンプリングされ、その後にＰＭＯＳトランジスタ６７がオフすることにより第１の容量素子２６にランプ電流用バイアス電圧がホールドされる。電流源２０からの基準電流にノイズが重畳していても、第１の容量素子２６でランプ電流用バイアス電圧をホールドすることにより固定電圧となり、基準信号４１と画素信号４２のＡＤ変換時のランプ信号の傾きは同一になり、画像上の横線状ノイズは低減される。ランプ信号ＶＲＡＭＰは、積分アンプを構成する差動増幅器６５と、ランプ電流を電圧に変換しランプ信号を生成する帰還容量６３、帰還容量６３の電荷をリセットするリセット用ＭＯＳトランジスタ６４により生成される。差動増幅器６５は、反転入力端子に第２のＰＭＯＳトランジスタ６２の出力を入力し、非反転入力端子に基準電圧ＶＲＥＦを入力し、出力端子からランプ信号ＶＲＡＭＰを出力する。帰還容量６３は、差動増幅器６５の反転入力端子及び出力端子間に接続される。リセット用ＭＯＳトランジスタ６４のゲート端子には、信号ＰＲＭＰ＿ＲＳＴＢが入力される。リセット用ＭＯＳトランジスタ６４は、帰還容量６３をリセットするためのリセットスイッチである。図６の構成により、図４と同様に、ランプ信号源４は、第１のアナログデジタル変換期間Ｔ２では第１のランプ信号ＶＲＡＭＰを生成し、第２のアナログデジタル変換期間Ｔ３では第２のランプ信号ＶＲＡＭＰを生成することができる。なお、図５の複数の第２のＮＭＯＳトランジスタ５０及び複数の切替え用ＭＯＳトランジスタ５１と同様に、第２のＰＭＯＳトランジスタ６２の代わりに、複数の第２のＰＭＯＳトランジスタ及び複数の切替え用ＭＯＳトランジスタを設け、ゲイン制御してもよい。

図１では、図面の画素部１の下側にのみ、増幅回路２や比較部３等の回路を配置した構成であるが、本発明はそれに限定されない。画素部１の上側にも下側と同じ回路を配置する構成でもよい。その場合は、列毎に画素信号を上側に読み出すか、下側に読み出すかが決定されることが望ましい。

各実施形態において列毎に記憶部５を設け、複数列の記憶部５に共通に入力されるカウンタ回路６を設ける構成として説明したが、本発明はそれに限らない。例えば、列毎にカウンタ回路６を配置する構成でもよい。また、各実施形態において画素部１からの画素信号を増幅回路２に入力する構成としたが、本発明はそれに限らない。例えば、画素信号を容量素子を通して、比較部３へ直接入力する構成であってもよい。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１画素部、３比較部、４ランプ信号源、５記憶部、２０定電流源、２６第１の容量素子、２７サンプルホールド用スイッチ

Claims

光電変換信号を生成する画素と、
カウント値を生成するカウンタと、
前記カウント値の変化の開始から終了までの期間である第１のアナログデジタル変換期間に渡って電位が変化する第１のランプ信号と、前記カウント値の変化の開始から終了までの期間である第２のアナログデジタル変換期間に渡って電位が変化する第２のランプ信号とを生成するランプ信号源と、
前記光電変換信号に基づく信号が入力される入力部を備えるとともに、前記第１のアナログデジタル変換期間に前記入力部のリセットレベルの電位と前記第１のランプ信号とを比較し、前記第２のアナログデジタル変換期間に前記光電変換信号に基づく信号と前記第２のランプ信号とを比較する比較部とを有し、
前記ランプ信号源は、電流源と、スイッチと、前記電流源から前記スイッチを介して電流が供給される第１の容量素子とを有し、
前記第１の容量素子は、前記スイッチがオンからオフとなることによって、前記電流源から供給される電流に基づく電圧を第１のタイミングにホールドし、
前記第１の容量素子は、前記第１のアナログデジタル変換期間及び前記第２のアナログデジタル変換期間に渡って、前記第１のタイミングにホールドした前記電圧をホールドし続け、
前記ランプ信号源の生成する前記第１のランプ信号及び前記第２のランプ信号が、前記第１のタイミングで前記第１の容量素子にホールドされた前記電圧によって、それぞれ生成されることを特徴とする固体撮像装置。
前記ランプ信号源は、第１のトランジスタ及び第２のトランジスタを含むカレントミラー回路を有し、前記電流源は前記第１のトランジスタに接続され、前記第１の容量素子は前記第２のトランジスタのゲート端子に接続され、前記スイッチは前記第１及び第２のトランジスタのゲート端子間に接続されることを特徴とする請求項１記載の固体撮像装置。
前記ランプ信号源は、前記第２のトランジスタを並列に接続する数を切り替えることができることを特徴とする請求項２記載の固体撮像装置。
前記ランプ信号源は、前記第２のトランジスタの出力電流に基づく電圧をバッファリングすることにより前記第１のランプ信号及び前記第２のランプ信号を出力するバッファ回路を有することを特徴とする請求項２又は３記載の固体撮像装置。
前記ランプ信号源は、前記第２のトランジスタ及び前記バッファ回路の入力端子に接続され、前記第２のトランジスタの出力電流を電圧に変換する第２の容量素子を有することを特徴とする請求項４記載の固体撮像装置。
前記ランプ信号源は、前記第２のトランジスタ及び前記バッファ回路の入力端子に接続され、前記第２のトランジスタの出力電流を電圧に変換する抵抗素子を有することを特徴とする請求項４記載の固体撮像装置。
前記ランプ信号源は、
前記第２のトランジスタの出力及び基準電圧を入力して前記第１のランプ信号及び前記第２のランプ信号を出力する差動増幅器と、
前記差動増幅器の入力端子及び出力端子間に接続される帰還容量と、
前記帰還容量をリセットするためのリセットスイッチとを有することを特徴とする請求項２又は３記載の固体撮像装置。
前記第１のアナログデジタル変換期間で前記第１のランプ信号が変化を開始してから前記比較部の出力が反転するまでのカウント値を第１のデジタルデータとして記憶し、前記第２のアナログデジタル変換期間で前記第２のランプ信号が変化を開始してから前記比較部の出力が反転するまでのカウント値を第２のデジタルデータとして記憶する記憶部を有することを特徴とする請求項１〜７のいずれかに記載の固体撮像装置。
前記画素は、光電変換により電荷を生成する光電変換素子と、前記電荷が与えられるゲートを備えるとともに、前記電荷に基づく信号である前記光電変換信号を出力する第３のトランジスタとを有し、
前記リセットレベルの信号が、リセットされた前記第３のトランジスタのゲートの電位に基づいて前記第３のトランジスタが出力する信号に基づく信号であることを特徴とする請求項１〜８のいずれかに記載の固体撮像装置。
前記光電変換信号を増幅した信号を前記比較部に出力するアンプを有し、
前記リセットレベルの信号が、リセットされた前記アンプが出力する信号であることを特徴とする請求項１〜８のいずれかに記載の固体撮像装置。
前記リセットレベルの信号が、前記入力部がリセットされることによって前記入力部に表れる信号であることを特徴とする請求項１〜８のいずれかに記載の固体撮像装置。
光電変換信号を生成する画素と、
カウント値を生成するカウンタと、
前記カウント値の変化の開始から終了までの期間である第１のアナログデジタル変換期間に渡って電位が変化する第１のランプ信号と、前記カウント値の変化の開始から終了までの期間である第２のアナログデジタル変換期間に渡って電位が変化する第２のランプ信号とを生成するランプ信号源と、
前記光電変換信号に基づく信号が入力される入力部を備える比較部とを有し、
前記ランプ信号源は、電流源と、第１の容量素子とを有する固体撮像装置の駆動方法であって、
前記比較部は、前記第１のアナログデジタル変換期間に前記入力部のリセットレベルの電位と前記第１のランプ信号とを比較し、
前記比較部は、第２のアナログデジタル変換期間に前記光電変換信号と前記第２のランプ信号とを比較し、
前記第１の容量素子は、前記電流源から供給される電流に基づく電圧を第１のタイミングにホールドし、
前記第１の容量素子は、前記第１のアナログデジタル変換期間及び前記第２のアナログデジタル変換期間に渡って、前記第１のタイミングにホールドした前記電圧をホールドし続け、
前記ランプ信号源が、前記第１のタイミングで前記第１の容量素子にホールドされた電圧によって、前記第１のランプ信号及び前記第２のランプ信号をそれぞれ生成することを特徴とする固体撮像装置の駆動方法。