JP2010045175A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルトランジスタの特性の劣化を抑制することができる。
【解決手段】不揮発性半導体記憶装置は、素子分離絶縁膜５ａによって区画された第１及び第２メモリセルトランジスタＭＴ１、ＭＴ２と素子分離絶縁膜を覆うバリア絶縁膜６ａとを具備し、第１メモリセルトランジスタは第１トンネル絶縁膜２ａ−１と絶縁膜からなる第１電荷蓄積層３ａ−１と第１ブロック絶縁膜８ａと第１ゲート電極９ａとを有し、第２メモリセルトランジスタは第２トンネル絶縁膜２ａ−２と絶縁膜からなる第２電荷蓄積層３ａ−２と第２ブロック絶縁膜８ａと第２ゲート電極９ａとを有し、バリア絶縁膜は第１及び第２電荷蓄積層に接し、第１及び第２電荷蓄積層よりも膜厚が薄い。
【選択図】 図２

Description

本発明は、バリア絶縁膜を有するメモリセルトランジスタを備える不揮発性半導体記憶装置に関する。

メモリセルトランジスタにＭＯＮＯＳセルを適用した不揮発性半導体記憶装置では、素子分離領域によって区画された素子領域上に、トンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、ゲート電極が積層された構造となっている。隣接するセル間で電荷の移動を防止するために、メモリセルトランジスタ間で電荷蓄積層を切断しておくと、素子分離領域上にはブロック絶縁膜が積層された構造となる。

メモリセルトランジスタの書き込み／消去特性を改善するためには、トンネル絶縁膜よりも誘電率の大きい絶縁膜（high-k膜）をブロック絶縁膜として用いることが有効である。

しかしながら、ブロック絶縁膜にhigh-k膜を用いると、high-k膜の成膜時に発生する不純物元素が素子領域近傍に固定電荷を形成し、メモリセルトランジスタのしきい値電圧が変動し、メモリセルトランジスタの特性が劣化する問題がある（例えば、非特許文献１参照。）。
Jae Sung Sim、"Self Aligned Trap-Shallow Trench Isolation Scheme For the Reliability of TANOS (TaN/AlO/SiN/Oxide/Si) NAND Flash Memory"、NVSMW 2007年8月、Page 110-111

本発明は、メモリセルトランジスタの特性の劣化を抑制する不揮発性半導体記憶装置を提供する。

本発明の第１の視点による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板内に形成された第１素子分離絶縁膜と、前記第１素子分離絶縁膜によって区画された第１及び第２メモリセルトランジスタと、前記第１素子分離絶縁膜を覆う第１バリア絶縁膜と、を具備し、前記第１メモリセルトランジスタは、前記半導体基板上に形成された第１トンネル絶縁膜と、前記第１トンネル絶縁膜上に形成され、絶縁膜からなる第１電荷蓄積層と、前記第１電荷蓄積層上に形成された第１ブロック絶縁膜と、前記第１ブロック絶縁膜上に形成された第１ゲート電極と、を有し、前記第２メモリセルトランジスタは、前記半導体基板上に形成された第２トンネル絶縁膜と、前記第２トンネル絶縁膜上に形成され、絶縁膜からなる第２電荷蓄積層と、前記第２電荷蓄積層上に形成された第２ブロック絶縁膜と、前記第２ブロック絶縁膜上に形成された第２ゲート電極と、を有し、前記第１バリア絶縁膜は、前記第１及び第２電荷蓄積層に接し、前記第１及び第２電荷蓄積層よりも膜厚が薄い。

本発明の第２の視点による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板内に形成された第１素子分離絶縁膜と、前記第１素子分離絶縁膜によって区画された第１及び第２メモリセルトランジスタと、前記第１素子分離絶縁膜を覆う第１バリア絶縁膜と、を具備し、前記第１メモリセルトランジスタは、前記半導体基板上に形成された第１トンネル絶縁膜と、前記第１トンネル絶縁膜上に形成され、絶縁膜からなる第１電荷蓄積層と、前記第１電荷蓄積層上に形成された第１ブロック絶縁膜と、前記第１ブロック絶縁膜上に形成された第１ゲート電極と、を有し、前記第２メモリセルトランジスタは、前記半導体基板上に形成された第２トンネル絶縁膜と、前記第２トンネル絶縁膜上に形成され、絶縁膜からなる第２電荷蓄積層と、前記第２電荷蓄積層上に形成された第２ブロック絶縁膜と、前記第２ブロック絶縁膜上に形成された第２ゲート電極と、を有し、前記第１バリア絶縁膜は、前記第１及び第２電荷蓄積層に接し、前記第１及び第２電荷蓄積層とは異なる絶縁膜である。

本発明によれば、メモリセルトランジスタの特性の劣化を抑制することができる不揮発性半導体記憶装置を提供できる。

本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。尚、本実施形態の不揮発性半導体記憶装置は、例えば、ＮＡＮＤ型又はＮＯＲ型フラッシュメモリであり、特にＭＯＮＯＳ構造のフラッシュメモリで適用される。

ここで、ＮＡＮＤ型フラッシュメモリの構造について、図１（ａ）及び（ｂ）を用いて説明する。図１（ａ）は、半導体記憶装置の回路図を示す。図１（ｂ）は、半導体記憶装置の平面図を示す。

図１（ａ）に示すように、半導体記憶装置１００には、複数のユニットメモリセルが設けられる。複数のユニットメモリセルはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイを構成する。ここで、半導体記憶装置１００は、ＮＡＮＤ型フラッシュメモリである。

ユニットメモリセルには、センスアンプ（図示せず）に接続されるビット線ＢＬ側及びソース線ＳＬ側に選択トランジスタＳＴが設けられる。これらのビット線ＢＬ側及びソース線ＳＬ側に設けられた選択トランジスタＳＴ間に直列接続される複数のメモリセルトランジスタＭＴが設けられる。ビット線ＢＬ１、ＢＬ２、及びＢＬ３と、制御線ＳＧＤ、ワードＷＬｎ、・・・、ワードＷＬ４、ワードＷＬ３、ワード線ＷＬ２、ワード線ＷＬ１、制御線ＳＧＳ、及びソース線ＳＬとは互いに交差する。

制御線ＳＧＤは、センスアンプ（図示せず）に接続されるビット線ＢＬ１乃至３側の選択トランジスタＳＴのゲートに接続される。ワード線ＷＬｎは、ビット線ＢＬ１乃至３に接続されるｎ番目のメモリセルトランジスタＭＴのコントロールゲートに接続される。ワード線ＷＬ４は、ビット線ＢＬ１乃至３に接続される４番目のメモリセルトランジスタＭＴのコントロールゲートに接続される。ワード線ＷＬ３は、ビット線ＢＬ１乃至３に接続される３番目のメモリセルトランジスタメモリセルトランジスタＭＴのコントロールゲートに接続される。ワード線ＷＬ２は、ビット線ＢＬ１乃至３に接続される２番目のメモリセルトランジスタＭＴのコントロールゲートに接続される。ワード線ＷＬ１は、ビット線ＢＬ１乃至３に接続される１番目のメモリセルトランジスタＭＴのコントロールゲートに接続される。制御線ＳＧＳは、ソース線ＳＬに接続されるビット線ＢＬ１乃至３側の選択トランジスタＳＴのゲートに接続される。

図１（ｂ）に示すように、半導体記憶装置１００では、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ３、ワード線ＷＬ４、・・・、ワード線ＷＬｎ、制御線ＳＧＤが上下方向（図中）に互いに離間され並列配置される。ビット線ＢＬ１乃至３が横方向（図中）に互いに離間され並列配置される。ビット線ＢＬ間には素子分離領域が設けられ、ビット線ＢＬの間を分離している。ソース線ＳＬとビット線ＢＬ１乃至３の交差部分にはソース線コンタクトＳＬＣが設けられる。制御線ＳＧＤとセンスアンプ（図示せず）の間のビット線ＢＬにはビット線コンタクトＢＬＣが設けられる。

尚、図２（ａ）乃至図１６（ａ）は、図１（ｂ）のＡ−Ａ線に沿った断面図であり、図２（ｂ）乃至図１６（ｂ）は、図１（ｂ）のＢ−Ｂ線に沿った断面図である。

（第１の実施形態）
第１の実施形態は、メモリセルトランジスタにおいて、素子分離絶縁膜を覆うバリア絶縁膜が形成される例である。

図２（ａ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのチャネル幅方向の断面図を示す。図２（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の選択トランジスタのチャネル幅方向の断面図を示す。以下に、第１の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタ及び選択トランジスタの構造について説明する。

図２（ａ）に示すように、メモリセルトランジスタＭＴ１及びＭＴ２のチャネル幅方向の断面においては、半導体基板１内に素子分離絶縁膜５ａが設けられ、この素子分離絶縁膜５ａによって区画されたメモリセルトランジスタＭＴ１及びＭＴ２が形成されている。このメモリセルトランジスタＭＴ１及びＭＴ２間において、素子分離絶縁膜５ａを覆うようにバリア絶縁膜６ａが形成されている。

メモリセルトランジスタＭＴ１及びＭＴ２において、半導体基板１上にトンネル絶縁膜２ａ−１及び２ａ−２が形成されている。このトンネル絶縁膜２ａ−１及び２ａ−２上に絶縁膜からなる電荷蓄積層３ａ−１及び３ａ−２が形成されている。この電荷蓄積層３ａ−１及び３ａ−２及びバリア絶縁膜６ａ上にブロック絶縁膜８ａが形成されている。そして、メモリセルトランジスタＭＴ１及びＭＴ２の書き込み、消去、読み出しのために制御電圧が印加されるゲート電極（コントロールゲート）９ａは、ブロック絶縁膜８ａ上に形成されている。

ブロック絶縁膜８ａは、トンネル絶縁膜２ａ−１及び２ａ−２（例えばシリコン酸化膜）よりも誘電率の大きい膜（例えばＡｌ_２Ｏ_３膜）である。これにより、メモリセルトランジスタＭＴ１及びＭＴ２の書き込み／消去特性を向上することができる。

バリア絶縁膜６ａは、素子分離絶縁膜５ａとブロック絶縁膜８ａとの間に形成されている。このとき、バリア絶縁膜６ａの側面は、隣り合う電荷蓄積層３ａ−１及び３ａ−２に接している。従って、素子分離絶縁膜５ａは、バリア絶縁膜６ａで完全に覆われる。これにより、素子分離絶縁膜５ａの上面は、ブロック絶縁膜８ａと直接接することはない。

バリア絶縁膜６ａは、電荷蓄積層３ａ−１及び３ａ−２とは異なる層で形成される。すなわち、バリア絶縁膜６ａは、電荷蓄積層３ａ−１及び３ａ−２と同じ一つの層で形成されるわけではない。

バリア絶縁膜６ａと電荷蓄積層３ａ−１及び３ａ−２の材料が、同じ（例えばシリコン窒化膜）であっても、その材料の組成（材質）が異なればよい。また、バリア絶縁膜６ａと電荷蓄積層３ａ−１及び３ａ−２の材料及び材質が、同じ（例えばシリコン窒化膜）であっても、バリア絶縁膜６ａの膜厚が電荷蓄積層３ａ−１及び３ａ−２よりも薄ければよい。

バリア絶縁膜６ａの材料としては、例えば、シリコン窒化膜、シリコン酸窒化膜などが挙げられる。また、バリア絶縁膜６ａは、上面から底面にいくに従って、シリコン窒化膜からシリコン酸窒化膜に変化する膜であってもよい。バリア絶縁膜６ａは、窒化雰囲気で形成されることが望ましい。

バリア絶縁膜６ａの膜厚は、電荷蓄積層３ａ−１及び３ａ−２の膜厚よりも薄いことが望ましい。これにより、隣り合うメモリセルトランジスタＭＴ１及びＭＴ２間での電荷の移動を抑制し、データの保持特性が悪化することを抑制できる。

素子分離絶縁膜５ａの上面及びバリア絶縁膜６ａの上面は、電荷蓄積層３ａ−１及び３ａ−２の上面より低いことが望ましい。電荷蓄積層３ａ−１及び３ａ−２の側面をブロック絶縁膜８ａが覆うと、ゲート電極９ａによる制御性が向上し、メモリセル特性が向上するからである。

素子分離絶縁膜５ａの上面は、トンネル絶縁膜２ａ−１及び２ａ−２の上面より高いことが望ましい。素子分離絶縁膜５ａ、トンネル絶縁膜２ａ−１及び２ａ−２が同じ材料からなる場合、または、トンネル絶縁膜２ａ−１及び２ａ−２の一部に素子分離絶縁膜５ａと同じ材料を有する場合、素子分離絶縁膜５ａの高さ調整のためのエッチング時にエッチングの選択比がとれずにトンネル絶縁膜２ａ−１及び２ａ−２をエッチングしてしまうことを防止するためである。

図２（ｂ）に示すように、選択トランジスタＳＴ１及びＳＴ２のチャネル幅方向の断面においては、半導体基板１内に素子分離絶縁膜５ｂが設けられ、この素子分離絶縁膜５ｂによって区画された選択トランジスタＳＴ１及びＳＴ２が形成されている。

選択トランジスタＳＴ１及びＳＴ２において、半導体基板１上にゲート絶縁膜１０が形成されている。このゲート絶縁膜１０は、例えば、シリコン酸化膜からなる酸化膜７ｂ−１及び７ｂ−２とブロック絶縁膜８ｂとで構成される積層構造である。具体的には、半導体基板１１上に酸化膜７ｂ−１及び７ｂ−２が形成され、この酸化膜７ｂ−１及び７ｂ−２上にブロック絶縁膜８ｂが形成されている。このブロック絶縁膜８ｂは、メモリセルトランジスタＭＴ１及びＭＴ２のブロック絶縁膜８ａと同じ絶縁膜である。酸化膜７ｂ−１及び７ｂ−２とブロック絶縁膜８ｂは、メモリセルトランジスタＭＴ１及びＭＴ２の電荷蓄積層３ａ−１及び３ａ−２とは異なる絶縁膜である。つまり、選択トランジスタＳＴ１及びＳＴ２のゲート絶縁膜１０は、電荷蓄積層３ａ−１及び３ａ−２と同じ層を含まない。そして、ブロック絶縁膜８ｂ上にゲート電極９ｂが形成されている。

酸化膜７ｂ−１及び７ｂ−２の膜厚は、メモリセルトランジスタＭＴ１及びＭＴ２のトンネル絶縁膜２ａ−１及び２ａ−２の膜厚よりも厚いことが望ましい。酸化膜７ｂ−１及び７ｂ−２を厚くすることで、酸化膜７ｂ−１及び７ｂ−２に電荷が蓄積することを抑制できる。酸化膜７ｂ−１及び７ｂ−２の上面は、素子分離絶縁膜５ｂの上面より、高くても低くても等しくてもよい。

ブロック絶縁膜８ｂは、酸化膜７ｂ−１及び７ｂ−２よりも誘電率の大きい膜（例えばＡｌ_２Ｏ_３膜）である。これにより、選択トランジスタＳＴ１及びＳＴ２の特性を向上することができる。

図２（ａ）及び（ｂ）乃至図８（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタ及び選択トランジスタにおけるチャネル幅方向の断面図を製造工程ごとに示す。以下に、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。

まず、図３（ａ）及び（ｂ）に示すように、イオン注入により、半導体基板１内にメモリセルトランジスタＭＴ１及びＭＴ２及び選択トランジスタＳＴ１及びＳＴ２のウェル・チャネル領域（図示せず）が形成される。次に、例えば熱酸化により、半導体基板１上にメモリセルトランジスタＭＴ１及びＭＴ２のトンネル絶縁膜２ａ−１及び２ａ−２となるシリコン酸化膜２ａ及び２ｂが形成される。次に、シリコン酸化膜２ａ及び２ｂ上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、メモリセルトランジスタＭＴ１及びＭＴ２の電荷蓄積層３ａ−１及び３ａ−２となるシリコン窒化膜３ａ及び３ｂが形成される。

次に、図４（ａ）及び（ｂ）に示すように、シリコン窒化膜３ａ及び３ｂ上に、例えばシリコン酸化膜とシリコン窒化膜の積層膜からなるマスク材４が堆積される。その後、リソグラフィ工程により、マスク材４の素子分離領域に対応する部分が開口される。次に、エッチングにより、マスク材４を用いて、シリコン窒化膜３ａ及び３ｂ、シリコン酸化膜２ａ及び２ｂ、半導体基板１が順に加工され、半導体基板１内に素子分離領域となる溝が形成される。これにより、素子ごとに分離された、シリコン酸化膜２ａ−１、２ａ−２、２ｂ−１及び２ｂ−２、シリコン窒化膜３ａ−１、３ａ−２、３ｂ−１及び３ｂ−１が形成される。

次に、図５（ａ）及び（ｂ）に示すように、半導体基板１内に形成された溝内に、例えばシリコン酸化膜からなる素子分離絶縁膜５ａ及び５ｂが形成される。次に、素子分離絶縁膜５ａ及び５ｂがＣＭＰ（Chemical Mechanical Polish）により平坦化された後、エッチングにより高さが調節され、マスク材４が除去される。ここで、例えば、素子分離絶縁膜５ａ及び５ｂの上面は、電荷蓄積層３ａ−１、３ａ−２、３ｂ−１及び３ｂ−２の膜厚の中間程度に下げられる。

次に、図６（ａ）及び（ｂ）に示すように、例えば窒化雰囲気のアニール処理により、素子分離絶縁膜５ａ及び５ｂ上にシリコン酸窒化膜からなるバリア絶縁膜６ａ及び６ｂが形成される。ここで、バリア絶縁膜６ａの膜厚は、電荷蓄積層３ａ−１及び３ａ−２の膜厚よりも薄く、バリア絶縁膜６ａの側面は、電荷蓄積層３ａ−１及び３ａ−２の側面の中央部付近に接する。

この工程までは、メモリセルトランジスタＭＴ１及びＭＴ２、選択トランジスタＳＴ１及びＳＴ２は同じ構造となる。

次に、図７（ａ）に示すように、メモリセルトランジスタＭＴ１及びＭＴ２、選択トランジスタＳＴ１及びＳＴ２上にマスク材１１が堆積される。次に、リソグラフィ工程により、マスク材１１の選択トランジスタＳＴ１及びＳＴ２領域が開口される。その後、図７（ｂ）に示すように、エッチングにより、選択トランジスタＳＴ１及びＳＴ２のシリコン窒化膜３ｂ−１及び３ｂ−２、シリコン酸化膜２ｂ−１及び２ｂ−２が除去される。このとき、シリコン酸窒化膜からなるバリア絶縁膜６ｂも除去される。これにより、選択トランジスタＳＴ１及びＳＴ２において、素子分離絶縁膜５ｂ間の半導体基板１が露出される。

次に、図８（ａ）に示すように、メモリセルトランジスタＭＴ１及びＭＴ２において、マスク材１１が除去される。その後、図８（ｂ）に示すように、例えば熱酸化により、選択トランジスタＳＴ１及びＳＴ２の半導体基板１上にシリコン酸化膜からなる酸化膜７ｂ−１及び７ｂ−２が形成される。この酸化膜７ｂ−１及び７ｂ−２は、例えば、メモリセルトランジスタＭＴ１及びＭＴ２のトンネル絶縁膜２ａ−１及び２ａ−２よりも厚く形成することが望ましい。ここで、メモリセルトランジスタＭＴ１及びＭＴ２領域は、表面がシリコン窒化膜からなる電荷蓄積層３ａ−１及び３ａ−２とシリコン酸窒化膜からなるバリア絶縁膜６ａとで覆われていることにより、シリコン酸化膜からなるトンネル絶縁膜２ａ−１及び２ａ−２の膜厚が厚くなることはない。

次に、図２（ａ）及び（ｂ）に示すように、メモリセルトランジスタＭＴ１及びＭＴ２、選択トランジスタＳＴ１及びＳＴ２上に例えばＡｌ_２Ｏ_３膜からなるブロック絶縁膜８ａ及び８ｂが形成される。ここで、メモリセルトランジスタＭＴ１及びＭＴ２領域は表面がシリコン窒化膜からなる電荷蓄積層３ａ−１及び３ａ−２とシリコン酸窒化膜からなるバリア絶縁膜６ａとで覆われていることにより、Ａｌ_２Ｏ_３膜の成膜によって不純物元素がメモリセルトランジスタＭＴ１及びＭＴ２の素子領域近傍に拡散することはない。次に、例えばＴａＮ／ＷＮ／Ｗ膜からなるゲート電極９ａ及び９ｂがブロック絶縁膜８ａ及び８ｂ上に形成される。

その後、一般的に知られた手法を用いて、ゲート電極９ａ及び９ｂが加工される。ここで、メモリセルトランジスタＭＴ１及びＭＴ２と選択トランジスタＳＴ１及びＳＴ２のブロック絶縁膜８ａ及び８ｂ、ゲート電極９ａ及び９ｂの形成及び加工を同時に行うことで、製造コストを下げることができる。さらに、拡散層領域が形成された後、コンタクト電極（図示せず）、上層の配線層（図示せず）が形成される。このようにして、本実施形態に係る不揮発性半導体記憶装置が完成する。

尚、上述するメモリセルトランジスタＭＴ１及びＭＴ２、選択トランジスタＳＴ１及びＳＴ２は、上記の材料に限定されず、種々変更可能である。

上記第１の実施形態によれば、メモリセルトランジスタＭＴ１及びＭＴ２において、シリコン酸化膜からなる素子分離絶縁膜５ａ上にシリコン酸窒化膜からなるバリア絶縁膜６ａが形成されている。このとき、バリア絶縁膜６ａの側面は、隣り合う電荷蓄積層３ａ−１及び３ａ−２に直接接している。従って、素子分離絶縁膜５ａは、バリア絶縁膜６ａで完全に覆われる。このバリア絶縁膜６ａは、ブロック絶縁膜８ａの成膜前に形成される。このバリア絶縁膜６ａにより、ブロック絶縁膜８ａの成膜時に生じる不純物元素が素子分離絶縁膜５ａ内に拡散し、素子領域近傍に固定電荷を形成することを抑制できる。従って、不純物拡散により生じるメモリセルトランジスタＭＴ１及びＭＴ２のしきい値電圧の変動を抑え、メモリセルトランジスタＭＴ１及びＭＴ２の特性の劣化を抑制することができる。

また、従来の不揮発性半導体記憶装置では、選択トランジスタはメモリセルトランジスタと同じ構造であった。このため、選択トランジスタのゲート絶縁膜には、電荷蓄積層が含まれていた。この場合、読み出し動作を多数回行うと、読み出し時に選択トランジスタのゲート電極に印加される電圧ストレスによって、選択トランジスタの電荷蓄積層に電荷が注入される。その結果、選択トランジスタのしきい値電圧が変化し、誤動作してしまう問題があった。

そこで、第１の実施形態では、選択トランジスタＳＴ１及びＳＴ２のゲート絶縁膜１０として、酸化膜７ｂ−１及び７ｂ−２にブロック絶縁膜８ｂが積層された構造にする。ところが、この構造では、選択トランジスタＳＴ１及びＳＴ２のゲート絶縁膜１０の酸化膜７ｂ−１及び７ｂ−２を熱酸化により形成する際に、メモリセルトランジスタＭＴ１及びＭＴ２の素子分離絶縁膜５ａから酸化剤が進入してトンネル絶縁膜２ａ−１及び２ａ−２も酸化されてしまい、トンネル絶縁膜２ａ−１及び２ａ−２の膜厚が増加して、メモリセルトランジスタＭＴ１及びＭＴ２の特性が劣化する恐れがある。

しかし、上記第１の実施形態によれば、上述するように、メモリセルトランジスタＭＴ１及びＭＴ２において、シリコン酸化膜からなる素子分離絶縁膜５ａ上にシリコン酸窒化膜からなるバリア絶縁膜６ａが形成されている。このバリア絶縁膜６ａは、選択トランジスタＳＴ１及びＳＴ２のゲート絶縁膜１０の酸化膜７ｂ−１及び７ｂ−２の成膜前に形成される。このバリア絶縁膜６ａにより、酸化膜７ｂ−１及び７ｂ−２の成膜によって素子分離絶縁膜５ａ上から酸化剤が侵入することを抑制し、メモリセルトランジスタＭＴ１及びＭＴ２の特性の劣化を抑制することができる。

また、バリア絶縁膜６ａは、電荷蓄積層３ａ−１及び３ａ−２とは異なる層で形成される。これにより、隣り合うメモリセルトランジスタＭＴ１及びＭＴ２間での電荷の移動を抑制し、データの保持特性が悪化することを抑制することができる。さらに、電荷蓄積層３ａ−１及び３ａ−２とバリア絶縁膜６ａの成膜方法を変えることで、電荷蓄積層３ａ−１及び３ａ−２よりもバリア絶縁膜６ａに含まれる電荷トラップサイト密度を小さくすることができる。これにより、隣り合うメモリセルトランジスタＭＴ１及びＭＴ２間での電荷の移動をより抑制し、データの保持特性が悪化することをさらに抑制することができる。

（第２の実施形態）
第１の実施形態では、メモリセルトランジスタにおいて、素子分離絶縁膜上のみにバリア絶縁膜が形成された。これに対し、第２の実施形態では、メモリセルトランジスタにおいて、素子分離絶縁膜上から電荷蓄積層上に延在されたバリア絶縁膜が形成される例である。尚、ここでは、上記第１の実施形態と同様の点については説明を省略し、異なる点について詳説する。

図９（ａ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのチャネル幅方向の断面図を示す。図９（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の選択トランジスタのチャネル幅方向の断面図を示す。以下に、第２の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタ及び選択トランジスタの構造について説明する。

図９（ａ）及び（ｂ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、メモリセルトランジスタＭＴ１及びＭＴ２において、バリア絶縁膜６ａが素子分離絶縁膜５ａ上から電荷蓄積層３ａ−１及び３ａ−２上に延在して形成されている点である。

具体的には、図９（ａ）に示すように、バリア絶縁膜６ａの底面は、素子分離絶縁膜５ａの上面、電荷蓄積層３ａ−１及び３ａ−２の側面及び上面に直接接している。つまり、素子分離絶縁膜５ａ及び電荷蓄積層３ａ−１及び３ａ−２の表面は全てバリア絶縁膜６ａで覆われる。従って、素子分離絶縁膜５ａ及び電荷蓄積層３ａ−１及び３ａ−２の上面は、ブロック絶縁膜８ａと直接接することはない。

第２の実施形態によるバリア絶縁膜６ａの材料としては、例えば、シリコン窒化膜などが挙げられる。バリア絶縁膜６ａは、ＣＶＤ法で形成されることが望ましい。

尚、図９（ｂ）に示すように、選択トランジスタＳＴ１及びＳＴ２のチャネル幅方向の断面においては、第１の実施形態と同じ構造になっている。

図９（ａ）及び（ｂ）乃至図１２（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタ及び選択トランジスタにおけるチャネル幅方向の断面図を製造工程ごとに示す。以下に、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。

まず、第２の実施形態においても、第１の実施形態の製造工程と同様に、図３（ａ）及び（ｂ）乃至図５（ａ）及び（ｂ）の工程が行われる。

次に、図１０（ａ）及び（ｂ）に示すように、例えばＣＶＤ法により、素子分離絶縁膜５ａ及び５ｂ、電荷蓄積層３ａ−１、３ａ−２、３ｂ−１及び３ｂ−２上に、シリコン窒化膜からなるバリア絶縁膜６ａ及び６ｂが形成される。これにより、メモリセルトランジスタＭＴ１及びＭＴ２において、素子分離絶縁膜５ａ及び電荷蓄積層３ａ−１及び３ａ−２の表面は全てバリア絶縁膜６ａで覆われ、選択トランジスタＳＴ１及びＳＴ２において、素子分離絶縁膜５ｂ及び電荷蓄積層３ｂ−１及び３ｂ−２の表面は全てバリア絶縁膜６ｂで覆われる。

次に、図１１（ａ）及び（ｂ）に示すように、第１の実施形態の図７（ａ）及び（ｂ）の製造工程と同様に、メモリセルトランジスタＭＴ１及びＭＴ２領域にマスク材１１が形成される。次に、このマスク材１１を用いて、選択トランジスタＳＴ１及びＳＴ２のバリア絶縁膜６ｂ、シリコン窒化膜３ｂ−１及び３ｂ−２、シリコン酸化膜２ｂ−１及び２ｂ−２が除去される。その後、マスク材１１が除去される。

次に、図１２（ａ）及び（ｂ）に示すように、第１の実施形態の図８（ａ）及び（ｂ）の製造工程と同様に、例えば熱酸化により、選択トランジスタＳＴ１及びＳＴ２の半導体基板１上に例えば、シリコン酸化膜からなる酸化膜７ｂ−１及び７ｂ−２が形成される。

次に、図９（ａ）及び（ｂ）に示すように、第１の実施形態の図１（ａ）及び（ｂ）の製造工程と同様に、メモリセルトランジスタＭＴ１及びＭＴ２、選択トランジスタＳＴ１及びＳＴ２上に例えばＡｌ_２Ｏ_３膜からなるブロック絶縁膜８ａ及び８ｂが形成され、このブロック絶縁膜８ａ及び８ｂ上に例えばＴａＮ／ＷＮ／Ｗ膜からなるゲート電極９ａ及び９ｂが形成される。

尚、上述するメモリセルトランジスタＭＴ１及びＭＴ２、選択トランジスタＳＴ１及びＳＴ２は、上記の材料に限定されず、種々変更可能である。

上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

さらに、第２の実施形態では、メモリセルトランジスタＭＴ１及びＭＴ２において、バリア絶縁膜６ａが素子分離絶縁膜５ａ上から電荷蓄積層３ａ−１及び３ａ−２上に延在して形成されている。このため、素子分離絶縁膜５ａ及び電荷蓄積層３ａ−１及び３ａ−２の表面は全てバリア絶縁膜６ａで覆われる。これにより、本実施形態では、第１の実施形態よりも、不純物元素及び酸化剤の素子分離絶縁膜５ａ内への進入に対するバリア特性が高くなり、メモリセルトランジスタＭＴ１及びＭＴ２の特性が劣化することをさらに抑制することができる。

尚、第１の実施形態は、第２の実施形態との比較において、ブロック絶縁膜８ａと電荷蓄積層３ａ−１及び３ａ−２との間にバリア絶縁膜６ａがない。すなわち、第１の実施形態では、メモリセルトランジスタのブロック層８ａの下面からトンネル絶縁膜２ａ−１及び２ａ−２の上面までの距離を電荷蓄積層３ａ−１及び３ａ−２のみで調整できる。そのため、第２の実施形態よりも、セルの書き込み時においてトンネル絶縁膜２ａ−１及び２ａ−２に加わる電界のばらつきが少なくなる。

（第３の実施形態）
第１の実施形態では、メモリセルトランジスタの素子分離絶縁膜上のみにバリア絶縁膜が形成された。これに対し、第３の実施形態では、メモリセルトランジスタの素子分離絶縁膜上だけでなく、選択トランジスタの素子分離絶縁膜上にもバリア絶縁膜が形成される例である。尚、ここでは、上記第１の実施形態と同様の点については説明を省略し、異なる点について詳説する。

図１３（ａ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタのチャネル幅方向の断面図を示す。図１３（ｂ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の選択トランジスタのチャネル幅方向の断面図を示す。以下に、第３の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタ及び選択トランジスタの構造について説明する。

図１３（ａ）及び（ｂ）に示すように、第３の実施形態において、第１の実施形態と異なる点は、選択トランジスタＳＴ１及びＳＴ２において、バリア絶縁膜６ｂが素子分離絶縁膜５ｂ上に形成されている点である。

具体的には、図１３（ｂ）に示すように、バリア絶縁膜６ｂは、素子分離絶縁膜５ｂとブロック絶縁膜８ｂとの間に形成されている。このとき、バリア絶縁膜６ｂの側面は、隣り合う酸化膜７ｂ−１及び７ｂ−２に接している。従って、素子分離絶縁膜５ｂは、バリア絶縁膜６ｂで完全に覆われる。これにより、素子分離絶縁膜５ｂの上面は、ブロック絶縁膜８ｂと直接接することはない。

バリア絶縁膜６ｂは、例えば、バリア絶縁膜６ａと同時に形成される。この場合、バリア絶縁膜６ｂは、上記第１の実施形態で述べたようなバリア絶縁膜６ａと同じ膜厚、材料、材質などとなる。

尚、図１３（ａ）に示すように、メモリセルトランジスタＭＴ１及びＭＴ２のチャネル幅方向の断面においては、第１の実施形態と同じ構造になっている。

図１３（ａ）及び（ｂ）乃至図１６（ａ）及び（ｂ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタ及び選択トランジスタにおけるチャネル幅方向の断面図を製造工程ごとに示す。以下に、第３の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。

第３の実施形態において、第１の実施形態と異なる点は、図６（ａ）及び（ｂ）の段階において窒化雰囲気により、素子分離絶縁膜５ａ及び５ｂ上にバリア絶縁膜６ａ及び６ｂが形成される工程を、選択トランジスタＳＴ１及びＳＴ２の素子領域の半導体基板上に酸化膜７ｂ−１及び７ｂ−２が形成された直後に行う点である。

まず、第３の実施形態においても、第１の実施形態の製造工程と同様に、図３（ａ）及び（ｂ）乃至図５（ａ）及び（ｂ）の工程が行われる。

次に、図１４（ａ）及び（ｂ）に示すように、メモリセルトランジスタＭＴ１及びＭＴ２領域上にマスク材１１が形成され、このマスク材１１を用いて、エッチングにより、シリコン窒化膜３ｂ−１及び３ｂ−２、シリコン酸化膜２ｂ−１及び２ｂ−２が除去される。

次に、図１５（ａ）に示すように、メモリセルトランジスタＭＴ１及びＭＴ２において、マスク材１１が除去される。その後、図１５（ｂ）に示すように、例えば熱酸化により、選択トランジスタＳＴ１及びＳＴ２の半導体基板１１上にシリコン酸化膜からなる酸化膜７ｂ−１及び７ｂ−２が形成される。

次に、図１６（ａ）及び（ｂ）に示すように、例えば窒化雰囲気のアニール処理により、素子分離絶縁膜５ａ及び５ｂ上にシリコン酸窒化膜からなるバリア絶縁膜６ａ及び６ｂが形成される。

次に、図１３（ａ）及び（ｂ）に示すように、第１の実施形態の図１（ａ）及び（ｂ）の製造工程と同様に、メモリセルトランジスタＭＴ１及びＭＴ２、選択トランジスタＳＴ１及びＳＴ２上に例えばＡｌ_２Ｏ_３膜からなるブロック絶縁膜８ａ及び８ｂが形成され、このブロック絶縁膜８ａ及び８ｂ上に例えばＴａＮ／ＷＮ／Ｗ膜からなるゲート電極９ａ及び９ｂが形成される。

尚、上述するメモリセルトランジスタＭＴ１及びＭＴ２、選択トランジスタＳＴ１及びＳＴ２は、上記の材料に限定されず、種々変更可能である。

上記第３の実施形態によれば、第１の実施形態と同様、メモリセルトランジスタＭＴ１及びＭＴ２において、ブロック絶縁膜８ａの成膜前に、素子分離絶縁膜５ａ上にバリア絶縁膜６ａが形成されている。これにより、不純物拡散により生じるメモリセルトランジスタＭＴ１及びＭＴ２のしきい値電圧の変動を抑え、メモリセルトランジスタＭＴ１及びＭＴ２の特性の劣化を抑制することができる。

また、第３の実施形態では、選択トランジスタＳＴ１及びＳＴ２において、シリコン酸化膜からなる素子分離絶縁膜５ｂ上にシリコン酸窒化膜からなるバリア絶縁膜６ｂが形成されている。このとき、バリア絶縁膜６ｂの側面は、酸化膜７ｂ−１及び７ｂ−２に接している。従って、素子分離絶縁膜５ｂは、バリア絶縁膜６ｂで完全に覆われる。このバリア絶縁膜６ｂは、ブロック絶縁膜８ｂの成膜前に形成される。これにより、ブロック絶縁膜８ｂの成膜時に生じる不純物元素が素子分離絶縁膜５ｂ内に拡散するのを抑制することができる。従って、不純物拡散により生じる選択トランジスタＳＴ１及びＳＴ２の特性の劣化を抑制することができる。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、各実施形態におけるトンネル絶縁膜２ａ−１及び２ａ−２は、単層に限定されず、シリコン酸化膜／シリコン窒化膜又はシリコン酸窒化膜／シリコン酸化膜などからなる積層にしてもよい。また、ゲート電極９ａ及び９ｂは、ＴａＮ上にポリシリコンと、例えばＣｏＳｉやＮｉＳｉなどのシリサイドを積層した構造にしてもよい。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

図１（ａ）は、本発明の各実施形態に関連するＮＡＮＤ型フラッシュメモリを示す回路図、図１（ｂ）は、本発明の各実施形態に関連するＮＡＮＤ型フラッシュメモリを示す平面図。 図２（ａ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタを示すチャネル幅方向における断面図、図２（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の選択トランジスタを示すチャネル幅方向における断面図。 図３（ａ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造方法を示すチャネル幅方向における断面図、図３（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の選択トランジスタの製造方法を示すチャネル幅方向における断面図。 図４（ａ）は、図３（ａ）に続く、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造方法を示すチャネル幅方向における断面図、図４（ｂ）は、図３（ｂ）に続く、本発明の第１の実施形態に係る不揮発性半導体記憶装置の選択トランジスタの製造方法を示すチャネル幅方向における断面図。 図５（ａ）は、図４（ａ）に続く、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造方法を示すチャネル幅方向における断面図、図５（ｂ）は、図４（ｂ）に続く、本発明の第１の実施形態に係る不揮発性半導体記憶装置の選択トランジスタの製造方法を示すチャネル幅方向における断面図。 図６（ａ）は、図５（ａ）に続く、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造方法を示すチャネル幅方向における断面図、図６（ｂ）は、図５（ｂ）に続く、本発明の第１の実施形態に係る不揮発性半導体記憶装置の選択トランジスタの製造方法を示すチャネル幅方向における断面図。 図７（ａ）は、図６（ａ）に続く、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造方法を示すチャネル幅方向における断面図、図７（ｂ）は、図６（ｂ）に続く、本発明の第１の実施形態に係る不揮発性半導体記憶装置の選択トランジスタの製造方法を示すチャネル幅方向における断面図。 図８（ａ）は、図７（ａ）に続く、本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造方法を示すチャネル幅方向における断面図、図８（ｂ）は、図７（ｂ）に続く、本発明の第１の実施形態に係る不揮発性半導体記憶装置の選択トランジスタの製造方法を示すチャネル幅方向における断面図。 図９（ａ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタを示すチャネル幅方向における断面図、図９（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の選択トランジスタを示すチャネル幅方向における断面図。 図１０（ａ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造方法を示すチャネル幅方向における断面図、図１０（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の選択トランジスタの製造方法を示すチャネル幅方向における断面図。 図１１（ａ）は、図１０（ａ）に続く、本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造方法を示すチャネル幅方向における断面図、図１１（ｂ）は、図１０（ｂ）に続く、本発明の第２の実施形態に係る不揮発性半導体記憶装置の選択トランジスタの製造方法を示すチャネル幅方向における断面図。 図１２（ａ）は、図１１（ａ）に続く、本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造方法を示すチャネル幅方向における断面図、図１２（ｂ）は、図１１（ｂ）に続く、本発明の第２の実施形態に係る不揮発性半導体記憶装置の選択トランジスタの製造方法を示すチャネル幅方向における断面図。 図１３（ａ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタを示すチャネル幅方向における断面図、図１３（ｂ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の選択トランジスタを示すチャネル幅方向における断面図。 図１４（ａ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造方法を示すチャネル幅方向における断面図、図１４（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の選択トランジスタの製造方法を示すチャネル幅方向における断面図。 図１５（ａ）は、図１４（ａ）に続く、本発明の第３の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造方法を示すチャネル幅方向における断面図、図１５（ｂ）は、図１４（ｂ）に続く、本発明の第３の実施形態に係る不揮発性半導体記憶装置の選択トランジスタの製造方法を示すチャネル幅方向における断面図。 図１６（ａ）は、図１５（ａ）に続く、本発明の第３の実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造方法を示すチャネル幅方向における断面図、図１６（ｂ）は、図１５（ｂ）に続く、本発明の第３の実施形態に係る不揮発性半導体記憶装置の選択トランジスタの製造方法を示すチャネル幅方向における断面図。

符号の説明

１…半導体基板、２ａ，２ｂ，２ｂ−１，２ｂ−２，７ｂ−１，７ｂ−２…シリコン酸化膜、２ａ−１，２ａ−２…トンネル絶縁膜、３ａ，３ｂ，３ｂ−１，３ｂ−２…シリコン窒化膜、３ａ−１，３ａ−２…電荷蓄積層、４，１１…マスク材、５ａ，５ｂ…素子分離絶縁膜、６ａ，６ｂ…バリア絶縁膜、８ａ，８ｂ…ブロック絶縁膜、９ａ，９ｂ…ゲート電極、１０…ゲート絶縁膜、１００…半導体記憶装置。

Claims (6)

1. 半導体基板と、
   前記半導体基板内に形成された第１素子分離絶縁膜と、
   前記第１素子分離絶縁膜によって区画された第１及び第２メモリセルトランジスタと、
   前記第１素子分離絶縁膜を覆う第１バリア絶縁膜と、
   を具備し、
   前記第１メモリセルトランジスタは、
   前記半導体基板上に形成された第１トンネル絶縁膜と、
   前記第１トンネル絶縁膜上に形成され、絶縁膜からなる第１電荷蓄積層と、
   前記第１電荷蓄積層上に形成された第１ブロック絶縁膜と、
   前記第１ブロック絶縁膜上に形成された第１ゲート電極と、
   を有し、
   前記第２メモリセルトランジスタは、
   前記半導体基板上に形成された第２トンネル絶縁膜と、
   前記第２トンネル絶縁膜上に形成され、絶縁膜からなる第２電荷蓄積層と、
   前記第２電荷蓄積層上に形成された第２ブロック絶縁膜と、
   前記第２ブロック絶縁膜上に形成された第２ゲート電極と、
   を有し、
   前記第１バリア絶縁膜は、前記第１及び第２電荷蓄積層に接し、前記第１及び第２電荷蓄積層よりも膜厚が薄いことを特徴とする不揮発性半導体記憶装置。
2. 前記第１バリア絶縁膜は、前記第１素子分離絶縁膜上から前記第１及び第２電荷蓄積層上に延在されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記半導体基板内に形成された第２素子分離絶縁膜と、
   前記第２素子分離絶縁膜によって区画された第１及び第２選択トランジスタと、
   をさらに具備し、
   前記第１選択トランジスタは、
   前記半導体基板上に形成された第１酸化膜と前記第１酸化膜上に形成された第３ブロック絶縁膜とで構成され、前記第１酸化膜及び前記第３ブロック絶縁膜は前記第１及び第２電荷蓄積層と異なる絶縁膜である第１ゲート絶縁膜と、
   前記第１ゲート絶縁膜上に形成された第３ゲート電極と、
   を有し、
   前記第２選択トランジスタは、
   前記半導体基板上に形成された第２酸化膜と前記第２酸化膜上に形成された第４ブロック絶縁膜とで構成され、前記第２酸化膜及び前記第４ブロック絶縁膜は前記第１及び第２電荷蓄積層と異なる絶縁膜である第２ゲート絶縁膜と、
   前記第２ゲート絶縁膜上に形成された第４ゲート電極と、
   を有することを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
4. 前記第２素子分離絶縁膜を覆い、前記第１及び第２酸化膜に接して形成された第２バリア絶縁膜と、
   をさらに具備することを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記第１及び第２ブロック絶縁膜の誘電率は、前記第１及び第２トンネル絶縁膜の誘電率よりも大きいことを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
6. 半導体基板と、
   前記半導体基板内に形成された素子分離絶縁膜と、
   前記素子分離絶縁膜によって区画された第１及び第２メモリセルトランジスタと、
   前記素子分離絶縁膜を覆うバリア絶縁膜と、
   を具備し、
   前記第１メモリセルトランジスタは、
   前記半導体基板上に形成された第１トンネル絶縁膜と、
   前記第１トンネル絶縁膜上に形成され、絶縁膜からなる第１電荷蓄積層と、
   前記第１電荷蓄積層上に形成された第１ブロック絶縁膜と、
   前記第１ブロック絶縁膜上に形成された第１ゲート電極と、
   を有し、
   前記第２メモリセルトランジスタは、
   前記半導体基板上に形成された第２トンネル絶縁膜と、
   前記第２トンネル絶縁膜上に形成され、絶縁膜からなる第２電荷蓄積層と、
   前記第２電荷蓄積層上に形成された第２ブロック絶縁膜と、
   前記第２ブロック絶縁膜上に形成された第２ゲート電極と、
   を有し、
   前記バリア絶縁膜は、前記第１及び第２電荷蓄積層に接し、前記第１及び第２電荷蓄積層とは異なる絶縁膜であることを特徴とする不揮発性半導体記憶装置。

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