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TWI546941B - 非揮發性半導體儲存裝置及其控制方法 - Google Patents

非揮發性半導體儲存裝置及其控制方法 Download PDF

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Publication number
TWI546941B
TWI546941B TW102133035A TW102133035A TWI546941B TW I546941 B TWI546941 B TW I546941B TW 102133035 A TW102133035 A TW 102133035A TW 102133035 A TW102133035 A TW 102133035A TW I546941 B TWI546941 B TW I546941B
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TW
Taiwan
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voltage
layer
storage device
charge
Prior art date
Application number
TW102133035A
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English (en)
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TW201403797A (zh
Inventor
前田高志
岩田佳久
Original Assignee
東芝股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝股份有限公司 filed Critical 東芝股份有限公司
Publication of TW201403797A publication Critical patent/TW201403797A/zh
Application granted granted Critical
Publication of TWI546941B publication Critical patent/TWI546941B/zh

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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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Description

非揮發性半導體儲存裝置及其控制方法
本發明係關於電可重寫非揮發性半導體儲存裝置。
本申請案係基於並主張2008年11月14日申請之先前日本專利申請案第2008-291779號之優先權的權利，該案之全部內容以引用之方式併入本文中。
通常，藉由裝置在矽基板上之二維平面中的整合而形成LSI。雖然必須減小(改進)每一裝置之尺寸以增加記憶體儲存容量，但近年來在此改進上正面臨成本及技術方面的挑戰。此改進要求光微影技術之進一步改良。然而，舉例而言，在當前可用ArF浸漬式微影技術中，已達到大約40nm設計規則之解析限度且因此必須引入EUV曝光裝置以用於進一步改進。然而，EUV曝光裝置在成本方面昂貴且不可行。此外，若實現了此改進，則假定：若驅動電壓不可按比例調整，則將達到(諸如)裝置之間的崩潰電壓中之實體改良限制。亦即，可能在裝置操作自身中遭遇到困難。
因此，最近已提出大量半導體儲存裝置，其中記憶體單元以三維方式配置以達成記憶體裝置之改良型整合(參見：專利文獻1：日本專利(特許公開)第2007-266143號；專利文獻2：美國專利第5599724號；及專利文獻3：美國專利第5707885號)。
記憶體單元以三維方式配置之習知半導體儲存裝置中之一者使用具有圓筒型結構的電晶體(參見專利文獻1至3)。使用具有圓筒型結構之電晶體的彼等半導體儲存裝置具備對應於閘電極之多個層疊式導電層及柱狀圓柱形半導體。該等圓柱形半導體中之每一者用作該等電晶體中之每一者的通道(本體)部分。在該等圓柱形半導體周圍提供可積聚電荷之記憶體閘極絕緣層。包括層疊式導電層、圓柱形半導體及記憶體閘極絕緣層之此種組態被稱為「記憶體串」。
關於具有上文提及之記憶體串的半導體儲存裝置，存在對以較精確方式自選定記憶體串讀取資料的需要。
本發明之一項態樣提供一種非揮發性半導體儲存裝置，其包含：複數個記憶體串，每一記憶體串具有串聯連接之複數個電可重寫記憶體單元；及複數個第一選擇電晶體，其經連接至該等各別記憶體串之一端，該等記憶體串中之每一者包含：一第一半導體層，其包括一在一垂直於一基板之方向上延伸之圓柱形部分；一第一電荷儲存層，其經形成以包圍該圓柱形部分之一側表面；及一第一導電層，其經形成以包圍該圓柱形部分之一側表面及該第一電荷儲存層，該第一導電層充當該等記憶體單元之一各別者的一控制電極，該等第一選擇電晶體中之每一者包含：一第二半導體層，其自該圓柱形部分之一頂部表面向上延伸；一第二電荷儲存層，其經形成以包圍該第二半導體層之一側表面；及一第二導電層，其經形成以包圍該第二半導體層之一側表面以及該第二電荷儲存層，該第二導電層充當該等第一選擇電晶體之一各別者的一控制電極，該非揮發性半導體儲存裝置進一步包含一控制電路，該控制電路經組態以在自該等記憶體串中的一選定者讀取資料之前使電荷積聚於經連接至該等記憶體串中之一未選定者的該等第一選擇電晶體中之一者的該第二電荷儲存層中。
本發明之另一態樣提供一種非揮發性半導體儲存裝置，其包含：複數個記憶體串，每一記憶體串具有串聯連接之複數個電可重寫記憶體單元；及複數個第一選擇電晶體，其經連接至該等各別記憶體串之一端，該等記憶體串中之每一者包含：一第一半導體層，其包括一在一垂直於一基板之方向上延伸之圓柱形部分；一第一電荷儲存層，其經形成以包圍該圓柱形部分之一側表面；及一第一導電層，其經形成以包圍該圓柱形部分之一側表面以及該第一電荷儲存層，該第一導電層充當該等記憶體單元之一各別者的一控制電極，該等第一選擇電晶體中之每一者包含：一第二半導體層，其自該圓柱形部分之一底部表面向下延伸；一第二電荷儲存層，其經形成以包圍該第二半導體層之一側表面；及一第二導電層，其經形成以包圍該第二半導體層之一側表面以及該第二電荷儲存層，該第二導電層充當該等第一選擇電晶體之一各別者的一控制電極，該非揮發性半導體儲存裝置進一步包含一控制電路，該控制電路經組態以在自該等記憶體串中的一選定者讀取資料之前使電荷積聚於經連接至該等記憶體串中之一未選定者的該等第一選擇電晶體中之一者的該第二電荷儲存層中。
11‧‧‧記憶體單元陣列
12‧‧‧列解碼器
13‧‧‧列解碼器
14‧‧‧感應放大器
15‧‧‧行解碼器
16‧‧‧控制信號產生單元
20‧‧‧源極側選擇電晶體層
20A‧‧‧源極側選擇電晶體層
20B‧‧‧背閘極電晶體層
21‧‧‧源極側第一絕緣層
21B‧‧‧背閘極導電層
22‧‧‧源極側導電層
22B‧‧‧背閘極孔
23‧‧‧源極側第二絕緣層
23Ba‧‧‧阻擋絕緣層
23Bb‧‧‧電荷儲存層
23Bc‧‧‧穿隧絕緣層
24‧‧‧層間絕緣層
24B‧‧‧底部半導體層
25‧‧‧源極側孔
26‧‧‧源極側閘極絕緣層
26a‧‧‧阻擋絕緣層
26b‧‧‧電荷儲存層
26c‧‧‧穿隧絕緣層
27‧‧‧源極側圓柱形半導體層
30‧‧‧記憶體電晶體層
30B‧‧‧記憶體電晶體層
31a‧‧‧絕緣層
31b‧‧‧絕緣層
31c‧‧‧絕緣層
31d‧‧‧絕緣層
31e‧‧‧絕緣層
31Ba‧‧‧字線導電層
31Bb‧‧‧字線導電層
31Bc‧‧‧字線導電層
31Bd‧‧‧字線導電層
31Be‧‧‧字線導電層
31Bf‧‧‧字線導電層
31Bg‧‧‧字線導電層
31Bh‧‧‧字線導電層
32a‧‧‧字線導電層
32b‧‧‧字線導電層
32Ba‧‧‧記憶體孔
32Bb‧‧‧記憶體孔
32c‧‧‧字線導電層
32d‧‧‧字線導電層
33‧‧‧記憶體孔
33Ba‧‧‧阻擋絕緣層
33Bb‧‧‧電荷儲存層
33Bc‧‧‧穿隧絕緣層
34a‧‧‧阻擋絕緣層
34b‧‧‧電荷儲存層
34Ba‧‧‧記憶體圓柱形半導體層
34Bb‧‧‧記憶體圓柱形半導體層
34c‧‧‧穿隧絕緣層
35‧‧‧記憶體圓柱形半導體層
40‧‧‧汲極側選擇電晶體層
40A‧‧‧汲極側選擇電晶體層
40B‧‧‧選擇電晶體層
41‧‧‧汲極側第一絕緣層
41B‧‧‧源極側導電層
42‧‧‧汲極側導電層
42B‧‧‧汲極側導電層
43‧‧‧汲極側第二絕緣層
43B‧‧‧源極側孔
44‧‧‧層間絕緣層
44B‧‧‧汲極側孔
45‧‧‧汲極側孔
45Ba‧‧‧阻擋絕緣層
45Bb‧‧‧電荷儲存層
45Bc‧‧‧穿隧絕緣層
46‧‧‧汲極側閘極絕緣層
46a‧‧‧阻擋絕緣層
46b‧‧‧電荷儲存層
46B‧‧‧源極側圓柱形半導體層
46c‧‧‧穿隧絕緣層
47‧‧‧汲極側圓柱形半導體層
47Ba‧‧‧阻擋絕緣層
47Bb‧‧‧電荷儲存層
47Bc‧‧‧穿隧絕緣層
48B‧‧‧汲極側圓柱形半導體層
51‧‧‧位元線層
51B‧‧‧源極線導電層
52B‧‧‧位元線導電層
100‧‧‧非揮發性半導體儲存裝置
121‧‧‧NAND電路
122‧‧‧NOT電路
123‧‧‧電壓轉換電路
124a‧‧‧第一轉移電晶體
124b‧‧‧第二轉移電晶體
124c‧‧‧第三轉移電晶體
124d‧‧‧第四轉移電晶體
131‧‧‧NAND電路
132‧‧‧NOT電路
133‧‧‧電壓轉換電路
134a‧‧‧第一轉移電晶體
134b‧‧‧第二轉移電晶體
134c‧‧‧第三轉移電晶體
134d‧‧‧第四轉移電晶體
t11‧‧‧時間
t12‧‧‧時間
t13‧‧‧時間
t14‧‧‧時間
t15‧‧‧時間
t21‧‧‧時間
t22‧‧‧時間
t23‧‧‧時間
t31‧‧‧時間
t32‧‧‧時間
t33‧‧‧時間
t34‧‧‧時間
t41‧‧‧時間
t42‧‧‧時間
t43‧‧‧時間
t44‧‧‧時間
t51‧‧‧時間
t52‧‧‧時間
t53‧‧‧時間
t54‧‧‧時間
t61‧‧‧時間
t62‧‧‧時間
t63‧‧‧時間
t64‧‧‧時間
t71‧‧‧時間
t72‧‧‧時間
t73‧‧‧時間
t74‧‧‧時間
Ba‧‧‧半導體基板
Ba1‧‧‧擴散層
BL‧‧‧位元線
BLb‧‧‧位元線
BG‧‧‧背閘極線
BTr‧‧‧背閘極電晶體
MB‧‧‧記憶體區塊
Mba‧‧‧記憶體區塊
MBb‧‧‧記憶體區塊
MBc‧‧‧記憶體區塊
MS‧‧‧記憶體串
MSb‧‧‧記憶體串
MTr1‧‧‧記憶體電晶體
MTr2‧‧‧記憶體電晶體
MTr3‧‧‧記憶體電晶體
MTr4‧‧‧記憶體電晶體
MTrb1‧‧‧記憶體電晶體
MTrb2‧‧‧記憶體電晶體
MTrb3‧‧‧記憶體電晶體
MTrb4‧‧‧記憶體電晶體
MTrb5‧‧‧記憶體電晶體
MTrb6‧‧‧記憶體電晶體
MTrb7‧‧‧記憶體電晶體
MTrb8‧‧‧記憶體電晶體
SDTr‧‧‧汲極側選擇電晶體
SDTrb‧‧‧汲極側選擇電晶體
SGD‧‧‧汲極側選擇閘極線
SGDb‧‧‧汲極側選擇閘極線
SGD(sel)‧‧‧選定汲極側選擇閘極線
SGD(tar)‧‧‧目標汲極側選擇閘極線
SGD(n-tar)‧‧‧非目標汲極側選擇閘極線
SGS‧‧‧源極側選擇閘極線
SGSb‧‧‧源極側選擇閘極線
SGS(sel)‧‧‧選定源極側選擇閘極線
SGS(tar)‧‧‧目標源極側選擇閘極線
SGS(n-tar)‧‧‧非目標源極側選擇閘極線
SgWL1‧‧‧信號
SgWL2‧‧‧信號
SgWL3‧‧‧信號
SgWL4‧‧‧信號
SgSGD‧‧‧信號
SgSGDOFF‧‧‧信號
SgSGS‧‧‧信號
SgSGSOFF‧‧‧信號
SL‧‧‧源極線
SLb‧‧‧源極線
SSTr‧‧‧源極側選擇電晶體
SSTrb‧‧‧源極側選擇電晶體
Vdd‧‧‧電壓
Vera‧‧‧電壓
Verasg‧‧‧電壓
Vpass‧‧‧電壓
Vpgm‧‧‧電壓
Vpre‧‧‧電壓
Vread‧‧‧電壓
Vsg‧‧‧電壓
Vss‧‧‧接地電壓
WL‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
WL4‧‧‧字線
WLb2‧‧‧字線
WLb3‧‧‧字線
WLb4‧‧‧字線
WLb5‧‧‧字線
WLb6‧‧‧字線
WLb7‧‧‧字線
WLb8‧‧‧字線
WL(sel)‧‧‧選定字線
WL(n-sel)‧‧‧未選定字線
圖1為根據本發明之第一實施例的非揮發性半導體儲存裝置100之方塊圖；圖2為記憶體單元陣列11之示意性透視圖；圖3為圖2之放大圖；圖4為圖3之橫截面圖；圖5為非揮發性半導體儲存裝置100之電路圖；圖6為說明根據第一實施例之非揮發性半導體儲存裝置100之寫入操作的時序圖；圖7為說明根據第一實施例之非揮發性半導體儲存裝置100之讀 取操作的時序圖；圖8為說明根據第一實施例之非揮發性半導體儲存裝置100之抹除操作的時序圖；圖9為說明根據第一實施例之待於非揮發性半導體儲存裝置100中的讀取操作之前及之後執行的操作之流程圖；圖10說明步驟S101處之預程式化之「情形1」；圖11說明步驟S101處之預程式化之「情形2」；圖12說明步驟S101處之預程式化之「情形3」；圖13為說明預程式化操作(步驟S101)之時序圖；圖14為說明預程式化抹除操作(步驟S103)之時序圖；圖15為根據第二實施例之一個記憶體區塊MBa之橫截面圖；圖16為說明根據第二實施例之待於非揮發性半導體儲存裝置中的讀取操作之前及之後執行的操作之流程圖；圖17說明步驟S201處之預程式化之「情形4」；圖18說明步驟S201處之預程式化之「情形5」；圖19說明步驟S201處之預程式化之「情形6」；圖20為說明預程式化操作(步驟S201)之時序圖；圖21為說明預程式化抹除操作(步驟S203)之時序圖；圖22為根據第三實施例之一個記憶體區塊MBb之橫截面圖；圖23為根據第四實施例之非揮發性半導體儲存裝置中之記憶體區塊MBc的電路圖；圖24為第四實施例之非揮發性半導體儲存裝置中之一個記憶體區塊MBc的示意性透視圖；及圖25為圖24之部分的放大橫截面圖。
現將在下文中參看隨附圖式來描述根據本發明之非揮發性半導 體儲存裝置之實施例。
[第一實施例]
(第一實施例中之非揮發性半導體儲存裝置100之組態)
首先參看圖1，將在下文中描述根據第一實施例之非揮發性半導體儲存裝置100之組態。圖1為根據本發明之第一實施例的非揮發性半導體儲存裝置100之方塊圖。
如圖1中所說明，第一實施例之非揮發性半導體儲存裝置100包含：一記憶體單元陣列11；列解碼器12及13；一感應放大器14；一行解碼器15；及一控制信號產生單元(高電壓產生單元)16。
該記憶體單元陣列11具有用於電儲存資料之記憶體電晶體MTr。列解碼器12及13解碼經擷取之區塊位址信號及閘位址信號。列解碼器12及13亦控制記憶體單元陣列11。感應放大器14自記憶體單元陣列11讀取資料。行解碼器15解碼行位址信號並控制感應放大器14。控制信號產生單元16使參考電壓增壓以產生在寫入及抹除操作時所需之高電壓。此外，控制信號產生單元16產生一控制信號以控制列解碼器12及13、感應放大器14及行解碼器15。
現參看圖2至圖4，將在下文中描述記憶體單元陣列11之層疊結構及電路組態。圖2為記憶體單元陣列11之示意性透視圖。圖3為圖2之放大圖。圖4為圖3之橫截面圖。其中，列方向表示與層疊方向正交之方向，且行方向表示與層疊方向及列方向正交之另一方向。注意，提供於佈線之間的層間絕緣層自圖3省略。
如圖2中所說明，記憶體單元陣列11具有複數個記憶體區塊MB。該等記憶體區塊MB在行方向上配置於半導體基板Ba(未說明)上。換言之，一個記憶體區塊MB針對該半導體基板Ba上之每一特定區域而形成。
如圖2中所說明，每一記憶體區塊MB包含複數個記憶體串MS、 源極側選擇電晶體SSTr及汲極側選擇電晶體SDTr。每一記憶體串MS包括串聯連接之記憶體電晶體MTr1至MTr4。每一汲極側選擇電晶體SDTr連接至各別記憶體串MS之一端(記憶體電晶體MTr4)。每一源極側選擇電晶體SSTr連接至各別記憶體串MS之另一端(記憶體電晶體MTr1)。舉例而言，每一記憶體區塊MB具有提供於其中之多列及四行記憶體串MS。注意，每一記憶體串MS可包括四個或四個以上記憶體電晶體。此外，可在每一記憶體區塊MB中提供四個或四個以上行之記憶體串MS。
如圖2中所說明，在每一記憶體區塊MB中，以矩陣形式配置之記憶體電晶體MTr1之控制閘極共同連接至字線WL1。類似地，記憶體電晶體MTr2之控制閘極共同連接至字線WL2。記憶體電晶體MTr3之控制閘極共同連接至字線WL3。記憶體電晶體MTr4之控制閘極共同連接至字線WL4。字線WL1至WL4係由獨立信號控制。
如圖2中所說明，在每一記憶體區塊MB中，配置於列方向上之汲極側選擇電晶體SDTr之控制閘極共同連接至汲極側選擇閘極線SGD。每一汲極側選擇閘極線SGD經形成以在列方向上跨越複數個記憶體區塊MB而延伸。提供於行方向上之複數個汲極側選擇閘極線SGD係由獨立信號控制。此外，配置於行方向上之汲極側選擇電晶體SDTr之另一端共同連接至位元線BL。每一位元線BL經形成以在行方向上跨越記憶體區塊MB而延伸。提供於列方向上之複數個位元線BL係由獨立信號控制。
如圖2中所說明，在每一記憶體區塊MB中，配置於列方向上之源極側選擇電晶體SSTr之控制閘極共同連接至源極側選擇閘極線SGS。每一源極側選擇閘極線SGS經形成以在列方向上跨越複數個記憶體區塊MB而延伸。提供於行方向上之複數個源極側選擇閘極線SGS係由獨立信號控制。此外，配置於行方向上之源極側選擇電晶體SSTr之另 一端共同連接至源極線SL。
如上文所描述的記憶體區塊MB之電路組態藉由圖3及圖4中所說明之層疊結構而達成。每一記憶體區塊MB具有順序地疊覆於半導體基板Ba上之一源極側選擇電晶體層20、一記憶體電晶體層30及一汲極側選擇電晶體層40。
該源極側選擇電晶體層20為充當源極側選擇電晶體SSTr之層。記憶體電晶體層30為充當記憶體串MS(記憶體電晶體MTr1至MTr4)之層。該汲極側選擇電晶體層40為充當汲極側選擇電晶體SDTr之層。
如圖3及圖4中所說明，源極側選擇電晶體層20具有順序地形成於半導體基板Ba上之源極側第一絕緣層21、源極側導電層22及源極側第二絕緣層23。每一源極側導電層22經形成以在列方向上延伸。注意，層間絕緣層24經形成於每一源極側導電層22之側壁上。
源極側第一絕緣層21及源極側第二絕緣層23由(例如)氧化矽(SiO2)或氮化矽(SiN)組成。源極側導電層22由(例如)多晶矽(p-Si)組成。
如圖4中所說明，源極側選擇電晶體層20亦具有經形成以穿透源極側第一絕緣層21、源極側導電層22及源極側第二絕緣層23之源極側孔25。源極側孔25以矩陣形式形成於列及行方向上。
此外，如圖4中所說明，源極側選擇電晶體層20具有順序地形成於源極側孔25之側壁上的源極側閘極絕緣層26及源極側圓柱形半導體層27。源極側閘極絕緣層26以特定厚度形成於源極側孔25之側壁上。源極側圓柱形半導體層27經形成以填充源極側孔25。每一源極側圓柱形半導體層27以延伸於層疊方向上之圓柱形形狀形成。源極側圓柱形半導體層27之頂部表面經形成而與下文描述之各別記憶體圓柱形半導體層35之底部表面接觸。源極側圓柱形半導體層27形成於半導體基板Ba上之擴散層Ba1上。該擴散層Ba1充當源極線SL。
源極側閘極絕緣層26由(例如)氧化矽(SiO2)組成。源極側圓柱形半導體層27由(例如)多晶矽(p-Si)組成。
根據源極側選擇電晶體層20之組態(如上文所提及)，源極側導電層22充當源極側選擇電晶體SSTr之控制閘極。源極側導電層22亦充當源極側選擇閘極線SGS。
如圖3及圖4中所說明，記憶體電晶體層30具有順序地疊覆於源極側選擇電晶體層20上的處於字線之間的第一至第五絕緣層31a至31e及第一至第四字線導電層32a至32d。第一至第四字線導電層32a至32d經形成而以二維方式(以板狀形式)擴展於列及行方向上。第一至第四字線導電層32a至32d經分離以用於每一記憶體區塊MB。
處於字線之間的第一至第五絕緣層31a至31e由(例如)氧化矽(SiO2)組成。第一至第四字線導電層32a至32d由(例如)多晶矽(p-Si)組成。
如圖4中所說明，記憶體電晶體層30亦具有經形成以穿透處於字線之間的第一至第五絕緣層31a至31e以及第一至第四字線導電層32a至32d的記憶體孔33。記憶體孔33以矩陣形式形成於列及行方向上。記憶體孔33形成於匹配源極側孔25之位置處。
此外，如圖4中所說明，記憶體電晶體層30具有順序地形成於記憶體孔33之側壁上的阻擋絕緣層34a、電荷儲存層34b、穿隧絕緣層34c及記憶體圓柱形半導體層35。阻擋絕緣層34a以特定厚度形成於記憶體孔33之側壁上。電荷儲存層34b以特定厚度形成於阻擋絕緣層34a之側壁上。穿隧絕緣層34c以特定厚度形成於電荷儲存層34b之側壁上。記憶體圓柱形半導體層35經形成以填充記憶體孔33。每一記憶體圓柱形半導體層35以延伸於層疊方向上之圓柱形形狀形成。記憶體圓柱形半導體層35之底部表面經形成而與各別源極側圓柱形半導體層27之頂部表面接觸。此外，記憶體圓柱形半導體層35之頂部表面經形成 而與下文描述之各別汲極側圓柱形半導體層47之底部表面接觸。
阻擋絕緣層34a及穿隧絕緣層34c由(例如)氧化矽(SiO2)組成。電荷儲存層34b由(例如)氮化矽(SiN)組成。記憶體圓柱形半導體層35由(例如)多晶矽(p-Si)組成。
在如上文所提及之記憶體電晶體層30之組態中，第一至第四字線導電層32a至32d充當記憶體電晶體MTr1至MTr4之控制閘極。第一至第四字線導電層32a至32d亦充當字線WL1至WL4之部分。
如圖3及圖4中所說明，汲極側選擇電晶體層40具有順序地疊覆於記憶體電晶體層30上之汲極側第一絕緣層41、汲極側導電層42及汲極側第二絕緣層43。汲極側導電層42形成於記憶體圓柱形半導體層35形成之處的直接上方。汲極側導電層42經形成以在列方向上延伸。注意，層間絕緣層44形成於汲極側導電層42之側壁上。
汲極側第一絕緣層41及汲極側第二絕緣層43由(例如)氧化矽(SiO2)或氮化矽(SiN)組成。汲極側導電層42由(例如)多晶矽(p-Si)組成。
如圖4中所說明，汲極側選擇電晶體層40亦具有經形成以穿透汲極側第一絕緣層41、汲極側導電層42及汲極側第二絕緣層43之汲極側孔45。汲極側孔45以矩陣形式形成於列及行方向上。汲極側孔45形成於匹配記憶體孔33之位置處。
此外，如圖4中所說明，汲極側選擇電晶體層40具有順序地形成於汲極側孔45之側壁上的阻擋絕緣層46a、電荷儲存層46b、穿隧絕緣層46c及汲極側圓柱形半導體層47。阻擋絕緣層46a以特定厚度形成於汲極側孔45之側壁上。電荷儲存層46b以特定厚度形成於阻擋絕緣層46a之側壁上。穿隧絕緣層46c以特定厚度形成於電荷儲存層46b之側壁上。汲極側圓柱形半導體層47經形成以填充汲極側孔45。每一汲極側圓柱形半導體層47以延伸於層疊方向上之圓柱形形狀形成。汲極側 圓柱形半導體層47之底部表面經形成而與記憶體圓柱形半導體層35之頂部表面接觸。位元線層51形成於汲極側圓柱形半導體層47之頂部表面上。位元線層51經形成而以列方向上之特定間距延伸於行方向上。位元線層51充當位元線BL。
阻擋絕緣層46a及穿隧絕緣層46c由(例如)氧化矽(SiO2)組成。電荷儲存層46b由(例如)氮化矽(SiN)組成。汲極側圓柱形半導體層47由(例如)多晶矽(p-Si)組成。
在汲極側選擇電晶體層40之組態(如上文所提及)中，汲極側導電層42充當汲極側選擇電晶體SDTr之控制閘極。汲極側導電層42亦充當汲極側選擇閘極線SGD之部分。
現參看圖5，將在下文中描述列解碼器12及13之電路組態。圖5為非揮發性半導體儲存裝置100之電路圖。
如圖5中所說明，列解碼器12針對每一記憶體區塊MB而具有一NAND電路121、一NOT電路122及一電壓轉換電路123。
每一NAND電路121自控制信號產生單元16接收一位址信號Address，並將其輸出至NOT電路122。NOT電路122自NAND電路121接收該信號，並將其輸出至電壓轉換電路123。電壓轉換電路123轉換自NOT電路122接收之信號的電壓，且接著將所轉換之信號輸出至下文所描述之第一轉移電晶體124a之控制閘極。
如圖5中所說明，列解碼器12亦針對記憶體串MS而具有經連接至相同汲極側選擇閘極線SGD的一對第一及第二轉移電晶體124a及124b。
第一轉移電晶體124a之一端自控制信號產生單元16接收一信號SgSGD。信號SgSGD為用於驅動一特定汲極側選擇閘極線SGD之信號。每一第一轉移電晶體124a之另一端連接至汲極側選擇閘極線SGD。每一第一轉移電晶體124a之控制閘極自電壓轉換電路123接收信號。
每一第二轉移電晶體124b之一端自控制信號產生單元16接收一信號SgSGDOFF。信號SgSGDOFF為用於停用一汲極側選擇閘極線SGD之信號。每一第二轉移電晶體124b之另一端連接至汲極側選擇閘極線SGD。每一第二轉移電晶體124b之控制閘極自NAND電路121接收信號。
如圖5中所說明，列解碼器12亦針對每一記憶體區塊MB而具有第三及第四轉移電晶體124c及124d。
第三及第四轉移電晶體124c及124d之一端分別自控制信號產生單元16接收信號SgWL3及SgWL4。信號SgWL3及SgWL4為用於驅動字線WL3及WL4之信號。第三及第四轉移電晶體124c及124d之另一端連接至字線WL3及WL4。第三及第四轉移電晶體124c及124d之控制閘極自電壓轉換電路123接收信號。
如圖5中所說明，列解碼器13針對每一記憶體區塊MB而具有一NAND電路131、一NOT電路132及一電壓轉換電路133。
每一NAND電路131自控制信號產生單元16接收一位址信號Address並將其輸出至NOT電路132。NOT電路132自NAND電路131接收信號並將其輸出至電壓轉換電路133。電壓轉換電路133轉換自NOT電路132接收之信號的電壓，且接著將所轉換之信號輸出至下文所描述之第一轉移電晶體134a之控制閘極。
如圖5中所說明，列解碼器13亦針對記憶體串MS而具有經連接至相同源極側選擇閘極線SGS的一對第一及第二轉移電晶體134a及134b。
第一轉移電晶體134a之一端自控制信號產生單元16接收一信號SgSGS。信號SgSGS為用於驅動一特定源極側選擇閘極線SGS之信號。每一第一轉移電晶體134a之另一端連接至源極側選擇閘極線SGS。每一第一轉移電晶體134a之控制閘極自電壓轉換電路133接收信號。
每一第二轉移電晶體134b之一端自控制信號產生單元16接收一信號SgSGSOFF。信號SgSGSOFF為用於停用一源極側選擇閘極線SGS之信號。每一第二轉移電晶體134b之另一端連接至源極側選擇閘極線SGS。每一第二轉移電晶體134b之控制閘極自NAND電路131接收信號。
如圖5中所說明，列解碼器13亦針對每一記憶體區塊MB而具有第三及第四轉移電晶體134c及134d。
第三及第四轉移電晶體134c及134d之一端分別自控制信號產生單元16接收信號SgWL1及SgWL2。信號SgWL1及SgWL2為用於驅動字線WL1及WL2之信號。第三及第四轉移電晶體134c及134d之另一端連接至字線WL1及WL2。第三及第四轉移電晶體134c及134d之控制閘極自電壓轉換電路133接收信號。
(第一實施例中之非揮發性半導體儲存裝置100之操作)
現將在下文中描述第一實施例之非揮發性半導體儲存裝置100之操作。首先參看圖6至圖8，將在下文中描述第一實施例之非揮發性半導體儲存裝置100之寫入、讀取及抹除操作。圖6至圖8中所說明之操作係藉由控制信號產生單元16執行。圖6為說明根據第一實施例之非揮發性半導體儲存裝置100之寫入操作的時序圖；圖7為說明其讀取操作之時序圖；及圖8為說明其抹除操作之時序圖。
在此情形下，假定對一個特定記憶體區塊MB執行寫入、讀取及抹除操作。字線WL1至WL4係由「字線WL」表示。字線WL1至WL4中之經選擇以用於寫入、讀取或抹除操作之一者係由「選定字線WL(sel)」表示。另一方面，字線WL1至WL4中之未經選擇以用於此等操作之一者係由「未選定字線WL(n-sel)」表示。汲極側選擇閘極線SGD中之經選擇以用於寫入、讀取或抹除操作之一者係由「選定汲極側選擇閘極線SGD(sel)」表示。相對而言，汲極側選擇閘極線SGD中 之未經選擇以用於此等操作之一者係由「未選定汲極側選擇閘極線SGD(n-sel)」表示。源極側選擇閘極線SGS中之經選擇以用於寫入、讀取或抹除操作之一者係由「選定源極側選擇閘極線SGS(sel)」表示。同時，源極側選擇閘極線SGS中之未經選擇以用於此等操作之一者係由「未選定源極側選擇閘極線SGS(n-sel)」表示。
此外，記憶體區塊MB中之經選擇以用於寫入、讀取或抹除操作之一者係由「選定記憶體區塊MB(sel)」表示。另一方面，記憶體區塊MB中之未經選擇以用於此等操作之一者係由「未選定記憶體區塊MB(n-sel)」表示。記憶體串MS中之經選擇以用於寫入、讀取或抹除操作之一者係由「選定記憶體串MS(sel)」表示。相對而言，記憶體串MS中之未經選擇以用於此等操作之一者係由「未選定記憶體串MS(n-sel)」表示。汲極側選擇電晶體SDTr中之經選擇以用於寫入、讀取或抹除操作之一者係由「選定汲極側選擇電晶體SDTr(sel)」表示。同時，汲極側選擇電晶體SDTr中之未經選擇以用於此等操作之一者係由「未選定汲極側選擇電晶體SDTr(n-sel)」表示。源極側選擇電晶體SSTr中之經選擇以用於寫入、讀取或抹除操作之一者係由「選定源極側選擇電晶體SSTr(sel)」表示。相對而言，源極側選擇電晶體SSTr中之未經選擇以用於此等操作之一者係由「未選定源極側選擇電晶體SSTr(n-sel)」表示。
在寫入操作中，如圖6中所說明，源極線SL最初經設定於電壓Vdd處，而其他者經設定於接地電壓Vss處。接著，在於時間t11寫入「1」時，位元線BL經增壓至電壓Vdd。替代地，在於時間t11寫入「0」時，位元線BL經維持於接地電壓Vss處。此外，在時間t11處，選定字線WL(sel)及未選定字線WL(n-sel)經增壓至電壓Vdd。此外，在時間t11處，選定汲極側選擇閘極線SGD(sel)經增壓至電壓Vsg。電壓Vdd為(例如)約3V至4V。電壓Vsg為(例如)約4V。注意，未選定汲 極側選擇閘極線SGD(n-sel)及未選定源極側選擇閘極線SGS(n-sel)經設定於接地電壓Vss。此外，未選定區塊MB(n-sel)中之字線WL經設定於浮動狀態中。
隨後，在時間t12處，選定汲極側選擇閘極線SGD(sel)經降壓至電壓Vdd。接著，在時間t13處，選定字線WL(sel)及未選定字線WL(n-sel)經降壓至電壓Vpass。隨後，在時間t14處，選定字線WL(sel)經增壓至電壓Vpgm。電壓Vpass為(例如)10V。電壓Vpgm為(例如)18V。
接著，在時間t15處，選定字線WL(sel)、未選定字線WL(n-sel)及選定汲極側選擇閘極線SGD(sel)經降壓至接地電壓Vss。
經由此操作，電荷經積聚於選定記憶體串MS(sel)中之記憶體電晶體MTr之經連接至選定字線WL(sel)的控制閘極中。因此，資料經寫入至記憶體電晶體MTr中。
在讀取操作中，如圖7中所說明，位元線BL、源極線SL及選定字線WL(sel)、未選定字線WL(n-sel)、選定汲極側選擇閘極線SGD(sel)及選定源極側選擇閘極線SGS(sel)最初經設定於接地電壓Vss處。注意，未選定汲極側選擇閘極線SGD(n-sel)及未選定源極側選擇閘極線SGS(n-sel)經設定於接地電壓Vss處。未選定記憶體區塊MB(n-sel)中之每一字線WL經設定於浮動狀態中。
接著，在時間t21處，位元線BL經增壓至電壓Vpre。電壓Vpre為(例如)約1V。此外，在時間t21處，未選定字線WL(n-sel)經增壓至電壓Vread。電壓Vread為(例如)約4V。此外，在時間t21處，選定汲極側選擇閘極線SGD(sel)經增壓至電壓Vsg。接著，在時間t22處，選定源極側選擇閘極線SGS(sel)經增壓至電壓Vsg。
隨後，在時間t23處，未選定字線WL(n-sel)、選定汲極側選擇閘極線SGD(sel)及選定源極側選擇閘極線SGS(sel)經降壓至接地電壓 Vss。
經由此操作，偵測到自位元線BL經由選定記憶體串MS(sel)而流動至源極線SL中(自記憶體串MS之一端至其另一端)之此電流。接著，經由所偵測電流之量值(大或小)之比較而讀取資料。
在抹除操作中，如圖8中所說明，源極線SL、字線WL、選定汲極側選擇閘極線SGD(sel)及選定源極側選擇閘極線SGS(sel)經最初設定於接地電壓Vss。注意，位元線BL經設定於浮動狀態中。此外，未選定汲極側選擇閘極線SGD(n-sel)及未選定源極側選擇閘極線SGS(n-sel)經設定於浮動狀態中。此外，未選定區塊MB(n-sel)中之每一字線WL經設定於浮動狀態中。
接著，在時間t31處，源極線SL經增壓至電壓Vera。隨後，在時間t32處，選定汲極側選擇閘極線SGD(sel)及選定源極側選擇閘極線SGS(sel)經增壓至電壓Verasg。電壓Vera為約20V。電壓Verasg為約15V。
接著，在時間t33處，源極線SL經降壓至接地電壓Vss。隨後，在時間t34處，選定汲極側選擇閘極線SGD(sel)及選定源極側選擇閘極線SGS(sel)經降壓至接地電壓Vss。
經由此操作，在源極側選擇電晶體SSTr之閘極附近產生GIDL(閘極誘導汲極洩漏)電流，且所產生孔流動至記憶體圓柱形半導體層35中。因此，源極線SL之電位經轉移至記憶體圓柱形半導體層35。另一方面，電子向半導體基板Ba流動。因此，歸因於記憶體圓柱形半導體層35與第一至第四字線導電層32a至32d(例如，經設定於0V)之間的電位差，電子自包括於記憶體電晶體MTr1至MTr4中之電荷儲存層34b擷取出。亦即，抹除操作已執行。
現參看圖9，將在下文中描述待於上文所提及讀取操作之前及之後執行的操作。圖9中所說明之操作係藉由控制信號產生單元16執 行。圖9為說明待於第一實施例之非揮發性半導體儲存裝置100的讀取操作之前及之後執行的操作之流程圖。
如圖9中所說明，首先對經連接至未選定記憶體串MS(n-sel)之未選定汲極側選擇電晶體SDTr(n-sel)執行預程式化(預寫入)(步驟S101)。預程式化係藉由在汲極側選擇電晶體層40之電荷儲存層46b中積聚電荷而執行。此預程式化增加汲極側選擇電晶體SDTr之臨限電壓。
接著，自選定記憶體串MS(sel)中之記憶體電晶體MTr1至MTr4讀取資料(步驟S102)。
隨後，抹除經連接至未選定記憶體串MS(n-sel)之未選定汲極側選擇電晶體SDTr(n-sel)的預程式化(步驟S103)。預程式化抹除係藉由自汲極側選擇電晶體層40之電荷儲存層46b排放電荷而執行。此預程式化抹除降低汲極側選擇電晶體SDTr之臨限電壓。
對經連接至未選定記憶體區塊MB(n-sel)中之未選定記憶體串MS(n-sel)的未選定汲極側選擇電晶體SDTr(n-sel)執行上文所提及之預程式化(步驟S101處)，如圖10之「情形1」中所說明。亦對經連接至選定記憶體區塊MB(sel)中之未選定記憶體串MS(n-sel)的未選定汲極側選擇電晶體SDTr(n-sel)執行預程式化。
替代地，如圖11之「情形2」中所說明，僅對經連接至選定記憶體區塊MB(sel)中之未選定記憶體串MS(n-sel)的未選定汲極側選擇電晶體SDTr(n-sel)執行上文所提及之預程式化(步驟S101處)。
此外，如圖12之「情形3」中所說明，僅對未選定記憶體區塊MB(n-sel)中之未選定汲極側選擇電晶體SDTr(n-sel)執行上文所提及之預程式化(步驟S101處)。
現參看圖13，將在下文中描述預程式化操作(步驟S101)。圖13中所說明之操作係藉由控制信號產生單元16執行。圖13為說明預程式化 操作之時序圖。
在此情形下，經受預程式化操作之汲極側選擇閘極線SGD中之一者在下文中由「目標汲極側選擇閘極線SGD(tar)」表示。未經受預程式化操作之汲極側選擇閘極線SGD中之一者由「非目標汲極側選擇閘極線SGD(n-tar)」表示。此外，經受預程式化操作之源極側選擇閘極線SGS中之一者由「目標源極側選擇閘極線SGS(tar)」表示。未經受預程式化操作之源極側選擇閘極線SGS中之一者由「非目標源極側選擇閘極線SGS(n-tar)」表示。
在將資料寫入至汲極側選擇電晶體SDTr之過程中，不同於字線WL1至WL4，不可選擇性地將資料寫入至經連接至選定汲極側選擇閘極線SGD(sel)之複數個汲極側選擇電晶體SDTr。因此，將「0」資料共同寫入至汲極側選擇電晶體SDTr中之全部。因此，位元線BL中之全部經設定於接地電壓Vss。
如圖13中所說明，位元線BL、源極線SL、字線WL、目標汲極側選擇閘極線SGD(tar)、非目標汲極側選擇閘極線SGD(n-tar)及源極側選擇閘極線SGS最初經設定於接地電壓Vss處。接著，在時間t41處，目標汲極側選擇閘極線SGD(tar)經增壓至電壓Vdd。接著，在時間t42處，目標汲極側選擇閘極線SGD(tar)經增壓至電壓Vpass。隨後，在時間t43處，目標汲極側選擇閘極線SGD(tar)經增壓至電壓Vpgm。在此之後，在時間t44處，目標汲極側選擇閘極線SGD(tar)經降壓至接地電壓Vss。同時，對上文所提及之操作進行如下重新陳述：目標汲極側選擇閘極線SGD(tar)以階梯狀方式增壓。
經由此操作，歸因於汲極側圓柱形半導體層47與汲極側導電層42之間的電位差，電荷經積聚於電荷儲存層46b中。亦即，預程式化已執行。
現參看圖14，將在下文中描述預程式化抹除操作(步驟S103)。圖 14中所說明之操作係藉由控制信號產生單元16執行。圖14為說明預程式化抹除操作之時序圖。
如圖14中所說明，源極線SL、目標源極側選擇閘極線SGS(tar)、目標汲極側選擇閘極線SGD(tar)及非目標汲極側選擇閘極線SGD(n-tar)最初經設定於接地電壓Vss。字線WL經設定於浮動狀態中。未選定區塊MB(n-sel)中之每一字線WL及非目標源極側選擇閘極線SGS(n-tar)經設定於浮動狀態中。
首先，在時間t51，源極線SL經增壓至電壓Vera。接著，在時間t52，目標源極側選擇閘極線SGS(tar)、目標汲極側選擇閘極線SGD(tar)及非目標汲極側選擇閘極線SGD(n-tar)經增壓至電壓Verasg。
隨後，在時間t53，目標汲極側選擇閘極線SGD(tar)經降壓至接地電壓Vss。接著，在時間t54，源極線SL、目標源極側選擇閘極線SGS(tar)及非目標汲極側選擇閘極線SGD(n-tar)經降壓至接地電壓Vss。
經由此操作，在源極側選擇電晶體SSTr之閘極附近產生GIDL(閘極誘導汲極洩漏)電流，且所產生孔經由記憶體圓柱形半導體層35流動至汲極側圓柱形半導體層47中。因此，源極線SL之電位經轉移至汲極側圓柱形半導體層47。另一方面，電子向半導體基板Ba流動。因此，汲極側圓柱形半導體層47由GIDL電流增壓。接著，歸因於汲極側圓柱形半導體層47與汲極側選擇閘極線SGD(例如，經設定於0V)之間的電位差，電子得以在包括於汲極側選擇電晶體SDTr中之電荷儲存層46b中刪除。亦即，預程式化抹除操作已執行。
(第一實施例中之非揮發性半導體儲存裝置100之優勢)
現將在下文中描述第一實施例之非揮發性半導體儲存裝置100之優勢。如自上文之層疊結構可見，根據第一實施例之非揮發性半導體 儲存裝置100可達成高整合。
此外，如上文非揮發性半導體儲存裝置100之製程中所描述，對應於各別記憶體電晶體MTr、源極側選擇電晶體SSTr及汲極側選擇電晶體SDTr之每一層可用特定數目之微影步驟製造而與層疊式層的數目無關。亦即，可以較低成本製造非揮發性半導體儲存裝置100。
此外，非揮發性半導體儲存裝置100經組態以能夠控制汲極側選擇電晶體SDTr之臨限電壓。因此，在讀取資料之前，非揮發性半導體儲存裝置100可針對經連接至未選定記憶體串MS(n-sel)之未選定汲極側選擇電晶體SDTr(n-sel)而將臨限電壓控制成高值。因此，當讀取資料時，非揮發性半導體儲存裝置100可抑止原本將經由未選定記憶體串MS(n-sel)自位元線BL流動至源極線SL之洩漏電流。亦即，非揮發性半導體儲存裝置100允許較正確之讀取操作。
[第二實施例]
(第二實施例中之非揮發性半導體儲存裝置之組態)
現參看圖15，將在下文中描述根據第二實施例之非揮發性半導體儲存裝置之組態。圖15為根據第二實施例之一個記憶體區塊MBa之橫截面圖。注意，在第二實施例中，相同參考數字表示與第一實施例相同之組件且將省略其描述。
根據第二實施例之非揮發性半導體儲存裝置具有與第一實施例不同之記憶體區塊MBa。
每一記憶體區塊MBa具有不同於第一實施例之一源極側選擇電晶體層20A及一汲極側選擇電晶體層40A。
源極側選擇電晶體層20A具有阻擋絕緣層26a、電荷儲存層26b及穿隧絕緣層26c而非源極側閘極絕緣層26。阻擋絕緣層26a以特定厚度形成於源極側孔25之側壁上。電荷儲存層26b以特定厚度形成於阻擋絕緣層26a之側壁上。穿隧絕緣層26c以特定厚度形成於電荷儲存層 26b之側壁上。阻擋絕緣層26a及穿隧絕緣層26c由(例如)氧化矽(SiO2)組成。電荷儲存層26b由(例如)氮化矽(SiN)組成。
汲極側選擇電晶體層40A具有汲極側閘極絕緣層46而非阻擋絕緣層46a、電荷儲存層46b及穿隧絕緣層46c。汲極側閘極絕緣層46以特定厚度形成於汲極側孔45之側壁上。汲極側閘極絕緣層46由(例如)氧化矽(SiO2)組成。
(第二實施例中之非揮發性半導體儲存裝置之操作)
現參看圖16，將在下文中描述根據第二實施例之待於讀取操作之前及之後執行的操作。圖16中所說明之操作係藉由控制信號產生單元16執行。圖16為說明根據第二實施例之待於非揮發性半導體儲存裝置中的讀取操作之前及之後執行的操作之流程圖。
如圖16中所說明，首先對經連接至未選定記憶體串MS(n-sel)之未選定源極側選擇電晶體SSTr(n-sel)執行預程式化(預寫入)(步驟S201)。預程式化係藉由在源極側選擇電晶體層20A之電荷儲存層26b中積聚電荷而執行。此預程式化增加未選定源極側選擇電晶體SSTr(n-sel)之臨限電壓。
接著，自選定記憶體串MS(sel)中之記憶體電晶體MTr1至MTr4讀取資料(步驟S202)。
隨後，抹除經連接至未選定記憶體串MS(n-sel)之未選定源極側選擇電晶體SSTr(n-sel)的預程式化(步驟S203)。預程式化抹除係藉由自源極側選擇電晶體層20之電荷儲存層26b排放電荷而執行。此預程式化抹除降低未選定源極側選擇電晶體SSTr(n-sel)之臨限電壓。
對經連接至未選定記憶體區塊MB(n-sel)中之未選定記憶體串MS(n-sel)的未選定汲極側選擇電晶體SDTr(n-sel)執行上文所提及之步驟S201處之預程式化，如圖17之「情形4」中所說明。亦對經連接至選定記憶體區塊MB(sel)中之未選定記憶體串MS(n-sel)的未選定汲極 側選擇電晶體SDTr(n-sel)執行預程式化。
替代地，如圖18之「情形5」中所說明，僅對經連接至選定記憶體區塊MB(sel)中之未選定記憶體串MS(n-sel)的未選定汲極側選擇電晶體SDTr(n-sel)執行上文所提及之步驟S201處之預程式化。
此外，如圖19之「情形6」中所說明，僅對未選定記憶體區塊MB(n-sel)中之未選定汲極側選擇電晶體SDTr(n-sel)執行上文所提及之步驟S201處之預程式化。
現參看圖20，將在下文中描述預程式化操作(步驟S201)。圖20中所說明之操作係藉由控制信號產生單元16執行。圖20為說明預程式化操作之時序圖。
如圖20中所說明，所有線路最初經設定於接地電壓Vss。首先，在時間t61，目標源極側選擇閘極線SGS(tar)經增壓至電壓Vdd。接著，在時間t62，目標源極側選擇閘極線SGS(tar)經增壓至電壓Vpass。隨後，在時間t63，目標源極側選擇閘極線SGS(tar)經增壓至電壓Vpgm。在此之後，在時間t64，目標源極側選擇閘極線SGS(tar)經降壓至接地電壓Vss。注意，對上文所提及之操作進行如下重新陳述：目標源極側選擇閘極線SGS(tar)以階梯狀方式增壓。
經由此操作，歸因於源極側圓柱形半導體層27與源極側導電層22之間的電位差，電荷經積聚於電荷儲存層26b中。亦即，預程式化已執行。
現參看圖21，將在下文中描述預程式化抹除操作(步驟S203)。圖21中所說明之操作係藉由控制信號產生單元16執行。圖21為說明預程式化抹除操作之時序圖。
如圖21中所說明，源極線SL、目標源極側選擇閘極線SGS(tar)、非目標源極側選擇閘極線SGS(n-tar)及目標汲極側選擇閘極線SGD(tar)最初經設定於接地電壓Vss處。字線WL經設定於浮動狀態 中。非目標汲極側選擇閘極線SGD(n-tar)經設定於浮動狀態中。
接著，在時間t71，源極線SL經增壓至電壓Vera。隨後，在時間t72，目標汲極側選擇閘極線SGD(tar)、非目標源極側選擇閘極線SGS(n-tar)及目標源極側選擇閘極線SGS(tar)經增壓至電壓Verasg。
接著，在時間t73，目標源極側選擇閘極線SGS(tar)經降壓至接地電壓Vss。隨後，在時間t74，源極線SL、非目標源極側選擇閘極線SGS(n-tar)及目標汲極側選擇閘極線SGD(tar)經降壓至接地電壓Vss。
經由此操作，在源極側選擇電晶體SSTr之閘極附近產生GIDL(閘極誘導汲極洩漏)電流，且所產生孔流動至源極側圓柱形半導體層27中。因此，源極線SL之電位經轉移至源極側圓柱形半導體層27。另一方面，電子向半導體基板Ba流動。因此，源極側圓柱形半導體層27由GIDL電流增壓。接著，歸因於源極側圓柱形半導體層27與源極側選擇閘極線SGS(例如，經設定於0V)之間的電位差，電子得以在包括於源極側選擇電晶體SSTr中之電荷儲存層26b中刪除。亦即，預程式化抹除操作已執行。
(第二實施例中之非揮發性半導體儲存裝置之優勢)
現將在下文中描述根據第二實施例之非揮發性半導體儲存裝置之優勢。如自上文可見，根據第二實施例之非揮發性半導體儲存裝置經組態以能夠控制源極側選擇電晶體SSTr之臨限電壓。因此，在讀取資料之前，非揮發性半導體儲存裝置可針對經連接至未選定記憶體串MS(n-sel)之未選定源極側選擇電晶體SSTr(n-sel)將臨限電壓控制成高值。因此，非揮發性半導體儲存裝置可抑止原本將經由未選定記憶體串MS(n-sel)自位元線BL流動至源極線SL之洩漏電流。亦即，如在第一實施例中，根據第二實施例之非揮發性半導體儲存裝置允許較正確之讀取操作。
[第三實施例]
(第三實施例中之非揮發性半導體儲存裝置之組態)
現參看圖22，將在下文中描述根據第三實施例之非揮發性半導體儲存裝置之組態。圖22為根據第三實施例之一個記憶體區塊MBb之橫截面圖。注意，在第三實施例中，相同參考數字表示與第一及第二實施例相同之組件且將省略其描述。
如圖22中所說明，第三實施例之非揮發性半導體儲存裝置具有與第一實施例不同之記憶體區塊MBb。
每一記憶體區塊MBb具有如第一及第二實施例中所描述之源極側選擇電晶體層20A、記憶體電晶體層30及汲極側選擇電晶體層40。
(第三實施例中之非揮發性半導體儲存裝置之操作)
現將在下文中描述第三實施例之非揮發性半導體儲存裝置之操作。根據第三實施例之控制信號產生單元16執行如根據第一實施例之圖9中所說明的操作(步驟S101至S103)及根據第二實施例之圖16中所說明的操作(步驟S201至S203)。
(第三實施例中之非揮發性半導體儲存裝置之優勢)
將在下文中描述根據第三實施例之非揮發性半導體儲存裝置之優勢。第三實施例之非揮發性半導體儲存裝置具有根據第一及第二實施例之特性。因此，第三實施例之非揮發性半導體儲存裝置具有與第一及第二實施例相同之優勢。
[第四實施例]
(第四實施例中之非揮發性半導體儲存裝置之組態)
現參看圖23至圖25，將在下文中描述根據第四實施例之非揮發性半導體儲存裝置之組態。圖23為第四實施例之非揮發性半導體儲存裝置中之記憶體區塊MBc的電路圖。圖24為一個記憶體區塊MBc之示意性透視圖。圖25為說明圖24之部分的放大橫截面圖。注意，在第四實施例中，相同參考數字表示與第一至第三實施例相同之組件且將省 略其描述。
如圖23中所說明，每一記憶體區塊MBc包含複數個記憶體串MSb、源極側選擇電晶體SSTrb及汲極側選擇電晶體SDTrb。每一記憶體串MSb包括串聯連接之記憶體電晶體MTrb1至MTrb8及一背閘極電晶體BTr。每一背閘極電晶體BTr經連接於記憶體電晶體MTrb4與記憶體電晶體MTrb5之間。每一汲極側選擇電晶體SDTrb連接至記憶體串MSb之一端(記憶體電晶體MTr8)。每一源極側選擇電晶體SSTrb連接至記憶體串MSb之另一端(記憶體電晶體MTrb1)。
如圖23中所說明，在每一記憶體區塊MBc中，配置於列方向上之記憶體電晶體MTrb1之控制閘極共同連接至字線WLb1。類似地，配置於列方向上之記憶體電晶體MTrb2至MTrb8之控制閘極共同連接至各別字線WLb2至WLb8。此外，以矩陣形式配置於列及行方向上之背閘極電晶體BTr之控制閘極共同連接至背閘極線BG。
如圖23中所說明，在每一記憶體區塊MBc中，配置於行方向上之各別汲極側選擇電晶體SDTrb之控制閘極共同連接至汲極側選擇閘極線SGDb。每一汲極側選擇閘極線SGDb經形成以在列方向上跨越複數個記憶體區塊MBb而延伸。此外，配置於列方向上之汲極側選擇電晶體SDTrb之另一端共同連接至位元線BLb。每一位元線BLb經形成以在行方向上跨越複數個記憶體區塊MBb而延伸。
如圖23中所說明，在每一記憶體區塊MBc中，配置於行方向上之各別源極側選擇電晶體SSTrb之控制閘極共同連接至源極側選擇閘極線SGSb。每一源極側選擇閘極線SGSb經形成以在列方向上跨越複數個記憶體區塊MBc而延伸。此外，配置於列方向上之源極側選擇電晶體SSTrb之另一端共同連接至源極線SLb。行方向上之鄰近源極側選擇電晶體SSTrb經連接至共同源極線SLb。每一源極線SLb經形成以在列方向上跨越複數個記憶體區塊MBc而延伸。
如上文所描述的記憶體區塊MBc之電路組態藉由圖24及圖25中所說明之層疊結構而達成。每一記憶體區塊MBc具有順序地疊覆於半導體基板Ba上之背閘極電晶體層20B、記憶體電晶體層30B及選擇電晶體層40B。背閘極電晶體層20B充當背閘極電晶體BTr。記憶體電晶體層30B充當記憶體串MSb(記憶體電晶體MTrb1至MTrb8)。選擇電晶體層40B充當源極側選擇電晶體SSTrb及汲極側選擇電晶體SDTrb。
如圖24及圖25中所說明，背閘極電晶體層20B具有一背閘極導電層21B。背閘極導電層21B形成於特定區域上以使得在列及行方向上擴展。背閘極導電層21B經分離以用於每一記憶體區塊MBc。
每一背閘極導電層21B由(例如)多晶矽(p-Si)組成。
如圖25中所說明，背閘極電晶體層20B亦具有經形成以插入至背閘極導電層21B中之背閘極孔22B。每一背閘極孔22B經形成以在行方向上延伸。背閘極孔22B以矩陣形式形成於列及行方向上。
此外，如圖25中所說明，背閘極電晶體層20B在每一背閘極孔22B內具有一阻擋絕緣層23Ba、一電荷儲存層23Bb、一穿隧絕緣層23Bc及一底部半導體層24B。每一阻擋絕緣層23Ba以特定厚度形成於背閘極孔22B之側壁上。每一電荷儲存層23Bb以特定厚度形成於阻擋絕緣層23Ba之側壁上。每一穿隧絕緣層23Bc以特定厚度形成於電荷儲存層23Bb之側壁上。每一底部半導體層24B經形成以填充背閘極孔22B。每一底部半導體層24B經形成以在行方向上延伸。
阻擋絕緣層23Ba及穿隧絕緣層23Bc由(例如)氧化矽(SiO2)組成。電荷儲存層23Bb由(例如)氮化矽(SiN)組成。底部半導體層24B由(例如)多晶矽(p-Si)組成。
在如上文所提及之背閘極電晶體層20B之組態中，每一背閘極導電層21B充當背閘極電晶體BTr之控制閘極。此外，每一背閘極導電層21B充當背閘極線BG之一部分。
如圖24及圖25中所說明，記憶體電晶體層30B具有字線導電層31Ba至31Bh。字線導電層31Ba至31Bh經形成以在列方向上延伸。字線導電層31Ba至31Bh經由層間絕緣層(未說明)而彼此間絕緣並隔離。字線導電層31Ba至31Bh經分離以用於每一記憶體區塊MBc。字線導電層31Ba及字線導電層31Bb形成於第一(底部)層上。字線導電層31Bc及字線導電層31Bd形成於第二層上。字線導電層31Be及字線導電層31Bf形成於第三層上。字線導電層31Bg及字線導電層31Bh形成於第四(頂部)層上。
字線導電層31Ba至31Bh由(例如)多晶矽(p-Si)組成。
如圖25中所說明，記憶體電晶體層30B亦具有一經形成以穿透字線導電層31Ba、31Bc、31Be及31Bg之記憶體孔32Ba以及一經形成以穿透字線導電層31Bb、31Bd、31Bf及31Bh之記憶體孔32Bb。記憶體孔32Ba及32Bb以矩陣形式形成於列及行方向上。記憶體孔32Ba及32Bb經形成以匹配各別背閘極孔22B在行方向上之相對端。
此外，如圖25中所說明，記憶體電晶體層30B在各別記憶體孔32Ba及32Bb內具有一阻擋絕緣層33Ba、一電荷儲存層33Bb、一穿隧絕緣層33Bc及一記憶體圓柱形半導體層34Ba及34Bb。每一阻擋絕緣層33Ba以特定厚度形成於記憶體孔32B之側壁上。每一電荷儲存層33Bb以特定厚度形成於阻擋絕緣層33Ba之側壁上。每一穿隧絕緣層33Bc以特定厚度形成於電荷儲存層33Bb之側壁上。記憶體圓柱形半導體層34Ba及34Bb經形成以填充各別記憶體孔32Ba及32Bb。記憶體圓柱形半導體層34Ba及34Bb中之每一者以延伸於層疊方向上之圓柱形形狀形成。記憶體圓柱形半導體層34Ba及34Bb經形成而與底部半導體層24B之在行方向上之相對端處的頂部表面接觸。亦即，包括於記憶體串MSb中之每一半導體層包括一對記憶體圓柱形半導體層34Ba及34Bb(圓柱形部分)以及一經形成以接合記憶體圓柱形半導體層34Ba 及34Bb之底部端的底部半導體層24B(接合部分)。包括於記憶體串MSb中之每一半導體層以U形形成，如自列方向觀看。
阻擋絕緣層33Ba及穿隧絕緣層33Bc由(例如)氧化矽(SiO2)組成。電荷儲存層33Bb由(例如)氮化矽(SiN)組成。記憶體圓柱形半導體層34B由(例如)多晶矽(p-Si)組成。
在如上文所提及之記憶體電晶體層30B之組態中，字線導電層31Ba至31Bh充當記憶體電晶體MTrb1至MTrb8之控制閘極。此外，字線導電層31Ba至31Bh充當字線WLb1至WLb8之部分。
如圖24及圖25中所說明，選擇電晶體層40B具有一源極側導電層41B及一汲極側導電層42B。每一源極側導電層41B及汲極側導電層42B經形成以在列方向上延伸。每一源極側導電層41B形成於頂部字線導電層31Bg上方。每一源極側導電層42B形成於頂部字線導電層31Bh上方。
源極側導電層41B及汲極側導電層42B由(例如)多晶矽(p-Si)組成。
如圖25中所說明，選擇電晶體層40B亦具有一經形成以穿透源極側導電層41B之源極側孔43B及一經形成以穿透汲極側導電層42B之汲極側孔44B。每一源極側孔43B形成於匹配各別記憶體孔32Ba之位置處。每一汲極側孔44B形成於匹配各別記憶體孔32Bb之位置處。
此外，如圖25中所說明，選擇電晶體層40B在每一源極側孔43B內具有一阻擋絕緣層45Ba、一電荷儲存層45Bb、一穿隧絕緣層45Bc及一源極側圓柱形半導體層46B。每一阻擋絕緣層45Ba以特定厚度形成於源極側孔43B之側壁上。每一電荷儲存層45Bb以特定厚度形成於阻擋絕緣層45Ba之側壁上。每一穿隧絕緣層45Bc以特定厚度形成於電荷儲存層45Bb之側壁上。每一源極側圓柱形半導體層46B經形成以填充源極側孔43B。源極側圓柱形半導體層46B以矩陣形式形成於列 及行方向上。每一源極側圓柱形半導體層46B以延伸於層疊方向上之圓柱形形狀形成。每一源極側圓柱形半導體層46B經形成而與對應記憶體圓柱形半導體層34Ba之頂部表面接觸。
阻擋絕緣層45Ba及穿隧絕緣層45Bc由(例如)氧化矽(SiO2)組成。電荷儲存層45Bb由(例如)氮化矽(SiN)組成。源極側圓柱形半導體層46B由(例如)多晶矽(p-Si)組成。
此外，如圖25中所說明，選擇電晶體層40B在每一汲極側孔44B內具有一阻擋絕緣層47Ba、一電荷儲存層47Bb、一穿隧絕緣層47Bc及一汲極側圓柱形半導體層48B。每一阻擋絕緣層47Ba以特定厚度形成於汲極側孔44B之側壁上。每一電荷儲存層47Bb以特定厚度形成於阻擋絕緣層47Ba之側壁上。每一穿隧絕緣層47Bc以特定厚度形成於電荷儲存層47Bb之側壁上。每一汲極側圓柱形半導體層48B經形成以填充汲極側孔44B。汲極側圓柱形半導體層48B以矩陣形式形成於列及行方向上。每一汲極側圓柱形半導體層48B以延伸於層疊方向上之圓柱形形狀形成。每一汲極側圓柱形半導體層48B經形成而與對應記憶體圓柱形半導體層34Bb之頂部表面接觸。
阻擋絕緣層47Ba及穿隧絕緣層47Bc由(例如)氧化矽(SiO2)組成。電荷儲存層47Bb由(例如)氮化矽(SiN)組成。汲極側圓柱形半導體層48B由(例如)多晶矽(p-Si)組成。
在如上文所提及之選擇電晶體層40B之組態中，每一源極側導電層41B充當源極側選擇電晶體SSTrb之控制閘極。此外，每一源極側導電層41B充當源極側選擇閘極線SGSb之部分。每一汲極側導電層42B充當汲極側選擇電晶體SDTrb之控制閘極。每一汲極側導電層42B亦充當汲極側選擇閘極線SGDb之部分。
此外，如圖24中所說明，源極線導電層51B形成於在列方向上對齊之源極側圓柱形半導體層46B之頂部表面上。每一源極線導電層 51B經形成以在列方向上延伸。每一源極線導電層51B充當源極線SLb。此外，位元線導電層52B形成於在列方向上對齊之汲極側圓柱形半導體層48B之頂部表面上。每一位元線導電層52B經形成以在行方向上延伸。每一位元線導電層52B充當位元線BLb。
(第四實施例中之非揮發性半導體裝置之操作)
現將在下文中描述根據第四實施例之非揮發性半導體裝置之操作。如在第三實施例中，在讀取操作之前，根據第四實施例之控制信號產生單元16對經連接至未選定記憶體串MSb之未選定汲極側選擇電晶體SDTrb(n-sel)及未選定源極側選擇電晶體SSTrb(n-sel)的控制閘極執行預程式化。因此，此增加此等控制閘極之臨限電壓。
此外，如在第三實施例中，在讀取操作之後，第四實施例之控制信號產生單元16抹除未選定汲極側選擇電晶體SDTrb(n-sel)及未選定源極側選擇電晶體SSTrb(n-sel)之控制閘極的預程式化。因此，此降低此等控制閘極之臨限電壓。
(第四實施例中之非揮發性半導體裝置之優勢)
將在下文中描述根據第四實施例之非揮發性半導體裝置之優勢。第四實施例之非揮發性半導體儲存裝置以與第三實施例中所描述之方式相同的方式操作。因此，第四實施例之非揮發性半導體儲存裝置具有與第三實施例相同之優勢。
[其他實施例]
雖然已描述了非揮發性半導體儲存裝置之實施例，但本發明不意欲限制於所揭示之實施例且可在未脫離本發明之精神的情形下對其進行各種其他改變、添加、替代或其類似者。
舉例而言，第四實施例之非揮發性半導體儲存裝置可經組態以僅對經連接至選定記憶體串MSb(sel)之未選定汲極側選擇電晶體SDTrb(n-sel)執行預程式化。第四實施例之非揮發性半導體儲存裝置 亦可經組態以僅對經連接至選定記憶體串MS(sel)之未選定源極側選擇電晶體SSTrb(n-sel)執行預程式化。
11‧‧‧記憶體單元陣列
12‧‧‧列解碼器
13‧‧‧列解碼器
16‧‧‧控制信號產生單元
121‧‧‧NAND電路
122‧‧‧NOT電路
123‧‧‧電壓轉換電路
124a‧‧‧第一轉移電晶體
124b‧‧‧第二轉移電晶體
124c‧‧‧第三轉移電晶體
124d‧‧‧第四轉移電晶體
131‧‧‧NAND電路
132‧‧‧NOT電路
133‧‧‧電壓轉換電路
134a‧‧‧第一轉移電晶體
134b‧‧‧第二轉移電晶體
134c‧‧‧第三轉移電晶體
134d‧‧‧第四轉移電晶體
BL‧‧‧位元線
MS‧‧‧記憶體串
SGD‧‧‧汲極側選擇閘極線
SGS‧‧‧源極側選擇閘極線
SgSGD‧‧‧信號
SgSGDOFF‧‧‧信號
SgSGS‧‧‧信號
SgSGSOFF‧‧‧信號
SgWL1‧‧‧信號
SgWL2‧‧‧信號
SgWL3‧‧‧信號
SgWL4‧‧‧信號
SL‧‧‧源極線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
WL4‧‧‧字線

Claims (35)

  1. 一種非揮發性半導體儲存裝置，其包含：複數個記憶體串，該等記憶體串之每一者包括串聯連接之複數個可電性重寫之記憶體單元；及複數個第1選擇電晶體，其等係連接至上述記憶體串之每一者之一端；上述記憶體串之每一者包含：第1半導體層，其包含柱狀部分(columnnar portion)，該柱狀部分係延伸於垂直於基板之方向；第1電荷儲存層，其形成為環繞上述柱狀部分之側表面；及第1導電層，其形成為環繞上述柱狀部分之側表面也環繞上述第1電荷儲存層之側表面，上述第1導電層係作用為上述記憶體單元之各別一者之控制電極；上述第1選擇電晶體之每一者包含：第2半導體層，其自上述柱狀部分之一頂部表面(top surface)向上延伸；第2電荷儲存層，其形成為環繞上述第2半導體層之側表面；及第2導電層，其形成為圍繞上述第2半導體層之側表面也圍繞上述第2電荷儲存層之側表面，上述第2導電層係作用為上述第1選擇電晶體之各別一者之控制電極；上述非揮發性半導體儲存裝置進一步包含控制電路，該控制電路係構成為：在自上述記憶體串之被選定一者讀取資料前，使電荷積聚於與上述記憶體串之未被選定一者連接之上述第1選擇電晶體之一者的上述第2電荷儲存層中。
  2. 如請求項1之非揮發性半導體儲存裝置，其中複數個記憶體區塊之每一者各包括以矩陣形式配置之複數個上述記憶體串；且在自上述記憶體區塊的被選定一者中之上述記憶體串的被選定一者讀取資料前，上述控制電路係使電荷積聚於與上述被選定之記憶體區塊中之上述記憶體串之未被選定一者連接的上述第1選擇電晶體之一者的上述第2電荷儲存層中。
  3. 如請求項1之非揮發性半導體儲存裝置，其中複數個記憶體區塊之每一者各包括以矩陣形式配置之複數個上述記憶體串；且在自上述記憶體區塊的被選定一者中之上述記憶體串的被選定一者讀取資料前，上述控制電路係使電荷積聚於與上述記憶體區塊之未被選定一者中之上述記憶體串連接的上述第1選擇電晶體之上述第2電荷儲存層中。
  4. 如請求項1之非揮發性半導體儲存裝置，其中複數個記憶體區塊之每一者各包括以矩陣形式配置之複數個上述記憶體串；且在自上述記憶體區塊的被選定一者中之上述記憶體串的被選定一者讀取資料前，上述控制電路係使電荷積聚於與上述被選定之記憶體區塊中之上述記憶體串之未被選定一者連接的上述第1選擇電晶體之一者的上述第2電荷儲存層中，並使電荷積聚於與上述記憶體區塊之未被選定一者中之上述記憶體串連接的上述第1選擇電晶體之上述第2電荷儲存層中。
  5. 如請求項1之非揮發性半導體儲存裝置，其中自上述記憶體串的被選定一者讀取資料之後，上述控制電路係使電荷自與上述記憶體串之未被選定一者連接的上述第1選擇 電晶體之一者的上述第2電荷儲存層被排放(discharged)。
  6. 如請求項5之非揮發性半導體儲存裝置，其中：上述控制電路係構成為於與上述記憶體串之未被選定一者連接的上述第1選擇電晶體之一者的閘極附近產生GIDL(閘極誘導汲極洩漏)電流，以藉由該GIDL電流使在上述第2半導體層之電壓增壓(boost)為第1電壓；藉此，將儲存於上述第2電荷儲存層之電荷予以排放。
  7. 如請求項1之非揮發性半導體儲存裝置，其中上述控制電路係藉由對與上述記憶體串之未被選定一者連接的上述第1選擇電晶體之一者的閘極施加以階梯狀方式增壓，而使電荷積聚於上述第2電荷儲存層。
  8. 如請求項1之非揮發性半導體儲存裝置，其包含：複數個第2選擇電晶體，其等係連接至上述記憶體串之另一端；其中上述第2選擇電晶體之每一者包含：第3半導體層，其自上述第1半導體層之底部表面(bottom surface)向下延伸第3電荷儲存層，其形成為圍繞上述第3半導體層之側表面；及第3導電層，其形成為圍繞上述第3半導體層之側表面也圍繞上述第3電荷儲存層之側表面，上述第3導電層係作用為上述第2選擇電晶體之各別一者之控制電極；且在自上述記憶體串的被選定一者讀取資料前，上述控制電路係使電荷積聚於與上述記憶體串之未被選定一者連接的上述第2選擇電晶體之一者的上述第3電荷儲存層中。
  9. 如請求項8之非揮發性半導體儲存裝置，其中： 複數個記憶體區塊之每一者各包括以矩陣形式配置之複數個上述記憶體串；且在自上述記憶體區塊的被選定一者中之上述記憶體串的被選定一者讀取資料之前，上述控制電路係使電荷積聚於與上述被選定之記憶體區塊中之上述記憶體串之未被選定一者連接的上述第2選擇電晶體之一者的上述第3電荷儲存層中。
  10. 如請求項8之非揮發性半導體儲存裝置，其中複數個記憶體區塊之每一者各包括以矩陣形式配置之複數個上述記憶體串；且在自上述記憶體區塊的被選定一者中之上述記憶體串的被選定一者讀取資料之前，上述控制電路係使電荷積聚於與上述記憶體區塊之未被選定一者中之上述記憶體串連接的上述第2選擇電晶體之上述第3電荷儲存層中。
  11. 如請求項8之非揮發性半導體儲存裝置，其中複數個記憶體區塊之每一者各包括以矩陣形式配置之複數個上述記憶體串；且自上述記憶體區塊的被選定一者中之上述記憶體串的被選定一者讀取資料之前，上述控制電路係使電荷積聚於與上述被選定之記憶體區塊中之上述記憶體串之未被選定一者連接的上述第2選擇電晶體之一者的上述第3電荷儲存層中，且使電荷積聚於與上述記憶體區塊之未被選定一者中之上述記憶體串連接的上述第2選擇電晶體之上述第3電荷儲存層中。
  12. 如請求項8之非揮發性半導體儲存裝置，其中自上述記憶體串的被選定一者讀取資料之後，上述控制電路係使電荷自與上述記憶體串之未被選定一者連接的上述第2選擇電晶體之一者的上述第3電荷儲存層被排放。
  13. 如請求項12之非揮發性半導體儲存裝置，其中上述控制電路係構成為於與上述記憶體串之未被選定一者連接的上述第2選擇電晶體之一者之閘極附近產生GIDL電流，以藉由該GIDL電流使在上述第3半導體層之電壓增壓為第2電壓；藉此，將儲存於上述第3電荷儲存層之電荷予以排放。
  14. 如請求項8之非揮發性半導體儲存裝置，其中上述控制電路係藉由對與上述記憶體串之未被選定一者連接的上述第2選擇電晶體之一者的閘極施加以階梯狀方式增壓，而使電荷積聚於第3電荷儲存層。
  15. 如請求項1之非揮發性半導體儲存裝置，其中：上述第1半導體層包括：接合部分(joining portion)，其形成為將一對上述柱狀部分之底端加以接合。
  16. 一種非揮發性半導體儲存裝置，其包含：複數個記憶體串，該等記憶體串之每一者包括串聯連接之複數個可電性重寫之記憶體單元；及複數個第1選擇電晶體，其等係連接至上述記憶體串之每一者之一端；上述記憶體串之每一者包含：第1半導體層，其包含柱狀部分，該柱狀部分係延伸於與基板垂直之方向；第1電荷儲存層，其形成為環繞上述柱狀部分之側表面；及第1導電層，其形成為環繞上述柱狀部分之側表面也環繞上述第1電荷儲存層之側表面，上述第1導電層係作用為上述記憶體單元之各別一者之控制電極；上述第1選擇電晶體之每一者包含：第2半導體層，其自上述柱狀部分之一底部表面向下延伸； 第2電荷儲存層，其形成為環繞上述第2半導體層之側表面；及第2導電層，其形成為圍繞上述第2半導體層之側表面也圍繞上述第2電荷儲存層之側表面，上述第2導電層係作用為上述第1選擇電晶體之各別一者之控制電極；上述非揮發性半導體儲存裝置進一步包含控制電路，該控制電路係構成為：在自上述記憶體串的被選定一者讀取資料之前，使電荷積聚於與上述記憶體串之未被選定一者連接的上述第1選擇電晶體之一者的上述第2電荷儲存層中。
  17. 如請求項16之非揮發性半導體儲存裝置，其中複數個記憶體區塊之每一者各包括以矩陣形式配置之複數個上述記憶體串；且在自上述記憶體區塊的被選定一者中之上述記憶體串的被選定一者讀取資料之前，上述控制電路係使電荷積聚於與上述被選定之記憶體區塊中之上述記憶體串之未被選定一者連接的上述第1選擇電晶體之一者的上述第2電荷儲存層中。
  18. 如請求項16之非揮發性半導體儲存裝置，其中複數個記憶體區塊之每一者各包括以矩陣形式配置之複數個上述記憶體串；且在自上述記憶體區塊的被選定一者中之上述記憶體串的被選定一者讀取資料之前，上述控制電路係使電荷積聚於與上述記憶體區塊之未被選定一者中之上述記憶體串連接的上述第1選擇電晶體之上述第2電荷儲存層中。
  19. 如請求項16之非揮發性半導體儲存裝置，其中複數個記憶體區塊之每一者各包括以矩陣形式配置之複數個上述記憶體串；且 在自上述記憶體區塊的被選定一者中之上述記憶體串的被選定一者讀取資料之前，上述控制電路係使電荷積聚於與上述被選定之記憶體區塊中之上述記憶體串之未被選定一者連接的上述第1選擇電晶體之一者的上述第2電荷儲存層中，且亦使電荷積聚於與上述記憶體區塊之未被選定一者中之上述記憶體串連接的上述第1選擇電晶體之上述第2電荷儲存層中。
  20. 如請求項16之非揮發性半導體儲存裝置，其中自上述記憶體串之被選定一者讀取資料之後，上述控制電路係使電荷自與上述記憶體串之未被選定一者連接的上述第1選擇電晶體之一者的上述第2電荷儲存層被排放。
  21. 一種非揮發性半導體儲存裝置，其包含：第1記憶體串，其包括電性串聯連接之記憶體單元；第1選擇電晶體，其係電性連接至上述第1記憶體串之一端；字線，其係電性連接至上述記憶體單元之一者之閘極；第1線，其係電性連接至上述第1選擇電晶體；及控制器，其構成為於抹除電壓被施加至上述第1線、第1電壓被施加至上述第1選擇電晶體之閘極、且上述抹除電壓係高於上述第1電壓之狀態下，進行抹除操作；且上述控制器係構成為於程式化電壓(program voltage)被施加至上述第1選擇電晶體之上述閘極、第2電壓被施加至上述第1線、第3電壓被施加至上述字線、上述程式化電壓高於上述第2電壓、且上述程式化電壓高於上述第3電壓之狀態下，進行程式化操作。
  22. 如請求項21之非揮發性半導體儲存裝置，其中上述第2電壓係0電壓。
  23. 如請求項21之非揮發性半導體儲存裝置，其進一步包含： 第2選擇電晶體，其電性連接至上述第1記憶體串之另一端；及第2線，其電性連接至上述第2選擇電晶體；其中於上述程式化操作中，上述第2電壓被施加至上述第2選擇電晶體之閘極。
  24. 如請求項22之非揮發性半導體儲存裝置，其進一步包含：第2選擇電晶體，其電性連接至上述第1記憶體串之另一端；及第2線，其電性連接至上述第2選擇電晶體；其中於上述程式化操作中，0電壓被施加至上述第2選擇電晶體之閘極。
  25. 如請求項21之非揮發性半導體儲存裝置，其進一步包含：複數字線，其等電性連接至上述記憶體單元；其中於上述程式化操作中，上述第2電壓被施加至該等字線。
  26. 如請求項23之非揮發性半導體儲存裝置，其進一步包含：第2記憶體串，其包括電性串聯連接之記憶體單元；其中上述第1線或上述第2線係電性連接至上述第1記憶體串及上述第2記憶體串之兩者。
  27. 如請求項21之非揮發性半導體儲存裝置，其中上述控制器係構成為於通過電壓(pass voltage)被施加至上述第1選擇電晶體之上述閘極之後，上述程式化電壓被施加至上述第1選擇電晶體之閘極之狀態下，進行上述程式化操作。
  28. 一種控制非揮發性半導體儲存裝置之方法，該非揮發性半導體儲存裝置包含：其中串聯連接有記憶體單元之第1記憶體串、電性連接至上述第1記憶體串之一端的第1選擇電晶體、電性連接至上述記憶體單元之一者之閘極的字線、及電性連接至上述第1 選擇電晶體之第1線；該方法包含以下之步驟於抹除電壓被施加至上述第1線、第1電壓被施加至上述第1選擇電晶體之閘極，且上述抹除電壓係高於上述第1電壓之狀態下進行抹除；及於程式化電壓被施加至上述第1選擇電晶體之上述閘極、第2電壓被施加至上述第1線、第3電壓被施加至上述字線、上述程式化電壓係高於上述第2電壓、且上述程式化電壓係高於上述第3電壓之狀態下進行程式化。
  29. 如請求項28之方法，其中上述抹除係用於上述第1記憶體串之單元之抹除，且上述程式化係用於上述第1選擇電晶體之程式化。
  30. 如請求項28之方法，其中上述第2電壓係0電壓。
  31. 如請求項28之方法，其中上述非揮發性半導體儲存裝置進一步包含：第2選擇電晶體，其電性連接至上述第1記憶體串之另一端；及第2線，其電性連接至上述第2選擇電晶體；其中於上述程式化時，上述第2電壓係被施加至上述第2選擇電晶體之閘極。
  32. 如請求項30之方法，其中上述非揮發性半導體儲存裝置進一步包含：第2選擇電晶體，其電性連接至上述第1記憶體串之另一端；及第2線，其電性連接至上述第2選擇電晶體；其中於上述程式化時，0電壓係被施加至上述第2選擇電晶體之閘 極。
  33. 如請求項28之方法，其中上述非揮發性半導體儲存裝置進一步包含：複數字線，其等電性連接至上述記憶體單元；其中於上述程式化時，上述第2電壓係被施加至該等字線。
  34. 如請求項30之方法，其中上述非揮發性半導體儲存裝置進一步包含：第2記憶體串，其包括電性串聯連接之記憶體單元；其中上述第1線或上述第2線係電性連接至上述第1記憶體串及上述第2記憶體串兩者。
  35. 如請求項28之方法，其中於通過電壓被施加至上述第1選擇電晶體之上述閘極之後，上述程式化電壓被施加至上述第1選擇電晶體之閘極之狀態下，進行上述程式化。
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