JP2010114380A - 半導体装置 - Google Patents

Abstract

【課題】コンタクト抵抗が低い半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の半導体基板と、埋め込み酸化膜と、第２導電型の半導体層と、を備えるＳＯＩ基板に作られ、前記埋め込み酸化膜は、自己に穿設された、前記半導体基板と前記半導体層とを連通する、第１の開口を有し、前記半導体基板は、その表面部分に埋め込み状態に形成され、前記第１の開口内の前記半導体層の埋設部と互いに電気的に接続している、第２導電型の接続層を有し、前記半導体層及び前記埋め込み酸化膜を貫通して、前記接続層の表面部分に至る第２の開口内に埋め込まれて、側面において前記半導体層と電気的に接続し、底面において前記接続層と電気的に接続する、コンタクト電極と、を備える。
【選択図】図１

Description

本発明は、半導体装置に関する。

近年、ＳＯＩ（Silicon On Insulator）基板を用いた半導体素子が開発されている。ＳＯＩ基板とは、半導体基板と半導体層（ＳＯＩ層）の間にＢＯＸ（Buried Oxide）層（埋め込み酸化膜）を埋め込んだ構造の基板である。このＳＯＩ基板は、例えばＮＡＮＤ型不揮発性半導体記憶素子の基板として用いられている（特許文献１参照）。

ＳＯＩ基板を用いて形成される半導体素子において、半導体層の膜厚は、動作周波数、耐圧及び最大電流値などの設計事項に基づいて最適化が図られる。例えば、ＳＯＩ基板表面にＭＯＳゲートを有する片側ゲートのＭＯＳ−ＳＩＴ（Static Induction Transistor）構造では、カットオフ特性を向上させるために半導体層を薄くする事が望まれている。

しかし、例えば厚さが数十ｎｍ程度の薄い半導体層にコンタクト電極を設けようとした場合、コンタクト面積（半導体層と接触するコンタクト電極の側面及び底部の面積）が不十分になるので、厚い半導体層を用いた場合よりもコンタクト抵抗が高くなってしまうという問題があった。また、薄い半導体層の場合、コンタクト電極の深さを安定して制御することは困難である。そのため、コンタクト電極が半導体層の下層であるＢＯＸ層に到達してしまった場合、コンタクト電極の底部が半導体層に接触できず、コンタクト面積が更に減少してコンタクト抵抗が増大するという問題があった。また、コンタクト電極の底部が半導体層に形成できた場合であっても、コンタクト電極の底部とＢＯＸ層との間の半導体層が薄くなってしまうので、コンタクト抵抗が増大するという問題があった。

また、これらの場合にコンタクト電極の材料と半導体層を反応させてコンタクト抵抗を下げようとすると、半導体材料がコンタクト電極の材料に食われてしまっていた。そのため、コンタクト電極の近傍における半導体材料が不足して、半導体層とコンタクト電極との間に局所的な断線を引き起こすという問題もあった。

これらの問題を解決するために、次の構造が考えられる。即ち、コンタクト領域下のＢＯＸ層を全面的に除去してから半導体層を形成し、コンタクト領域下の半導体基板表面に設けた導電性領域にコンタクト電極の底部を接続するコンタクト構造である。しかしながら、トランジスタのチャネル領域が半導体層でありながら、コンタクト領域のＢＯＸ層を全面的に除去してしまうと、ＢＯＸ層の厚さに相当する段差が半導体層の表面に形成されてしまい、溝となって残ってしまう。この溝形状は、その後の製造工程において、配線工程での配線の断線や、溝に埋め込まれた不要膜がＣＭＰ（Chemical Mechanical Polishing）工程で除去し切れずに残ってしまうなどという問題を新たに引き起こしていた。
特開２００６−７３９３９号公報

本発明の目的は、コンタクト抵抗が低い半導体装置を提供することにある。

本願発明の一態様によれば、第１導電型の半導体基板と、前記半導体基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された、第２導電型の、半導体層と、を備えるＳＯＩ基板に作られた、半導体装置であって、前記埋め込み酸化膜は、自己に穿設された、前記半導体基板と前記半導体層とを連通する、第１の開口を有し、前記半導体層は、前記第１の開口に埋設されて前記半導体基板に接している埋設部と、前記埋設部上及び前記埋め込み酸化膜上に位置する半導体層本体部と、を有するものとして構成され、前記半導体基板は、その表面部分に埋め込み状態に形成され、前記第１の開口内の前記埋設部と互いに電気的に接続している、第２導電型の接続層を有し、さらに、上下に重なった状態にある前記半導体層本体部及び前記埋め込み酸化膜を貫通して、前記接続層の表面部分に至る第２の開口内に埋め込まれて、側面において前記半導体層本体部と電気的に接続し、底面において前記接続層と電気的に接続する、コンタクト電極と、を備えることを特徴とする半導体装置が提供される。

本発明によれば、コンタクト抵抗が低い半導体装置を提供できる。

以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１を参照して、本発明の第１の実施形態について説明する。本実施形態は、ＳＯＩ基板を用いた半導体装置におけるコンタクト電極の側面と底部から効果的に電流を流せるようにしたものである。

図１は、第１の実施形態に係る半導体装置におけるコンタクト領域の断面図である。この図は、例えばＳＯＩ基板上に形成されているトランジスタ等のドレインコンタクト領域又はソースコンタクト領域を表す。ただし、コンタクト領域以外の構造は図示を省略している。

同図に示す様に、この半導体装置は、半導体基板（シリコン基板または支持基板とも称する）１１と、半導体基板１１上のＢＯＸ層（埋め込み酸化膜）１２と、ＢＯＸ層１２上の半導体層（ＳＯＩ層、シリコン層）１３と、を有するＳＯＩ基板を用いて構成されている。

ここでは、例えば半導体基板１１の導電型はＰ型とし、半導体層１３はＮ^＋型として説明する。

半導体層１３上にはゲート絶縁膜１８が形成されている。ＢＯＸ層１２には開口ＯＰ１（第１の開口）が形成されている。半導体層１３は、開口ＯＰ１に埋設されて半導体基板１１に接している埋設部と、埋設部上及びＢＯＸ層１２上に位置する半導体層本体部と、を有するものとして構成されている。

半導体基板１１は、その表面部分に埋め込み状態に形成されているＮ^＋型の接続拡散層（接続層）２１を有している。接続拡散層２１は、開口ＯＰ１を介して半導体層１３と電気的に接続している。

コンタクト開口２２（第２の開口）は、ゲート絶縁膜１８、半導体層１３及びＢＯＸ層１２を貫通して、接続拡散層２１の表面部分に至っている。

コンタクト電極１４は、コンタクト開口２２内に埋め込まれて、側面において半導体層１３と電気的に接続し、底面において接続拡散層２１と電気的に接続している。コンタクト電極１４のバリアメタルの材料としては、例えばチタン（Ｔｉ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）及び鉄（Ｆｅ）等の何れかを用いる事ができる。

この様に、ＢＯＸ層１２よりも下の半導体基板１１側の部分でコンタクトしたコンタクト電極１４から流れる（または流れ込む）電流を、チャネル領域としての半導体層１３に戻すために、コンタクト開口２２以外に複数個の開口ＯＰ１が設けられ、その開口ＯＰ１の各々が半導体層１３と同一導電型の接続拡散層２１で電気的に接続されている。

この様な構造により、電流は同図に示す電流経路Ｉ１のみに流れるのではなく、電流経路Ｉ２も経由して流れることが出来る。

上述した様に、本実施形態によれば、コンタクト電極１４の側面の一部から半導体層１３への電流のパスに加え、コンタクト電極１４の底部から接続拡散層２１及び開口ＯＰ１を介して半導体層１３への電流のパスも形成されるので、コンタクト面積が増加し、コンタクト抵抗を低減できる。

また、コンタクト領域のＢＯＸ層１２を全面的に除去する必要がないため、半導体層１３の表面に溝構造が形成され難く、半導体層１３の表面の平坦性を向上できる。

また、半導体層１３の側面のみでコンタクトを形成しなくとも済むよう、半導体層１３の下側のＢＯＸ層１２にもコンタクト開口２２を設け、コンタクト電極１４の底部と接続拡散層２１とによってもコンタクトを形成するようにしている。これにより、深さ方向にコンタクト電極の底部位置のマージンを確保できることになる。これにより、例えば厚さが数十ｎｍ程度の薄い半導体層１３を用いても、確実にコンタクト抵抗を低減できる。

なお、開口ＯＰ１は半導体層１３と接続拡散層２１とを電気的に接続できれば良く、図示されている数や形状に限られない。

また、半導体層１３等が形成される前に、予めコンタクト開口２２の一部をＢＯＸ層１２に形成しておいても良い。この場合、半導体層１３等が形成された後でコンタクト開口２２を形成する際に、半導体層１３とＢＯＸ層１２の異なる材質をエッチングする必要が無くなる。

（第２の実施形態）
次に、図２乃至図１７を参照して本発明の第２の実施形態について説明する。本実施形態は、第１の実施形態のコンタクトの構造を用いて構成された半導体装置（ＮＡＮＤ型不揮発性半導体記憶装置）を示すものである。

（ａ）構造
まず、図２乃至図６を用いて、第２の実施形態に係る半導体装置のメモリセルユニットＭＵと、ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２（スイッチングトランジスタ）の平面構造例及び断面構成例について説明する。図２は、半導体装置の一部分の平面図である。図３は、図２中のＶ−Ｖ線に沿った断面図である。図４は、図２中のＶＩ−ＶＩ線に沿った断面図である。図５は、図２中のＩ−Ｉ線に沿った断面図である。図６は、図２中のＩＩ−ＩＩ線に沿った断面図である。

図２に示すように、ＢＬ方向（第１の方向）に素子領域ＡＡ及び素子分離絶縁膜ＳＴＩが延びている。この素子領域ＡＡと素子分離絶縁膜ＳＴＩはＷＬ方向（第２の方向）に交互に配置されている。ＷＬ方向に複数のワード線ＷＬが、ＢＬ方向に所定の間隔をおいて、延びている。これらワード線を挟むように、ＷＬ方向に延びる選択ゲート線ＳＧＤ及びＳＧＳが配置されている。素子領域ＡＡとワード線ＷＬが交差する位置にはメモリセルトランジスタＭＴが形成されている。素子領域ＡＡと選択ゲート線ＳＧＳが交差する位置にはソース側選択トランジスタＳＴ１が形成されている。素子領域ＡＡと選択ゲート線ＳＧＤが交差する位置にはドレイン側選択トランジスタＳＴ２が形成されている。つまり、この半導体装置は、ＢＬ方向に並んだ複数のメモリセルトランジスタＭＴと、それらの両端に位置するドレイン側選択トランジスタ及びソース側選択トランジスタと、を有するＮＡＮＤストリングを備え、複数のＮＡＮＤストリングがＷＬ方向に並んでいる。また以降の記載において、「外側」、「内側」とは、ソース側及びドレイン側選択トランジスタにおいて複数のメモリセルトランジスタＭＴが形成された側を内側とし、メモリセルトランジスタＭＴが形成された側と反対側を外側と称する。

また、選択ゲート線ＳＧＤの外側における各素子領域ＡＡにはビット線コンタクトＢＣが形成されている。選択ゲート線ＳＧＳの外側にはＷＬ方向に延びるソース線コンタクトＳＣが形成されている。また、素子領域ＡＡ上には、ビット線コンタクトＢＣに接続された、ＢＬ方向に延びるビット線（図示せず）が配置されている。

次に、断面構造について説明する。

図４に示すように、半導体層１３上に、メモリセルユニットＭＵと、ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２が設けられている。

図示するように、第２の実施形態に係る半導体装置は、半導体（Ｓｉ）基板１１上にＢＯＸ層１２により分離されて形成された半導体（Ｓｉ）層１３を有するＳＯＩ基板である。また、ＢＯＸ層１２に開口が形成されていることから部分ＳＯＩ基板ということもできる。

半導体層１３には、メモリセルユニットＭＵの下方にＮ⁻ウェルが、ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２の下方にＰウェルが、ビット線コンタクトＢＣ及びソース線コンタクトＳＣの周囲にＮ^＋拡散層（Ｎ^＋ウェル）２０が、それぞれ形成されている。

メモリセルユニットＭＵは、半導体層１３上に設けられ、電流経路が直列接続された複数（ここでは、８個）のメモリセルトランジスタＭＴを備えている。

メモリセルトランジスタＭＴは、半導体層（Ｎ⁻層）１３上に、順次設けられたトンネル絶縁膜Ｇ_ＯＸ、浮遊ゲート電極ＦＧ、ゲート間絶縁膜ＩＰＤ、制御電極ＣＧ、をそれぞれ備えた積層構造を有している。また、メモリセルユニットＭＵが形成された半導体層１３の抵抗を減らすため、メモリセルトランジスタＭＴ間の半導体層１３にＮ^＋層からなる拡散層を有していても良い。

ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２は、メモリセルユニットＭＵを選択するため、ＢＬ方向に沿ってメモリセルユニットＭＵに隣接して配置されている。半導体層１３上にゲート絶縁膜１８が形成され、ゲート絶縁膜１８上にゲート電極１９が形成されている。また、ゲート電極１９は上層ゲート電極と下層ゲート電極から構成されており、ゲート電極１９中には開口を有するゲート間絶縁膜ＩＰＤが形成されている。上層ゲート電極はメモリセルトランジスタＭＴの制御電極ＣＧと、下層ゲート電極はメモリセルトランジスタＭＴの浮遊ゲート電極ＦＧと、ゲート間絶縁膜はメモリセルトランジスタＭＴのゲート間絶縁膜ＩＰＤと同じ材質である。さらに、ソース側選択トランジスタＳＴ１，ＳＴ１間及びドレイン側選択トランジスタＳＴ２，ＳＴ２間の半導体層１３には、ソース／ドレイン拡散層として、前述のＮ^＋拡散層２０が形成されている。

また、Ｎ^＋拡散層２０と半導体層（Ｎ⁻層）１３との間にはソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２のチャネル２４が配置されている。さらに、このチャネル２４は開口ＯＰ４上に形成され、開口ＯＰ４を通じてＰウェル１ｃとチャネル２４が導通している。メモリセルトランジスタＭＴの浮遊ゲート電極ＦＧに蓄積された電荷を消去する際にＰウェル１ｃに高電位を加えるが、この高電位を半導体層（Ｎ⁻層）１３まで転送する必要がある。ここで、開口ＯＰ４により、Ｐウェル１ｃからチャネル２４を通じて半導体層（Ｎ⁻層）１３に高電位を転送することができる。

メモリセルユニットＭＵ上と、ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２上を覆うように、層間絶縁膜３０−１が設けられている。

ビット線コンタクトＢＣ及びソース線コンタクトＳＣとしては、コンタクト抵抗を低減するため、第１の実施形態に係るコンタクトの構造を採用している。

即ち、ＢＯＸ層１２には、コンタクト開口２２とドレイン側選択トランジスタＳＴ２との間に開口ＯＰ１（第１の開口）が形成され、コンタクト開口２３とソース側選択トランジスタＳＴ１との間に開口ＯＰ２（第１の開口）が形成されている。

半導体基板１１は、その表面部分に埋め込み状態に形成されているＮ^＋型の接続拡散層２１を有している。接続拡散層２１は、各々開口ＯＰ１，ＯＰ２を介して半導体層１３内のＮ^＋拡散層２０と電気的に接続している。

コンタクト開口２２，２３（第２の開口）は、層間絶縁膜３０−１、ゲート絶縁膜１８、半導体層１３及びＢＯＸ層１２を貫通して、接続拡散層２１の表面部分に至っている。

各々のコンタクト開口２２，２３の内部には、チタン（Ｔｉ）等（材料は第１の実施形態と同様）の導電層が埋め込まれ、ビット線コンタクトＢＣ及びソース線コンタクトＳＣが形成されている。ビット線コンタクトＢＣ及びソース線コンタクトＳＣは、側面においてＮ^＋拡散層２０と電気的に接続し、底面において接続拡散層２１と電気的に接続している。

ソース線ＳＬは、ソース線コンタクトＳＣ上に設けられ、ソース側選択トランジスタＳＴ１の電流経路に電気的に接続されている。

ビット線ＢＬは、ビット線コンタクトＢＣ上に設けられ、ドレイン側選択トランジスタＳＴ２の電流経路に電気的に接続されている。ここで、開口ＯＰ１，ＯＰ１間と開口ＯＰ２，ＯＰ２間にＢＯＸ層１２が形成されている。そのため、開口ＯＰ１，ＯＰ１間と開口ＯＰ２，ＯＰ２間が各々接続された大きな開口を形成した場合に比べて、半導体層１３の上面の平坦性が向上し、ビット線ＢＬ等も平坦に形成でき、ビット線オープンなどが生じにくい。

ビット線ＢＬ上に、層間絶縁膜３０−２が設けられている。

次に、図２中のＶＩ−ＶＩ線に沿った断面について説明する。

図３に示すように、浮遊ゲート電極ＦＧは素子分離絶縁膜ＳＴＩで分離された半導体層１３上に形成されている。浮遊ゲート電極ＦＧ上にはゲート間絶縁膜ＩＰＤを介して制御電極ＣＧが形成されている。この制御電極ＣＧは複数の浮遊ゲート電極ＦＧ上に連続して形成され、ワード線ＷＬを構成している。

また、図３中に破線３１で囲って示すように、ＢＯＸ層１２と素子分離絶縁膜ＳＴＩとが接している。そのため、浮遊ゲート電極ＦＧの下に形成された半導体層１３がそれぞれ絶縁膜で囲まれることになり、メモリセルトランジスタＭＴ間の耐圧を向上することが可能である。なお、素子分離絶縁膜ＳＴＩがＢＯＸ層１２を突き抜けている場合でも、浮遊ゲート電極ＦＧの下に形成された半導体層１３がそれぞれ絶縁膜で囲まれているので同様の効果がある。

次に、図２中のＩ−Ｉ線及びＩＩ−ＩＩ線に沿った断面について説明する。

図５に示す様に、各々のビット線コンタクトＢＣの底部は接続拡散層２１に接続され、図５中の手前方向の側面の一部はＮ^＋拡散層２０に接続されている。

図６に示す様に、ソース線コンタクトＳＣはＷＬ方向に延在して、その底部が複数の接続拡散層２１に接続されている。

なお、この図６は、理想的なエッチングが行われた場合の断面図を表している。すなわち、エッチングの条件によりソース線コンタクトＳＣの底部が平坦で無い場合もある。

（ｂ）製造方法
次に、図７乃至図１４を用いて、第２の実施形態に係る半導体装置の製造方法について説明する。本例では、図４に示した断面構造を有する半導体装置を一例に挙げて説明する。この説明においては、図７のフローに従って説明する。

ステップＳＴ１（ＢＯＸ層の形成）
まず、図８に示すように、半導体基板１１中に、例えば、イオン注入法等を用いてボロン（Ｂ）等のＰ型の不純物を注入し、Ｐウェル１ａを形成する。続いて、半導体基板１１中に、例えば、イオン注入法等を用いてヒ素（Ａｓ）等のＮ型の不純物を注入し、Ｎウェル１ｂを、Ｐウェル１ａ上に形成する。続いて、同様の工程により、Ｐウェル１ｃを、Ｎウェル１ｂ上に形成する。

続いて、半導体基板１１（Ｐウェル１ｃ）上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法等により、シリコン酸化（ＳｉＯ_２）膜等を４０ｎｍ程度形成し、ＢＯＸ層１２を形成する。

ステップＳＴ２（Ｓｅｅｄ開口の形成）
続いて、図９に示すように、例えば、フォトリソグラフィー法等を用いて、ソース側選択トランジスタＳＴ１の形成位置とコンタクト開口２３の形成位置との間、ドレイン側選択トランジスタＳＴ２の形成位置とコンタクト開口２２の形成位置との間、及びチャネル２４の形成位置に、半導体基板１１（Ｐウェル１ｃ）表面上が露出する開口ＯＰ１，ＯＰ２，ＯＰ４を形成する。

ステップＳＴ３（ａ−Ｓｉの成膜、結晶化アニール）
続いて、図１０に示すように、ＢＯＸ層１２上に、例えば、ＣＶＤ法等を用いて、アモルファスシリコン（ａ−Ｓｉ）層を２０ｎｍ〜１００ｎｍ程度形成する。

続いて、図１１に示すように、アモルファスシリコン層を、例えば、４５０℃〜７００℃程度でアニールする。この際、開口ＯＰ１，ＯＰ２，ＯＰ４から露出する半導体基板１１の結晶を結晶種（図中の×印）としてアモルファスシリコン層を固相成長させて、良質の半導体層（結晶性シリコン層）１３を得ることができる。さらに、このアニール工程の際には、選択トランジスタが形成されるＳＴエリア３４のみならず、メモリセルユニットＭＵが形成されるＭＵエリア３３におけるアモルファスシリコン層も、固相成長させることができる。ここで、開口ＯＰ１，ＯＰ２，ＯＰ４はＳｅｅｄ開口の役割も果たしている。

ステップＳＴ４（接続拡散層の形成；パターンＩ）
続いて、半導体層１３の上面を例えば熱酸化することにより、犠牲酸化膜４０を形成する。その後、図１２に示すように、ソース側選択トランジスタＳＴ１，ＳＴ１間、及びドレイン側選択トランジスタＳＴ２，ＳＴ２間の開口ＯＰ１，ＯＰ２上に開口を有するレジストマスク５０を形成する。その後、イオンインプランテーション法を用いて、ＢＯＸ層１２下の半導体基板１１表面から半導体層１３表面に接続拡散層２１及びＮ^＋拡散層２０を形成する。その後、レジストマスク５０及び犠牲酸化膜４０を剥離する。

なお、複数回に分けてイオンを打ち込むことにより、ＢＯＸ層１２下の接続拡散層２１の不純物濃度を濃くして、半導体層１３表面のＮ^＋拡散層２０の不純物濃度を薄くすることも可能である。その結果、ソース側選択トランジスタＳＴ１、ドレイン側選択トランジスタＳＴ２のカットオフ特性を向上させることが可能である。

また、まずＢＯＸ層１２下から開口ＯＰ１，ＯＰ２中まで接続拡散層２１を形成し、後述するステップＳＴ５の後にソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２のＮ^＋拡散層２０を形成することにより、接続拡散層２１と、ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２のＮ^＋拡散層２０と、を接続することも可能である。その結果、ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２のＮ^＋拡散層２０がゲート絶縁膜形成工程等の熱拡散により広がることを防ぐことができ、ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２のカットオフ特性を向上させることが可能である。

また、この工程は、周辺トランジスタ（図示せず）のＮウェル形成工程と同時に行うことも可能である。その結果、製造工程を省略することができる。

ステップＳＴ５（トンネル絶縁膜、及びコントロールゲート等の形成）
続いて、図１３に示すように、半導体層１３上に、例えば熱酸化法等を用いて酸化膜を形成し、トンネル絶縁膜Ｇ_ＯＸとゲート絶縁膜１８を形成する。続いて、トンネル絶縁膜Ｇ_ＯＸ上及びゲート絶縁膜１８上に、周知の製造工程を用いて、ポリシリコン層を堆積した後、素子領域を複数に分け、ＢＯＸ層１２にまでいたる素子分離絶縁膜を形成する。この素子分離絶縁膜の上面を用いてメモリセルトランジスタＭＴと、ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２の上面の平坦化を行う。その後、ゲート間絶縁膜ＩＰＤ、ポリシリコン層等を順次積層し、加工することによりメモリセルトランジスタＭＴ等を形成する。

ステップＳＴ６（コンタクトの形成）
その後、半導体基板１１全面に層間絶縁膜３０−１を堆積させメモリセルトランジスタＭＴ間等を埋める。その後、リソグラフィ技術を用いて、コンタクト電極を形成する位置（本実施形態では選択トランジスタＳＴ１，ＳＴ１間及びＳＴ２，ＳＴ２間）のレジスト膜に開口を選択的に形成し、ＲＩＥ（Reactive Ion Etching）等のエッチングにより、この開口における層間絶縁膜３０−１、ゲート絶縁膜１８、半導体層１３、ＢＯＸ層１２及び半導体基板１１の上部を除去する。その結果、図１４に示すように、コンタクト開口２２，２３が形成される。

ここで、ソース線コンタクトＳＣ用のコンタクト開口２３とビット線コンタクトＢＣ用のコンタクト開口２２を別々に開口しても良い。これにより、コンタクト開口２２，２３の底部位置の制御性が向上する。その理由は、ライン状に形成されるソース線コンタクトＳＣ用のコンタクト開口２３と穴状に開口されるビット線コンタクトＢＣ用のコンタクト開口２２ではエッチングガスのコンタクト開口への流入量が異なり、コンタクト開口２３の方が、エッチング速度が早くなるからである。

その後、コンタクト開口２２，２３に、例えばチタン（Ｔｉ）等の導電層を埋め込み、ビット線コンタクトＢＣ及びソース線コンタクトＳＣを形成する。なお、デュアルダマシン法を用いて、上層配線用の溝を加工してからコンタクト開口２２，２３に導電層を埋め込んでも良い。

その後、周知の技術を用いて上層配線等を形成することにより、図４の断面構造を有する半導体記憶装置が製造できる。

（ｃ）他の製造方法
次に、図１５乃至図１７を参照して、接続拡散層２１を形成する工程が上述の製造方法とは異なる製造方法について説明する。この説明においては、図１５のフローに従って説明する。同図のフローにおいて、図７のフローと同じステップには同一の符号を付し、説明を省略する。

この製造方法では、ステップＳＴ４（接続拡散層の形成；パターンＩ）に代えて、前述したステップＳＴ５（トンネル絶縁膜、及びコントロールゲート等の形成）の後、以下のステップＳＴ５’を行う。

ステップＳＴ５’（接続拡散層の形成；パターンII）
図１６に示す様に、ソース側選択トランジスタＳＴ１，ＳＴ１間及びドレイン側選択トランジスタＳＴ２，ＳＴ２間の開口ＯＰ１，ＯＰ２上に開口を有するレジストマスク５０を形成する。ここで、ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２のゲート電極１９はレジストマスク５０により覆われる。その後、イオンインプランテーション法を用いてＢＯＸ層１２下の半導体基板１１表面から開口ＯＰ１，ＯＰ２中まで接続拡散層２１を形成する。

続いて、このレジストマスク５０を剥離した後、選択トランジスタＳＴ１，ＳＴ２のゲート電極１９をマスクとしてソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２のＮ^＋拡散層２０を形成することにより、接続拡散層２１とソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２のＮ^＋拡散層２０とが各々接続される。この形成方法によれば、接続拡散層２１と、ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２のＮ^＋拡散層２０と、を作り分けできるので、拡散層の深さ調整がしやすい。その結果、ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２の動作特性の調整が行いやすい。

また、このステップＳＴ５’は、次の様に変形しても良い。

ステップＳＴ５’（接続拡散層の形成；パターンIIの変形例）
上記パターンIIと異なる点は、ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２をマスクとして自己整合的にイオンインプランテーションを行い、接続拡散層２１を形成する点である。つまり、図１７に示す様に、メモリセルトランジスタＭＴ間、及び、ソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２とメモリセルトランジスタＭＴとの間を、不純物が注入されないようにレジストマスク５０等で覆っておく。その後、イオンインプランテーションを行う。この方法により、接続拡散層２１をソース側及びドレイン側選択トランジスタＳＴ１，ＳＴ２のＮ^＋拡散層２０の形成と同じ工程で形成でき、工程を省略できる。

以上の様に、本実施形態によれば、第１の実施形態のコンタクト構造を用いて、半導体装置におけるビット線コンタクトＢＣ及びソース線コンタクトＳＣを構成したので、それらのコンタクト抵抗を低減できる。特に、半導体層１３が薄い場合であってもコンタクト抵抗を低減できる。

（第３の実施形態）
次に、図１８，１９を参照して本発明の第３の実施形態について説明する。本実施形態は、第２の実施形態の半導体装置において、ソース線コンタクトをＬＩ（Local Interconnection）コンタクトとしたものである。

図１８は、メモリセルユニットのソース線側の拡大平面図である。また、図１９は、図１８のＸ−Ｘ線に沿った断面図である。ソース線コンタクトの周辺以外は前述の第２の実施形態と同一の平面構造及び断面構造を有しているため、図示及び説明を省略する。

以下に、ＬＩコンタクトについて説明する。図１８に示す様に、素子領域ＡＡ内におけるソース線コンタクト領域（ソース側選択トランジスタＳＴ１のソース／ドレイン拡散層内におけるソース線コンタクトＬＩ（共通コンタクト電極）と接触している領域）は、ＷＬ方向に隣接する複数の素子領域ＡＡを接続する拡散層領域Ａによって接続され、ＷＬ方向に延在する１つの半導体領域（共通ソース領域）となっている。素子領域ＡＡのこの様な形状をＬＩ形状と称す。また、このＬＩ形状を有する素子領域ＡＡに形成されるソース線コンタクトＬＩを、ＬＩコンタクトと称す。このソース線コンタクトＬＩは、ＷＬ方向に延在したライン状の構造を有している。

また、このソース線コンタクトＬＩは、ビット線コンタクトＢＣと同様の構造を有していても良い。

このように、ソース線コンタクト領域が素子分離絶縁膜ＳＴＩによって分離されない１つの繋がった領域となるため、図１９に示す様にソース線コンタクトＬＩは表面が平坦な接続拡散層２１及びＰウェル１ｃ上に形成される。それゆえ、ソース線コンタクトＬＩの底面は平坦になる。

また、図１８に示す様に、メモリセルユニットのソース線側に設けられるソース側選択トランジスタＳＴ１のゲート電極は、ＷＬ方向に沿って並んでいる複数のソース側選択トランジスタＳＴ１で共有され、ソース側選択ゲート線ＳＧＳとして機能する。

ソース側選択トランジスタＳＴ１は、ソース／ドレイン拡散層のうち、一方の拡散層をメモリセルトランジスタＭＴと共有している。また、前述した様に、ソース側選択トランジスタＳＴ１の他方（ソース側、外側）のソース／ドレイン拡散層（図４のＮ^＋拡散層２０）には、ソース線コンタクトＬＩが設けられている。

ソース線コンタクトＬＩのＢＬ方向の断面構造は、前述の第２の実施形態の断面構造（図６）とほぼ同様である。つまり、図４と同様に、ソース線コンタクトＬＩは層間絶縁膜３０−１、ゲート絶縁膜１８、半導体層１３、ＢＯＸ層１２及び半導体基板１１の上部に形成されたコンタクト開口２３（溝）内に埋め込まれている。また、同様に、ソース線コンタクトＬＩの底部は、接続拡散層２１を介してソース／ドレイン拡散層（図４のＮ^＋拡散層２０）に電気的に接続されている。さらに、ソース線コンタクト領域が素子分離絶縁膜ＳＴＩによって分離されないので、半導体層１３と素子分離絶縁膜ＳＴＩのエッチング比を考慮する必要が無い。その結果、ソース線コンタクトＬＩの底面を容易に平坦にすることができ、プロセスマージンが向上する。

このソース線コンタクトＬＩを経由して、メモリセルユニットの一端は、ＷＬ方向に延在するソース線ＳＬに電気的に接続されている。

なお、ソース／ドレイン拡散層及びＬＩ構造のソース線コンタクトＬＩは、隣接する２つのブロックＢＬＯＣＫｉ，ＢＬＯＣＫ（ｉ＋１）で共有されている。

このように、ビット線コンタクト領域及びビット線コンタクトＢＣとは異なり、ソース線コンタクト領域及びソース線コンタクトＬＩは、ＷＬ方向に沿って配列された複数の素子領域ＡＡ（またはＮＡＮＤストリング）によって共有できる。その理由は、ソース線ＳＬが１つのブロックＢＬＯＣＫｉに対して一括して制御されるためである。

以上の様に、本実施形態によれば、第１の実施形態のコンタクト構造を用いて、半導体装置におけるソース線コンタクトＬＩを構成したので、そのコンタクト抵抗を低減できる。

（第４の実施形態）
次に、図２０，２１を参照して本発明の第４の実施形態について説明する。本実施形態は、第２の実施形態に係る半導体装置において、メモリセルトランジスタＭＴの下のＢＯＸ層１２に開口を形成したものである。

図２０は、第４の実施形態に係る半導体装置の断面図である。同図に示すように、メモリセルトランジスタＭＴの下に配置されたＢＯＸ層１２に複数の開口ＯＰ３が形成されている。ここで、メモリセルトランジスタＭＴの下に開口ＯＰ３が形成されている必要は無く、以下に論述するようにメモリセルトランジスタＭＴがカットオフできれば良い。

また、このように開口ＯＰ３が複数形成されることにより、図４の第２の実施形態に比べて、より効率的に半導体層１３をエピタキシャル成長させることができる。

その他の構成は、図４の第２の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。

メモリセルトランジスタＭＴのカットオフ特性について検討する。

図２１Ａ乃至図２１Ｃは、メモリセルトランジスタＭＴのカットオフ特性を説明するためのモデルの断面を表す断面図である。

図２１Ａに示すように、メモリセルトランジスタＭＴの浮遊ゲート電極ＦＧの下方にＢＯＸ層１２の開口ＯＰ３が位置している。

上記構成において、半導体基板１１を接地、浮遊ゲート電極ＦＧに正バイアスを印加する。これにより、トンネル絶縁膜Ｇ_ＯＸ近傍にｎ型不純物が引き寄せられ、蓄積層が形成される。

一方、上記構成において、電荷蓄積層に電子が蓄積することにより、その電荷量に従い、トンネル絶縁膜Ｇ_ＯＸの界面から空乏層が形成される。この電荷量がある一定量よりも多くなるとトンネル絶縁膜Ｇ_ＯＸの界面には反転層が形成される。

また、浮遊ゲート電極ＦＧに負バイアスを印加することによってもトンネル絶縁膜Ｇ_ＯＸの界面には空乏層が形成され、さらに大きな負バイアスを印加するとトンネル絶縁膜Ｇ_ＯＸの界面には反転層が形成される。

ここで、電子の蓄積、または負バイアスを印加した際の空乏層幅の最大値Wmaxは、式（１）で表される（例えば、Physics of Semiconductor Device second edition、 S. M. Sze、 p.３７３を参照。）

ここで、式（１）において、係数等は、以下のようになる。
εs：シリコンの誘電率
ｋ：ステファンボルツマン係数
Ｔ：絶対温度
Ｎ_Ａ：シリコン層中の不純物濃度
ｎｉ：シリコン（不純物が含まれていない）の不純物濃度（不純物は温度の関数となるが、３００Ｋでは１．４５×１０^１０ｃｍ^−３）
ｑ：電気素量

式（１）より、Ｓｉにおいて、
不純物濃度Ｎ_Ａ＝１×１０^１５ｃｍ^−３ Ｗｍａｘ＝８００ ｎｍ
１×１０^１６ｃｍ^−３ ３００ ｎｍ
１×１０^１７ｃｍ^−３ １００ ｎｍ
５×１０^１７ｃｍ^−３ ４５ ｎｍ
１×１０^１８ｃｍ^−３ ３０ ｎｍ
となる（いずれもＴ=３００Ｋ）。

ここで、一般的に、使用温度が３００Ｋ以上となる場合が想定される。この使用温度における各不純物濃度Ｎ_Ａにおいて、ゲート電極端のトンネル絶縁膜Ｇ_ＯＸの底面からＢＯＸ層１２端までの距離Ｌは、空乏層幅の最大値Ｗｍａｘ以下であることが望ましい。距離ＬがＷｍａｘ以上であるとメモリセルトランジスタＭＴをカットオフすることができないからである。

また、図２１Ｂに示すように、距離ＬがＷｍａｘ以上である場合でも、浮遊ゲート底部からｐ／ｎ接合までの距離Ｄが空乏層幅の最大値Ｗｍａｘ以下であればメモリセルトランジスタＭＴをカットオフすることができる。

また、図２１Ｃに示すように、浮遊ゲート電極ＦＧの一端のトンネル絶縁膜Ｇ_ＯＸからＢＯＸ層１２端までの距離Ｌ１が浮遊ゲート電極ＦＧの他端のトンネル絶縁膜Ｇ_ＯＸからＢＯＸ層１２端までの距離Ｌ２より短い場合、距離Ｌ１が空乏層幅の最大値Ｗｍａｘ以下であればよく、距離Ｌ２が空乏層幅の最大値Ｗｍａｘ以上であっても良い。少なくとも一端が空乏層幅の最大値Ｗｍａｘ以下であればメモリセルトランジスタＭＴをカットオフすることができるからである。

以上から、半導体層１３中の不純物濃度を調整することにより、メモリセルトランジスタＭＴの浮遊ゲート電極ＦＧの下方の開口ＯＰ３の有無、及び位置に関わらず、メモリセルトランジスタＭＴは、所望のカットオフ特性を維持することができる。すなわち、メモリセルトランジスタＭＴと開口ＯＰ３との位置関係は考慮しなくて良く、レイアウトの自由度を向上させることができる。

また、図２０において、メモリセルユニットＭＵの領域における半導体層１３の底部、即ちｎ型不純物領域の底部はＢＯＸ層１２の底部と等しくなっているが、距離Ｄが空乏層幅の最大値Ｗｍａｘ以下であれば、ＢＯＸ層１２の底部と等しくなくとも良い。

なお、図２１Ａ〜図２１Ｃでは、浮遊ゲート型のメモリセルを例に挙げて説明したが、ＭＯＮＯＳ型のメモリセルでも同様のことが言える。

（第５の実施形態）
次に、図２２を参照して本発明の第５の実施形態について説明する。本実施形態は、第１〜第４の実施形態における開口ＯＰ１〜ＯＰ４を所定の幅としたものである。

図２２は、第５の実施形態に係る半導体装置における開口部の断面図である。この図は、例えば図１の第１の実施形態における開口ＯＰ１を拡大して模式的に表したものである。

この半導体装置は、開口ＯＰ１の底部の開口幅Ｗが、（ゲート絶縁膜１８の厚さｔ＋半導体層１３の厚さＴ）×２よりも狭く形成されているものである。

本実施形態によれば、ＢＯＸ層１２の開口ＯＰ１の底部の開口幅Ｗを狭くすることにより、開口ＯＰ１の上方における半導体層１３の断線を抑制できる。

また、開口幅Ｗを狭くするに従い、半導体層１３表面のガウジング４０が小さくなり、その表面の平坦性を向上させる事ができる。これにより、半導体層１３における電気的特性の劣化を抑制できる。

従って、第１〜第４の実施形態における開口ＯＰ１〜ＯＰ４を本実施形態の開口幅とすることにより、半導体層１３の表面に形成されたトランジスタやメモリセルトランジスタ等の電気的特性を改善できる。

また、第１〜第４の実施形態において、半導体層１３等が形成される前に予めコンタクト開口２２，２３をＢＯＸ層１２に形成しておいた場合、コンタクト開口２２，２３を本実施形態の開口幅としても良い。これにより、コンタクト開口２２，２３の開口幅よりも幅広いガウジングが発生し難いので、プロセスばらつきに依存せずに安定した深さでコンタクト開口２２，２３を形成できる。

なお、第２〜第４の実施形態におけるコンタクト開口２３では、開口幅ＷはＢＬ方向の幅を表す。

以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。

例えば、半導体基板１１等の導電型は、以上の説明とは各々逆の導電型でも良い。

また、図２３に示す様に、ソースコンタクト領域の接続拡散層２１は、ソース線コンタクトＳＣの下面全てに形成されていても良い。その結果、ソース線コンタクトＳＣのコンタクト抵抗を下げることができる。なお、接続拡散層２１は、第３の実施形態におけるソース線コンタクトＬＩの下面全てに形成されていても良い。

また、第２〜第４の実施形態では浮遊ゲート型のメモリセルを例に挙げて説明したが、ＭＯＮＯＳ型のメモリセルでも良い。

また、第２〜第４の実施形態ではＮＡＮＤ型の不揮発性半導体記憶装置を例に挙げて説明したが、ＮＯＲ型の不揮発性半導体記憶装置でも良い。

本発明の第１の実施形態に係る半導体装置におけるコンタクト領域の断面図である。 本発明の第２の実施形態に係る半導体装置の一部分の平面図である。 図２中のＶ−Ｖ線に沿った断面図である。 図２中のＶＩ−ＶＩ線に沿った断面図である。 図２中のＩ−Ｉ線に沿った断面図である。 図２中のＩＩ−ＩＩ線に沿った断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程を表すフロー図である。 本発明の第２の実施形態に係る半導体装置の製造工程を説明するための断面図である。 図８に続く、半導体装置の製造工程を説明するための断面図である。 図９に続く、半導体装置の製造工程を説明するための断面図である。 図１０に続く、半導体装置の製造工程を説明するための断面図である。 図１１に続く、半導体装置の製造工程を説明するための断面図である。 図１２に続く、半導体装置の製造工程を説明するための断面図である。 図１３に続く、半導体装置の製造工程を説明するための断面図である。 本発明の第２の実施形態に係る半導体装置の異なる製造工程を表すフロー図である。 本発明の第２の実施形態に係る半導体装置の異なる製造工程を説明するための断面図である。 本発明の第２の実施形態に係る半導体装置の異なる製造工程を説明するための断面図である。 本発明の第３の実施形態に係るメモリセルユニットのソース線側の拡大平面図である。 図１８中のＸ−Ｘ線に沿った断面図である。 本発明の第４の実施形態に係る半導体装置の断面図である。 本発明の第４の実施形態に係るメモリセルトランジスタのカットオフ特性を説明するためのモデルの断面を表す断面図である。 本発明の第５の実施形態に係る半導体装置における開口部の断面図である。 本発明の実施形態に係るソース線コンタクトにおける接続拡散層の変形例を示す断面図である。

符号の説明

１ａ，１ｃ Ｐウェル
１ｂ Ｎウェル
１１ 半導体基板
１２ ＢＯＸ層（埋め込み酸化膜）
１３ 半導体層（ＳＯＩ層）
１４ コンタクト電極
１８ ゲート絶縁膜
１９ ゲート電極
２０ Ｎ^＋拡散層
２１ 接続拡散層
２２，２３ コンタクト開口
３０−１，３０−２ 層間絶縁膜
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４ 開口
ＳＴＩ 素子分離絶縁膜
Ｇ_ＯＸ トンネル絶縁膜
ＦＧ 浮遊ゲート電極
ＩＰＤ ゲート間絶縁膜
ＣＧ 制御電極
ＡＡ 素子領域
ＭＴ メモリセルトランジスタ
ＭＵ メモリセルユニット
ＳＴ１ ソース側選択トランジスタ
ＳＴ２ ドレイン側選択トランジスタ
ＢＣ ビット線コンタクト
ＳＣ，ＬＩ ソース線コンタクト
ＢＬ ビット線
ＳＬ ソース線
ＷＬ ワード線
ＳＧＤ，ＳＧＳ 選択ゲート線

Claims (5)

1. 第１導電型の半導体基板と、
   前記半導体基板上に形成された埋め込み酸化膜と、
   前記埋め込み酸化膜上に形成された、第２導電型の、半導体層と、
   を備えるＳＯＩ基板に作られた、半導体装置であって、
   前記埋め込み酸化膜は、自己に穿設された、前記半導体基板と前記半導体層とを連通する、第１の開口を有し、
   前記半導体層は、前記第１の開口に埋設されて前記半導体基板に接している埋設部と、前記埋設部上及び前記埋め込み酸化膜上に位置する半導体層本体部と、を有するものとして構成され、
   前記半導体基板は、その表面部分に埋め込み状態に形成され、前記第１の開口内の前記埋設部と互いに電気的に接続している、第２導電型の接続層を有し、
   さらに、
   上下に重なった状態にある前記半導体層本体部及び前記埋め込み酸化膜を貫通して、前記接続層の表面部分に至る第２の開口内に埋め込まれて、側面において前記半導体層本体部と電気的に接続し、底面において前記接続層と電気的に接続する、コンタクト電極と、
   を備えることを特徴とする半導体装置。
2. 前記半導体層の前記半導体層本体部上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記半導体層本体部内に、前記ゲート電極を挟むように形成された一対のソース／ドレイン層であって、前記ソース／ドレイン層の一方は、前記コンタクト電極の側面と電気的に接続すると共に、前記埋設部及び前記接続層を介して前記コンタクト電極の底面と電気的に接続する、一対のソース／ドレイン層と、
   を有するスイッチングトランジスタを備える、
   ことを特徴とする請求項１に記載の半導体装置。
3. 第１の方向に並んだ複数のメモリセルトランジスタと、それらの両端に位置するドレイン側選択トランジスタ及びソース側選択トランジスタと、を有するＮＡＮＤストリングを備え、
   前記ドレイン側選択トランジスタと前記ソース側選択トランジスタの少なくとも一方が、前記スイッチングトランジスタである、ことを特徴とする請求項２に記載の半導体装置。
4. 前記第１の方向と交差する第２の方向に並んだ複数の前記ＮＡＮＤストリングを備え、前記複数のＮＡＮＤストリングの複数の前記ソース側選択トランジスタにおける外側の前記ソース／ドレイン層が、前記第２の方向に互いに電気的に接続されて共通ソース領域を形成しており、
   前記コンタクト電極は前記第２の方向に延びて共通コンタクト電極となっており、
   前記共通ソース領域と前記共通コンタクト電極は電気的に接続されている、ことを特徴とする請求項３に記載の半導体装置。
5. 前記第１の開口は、前記第２の開口と、前記ドレイン側選択トランジスタ又は前記ソース側選択トランジスタと、の間に形成されている、ことを特徴とする請求項３または請求項４に記載の半導体装置。

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