JP2009004638A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】効率的に形成可能な、ＳＯＩ技術を用いた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、シリコン基板１を含む。シリコン基板は、単結晶シリコン層の下方に埋め込み絶縁層を有する第１の領域と、この第１の領域に隣接し単結晶シリコン層の下方に埋め込み絶縁層を有さない第２の領域とを備える。メモリセルトランジスタ１４ａは、第１のゲート電極を有し、この第１のゲート電極が第１の領域の単結晶シリコン層上に設けられている。選択ゲートトランジスタ１４ｂは、第２のゲート電極を有し、この第２のゲート電極がメモリセルトランジスタに隣接し且つ一部が第２の領域の単結晶シリコン層上に位置するよう設けられている。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、例えば、メモリセル部と周辺回路部とを有する半導体記憶装置およびその製造方法に関する。

電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（electrically erasable programmable read only memory）が知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルトランジスタは、半導体基板上に形成された、いわゆる積層ゲート構造を有している。積層ゲート構造は、基板上に積層された、トンネル絶縁膜と、電荷蓄積を目的とする浮遊ゲート電極層と、電極間絶縁膜と、制御ゲート電極層と、を有する。

ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、行（ロウ）方向のワード線と列（カラム）方向のビット線の交点にメモリセルトランジスタが配置される。そして、複数個のメモリセルトランジスタが直列接続されてＮＡＮＤセルユニットを構成する。

半導体記憶装置の微細化、集積化が進み、１つのメモリセルトランジスタ当たりの面積が小さくなってきている。このメモリセルサイズの微細化に伴い、素子分離領域の寄生容量や配線と基板間の寄生容量の影響が大きくなり、結果、メモリセルトランジスタの閾値電圧がばらつくという問題が顕著になっている。

微細化に伴う閾値電圧のばらつきを低減するために、ＳＯＩ（silicon on insulator）技術をＮＡＮＤ型フラッシュＥＥＰＲＯＭに適用することが検討されている。ＳＯＩ技術では、いわゆるＳＯＩウェハが用いられる。ＳＯＩウェハは、基板上に設けられた埋め込み酸化膜層と、埋め込み酸化膜層上に設けられた単結晶シリコン層とを含んでいる。そして、この単結晶シリコン層内に半導体装置が形成される。ＳＯＩ技術を用いたＮＡＮＤフラッシュＥＥＰＲＯＭでは、行方向に沿って隣接するメモリセルトランジスタが埋め込み酸化膜層により電気的に分離されるので、素子分離領域の寄生容量を低減することができる。また、埋め込み酸化膜層により配線と基板間の寄生容量を低減することができるため、メモリセルトランジスタの閾値電圧のばらつきを抑制することができる。また、ＳＯＩ技術を用いれば、半導体記憶装置の微細化に伴うショートチャネル効果に起因する問題を抑制することもできる。

また、単結晶シリコン層は信頼性の観点から良質な単結晶の層が必要である。このため、ＳＯＩ基板（基板と埋め込み絶縁層と単結晶シリコン層の積層構造）は、一般的に、高コストなＳＩＭＯＸ（separation by implanted oxygen）やスマートカットプロセスなどにより作製される。そこで、より安価で良質な単結晶シリコン層を作製する方法が望まれる。

また、半導体記憶装置の製造の際、以下の事項も考慮する必要がある。半導体記憶装置は、一般に、メモリセル部と周辺回路部とを有する。メモリセル部にはメモリセルが形成され、周辺回路部にはメモリセルの動作に必要な周辺回路が形成される。メモリセルおよび周辺回路に求められる特性等が異なるため、メモリセル部を形成するのに必要な工程と周辺回路部を形成するのに必要な工程とは異なる。しかしながら、より少ない工程で半導体装置を製造するために、メモリセル部の形成のための工程と周辺回路部の形成のための工程とを可能な限り共通にすることが求められる。すなわち、より少ない工程で、メモリセル部と周辺回路部とを形成可能な製造工程が望ましい。

この出願の発明に関連する先行技術文献情報としては次のものがある。
特開平11-163303号公報 特開2006-073939号公報

本発明は、効率的に形成可能な、ＳＯＩ技術を用いた半導体記憶装置を提供しようとするものである。

本発明の一態様による半導体記憶装置は、（Ａ）単結晶シリコン層の下方に埋め込み絶縁層を有する第１の領域と、この第１の領域に隣接し前記単結晶シリコン層の下方に埋め込み絶縁層を有さない第２の領域とを備えたシリコン基板と、（Ｂ）第１のゲート電極を有し、この第１のゲート電極が第１の領域の前記単結晶シリコン層上に設けられたメモリセルトランジスタと、（Ｃ）第２のゲート電極を有し、この第２のゲート電極が前記メモリセルトランジスタに隣接し且つ一部が前記第２の領域の前記単結晶シリコン層上に位置するよう設けられた選択ゲートトランジスタと、を具備することを特徴とする。

本発明の一態様による半導体記憶装置は、（Ａ）単結晶シリコン層の下方に埋め込み絶縁層を有する第１の領域と、この第１の領域に隣接し前記単結晶シリコン層の下方に埋め込み絶縁層を有さない第２の領域とを備えたシリコン基板と、（Ｂ）前記第１の領域の前記単結晶シリコン層上に形成された第１のゲート電極を有するメモリセルトランジスタと、（Ｃ）前記メモリセルトランジスタに隣接し、前記第１の領域と前記第２の領域にまたがるよう前記単結晶シリコン基板上に形成された第２のゲート電極を有する選択ゲートトランジスタと、（Ｄ）前記選択ゲートトランジスタに隣接し、前記第２の領域の前記単結晶シリコン層上に形成されたコンタクトプラグと、を備え、前記コンタクトプラグと前記２のゲート電極とは、前記第２の領域の前記単結晶シリコン層中に形成された、第１導電型で第１の濃度を有する第１の拡散層で接続され、前記第１のゲート電極と前記第２のゲート電極とは、前記第１の領域の前記単結晶シリコン層中に形成された、前記第１導電型と同じ導電型で前記第１の濃度より大きい第２の濃度を有する第２の拡散層で接続され、前記第２の拡散層を除く、前記第１のゲート電極の下の前記単結晶シリコン層には、前記第１導電型と同じ導電型で前記第１の濃度より小さい第３の濃度の不純物を有する不純物領域が形成されていることを特徴とする。

本発明の一態様による半導体記憶装置の製造方法は、メモリセル部と周辺回路部とを有する半導体記憶装置の製造方法であって、（Ａ）前記メモリセル部において、半導体基板上に、前記半導体基板の表面の一部を露出する開口を有する絶縁層を形成する工程と、（Ｂ）前記開口内の前記半導体基板の表面上および前記絶縁層上と、前記周辺回路部における前記半導体基板上と、に不純物を含んだ領域を有する半導体層を形成する工程と、（Ｃ）前記半導体層の前記開口内の領域の上方の領域と、前記周辺回路部の前記半導体層とにそれぞれ第１導電型の第１不純物領域と第１導電型の第２不純物領域とを形成する工程と、（Ｄ）前記半導体層の前記絶縁層の上方の領域に積層された第１絶縁膜と第１導電膜と第２絶縁膜と第２導電膜とをそれぞれが有する複数の第１ゲート構造と、前記絶縁層の端部の上方の領域に積層された第３絶縁膜と第３電極とを有する第２ゲート構造と、前記第２不純物領域上に積層された第４絶縁膜と第４電極とを有する第３ゲート構造と、を形成する工程と、（Ｅ）前記半導体層の前記開口内の領域の上方で且つ前記第２ゲート構造と隣接する領域と、前記半導体層内の前記第３ゲート構造の両側と、に第２導電型の不純物領域を形成する工程と、を具備することを特徴とする。

本発明によれば、効率的に形成可能な、ＳＯＩ技術を用いた半導体記憶装置を提供できる。

以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す各実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

図１乃至図１２（ａ）、図１２（ｂ）を参照して、本発明の実施形態に係る半導体記憶装置について説明する。図１は、本発明の実施形態に係る半導体記憶装置であるＮＡＮＤ型フラッシュメモリ装置のメモリセル部の主要部を示す平面図である。図２（ａ）は、図１のＩＩＡ−ＩＩＡ線に沿った構造の主要部を示す断面図であり、図２（ｂ）は、周辺回路部のトランジスタ（周辺トランジスタ）の主要部の断面図である。

図１、図２（ａ）、図２（ｂ）に示すように、本実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセル部において、半導体基板である例えばｐ型の単結晶シリコンからなるシリコン基板１上に、例えばシリコン酸化膜からなる埋め込み絶縁層２が設けられている。埋め込み絶縁層２は、一部、シリコン基板１に達する開口（埋め込み絶縁層が除去された領域）３を有している。

埋め込み絶縁層２上には、単結晶シリコン層４が設けられている。単結晶シリコン層４は、後述のように開口３内で露出しているシリコン基板１を種とした成長によって形成されている。

ここで、埋め込み絶縁層２が単結晶シリコン層４とシリコン基板１との間に設けられた領域をＳＯＩ領域（第１の領域）、埋め込み絶縁層２を有さずに単結晶シリコン層４とシリコン基板１からなる領域を非ＳＯＩ領域（第２の領域）と称する。

メモリセル部において単結晶シリコン層４上に複数のメモリセルトランジスタ１４ａおよび複数の選択ゲートトランジスタ１４ｂが設けられている。また、周辺回路部の単結晶シリコン層４上には周辺トランジスタ１４ｃが設けられている。複数のメモリセルトランジスタ１４ａはそれぞれメモリセル部のＳＯＩ領域に設けられている。また、複数の選択ゲートトランジスタ１４ｂはそれぞれＳＯＩ領域と非ＳＯＩ領域との境界領域（開口３の縁部領域）に設けられている。図２（ａ）において、選択ゲートトラジスタ１４ｂは１対のＳＯＩ領域と非ＳＯＩ領域との各境界領域に対応してそれぞれ１個ずつ設けられている。

メモリセル部のメモリセルトランジスタ１４ａが形成された領域の下方においては、単結晶シリコン層４内の全面に、低濃度のｎ型不純物を含んだ、ｎ^-型拡散層１１が形成されている。ｎ^-型拡散層１１は、単結晶シリコン層４の上面から下面まで、単結晶シリコン層４の厚み方向全域に亘り形成されている。メモリセル部の選択ゲートトランジスタ１４ｂのゲート電極の下方の単結晶シリコン４と、周辺回路部の単結晶シリコン層４内の周辺トランジスタ１４ｃのゲート電極の下方の単結晶シリコン層４とには、ｐ型のウェル１２ｂ、１２ｃがそれぞれ形成されている。ウェル１２ｂ、１２ｃは、単結晶シリコン層１４の上面から下面まで、単結晶シリコン層４の厚み全体に亘り形成されている。なお、ウェル１２ｂ、１２ｃは、単結晶シリコン層４の下方のシリコン基板１まで達してもよい。

単結晶シリコン層４内の、非ＳＯＩ領域のｐ型ウェル１２ｂ内に、ｎ型拡散層１３ｂが形成されている。ｎ型拡散層１３ｂは、隣接する２つの選択ゲートトランジスタ１４ｂ相互間の単結晶シリコン層４内に形成されている。また、周辺回路部においては、周辺トランジスタ１４ｃのゲート電極の下方の領域を挟むように、ｎ型拡散層１３ｃが形成されている。ｎ型拡散層１３ｂ、１３ｃは、ｎ^-型拡散層１１より高いｎ型不純物の濃度を有する。ｎ型拡散層１３ｂ、１３ｃは、選択ゲートトラジスタ１４ｂ、周辺トランジスタ１４ｃのソース／ドレイン領域としての機能を有する。

メモリセルトランジスタ１４ａは、いわゆる積層ゲート構造型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）からなる。メモリセルトランジスタ１４ａのゲート電極である積層ゲート構造２１ａは、少なくとも、単結晶シリコン層４上に形成されたトンネル絶縁膜２２ａと、トンネル絶縁膜２２ａ上に形成された浮遊ゲート電極２３ａと、浮遊ゲート電極２３ａ上に形成された電極間絶縁膜２４ａと、電極間絶縁膜２４ａ上に形成された制御ゲート電極２５ａと、を含んでいる。

このように、メモリセルトランジスタ１４ａは、埋め込み絶縁層２の上方に位置している。このため、メモリセルトランジスタ１４ａに関しては、ＳＯＩ技術によって得られる、寄生容量にまつわる問題を回避できる。なお、メモリセルトランジスタ１４ａは、ディプレッション型として形成されている。すなわち、浮遊ゲート電極２３ａに電子が蓄積されていない状態（“１”データ）のとき、メモリセルトランジスタ１４ａの閾値が負となる。一方、浮遊ゲート電極２３ａに電子が蓄積された状態（“０”データ）のときはメモリセルトランジスタ１４ａの閾値電圧が正となる。読み出し動作時においては、メモリセルトランジスタ１４ａが“１”データを保持している場合、メモリセルトランジスタ１４ａはオン状態である。“０”データの場合、ゲート直下のチャネル領域で空乏層が広がり、チャネル電流が流れずにメモリセルトランジスタ１４ａはオフ状態となる。つまり、チャネル電流が流れれば保持データは“１”であり、チャネル電流が流れなければ保持データは“０”であると判定される。

選択ゲートトランジスタ１４ｂは、積層ゲート構造型のＭＯＳＦＥＴからなる。選択ゲートトランジスタ１４ｂのゲート電極である積層ゲート構造２１ｂは、少なくとも、単結晶シリコン層４上に形成されたゲート絶縁膜２２ｂと、ゲート絶縁膜２２ｂ上に形成された下層ゲート電極２３ｂと、下層ゲート電極２３ｂ上に形成された電極間絶縁膜２４ｂと、電極間絶縁膜２４ｂ上に形成された上層ゲート電極２５ｂと、を含んでいる。

図２（ａ）に示すように、選択ゲートトランジスタ１４ｂのゲート構造２１ｂは、一部が非ＳＯＩ領域に、残りがＳＯＩ領域にかかるように設けられている。しがたって、選択ゲートトランジスタ１４ｂのゲート構造２１ｂは、バルク型のシリコン基板上に形成されているのと同じ状態を有する。このため、選択ゲートトランジスタ１４ｂは、エンハンスメント型で形成されている。

周辺トランジスタ１４ｃは、積層ゲート構造型のＭＯＳＦＥＴからなる。周辺トランジスタ選択ゲートトランジスタ１４ｃの積層ゲート構造２１ｃは、少なくとも、単結晶シリコン層４上に形成されたゲート絶縁膜２２ｃと、ゲート絶縁膜２２ｃ上に形成された下層ゲート電極２３ｃと、下層ゲート絶縁膜２３ｃ上に形成された電極間絶縁膜２４ｃと、電極間絶縁膜２４ｃ上に形成された上層制御ゲート電極２５ｃと、を含んでいる。周辺トランジスタ１４ｃは、周辺回路部において埋め込み絶縁層２が全て除去された上で形成された単結晶シリコン層４上に形成される。すなわち、バルク型の基板上に形成されるのと等価であり、周辺トランジスタ１４ｃはエンハンスメント型で形成されている。

電極間絶縁膜２４ｂ、２４ｃには、上面から下面に達する開口２６ｂ、２６ｃが形成されている。この開口２６ｂ、２６ｃ内に上層ゲート電極２５ｂ、２５ｃの一部が埋め込まれている。この結果、下層ゲート電極２３ｂ、２３ｃと上層ゲート電極２５ｂ、２５ｃとが、それぞれ一体としてトランジスタのゲート電極を構成する。

単結晶シリコン層４内の、メモリセルトランジスタ１４ａの各ゲート構造２１ａ相互間およびゲート構造２１ａと選択ゲートトランジスタ２１ｂのゲート構造２１ｂとの間には、ｎ⁺拡散層３１が形成されている。ｎ⁺型拡散層３１は、ｎ型拡散層１１より高濃度のｎ型不純物を含んでおり、全て埋め込み絶縁層２上の単結晶シリコン層４内に形成される。また、ｎ⁺型拡散層３１は、単結晶シリコン層４の浅い領域にのみ形成されており、埋め込み絶縁層２には達していない。ｎ⁺拡散層３１は、メモリセルトランジスタ１４ａと選択ゲートトランジスタ１４ｂのソース／ドレイン領域としての機能を有する。

メモリセルトランジスタ１４ａの各ゲート構造２１ａの下方のチャネル部には、閾値電圧の制御のための不純物が導入されている。この不純物の濃度は、単結晶シリコン層４のゲート構造２１ａ側では高く、埋め込み絶縁層２側では低い。

なお、各ゲート構造２１ａ、２１ｂ、２１ｃ上には層間絶縁膜３５が設けられている。

図１に示すように、シリコン基板１の表面には、列方向（図中、上下方向）に沿って複数の素子分離領域１ａが所定の間隔をもって形成されている。この素子分離領域１ａにより、列方向に延出する複数の素子領域１ｂが所定の間隔をもって区画形成されている。この素子領域１ｂ上に図２（ａ）に示す単結晶シリコン層４が形成されている。ワード線としてのメモリセルトランジスタ１４ａの複数の制御ゲート電極２５ａは、それぞれ所定間隔をもって複数の素子領域１ｂを跨ぐように行方向（図中、左右方向）に延びている。そして、制御ゲート電極２５ａと各素子領域１ｂとの交差部分にメモリセルトランジスタ１４ａが設けられている。また、選択ゲート線としての選択ゲートトラジスタ１４ｂの上層ゲート電極２５ｂも、制御ゲート電極２５ａと平行して行方向に沿って設けられている。上層ゲート電極２５ｂと各素子領域１ｂとの交差部分に選択ゲートトラジスタ１４ｂが設けられている。行方向において隣接する（同じ行に属する）メモリセルトランジスタ１４ａの各制御ゲート電極２５ａは相互に接続されている。同様に、行方向において隣接する（同じ行に属する）選択ゲートトランジスタ１４ｂの上層ゲート電極２５ｂ同士は接続されている。

列方向に隣接する複数のメモリセルトランジスタ１４ａはｎ⁺型拡散層３１を共有して直列接続されており、この直列接続されたメモリセルトランジスタ群の両端に選択ゲートトランジスタ１４ｂの各一端がｎ⁺型拡散層３１を介して接続されている。選択ゲートトランジスタ１４ｂの各他端は、ｎ型拡散層１３ｂを介してコンタクトプラグ３３に接続されている。このコンタクトプラグ３３は図示しないビット線またはソース線と接続されている。

本実施形態によれば、ｎ⁺拡散層３１が形成されることによって、ｎ⁺拡散層を形成せずにｎ型拡散層をソース／ドレイン領域として用いる場合よりも、メモリセルトランジスタ１４ａを大きな電流が流れることができるようになる。このため、セル電流を大きく確保できる。また、ｎ⁺型拡散層３１が形成されることによって、あるメモリセルトランジスタ１４ａに注目した場合に、これに隣接するメモリセルトランジスタ１４ａの浮遊ゲート電極２３ａからの電界による影響を抑える（シールドする）ことができる。この結果、読み出しマージンが向上する。

また、メモリセルトランジスタ１４ａのチャネル部には、閾値電圧の制御のための不純物が導入されており、この不純物の濃度が単結晶シリコン層４のゲート構造２１ａ側では高く形成されていることで、メモリセルトランジスタ１４ａの制御性が向上して、浮遊ゲート電極への電子の注入が容易になる。また、チャネル部の不純物濃度がゲート構造２１ａ側に比べて埋め込み絶縁層２側の濃度が低く形成されていることによって、空乏層が広がりやすくなる。つまり、チャネル部において単結晶シリコン層４の深さ方向に沿って低くなる不純物濃度の勾配を持たせることによって、カットオフ特性が向上する。

次に、図３（ａ）、図３（ｂ）乃至図１２（ａ）、図１２（ｂ）を参照して、図１、図２（ａ）、図２（ｂ）の半導体記憶装置の製造方法について説明する。図３（ａ）乃至図１２（ａ）は、図２（ａ）の半導体記憶装置の製造方法の工程を順に示している。図３（ｂ）乃至図１２（ｂ）は、図２（ｂ）の半導体記憶装置の製造方法の工程を順に示している。

まず、図３（ａ）、図３（ｂ）に示すように、単結晶シリコンからなるシリコン基板１の表面を酸化させることによって、シリコン基板１の表面に埋め込み絶縁層２が形成される。

次に、図４（ａ）、図４（ｂ）に示すように、例えば、化学的気相成長（ＣＶＤ）等を用いて、埋め込み絶縁層２上に、マスク材（図示せず）が形成される。次に、リソグラフィー工程と、反応性イオンエッチング（ＲＩＥ）等の異方性エッチングを用いて、マスク材に、開口３の形成予定領域の上方に開口を有するパターンが形成される。次に、マスク材をマスクとして、ＲＩＥ等によって、開口３が形成される。次に、マスク材が除去される。開口３は、選択ゲートトランジスタ１４ｂとビット線コンタクト３３の形成予定領域に位置される。また、埋め込み絶縁層４の、周辺トランジスタ部の少なくとも周辺トランジスタの形成予定領域の部分は除去される。

次に、図５（ａ）、図５（ｂ）に示すように、シリコン基板１の開口３で露出している部分と、周辺回路部の露出したシリコン基板１を種として、非晶質または多結晶のシリコンを埋め込み絶縁層４を全面的に覆うように成長させる。そして、このシリコンをアニールすることによって、良質な結晶性の単結晶シリコン層４を形成することができる。単結晶シリコン層４がこのような方法で形成されることによって、ＳＯＩ基板（基板と埋め込み絶縁層と単結晶シリコン層の積層構造）を一般的なＳＩＭＯＸやスマートカットプロセスなどより低コストで作製できる。

次に、図６（ａ）、図６（ｂ）に示すように、ＣＶＤ、リソグラフィー工程、ＲＩＥ等によって、周辺回路部を覆うマスク材４１が形成される。次に、マスク材４１をマスクとしたイオン注入によって、メモリセル部の単結晶シリコン層４内にｎ^-型拡散層１１が形成される。次に、マスク材４１が除去される。

次に、図７（ａ）、図７（ｂ）に示すように、ＣＶＤ、リソグラフィー工程、ＲＩＥ等によって、メモリセル部を覆うマスク材４２が形成される。次に、マスク材４２をマスクとしたイオン注入によって、ｐ型のウェル５１が形成される。次に、マスク材４２が除去される。

次に、図８（ａ）、図８（ｂ）に示すように、ＣＶＤ、リソグラフィー工程、ＲＩＥ等により、開口４４を有するメモリセル部を覆うマスク材４３が形成される。開口４４は、選択ゲートトランジスタ１４ｂおよびコンタクトプラグ３３の形成予定領域に位置し、より詳しくは、少なくともゲート構造２１ｂの形成予定領域の下方を含んだ領域に位置する。次に、マスク材４４をマスクとして用いたイオン注入によって、単結晶シリコン層４の開口４４内の領域にｐ型ウェル１２ｂが形成される。また、同時に周辺回路部にも不純物が注入されて、この不純物によって周辺トランジスタ１２ｃの閾値電圧が制御され、ウェル１２ｃが形成される。次に、マスク材４４が除去される。

次に、図９（ａ）、図９（ｂ）に示すように、ＣＶＤ、リソグラフィー工程、ＲＩＥ等によって、単結晶シリコン層４上にゲート構造２１ａ、２１ｂ、２１ｃが形成される。ゲート構造２１ａは、ウェル１２ｂの上方に形成され、ゲート構造２１ｂは、埋め込み絶縁層２の上方に形成される。

次に、図１０（ａ）、図１０（ｂ）に示すように、ＣＶＤ、リソグラフィー工程、ＲＩＥ等によって、ここまでの工程によって得られる構造上の全面に、開口４６を有するマスク材４５が形成される。開口４６は、隣接するゲート構造２１ｂ相互間のウェル１２ｂを露出するように、また周辺トランジスタ１４ｃの両側に位置するウェル１２ｃを露出するように形成される。次に、マスク材４５をマスクとしたイオン注入によって、ウェル１２ｂ、１２ｃ内に、ｎ型拡散層１３ｂ、１３ｃが形成される。次に、マスク材４５が除去される。

次に、図１１（ａ）、図１１（ｂ）に示すように、ＣＶＤ、リソグラフィー工程、ＲＩＥ等によって、ここまでの工程によって得られる構造上の全面に、開口４８を有するマスク材４７が形成される。開口４８は、ゲート構造２１ａ相互間のウェル１２ｂと、ゲート構造２１ａとゲート構造２１ｂとの間のウェル１２ｂを露出するように形成されている。次に、マスク材４７をマスクとして用いて不純物が注入されることにより、ウェル１２ｂ内にｎ⁺型拡散層３１が形成される。次に、マスク材４７が除去される。

次に、図１２（ａ）、図１２（ｂ）に示すように、ＣＶＤ等によって、ここまでの工程によって得られる構造上の全面に、層間絶縁膜３５が形成される。次に、リソグラフィー工程によって、コンタクトプラグ３３のためのコンタクトホール４９が、層間絶縁膜３５内に形成される。コンタクトホール４９は、ｎ型拡散層１３ｂの表面まで達する。コンタクトホール４９の形成予定領域の下方に埋め込み絶縁層２が設けられていないので、以下の利点を得られる。すなわち、埋め込み絶縁層が設けられており且つオーバーエッチングによってコンタクトホールが埋め込み絶縁層に到達してしまうと、コンタクトプラグが単結晶シリコン層４（シリコン基板１）と接する領域はコンタクトプラグの側面のみとなる。この結果、コンタクトプラグと基板とが接する面積が大きく低減し、この部分の抵抗値が大きくなる。これに対して、本実施形態によれば、オーバーエッチングによってコンタクトホール４９が単結晶シリコン層４の上面より下方まで達しても、コンタクトホール４９の下面が単結晶シリコン層４（シリコン基板１）と接することを保証できる。よって、オーバーエッチングが生じた場合でもコンタクトプラグ３３と単結晶シリコン層４（シリコン基板１）との面積が小さくなることが回避される。

次に、図２（ａ）、図２（ｂ）に示すように、ＣＶＤ、リソグラフィー工程、ＲＩＥ等によって、コンタクトプラグ３３が形成される。

本発明の実施形態に係る半導体記憶装置によれば、メモリセルトランジスタ１４ａはＳＯＩ領域に形成され、選択ゲートトランジスタ１４ｂは、ゲート電極であるゲート構造１４ｂがＳＯＩ領域と非ＳＯＩ領域にまたがるとともにゲート構造１４部の一部が非ＳＯＩ領域に位置するように形成される。したがって、メモリセルトランジスタ１４ａについては、ＳＯＩ技術により得られる寄生容量の低減効果を得られるとともに、選択ゲートトランジスタ１４ｂについては、バルク型の基板に形成されたのと等価の状態を同時に作り出すことができる。このため、選択ゲートトランジスタ１４ａを、バルク型の基板上に形成される周辺トランジスタと共通の工程で作製することができ、結果、製造工程を少なく抑えることができる。

また、本発明の実施形態に係る半導体記憶装置によれば、シリコン基板１上の埋め込み絶縁層２の一部が広く除去されて開口３が形成され、この開口３内のシリコン基板１を種として成長する単結晶シリコン層４が形成される。このため、上記の、メモリセルトランジスタ１４ａをＳＯＩ領域に形成し、選択ゲートトランジスタ１４ｂのゲート電極を非ＳＯＩ領域に位置するように形成するための構造を容易に作成できる。また、ＳＯＩ基板を低コストで作製できる。

また、本発明の実施形態に係る半導体記憶装置によれば、メモリセルトランジスタ１４ａ相互間の単結晶シリコン層４内に、高濃度で且つ浅いｎ⁺型拡散層３１が形成される。このため、メモリセルトランジスタ１４ａを流れる電流を大きく確保でき、半導体記憶装置の読み出しマージンが向上する。また、メモリセルトランジスタ１４ａのチャネル部において、単結晶シリコン層４の深さ方向に沿って低くなる不純物濃度の勾配を持たせることによって、カットオフ特性が向上する。

なお、上記の実施形態では、ｎ型の導電型とされた単結晶シリコン層４上にメモリセルトランジスタ１４ａが形成される例を示した。しかしながら、ｐ型の導電型とすることも可能である。

また、本発明は、ＮＯＲ型のフラッシュメモリ装置や、電荷蓄積層として浮遊ゲート電極の代わりにシリコン窒化膜を用いるＭＯＮＯＳ型のフラッシュメモリ装置など他の半導体記憶装置にも適用できる。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

実施形態に係る半導体記憶装置の平面図。 実施形態に係る半導体記憶装置の断面図。 実施形態に係る半導体記憶装置の工程における一状態を示す断面図。 図３に続く状態を示す断面図。 図４に続く状態を示す断面図。 図５に続く状態を示す断面図。 図６に続く状態を示す断面図。 図７に続く状態を示す断面図。 図８に続く状態を示す断面図。 図９に続く状態を示す断面図。 図１０に続く状態を示す断面図。 図１１に続く状態を示す断面図。

符号の説明

１…基板、２…埋め込み絶縁層、３…開口、４…単結晶シリコン層、１１…ｎ^-型拡散層、１２ｂ、１２ｃ…ｐ型ウェル、１３ｂ、１３ｃ…ｎ型拡散層、１４ａ…メモリセルトランジスタ、１４ｂ…選択ゲートトランジスタ、１４ｃ…周辺トランジスタ、２１ａ、２１ｂ、２１ｃ…ゲート構造、２２ａ…トンネル絶縁膜、２２ｂ、２２ｃ…ゲート絶縁膜、２３ａ…浮遊ゲート電極、２３ｂ、２３ｃ…下層ゲート電極、２４ａ、２４ｂ、２４ｃ…電極間絶縁膜、２５ａ…制御ゲート電極、２５ｂ、２５ｃ…上層ゲート電極、２６ｂ、２６ｃ…開口、３１…ｎ⁺型拡散層。

Claims (5)

1. 単結晶シリコン層の下方に埋め込み絶縁層を有する第１の領域と、この第１の領域に隣接し前記単結晶シリコン層の下方に埋め込み絶縁層を有さない第２の領域とを備えたシリコン基板と、
   第１のゲート電極を有し、この第１のゲート電極が第１の領域の前記単結晶シリコン層上に設けられたメモリセルトランジスタと、
   第２のゲート電極を有し、この第２のゲート電極が前記メモリセルトランジスタに隣接し且つ一部が前記第２の領域の前記単結晶シリコン層上に位置するよう設けられた選択ゲートトランジスタと、
   を具備することを特徴とする半導体記憶装置。
2. 前記第１のゲート電極の下の前記第１の単結晶シリコン層中には、不純物濃度が前記第１のゲート電極側で大きく、前記埋め込み絶縁層側で小さい領域が設けられていることを特徴とする請求項１に記載の半導体記憶装置。
3. 単結晶シリコン層の下方に埋め込み絶縁層を有する第１の領域と、この第１の領域に隣接し前記単結晶シリコン層の下方に埋め込み絶縁層を有さない第２の領域とを備えたシリコン基板と、
   前記第１の領域の前記単結晶シリコン層上に形成された第１のゲート電極を有するメモリセルトランジスタと、
   前記メモリセルトランジスタに隣接し、前記第１の領域と前記第２の領域にまたがるよう前記単結晶シリコン基板上に形成された第２のゲート電極を有する選択ゲートトランジスタと、
   前記選択ゲートトランジスタに隣接し、前記第２の領域の前記単結晶シリコン層上に形成されたコンタクトプラグと、
   を備え、
   前記コンタクトプラグと前記２のゲート電極とは、前記第２の領域の前記単結晶シリコン層中に形成された、第１導電型で第１の濃度を有する第１の拡散層で接続され、
   前記第１のゲート電極と前記第２のゲート電極とは、前記第１の領域の前記単結晶シリコン層中に形成された、前記第１導電型と同じ導電型で前記第１の濃度より大きい第２の濃度を有する第２の拡散層で接続され、
   前記第２の拡散層を除く、前記第１のゲート電極の下の前記単結晶シリコン層には、前記第１導電型と同じ導電型で前記第１の濃度より小さい第３の濃度の不純物を有する不純物領域が形成されていることを特徴とする半導体記憶装置。
4. 前記不純物領域の不純物濃度は、前記第１のゲート電極側で大きく、前記埋め込み絶縁層側で小さいことを特徴とする請求項３に記載の半導体記憶装置。
5. メモリセル部と周辺回路部とを有する半導体記憶装置の製造方法であって、
   前記メモリセル部において、半導体基板上に、前記半導体基板の表面の一部を露出する開口を有する絶縁層を形成する工程と、
   前記開口内の前記半導体基板の表面上および前記絶縁層上と、前記周辺回路部における前記半導体基板上と、に不純物を含んだ領域を有する半導体層を形成する工程と、
   前記半導体層の前記開口内の領域の上方の領域と、前記周辺回路部の前記半導体層とにそれぞれ第１導電型の第１不純物領域と第１導電型の第２不純物領域とを形成する工程と、
   前記半導体層の前記絶縁層の上方の領域に積層された第１絶縁膜と第１導電膜と第２絶縁膜と第２導電膜とをそれぞれが有する複数の第１ゲート構造と、前記絶縁層の端部の上方の領域に積層された第３絶縁膜と第３電極とを有する第２ゲート構造と、前記第２不純物領域上に積層された第４絶縁膜と第４電極とを有する第３ゲート構造と、を形成する工程と、
   前記半導体層の前記開口内の領域の上方で且つ前記第２ゲート構造と隣接する領域と、前記半導体層内の前記第３ゲート構造の両側と、に第２導電型の不純物領域を形成する工程と、
   を具備することを特徴とする半導体記憶装置の製造方法。

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