JP2010020814A - 不揮発性半導体記憶装置およびその消去検証方法 - Google Patents

Abstract

【課題】複数のメモリセルトランジスタ間で同等の検証を素早く行うことを可能とする。
【解決手段】周辺回路は、ソース線ＣＳＬに所定の高電圧を印加し選択ゲートトランジスタＳＧＳ側のワード線ＷＬ０に印加する電圧を選択ゲートトランジスタＳＧＤ側のワード線ＷＬ６３に印加する電圧に比較して大きくした状態でビット線ＢＬの電圧を１回検出し、当該検出電圧に基づいて複数のメモリセルトランジスタのデータ消去状態を検証する。
【選択図】図６

Description

本発明は、電気的に消去可能な複数のメモリセルトランジスタの消去状態を検証する周辺回路を備えた不揮発性半導体記憶装置およびその消去検証方法に関する。

従来より、不揮発性半導体記憶装置としてのＮＡＮＤ型のフラッシュメモリ装置は、ビット線に電気的に接続された第１の選択ゲートトランジスタとソース線に電気的に接続された第２の選択ゲートトランジスタとの間に直列に連結された複数のメモリセルトランジスタを備え、ワード線にそれぞれ連結された電気的に読出／書込／消去可能なメモリセルトランジスタを具備したＮＡＮＤセルユニットをマトリクス状に配列して構成されている。

このようなＮＡＮＤセルユニットを具備するメモリデバイスは、高密度でデータ記憶することが重要であり、高密度化するためには直列接続されたメモリセルトランジスタの数を増すと良い。他方、ＮＡＮＤ型のフラッシュメモリ装置は各メモリセルのデータを消去した後、データの信頼性を向上するため消去検証処理を行っている（例えば、特許文献１参照）。しかしながら、ＮＡＮＤセルユニット中のメモリセルトランジスタの数を増すにつれて、データ消去後の消去検証時には検証の信頼性が乏しくなってきている。

これは、例えば各ワード線に同一の電圧を印加すると共にソース線に消去検証用の正の電圧を印加してビット線電圧を検出すると、各メモリセルトランジスタのソース／ドレイン間電圧降下の影響に伴い、ソース線側からビット線側にかけてメモリセルトランジスタのバックバイアスの電位低下を生じ、この影響によって当該複数のメモリセルトランジスタ間で検証用バイアスが異なることになり、特に第１および第２の選択ゲートトランジスタ間に接続されるメモリセルトランジスタの数を増した場合には、特にソース線側とビット線側の複数のメモリセルトランジスタ間で同等の検証を行うことが困難となっているためである。これに対し、特許文献１に開示されている技術思想では、第１バイアス条件下で第１消去検証動作を実行した後、第１バイアス条件と異なる第２バイアス条件で第２消去検証動作を実行しているが、消去検証動作速度が劣ってしまう。
特開２００６−５４０３６号公報

本発明は、複数のメモリセルトランジスタ間で同等の検証を素早く行うことを可能とした不揮発性半導体記憶装置およびその消去検証方法を提供することを目的とする。

本発明の一態様は、ビット線に電気的に接続された第１の選択ゲートトランジスタと、ソース線に電気的に接続された第２の選択ゲートトランジスタと、当該第１および第２の選択ゲートトランジスタ間に直列に連結された複数のメモリセルトランジスタであって対応するワード線にそれぞれ連結されたメモリセルトランジスタを備えたＮＡＮＤセルユニットと、前記ＮＡＮＤセルユニットに消去用電圧が印加された後に行われるＮＡＮＤセルユニットの消去検証動作時において、前記第１および第２の選択ゲートトランジスタを共にオン状態とすると共に、ソース線に所定電圧を印加し前記第１の選択ゲートトランジスタ側のメモリセルトランジスタに連結されたワード線に印加する電圧を第２の選択ゲートトランジスタ側のメモリセルトランジスタに連結されたワード線に印加する電圧に比較して大きくした状態でビット線電圧を１回検出し、当該検出電圧に基づいて前記複数のメモリセルトランジスタのデータ消去状態を検証する周辺回路とを備えた不揮発性半導体記憶装置を提供する。

本発明の別の態様は、ビット線に電気的に接続された第１の選択ゲートトランジスタとソース線に電気的に接続された第２の選択ゲートトランジスタとの間に直列に連結された複数のメモリセルトランジスタであって対応するワード線にそれぞれ連結されたメモリセルトランジスタを備えたＮＡＮＤセルユニットについて各メモリセルトランジスタの消去状態を検証するための不揮発性半導体記憶装置の消去検証方法であって、前記複数のメモリセルトランジスタに記憶されたデータを同時に消去する過程と、前記第１および第２の選択ゲートトランジスタを共にオン状態とすると共に、ソース線に所定電圧を印加して前記第１の選択ゲートトランジスタ側のメモリセルトランジスタに連結されたワード線に印加する電圧を第２の選択ゲートトランジスタ側のメモリセルトランジスタに連結されたワード線に印加する電圧に比較して大きくした状態でビット線電圧を１回検出し、当該検出電圧に基づいて前記複数のメモリセルトランジスタのデータ消去状態を検証する過程とを備えた不揮発性半導体記憶装置の消去検証方法を提供する。

本発明の一態様によれば、複数のメモリセルトランジスタ間で同等の消去検証を素早く行うことができる。

以下、本発明の一実施形態について図面を参照しながら説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図１（ａ）は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。

この図１（ａ）に示すように、フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルの読出／書込／消去および消去検証処理を行う周辺回路ＰＣとを備えている。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に構成され、周辺回路ＰＣはメモリセル領域Ｍの周辺領域に構成される。

図１（ａ）に示すように、周辺回路ＰＣは制御回路ＣＣと、この制御回路ＣＣに電気的に接続されたロウ駆動回路ＲＤと、カラム駆動回路ＣＤと、センスアンプ回路ＳＡとを備えている。制御回路ＣＣは、ロウ駆動回路ＲＤ、カラム駆動回路ＣＤに制御信号を送信し、メモリセルアレイＡｒを構成する各メモリセルの書込／読出／消去を行うようになっている。
尚、図１（ａ）に示すように、メモリセルアレイＡｒは単一の構成である実施形態を示すが、図１（ｂ）に示すように複数のプレーンＰｌａｎｅ０、Ｐｌａｎｅ１のように分割構成されていても良い。

図２は、主にメモリセルアレイ内の電気的構成を概略的に示しており、図３は、メモリセルアレイの平面図を模式的に示している。
図２に示すように、メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣ（ＮＡＮＤセルユニット）が多数配設されることによって構成されている。セルユニットＵＣは、列方向に延出するビット線ＢＬ（ＢＬ_０…ＢＬ_ｎ＋１…）にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＣＳＬに接続された選択ゲートトランジスタＳＴＳと、当該２個（複数）の選択ゲートトランジスタＳＴＳ−ＳＴＤ間に複数個（例えばｍ＝２のｋ乗＝６４個）直列接続されたメモリセルトランジスタＭＴ（ＭＴ_０…ＭＴ_ｍ−１）とからなる。

これらのセルユニットＵＣは、行方向に所定列並列に配列されることによって１つのブロックＢｊを構成している。メモリセルアレイＡｒは、１つのブロックＢｊが列方向に複数列（ｚ列）配列されることによって構成されている。

行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が選択ゲート線ＳＧＤによって電気的に接続されている。行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が選択ゲート線ＳＧＳによって電気的に接続されている。行方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴ（ＭＴ_０〜ＭＴ_ｍ−１）は、それぞれ、そのゲート電極がワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）によって電気的に接続されている。行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳはそのソース側がソース線ＣＳＬに共通接続されている。図１（ａ）に示すセンスアンプＳＡは、ビット線ＢＬ（ＢＬ_０〜ＢＬ_ｎ＋１）に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。

図４は、セルユニットの半導体断面構造を図３のＡ−Ａ線に沿う断面図によって模式的に示している。
図４に示すように、ｐ型のシリコン基板２には、その表層にｎウェル領域２ａが構成されていると共に、そのさらに表層にｐウェル領域２ｂが構成されている。このｐウェル領域２ｂには、上述の選択ゲートトランジスタＳＴＤ、ＳＴＳ、メモリセルトランジスタＭＴ（ＭＴ_０〜ＭＴ_ｍ−１）が構成されている。このようなウェル構造を採用することにより、ｐウェル領域２ｂに消去用の高電圧を印加することができる。

ｐウェル領域２ｂ上には、選択ゲートトランジスタＳＴＤ、ＳＴＳの選択ゲート電極ＳＧＤ、ＳＧＳがゲート絶縁膜（図示せず）を介して平面的に離間して構成されていると共に、選択ゲート電極ＳＧＳ−ＳＧＤ間のｐウェル領域２ｂ上にゲート絶縁膜３を介してメモリセルトランジスタＭＴ（ＭＴ_０〜ＭＴ_ｍ−１）のゲート電極ＭＧが平面的に一列に構成されている。メモリセルトランジスタＭＴのゲート電極ＭＧは、浮遊ゲート電極と制御ゲート電極との間にゲート間絶縁膜を挟んだスタックゲート構造をなしている。

各ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧＤ間、ゲート電極ＭＧ−ＳＧＳ間にはｐウェル領域２ｂの表層にソース／ドレインとなる不純物拡散層２ｃが形成されている。選択ゲート電極ＳＧＤのドレイン側のｐウェル領域２ｂの表層には高濃度の不純物拡散層２ｄがコンタクト領域として形成されており、この拡散層２ｄ上にはビット線コンタクトＣＢを介してビット線ＢＬ（ＢＬ_０〜ＢＬ_ｎ−１）が構成されている。

選択ゲート電極ＳＧＳのソース側のｐウェル領域２ｂの表層には、高濃度の不純物拡散層２ｅがコンタクト領域として形成されており、この拡散層２ｅ上にはソース線コンタクトＣＳを介してソース線ＣＳＬの配線構造が構成されている。

上記構造のメモリセルの消去検証動作について説明する。
図５は、周辺回路が行う消去検証処理のフローチャートを示している。この図５に示すように、周辺回路ＰＣは、消去動作をブロック単位で行うが、消去選択ブロックＢｊの消去を行った（Ｓ１）後、当該ブロックＢｊの消去検証を行い（Ｓ２）、消去検証がＯＫではないことを条件として再度ステップＳ１に戻り、ブロックＢｊの消去処理から繰り返す。そして、消去検証が正常に行われた（ＯＫ）ことを条件として消去検証処理を終了する。

ステップＳ１の消去処理は、消去選択ブロックＢｊ内において、周辺回路ＰＣがシリコン基板２のｐウェル２ｂに高電圧（例えば２０Ｖ）を与えると共に消去選択ブロックＢｊ内のワード線ＷＬ（ＷＬ_０〜ＷＬ_ｍ−１）に低電圧（例えば０Ｖ）を与える。すると、メモリセルゲート電極ＭＧに溜まった電子がｐウェル２ｂに抜ける。このとき、メモリセルトランジスタＭＴのしきい値電圧Ｖｔが正から負方向にシフトしデータが消去される。

図９は、消去処理時および消去検証処理時に各電気的要素に印加する電位のタイミングチャートを示している。
この図９に示すように、消去検証が開始されると、周辺回路ＰＣは、選択ゲート線ＳＧＳ、ＳＧＤおよびワード線ＷＬ、ソース線ＣＳＬに低電圧（０Ｖ）を印加して所定の安定時間で安定化させる（図９の（１）参照）。次に、周辺回路ＰＣは、ソース線ＣＳＬに高電位（３Ｖ）を印加すると共に、ビット線ＢＬの電位Ｖｂｌを低電圧（０Ｖ）にプレチャージする（図９の（２）参照）。

その後、周辺回路ＰＣは、選択ゲートトランジスタＳＧＳ、ＳＧＤが十分にオンする電圧（５Ｖ）を印加すると共に、ワード線ＷＬに中間電圧（ソース線の印加電圧（３Ｖ）とビット線のプリチャージ電圧（０Ｖ）との間の中間電圧）を印加する（図９の（３）（４）参照）。

図６は、消去検証処理時の各トランジスタの電位の模式図を示している。尚、この電位は十分に安定状態となったときの電位を示している。
周辺回路ＰＣがソース線ＣＳＬに所定の高電位（３Ｖ）を印加すると共に、ビット線ＢＬの電位Ｖｂｌを低電位（０Ｖ）にプレチャージすると、各メモリセルトランジスタＭＴにはバックバイアスが印加されるようになりビット線ＢＬの電位が上昇する。全メモリセルのしきい値電圧Ｖｔが負の所定値（例えば−３Ｖ）以下の場合には、ＮＡＮＤセルユニットＵＣ中の全メモリセルトランジスタＭＴがオンするため、ソース線ＣＳＬから多くの電荷がビット線ＢＬ側に転送され、ビット線ＢＬの検出電位は高くなる。このビット線ＢＬの電位上昇はセルユニットＵＣ内で最もしきい値電圧Ｖｔの高いメモリセルトランジスタＭＴがオフ状態になるまで続き、やがて一定値となる。

尚、メモリセルトランジスタＭＴにバックバイアスが印加された場合のしきい値電圧Ｖｔは、ｎ型チャネルＭＯＳＦＥＴの場合には、そのしきい値電圧（Ｖｔ）はバックバイアス電圧（Ｖｂｓ）の平方根に比例して変化する。この際の比例係数はチャネル濃度やゲート酸化膜厚等により決定される。

図９に示すように、周辺回路ＰＣは、消去検証電圧印加後、所定時間経過後のビット線ＢＬの電位を測定し、所定の判定レベル（例えば０．５Ｖ）を超える場合には消去検証ＯＫ、当該判定レベル以下の場合には消去検証ＮＧと判定する（図９の（４）参照）。

図７、図８は、消去検証処理時においてワード線に印加する中間電圧の一例を示している。この図７、図８に示すように、周辺回路ＰＣは、ソース線ＣＳＬ側の低番号のワード線ＷＬ０…には、ビット線ＢＬ側の高番号のワード線…ＷＬ６３よりも高い中間電圧を印加する。

仮に全ワード線ＷＬに同一の中間電圧を印加した場合には、ソース線ＣＳＬに近い側のメモリセルトランジスタＭＴとビット線ＢＬに近い側のメモリセルトランジスタＭＴとの検証条件が異なってしまい、ソース線ＣＳＬに近いメモリセルトランジスタＭＴのしきい値電圧Ｖｔがビット線ＢＬに近いメモリセルトランジスタＭＴのしきい値電圧Ｖｔよりも低くなるように消去されていないと、所定の判定レベルを超えない虞が生じ、検証ＮＧと判定されてしまう虞がある。

また、全ワード線ＷＬに同一の中間電圧を印加した場合には、ソース線ＣＳＬ側のメモリセルトランジスタＭＴのしきい値電圧Ｖｔがビット線ＢＬ側のメモリセルトランジスタＭＴのしきい値電圧Ｖｔよりも相対的に高くても検証ＯＫと判定されてしまう虞もある。さらに、消去処理後には、セルユニットＵＣ内のメモリセルトランジスタＭＴのしきい値Ｖｔはほぼ等しく揃っていると仮定しても、消去検証動作時に実質的にビット線ＢＬ側のメモリセルトランジスタＭＴによって大きなバックバイアスが印加されることになり、このため、メモリセルトランジスタＭＴ全体のしきい値Ｖｔがより低いレベルまで下がらないと消去検証ＯＫにならないことになる。これは、所望の消去しきい値電圧よりもより低い電圧となることがあり、消去時間の増大やメモリセルのデータ保持信頼性を損なってしまう。

したがって、消去検証時の印加電圧としては、ワード線ＷＬに印加する電位と、消去検証時に各メモリセルトランジスタＭＴのバックゲートにかかる電位との差が、セルユニットＵＣを構成する複数のメモリセルトランジスタＭＴ間において同一になるように印加することが理想的で望ましい。これは、セルユニットＵＣを構成する各メモリセルトランジスタＭＴの消去検証条件を一定に保つためである。

また、消去検証時に、ソース線ＣＳＬ、メモリセルトランジスタＭＴのバックゲートなどに印加する検証用電圧に基づいてメモリセルトランジスタＭＴのしきい値電圧が変動することを予め考慮した電圧を各ワード線ＷＬに調整して印加すると良い。尚、各ワード線ＷＬにどのような電圧を印加するかは、メモリセルトランジスタＭＴのチャネル濃度やトンネル酸化膜厚によるため、必要に応じて最適化すると良い。

実用的には、図８（ａ）または図８（ｂ）に具体例を示すように、複数のグループ毎に印加電圧を変更し、１つのグループ内では同一の所定の中間電圧を印加すると良い。これらの図８（ａ）および図８（ｂ）に示す具体例では、例えばワード線ＷＬの本数が６４本の場合を示しており、６４本のワード線ＷＬを２以上ワード線数以下の複数のグループに分け、当該複数のグループ間で高電圧（３Ｖ）を所定のステップ電圧（図８（ａ）では０．５Ｖ、図８（ｂ）では０．２５Ｖ）づつ徐々に変化させて他のグループとは異なる分圧電圧を印加している。

図８（ａ）では、６４本のワード線ＷＬを５つのグループに分割して、消去検証動作時の電圧をそれぞれの分割されたグループに割り当てている。グループＧ０はＷＬ０〜ＷＬ１３、グループＧ１はＷＬ１４〜ＷＬ２７、グループＧ２はＷＬ２８〜ＷＬ４１、グループＧ３はＷＬ４２〜ＷＬ５５、グループＧ４はＷＬ５６〜ＷＬ６３としている。

図８（ｂ）では、６４本のワード線ＷＬを９つのグループに分割して、消去検証動作時の電圧をそれぞれの分割されたグループに割り当てている。グループＧ１０はＷＬ０〜ＷＬ６、グループＧ１１はＷＬ７〜ＷＬ１３、グループＧ１２はＷＬ１４〜ＷＬ２０、グループＧ１３はＷＬ２１〜ＷＬ２７、グループＧ１４はＷＬ２８〜ＷＬ３４、グループＧ１５はＷＬ３５〜ＷＬ４１、グループＧ１６はＷＬ４２〜ＷＬ４８、グループＧ１７はＷＬ４９〜ＷＬ５５、グループＧ１８はＷＬ５６〜ＷＬ６３としている。但し、このグループ分けはこの例に限るものでは無い。

尚、グループ数が多いと、各メモリセルトランジスタＭＴに印加されるワード線ＷＬ−バックバイアス間の電位差が各メモリセルトランジスタＭＴ間で小さくなるため望ましい。逆に、グループ数が少ないとワード線ＷＬに印加するバイアスを生成する電圧生成回路を少なくすることができ実用性が高い。グループ数は、これらのトレードオフによって決定するのが良い。

図５に示すステップＳ２の消去検証処理は、各ブロックＢ（Ｂ１〜Ｂｚ）毎に一括して１回で行われる。検証処理が１回で行われるため、特許文献１が示唆する技術思想のように２回の検証処理を行うのに比較して処理を素早く終了することができる。

本実施形態によれば、周辺回路ＰＣは、ソース線ＣＳＬに高電位を印加し選択ゲートトランジスタＳＧＳ側のメモリセルトランジスタＭＴのワード線ＷＬ０に印加する電圧を選択ゲートトランジスタＳＧＤ側のメモリセルトランジスタＭＴのワード線ＷＬ６３に印加する電圧に比較して大きくした状態でビット線ＢＬの電圧を１回検出し、当該検出電圧に基づいて複数のメモリセルトランジスタＭＴのデータ消去状態を検証しているため、複数のメモリセルトランジスタＭＴ間で同等の検証を素早く行うことができる。

各ワード線ＷＬの電圧は、各メモリセルトランジスタＭＴのバックバイアスを保障できるような電圧を印加することにより、従来例のようにソース線ＣＳＬ側のメモリセルトランジスタＭＴによって律速されること無く、メモリセルトランジスタＭＴの消去状態を検証できる。

（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
メモリセルゲート電極ＭＧに電子を蓄積する層として、窒化膜層を電荷トラップ層として適用した所謂ＭＯＮＯＳ構造、ＳＯＮＯＳ構造を適用しても良く、多結晶シリコン層を浮遊ゲート電極として適用したスタックゲート構造を適用しても良い。

メモリセルアレイＡｒとセンスアンプＳＡとの間にカラム選択スイッチを設け、奇数本目のビット線ＢＬと偶数本目のビット線ＢＬでセンスアンプＳＡを共用しても良い。この場合、消去検証処理は１つのブロック（Ｂ１〜Ｂｚのうち何れか）内において奇数ビット線ＢＬおよび偶数ビット線ＢＬにそれぞれ対応して２回実施することになる。単独のＮＡＮＤセルユニットＵＣの検証処理は１回で済むため、前述実施形態と同様に素早く検証処理を行うことができる。

本発明の一実施形態について電気的構成を示すブロック図 メモリセルアレイの電気的構成図 メモリセルアレイの構造を示す平面図 セルユニットの断面を模式的に示す図（図３のＡ−Ａ線に沿う断面図） 消去処理および消去検証処理を概略的に示すフローチャート 消去検証時の電位を模式的に示す図 消去検証時にワード線に印加する電位の一例を示す図（その１） 消去検証時にワード線に印加する電位の一例を示す図（その２） 消去検証時の動作を示すタイミングチャート

符号の説明

図面中、ＭＴはメモリセルトランジスタ、ＵＣはＮＡＮＤセルユニット、ＰＣは周辺回路、ＳＧＤ、ＳＧＳは選択ゲートトランジスタ、ＷＬはワード線を示す。

Claims (5)

1. ビット線に電気的に接続された第１の選択ゲートトランジスタと、ソース線に電気的に接続された第２の選択ゲートトランジスタと、当該第１および第２の選択ゲートトランジスタ間に直列に連結された複数のメモリセルトランジスタであって対応するワード線にそれぞれ連結されたメモリセルトランジスタを備えたＮＡＮＤセルユニットと、
   前記ＮＡＮＤセルユニットに消去用電圧が印加された後に行われるＮＡＮＤセルユニットの消去検証動作時において、前記第１および第２の選択ゲートトランジスタを共にオン状態とすると共に、ソース線に所定電圧を印加し前記第１の選択ゲートトランジスタ側のメモリセルトランジスタに連結されたワード線に印加する電圧を第２の選択ゲートトランジスタ側のメモリセルトランジスタに連結されたワード線に印加する電圧に比較して大きくした状態でビット線電圧を１回検出し、当該検出電圧に基づいて前記複数のメモリセルトランジスタのデータ消去状態を検証する周辺回路とを備えたことを特徴とする不揮発性半導体記憶装置。
2. 前記複数のメモリセルトランジスタは、２以上ワード線数以下の複数のグループに分けられ、
   前記周辺回路は、各グループ毎に同一電圧で他のグループとは異なる電圧を各グループのワード線に印加して検証することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記周辺回路は、消去検証時に、前記ソース線、前記メモリセルトランジスタの拡散層およびウェルなどに印加された電圧に基づいて前記メモリセルトランジスタの閾値電圧が変動することを予め考慮した電圧を前記各ワード線に調整して印加するように構成されていることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
4. ビット線に電気的に接続された第１の選択ゲートトランジスタとソース線に電気的に接続された第２の選択ゲートトランジスタとの間に直列に連結された複数のメモリセルトランジスタであって対応するワード線にそれぞれ連結されたメモリセルトランジスタを備えたＮＡＮＤセルユニットについて各メモリセルトランジスタの消去状態を検証するための不揮発性半導体記憶装置の消去検証方法であって、
   前記複数のメモリセルトランジスタに記憶されたデータを同時に消去する過程と、
   前記第１および第２の選択ゲートトランジスタを共にオン状態とすると共に、ソース線に所定電圧を印加して前記第１の選択ゲートトランジスタ側のメモリセルトランジスタに連結されたワード線に印加する電圧を第２の選択ゲートトランジスタ側のメモリセルトランジスタに連結されたワード線に印加する電圧に比較して大きくした状態でビット線電圧を１回検出し、当該検出電圧に基づいて前記複数のメモリセルトランジスタのデータ消去状態を検証する過程とを備えたことを特徴とする不揮発性半導体記憶装置の消去検証方法。
5. 前記複数のメモリセルトランジスタは、２以上ワード線数以下の複数のグループに分けられ、
   各グループ毎に同一電圧で他のグループとは異なる電圧を各グループのワード線に印加して検証することを特徴とする請求項４記載の不揮発性半導体記憶装置の消去検証方法。

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