[go: up one dir, main page]

WO2010041302A1 - 抵抗変化メモリ - Google Patents

抵抗変化メモリ Download PDF

Info

Publication number
WO2010041302A1
WO2010041302A1 PCT/JP2008/068184 JP2008068184W WO2010041302A1 WO 2010041302 A1 WO2010041302 A1 WO 2010041302A1 JP 2008068184 W JP2008068184 W JP 2008068184W WO 2010041302 A1 WO2010041302 A1 WO 2010041302A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor region
diode
resistance change
conductivity type
type semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2008/068184
Other languages
English (en)
French (fr)
Inventor
賢一 室岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010532722A priority Critical patent/JP5398727B2/ja
Priority to PCT/JP2008/068184 priority patent/WO2010041302A1/ja
Publication of WO2010041302A1 publication Critical patent/WO2010041302A1/ja
Priority to US13/071,943 priority patent/US8335102B2/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes

Definitions

  • the present invention relates to a resistance change memory using a resistance change element.
  • a memory device called a memory is no exception, and a cell formed by making use of a high-precision processing technique is required to hold a certain charge necessary for storage in a narrower region.
  • ReRAM Resistive Random Access Memory
  • ReRAMs can be configured without using charge accumulation for storage and without using MOSFETs for memory cells, and it is expected that higher integration than conventional trends can be achieved. Yes.
  • the allowable value of the forward current and the allowable value of the leak current flowing in the reverse direction must satisfy certain criteria based on the characteristics of the resistance change element.
  • certain technical problems must be solved in order to meet this certain standard.
  • the cell size size when the planar shape is assumed to be a square
  • a large current of 1 ⁇ A or more is required in the reset operation for transition from the low resistance state to the high resistance state.
  • increasing the atomic density of the n-type impurity in the n ⁇ -type semiconductor region (cathode) of the diode to increase the allowable value of the current flowing in the forward direction simultaneously increases the carrier scattering and increases the loss. To do.
  • the diode in order for the diode to function as a selection element, it is preferable to perform such a reset operation with low loss.
  • a structure of a diode constituting a memory cell of a resistance change memory capable of simultaneously improving the allowable value of the forward current and the loss due to carrier scattering is proposed.
  • a resistance change memory includes a plurality of row lines extending in a first direction, a plurality of column lines extending in a second direction intersecting the first direction, the plurality of row lines, and the A plurality of memory cells, each of which is arranged at an intersection with a plurality of column lines and connected in series with each other, and a first one of the plurality of row lines is selected.
  • a decoder, a second decoder for selecting one of the plurality of column lines, a single row line selected by the first decoder and a single line selected by the second decoder at the time of writing A voltage pulse generation circuit for generating a voltage pulse to be supplied to the column line.
  • the diode has a first conductivity type first semiconductor region, an atomic density of impurities of the first conductivity type from that of the first semiconductor region from the plurality of column lines to the plurality of row lines.
  • the diode has an atomic density of impurities of a first conductivity type at an end portion of the second semiconductor region in a direction orthogonal to a direction from the plurality of column lines to the plurality of row lines.
  • the fourth semiconductor region has a first conductivity type higher than that of the second semiconductor region.
  • the allowable value of the current flowing in the forward direction of the diode constituting the memory cell of the resistance change memory and the loss due to carrier scattering can be improved simultaneously.
  • FIG. 1 is an overall view of a resistance change memory.
  • FIG. 2 is a partial view of the resistance change memory.
  • FIG. 3 is a diagram for explaining the operation of the resistance change memory.
  • FIG. 4 is a diagram showing a memory cell.
  • FIG. 5 is a diagram showing an impurity concentration distribution.
  • FIG. 6 shows a memory cell array.
  • FIG. 7 is a diagram illustrating one process of the manufacturing method.
  • FIG. 8 is a diagram illustrating one process of the manufacturing method.
  • FIG. 9 is a diagram illustrating one process of the manufacturing method.
  • FIG. 10 is a diagram illustrating one process of the manufacturing method.
  • FIG. 11 is a diagram illustrating one process of the manufacturing method.
  • FIG. 12 is a diagram illustrating one process of the manufacturing method.
  • FIG. 1 is an overall view of a resistance change memory.
  • FIG. 2 is a partial view of the resistance change memory.
  • FIG. 3 is a diagram for explaining the operation of the resistance change memory.
  • FIG. 13 is a diagram illustrating one process of the manufacturing method.
  • FIG. 14 is a diagram illustrating one process of the manufacturing method.
  • FIG. 15 is a diagram illustrating one process of the manufacturing method.
  • FIG. 16 is a diagram illustrating one process of the manufacturing method.
  • FIG. 17 is a diagram illustrating one process of the manufacturing method.
  • FIG. 18 is a diagram illustrating one process of the manufacturing method.
  • FIG. 19 is a diagram illustrating one process of the manufacturing method.
  • FIG. 20 is a diagram illustrating one process of the manufacturing method.
  • FIG. 21 is a diagram illustrating an application example.
  • the present invention is directed to a so-called cross-point type resistance change memory in which memory cells are arranged at intersections between row lines and column lines that intersect each other.
  • a diode which is a non-ohmic element is connected in series with the resistance change element in order to prevent problems such as a disturbance due to a sneak current generated at the time of reading / writing and a decrease in sense sensitivity. It is common to connect.
  • n ⁇ -type semiconductor region (second semiconductor region) as the carrier traveling region of the diode
  • priority is given to reducing current loss
  • n Determine the atomic density of type impurities. That is, the atomic density of n-type impurities in the n ⁇ -type semiconductor region is reduced, and carrier scattering of current flowing in the forward direction is reduced.
  • the atomic density of the first conductivity type impurity is at the end of the n ⁇ type semiconductor region in the direction orthogonal to the direction from the column line to the row line (stacking direction). This is improved by providing an n-type semiconductor region (fourth semiconductor region) as a carrier supply region higher than that of the n ⁇ -type semiconductor region.
  • the atomic density of the first conductivity type impurity is higher than that of the n ⁇ type semiconductor region at the end of the n ⁇ type semiconductor region (carrier travel region) in the direction orthogonal to the direction from the column line to the row line.
  • the row line, the column line, and the cell size are defined as follows.
  • the row line is a conductive line connected to the anode side of the diode constituting the memory cell
  • the column line is a conductive line connected to the cathode side of the diode constituting the memory cell.
  • the cell size is the size of the planar shape of the memory cell (shape in a plane parallel to the surface of the semiconductor substrate).
  • FIG. 1 shows a resistance change memory according to the first embodiment of the present invention.
  • a first decoder 32 is disposed on one end side in the first direction of the memory cell array 31, and a second decoder 33 is disposed on one end side in the second direction intersecting the first direction of the memory cell array 31.
  • the plurality of row lines RL1 to RLn (n is a natural number of 2 or more) extend from the first decoder 32 in the first direction.
  • a plurality of column lines CL1 to CLm (m is a natural number of 2 or more) extend from the second decoder 33 in the second direction.
  • the address signal is input to the address buffer 34 at the time of reading / writing / erasing. Part of the address signal is input from the address buffer 34 to the first decoder 32, and the other part of the address signal is input from the address buffer 34 to the second decoder 33.
  • the first decoder 32 selects one of the plurality of row lines RL1 to RLn based on the address signal.
  • the second decoder 33 selects one of the plurality of column lines CL1 to CLm based on the address signal.
  • the control circuit 35 outputs a control signal CNT that permits generation of a voltage pulse at the time of writing (setting).
  • the voltage pulse generation circuit 36 When receiving the control signal CNT, the voltage pulse generation circuit 36 generates a voltage pulse having a predetermined magnitude (voltage value) and a predetermined width (duration).
  • the voltage pulse generated by the voltage pulse generation circuit 36 is supplied to one row line selected from the plurality of row lines RL1 to RLn via the first decoder 32.
  • the voltage pulse generated by the voltage pulse generation circuit 36 is supplied to a plurality of non-selected column lines among the plurality of column lines CL1 to CLm via the second decoder 33.
  • a plurality of unselected row lines and a selected column line are set to a fixed voltage, for example, a ground voltage.
  • FIG. 2 shows a circuit example of the memory cell array, first decoder, and second decoder in the resistance change memory of FIG.
  • the number of row lines is four and the number of column lines is four.
  • the four row lines RL1, RL2, RL3, and RL4 extend in the first direction, and the four column lines CL1, CL2, CL3, and CL4 extend in the second direction.
  • Memory cells are arranged at intersections between row lines RL1, RL2, RL3, RL4 and column lines CL1, CL2, CL3, CL4, respectively.
  • the memory cell includes a resistance change element RE and a diode D connected in series.
  • Each of the four row lines RL1, RL2, RL3, RL4 extends in the first direction and is connected to a resistance change element RE disposed on the anode side of the diode D.
  • Each of the four column lines CL1, CL2, CL3, and CL4 extends in a second direction intersecting the first direction, and is connected to the cathode side of the diode D.
  • the resistance change element RE is an element that transits at least two resistance values, for example, two resistance values of a low resistance state and a high resistance state, and is ZnMn 2 O 4 , NiO, TiO 2 , SrZrO 3 , Pr 0.7. It is composed of one material selected from the group of Ca 0.3 MnO 3 .
  • the row lines RL1, RL2, RL3, and RL4 and the column lines CL1, CL2, CL3, and CL4 are simple line-and-space patterns, and it is necessary to consider misalignment between the upper and lower conductive lines. There is no.
  • the alignment accuracy in the memory cell array 31 can be extremely relaxed, and manufacturing can be performed easily.
  • the first decoder 32 includes switch circuits RSW1, RSW2, RSW3, RSW4 and AND circuits RAD1, RAD2, RAD3, RAD4.
  • the switch circuits RSW1, RSW2, RSW3, RSW4 and the AND circuits RAD1, RAD2, RAD3, RAD4 are composed of, for example, CMOS circuits.
  • the output signal of the AND circuit RAD3 becomes “H”, and the row line RL3 is electrically connected to the pulse shaping circuit 37 by the switch circuit RSW3.
  • the output signals of the AND circuits RAD1, RAD2, and RAD4 are “L”, and the row lines RL1, RL2, and RL4 are fixed to a fixed voltage by the switch circuits RSW1, RSW2, and RSW4.
  • the second decoder 33 includes switch circuits CSW1, CSW2, CSW3, CSW4 and AND circuits CAD1, CAD2, CAD3, CAD4.
  • the switch circuits CSW1, CSW2, CSW3, and CSW4 and the AND circuits CAD1, CAD2, CAD3, and CAD4 are composed of, for example, CMOS circuits.
  • the resistance change element has a property that a transition (set) from a high resistance state to a low resistance state occurs when a voltage exceeding a certain value is applied, and when a current exceeding a certain value flows. In addition, a transition (reset) from the low resistance state to the high resistance state occurs.
  • Writing means transition of the variable resistance element from the high resistance state to the low resistance state, that is, a set operation.
  • a voltage pulse + V is applied to one selected row line RL3 and three non-selected column lines CL1, CL3, CL4, and three non-selected row lines RL1, RL2, RL4 and one selected line are applied.
  • Column line CL2 is fixed to a fixed voltage (for example, ground voltage).
  • the diode D In the selected memory cell M (sel), the diode D is in a forward bias state, a voltage higher than a certain value is applied to the resistance change element RE, and a sufficiently large current flows. Therefore, the resistance change element RE transitions from the high resistance state to the low resistance state.
  • the three non-selected memory cells A fixed voltage is applied to the row lines RL1, RL2, and RL4, and a voltage pulse + V is applied to the three unselected column lines CL1, CL3, and CL4.
  • the diode since the diode is in a reverse bias state, the diode is equivalent to a capacitor, and is between the unselected three row lines RL1, RL2, and RL4 and the unselected three column lines CL1, CL3, and CL4. Most of the generated voltage is applied to the diode. Therefore, a voltage less than a certain value is applied to the resistance change element, and the state of the resistance change element does not change.
  • the relationship between the voltage value (maximum value) + V of the voltage pulse and the voltage value of the fixed voltage is not limited as long as the voltage pulse + V is higher than the fixed voltage.
  • the voltage pulse + V is set to a positive voltage.
  • the fixed voltage is preferably the ground voltage (0 V).
  • Vset the voltage required for writing (set operation)
  • Vreset the voltage required for erasing (reset operation)
  • Vread the voltage required for reading
  • reading / writing / erasing is executed only on the selected memory cell M (sel) while preventing inter-cell interference based on the principle described above.
  • FIG. 4 shows an example of a memory cell structure.
  • FIG. 2 shows a planar shape of the memory cell
  • (b) of FIG. 2 shows a cross-sectional structure of the memory cell.
  • the memory cell 3 includes a resistance change element 11 (RE) and a diode 12 (D).
  • a metal electrode 13 is disposed between the resistance change element 11 (RE) and the diode 12 (D).
  • a metal electrode 14 is disposed at one end of the resistance change element 11 (RE), and a metal electrode 15 is disposed at one end of the diode 12 (D).
  • variable resistance element 11 is, for example, ZnMn 2 O 4 having a thickness of about 10 nm, and the metal electrodes 13, 14, 15 are, for example, TiN.
  • TiN has a function as a barrier metal that prevents interdiffusion of atoms in addition to a function as a conductive material.
  • the metal electrode 14 is connected to the row line, and the metal electrode 15 is connected to the column line.
  • the row line and the column line are composed of a laminated structure of W and TiN, for example.
  • the greatest feature of the present invention is the structure of the diode 12 (D).
  • the diode 12 (D)
  • the structure of can be described, for example, as p + / n ⁇ / n + .
  • “/” represents an interface
  • the left side of “/” is the row line side (for example, the upper side)
  • the right side of “/” is the column line side (for example, the lower side).
  • the diode 12 (D) includes an n + type semiconductor region 16 and an n-type impurity having an atomic density lower than that of the n + type semiconductor region 16 from the column line side to the row line side. It is composed of a ⁇ type semiconductor region 18 and a p + type semiconductor region 17 opposite to the n type.
  • the diode 12 (D) has an n ⁇ impurity concentration of n ⁇ type at the end of the n ⁇ type semiconductor region 18 in a direction orthogonal to the direction from the column line side to the row line side.
  • the n-type semiconductor region 19 is higher than that of the semiconductor region 18.
  • the atomic density of the n-type impurity in the n-type semiconductor region 19 is preferably lower than that in the n + -type semiconductor region 16.
  • the n-type semiconductor region 19 is preferably arranged at the half of the end of the n ⁇ -type semiconductor region 18 in the direction orthogonal to the direction from the column line side to the row line side on the n + -type semiconductor region 16 side. .
  • the n-type semiconductor region 19 is newly provided at the end of the n ⁇ -type semiconductor region 18 in the direction orthogonal to the direction from the column line side to the row line side. Therefore, when the impurity concentration distribution in the cross section along the line BB in FIG. 4B is graphed, it is as shown in FIG. In the figure, the horizontal axis represents the position, and the vertical axis represents the impurity concentration N.
  • a large current exceeding 1 to 10 ⁇ A or more than 10 ⁇ A is required per cell in a reset operation for transition from a low resistance state to a high resistance state. To do.
  • the diode When the diode functions as a selection element, it is preferable to flow such a large current with low loss.
  • the impurity concentration in the n ⁇ -type semiconductor region is uniform as in the prior art, if the impurity concentration is high, the allowable current increases while the loss increases due to an increase in carrier scattering. . Further, when the impurity concentration in the n ⁇ type semiconductor region is low, the loss is reduced due to the decrease in carrier scattering, while the allowable current is reduced.
  • such a trade-off is obtained by providing an impurity concentration distribution in the direction from the column line to the row line, that is, in the direction perpendicular to the p + / n ⁇ / n + stacking direction for the n ⁇ type semiconductor region. Solve the off problem.
  • the carrier mainly travels in the n ⁇ type semiconductor region 18 as the carrier traveling region.
  • An n-type semiconductor region 19 as a carrier supply region is provided adjacent to the n ⁇ -type semiconductor region 18 as a carrier traveling region in order to compensate for the insufficient number of carriers as a result of lowering the impurity concentration.
  • the n-type semiconductor region 19 is disposed in a direction orthogonal to the carrier traveling direction.
  • the carriers diffused from the n-type semiconductor region 19 as the carrier supply region can reach the entire n ⁇ -type semiconductor region 18 as the carrier traveling region. In other words, in the carrier traveling region, it is possible to conduct electricity under conditions where scattering is suppressed with a sufficient number of carriers.
  • the impurity concentration of the n-type impurity (for example, phosphorus) in the n ⁇ -type semiconductor region 18 as the carrier traveling region is about 1 ⁇ 10 16 cm ⁇ 3 (average value)
  • the impurity concentration of the n-type impurity (for example, phosphorus) in the n-type semiconductor region 19 as the carrier supply region is about 1 ⁇ 10 18 cm ⁇ 3 (average value).
  • the impurity concentration of the p-type impurity (for example, boron) in the p + -type semiconductor region 17 is set to about 1 ⁇ 10 21 cm ⁇ 3 (average value), and the n-type impurity (for example, in the n + -type semiconductor region 16) , Phosphorus) impurity concentration is about 1 ⁇ 10 20 cm ⁇ 3 (average value).
  • the width of the n ⁇ type semiconductor region 18 as the carrier traveling region in the direction perpendicular to the p + / n ⁇ / n + stacking direction (for example, the width in the direction parallel to each side when the planar shape is a square) Is about 16 nm, and the width in the same direction of the n-type semiconductor region 19 as the carrier supply region is about 3 nm (there are two on the left and right, so that the total is 6 nm).
  • the impurity atom distribution in the semiconductor region does not need to be defined with the crystal lattice position of the atoms constituting the semiconductor as a unit, and the average number of impurity atoms in a region having a size of about 2 to 3 nm is significant. . This is based on the following physical considerations. Carriers flowing through the diode follow an electric potential field formed in the semiconductor region. In the first approximation, the effective spread of the potential field created by the impurity atoms can be defined using the so-called Bohr radius.
  • the relative dielectric constant ⁇ r is 11.7 and the effective mass ratio me / m is about 0.2 to 0.3. 3 nm.
  • the impurity concentration in the carrier travel region and the carrier supply region is as follows. It may be defined by an average concentration in the range of 2 to 3 nm, and the boundary may be considered as a region having a width of 2 to 3 nm.
  • the conductivity type of the carrier travel region and the carrier supply region is n-type, but it may be p-type instead. In this case, the conductivity type of the semiconductor region existing at both ends of the diode is also changed accordingly.
  • the structure of the diode targeted by the present invention is not limited to p + / n ⁇ / n + , but other than this, for example, p + / p ⁇ / n + , n + / n ⁇ / p + , It may have a structure of n + / p ⁇ / p + .
  • the carrier supply region is arranged so as to surround the carrier traveling region, but instead, a structure that sandwiches the carrier traveling region, a structure that is disposed only on one end side of the carrier traveling region, and carrier traveling A structure provided at the center of the region may be used.
  • a PN junction diode made of silicon, a PN junction diode made of SiGe alloy, or the like can be used as the diode.
  • the planar shape of the memory cell can be a square, a rectangle, a circle, an ellipse, or the like.
  • FIG. 6 shows an example of a memory cell array structure.
  • the row line 1 is disposed immediately above the memory cell 3, and the column line 2 is disposed immediately below the memory cell 3. Both the row line 1 and the column line 2 are composed of, for example, a laminated structure of W and TiN.
  • the pitch of the row line 1 and the pitch of the column line 2 are each about 44 nm, for example. That is, the width of the row line 1 and the width of the column line 2 are each about 22 nm, and the space between the row lines 1 and the space between the column lines 2 are each about 22 nm.
  • the cell size of the planar shape of the memory cell 3 is about 22 nm ⁇ about 22 nm.
  • the row line 1 and the column line 2 are merely line-and-space patterns, and there is no need to consider a shift in a direction perpendicular to the direction in which the row line 1 or the column line 2 extends. Therefore, the alignment accuracy in the memory cell array can be extremely relaxed, and manufacturing can be easily performed.
  • CMOS area 102 having a CMOS circuit is formed on the main surface of a silicon substrate 101 having a thickness of about 720 ⁇ m by using a normal CMOS process.
  • the CMOS area 102 includes a P-channel MOSFET, an N-channel MOSFET, a plurality of wiring layers, and a connection portion that connects a plurality of wiring layers.
  • an insulating film 103 made of SiO 2 and having a thickness of about 300 nm is formed on the CMOS area 102 by using a CVD method using TEOS as a main material.
  • a composite film 104 composed of TiN having a thickness of about 10 nm and W having a thickness of about 50 nm is formed on the insulating film 103 by sputtering. Further, a metal film (electrode) 105 made of TiN having a thickness of about 10 nm is formed on the composite film 104 by sputtering. The metal film 105 functions as a barrier metal that prevents unnecessary impurity diffusion in the diode.
  • an amorphous silicon film is formed by LPCVD using SiH 4 as a main material.
  • an n + type semiconductor region 106 having a thickness of about 10 nm and containing phosphorus of about 1 ⁇ 10 20 cm ⁇ 3 is formed.
  • the supply of SiH 4 and PH 3 as a source gas is once stopped, by flowing only Ar as a carrier gas, the residual phosphorus concentration in the reactor sufficiently lowered, thereafter, a trace amount and SiH 4 again.
  • PH 3 is supplied, and an n ⁇ type semiconductor region 107 having a thickness of about 80 nm containing phosphorus of about 1 ⁇ 10 16 cm ⁇ 3 is formed.
  • the supply of the raw material gases SiH 4 and PH 3 is once stopped, and only the carrier gas Ar is allowed to flow, so that the residual phosphorus concentration in the reaction furnace is sufficiently lowered and the temperature in the furnace is set to 75. Reduce by °C.
  • SiH 4 and a small amount of BCl 3 are supplied to form a p + type semiconductor region 108 having a thickness of about 10 nm containing about 1 ⁇ 10 21 cm ⁇ 3 of boron.
  • the temperature in the furnace (film formation temperature) was lowered because the presence of boron promotes the reaction of SiH 4 , thereby facilitating film thickness control.
  • the reason why the boron concentration is higher than the phosphorus concentration is to compensate for the phenomenon that the p + type semiconductor region 108 is less likely to lower the resistance value than the n + type semiconductor region 106.
  • the thicknesses of the n + -type semiconductor region 106, the n ⁇ -type semiconductor region 107, and the p + -type semiconductor region 108 shown here are respectively determined in the subsequent thermal process, in particular, crystallization of amorphous silicon and impurities. It is determined in consideration of the fact that impurities are diffused in the high temperature treatment for the purpose of activation.
  • the thickness of the n + type semiconductor region 106 and the p + type semiconductor region 108 increases by about 20 nm, and the thickness of the n ⁇ type semiconductor region 107 decreases by about 40 nm. .
  • the above-mentioned thickness is set in consideration of these effects in advance.
  • a metal film (electrode) 109 made of TiN having a thickness of about 10 nm and ZnMn 2 O 4 having a thickness of about 10 nm are formed on the p + type semiconductor region 108 by sputtering.
  • a variable resistance material 110 configured and a metal film (electrode) 111 configured of TiN having a thickness of about 10 nm are continuously formed.
  • the metal films 109 and 111 serve as electrodes of the resistance change material 110 and function as a barrier metal that prevents impurity diffusion.
  • an insulating film 112 made of SiO 2 and having a thickness of about 150 nm is formed on the metal film 111 by a CVD method using TEOS as a main material.
  • a resist pattern having a pitch of about 44 nm extending in a direction perpendicular to the paper surface is formed by using the technique of imprint lithography. Further, using this resist pattern as a mask, the insulating film 112 is patterned by reactive ion etching using CHF 3 and CO gas. Thereafter, the resist pattern is removed.
  • the metal film 111, the resistance change material 110, the metal film 109, the p + type semiconductor region 108, and the n ⁇ type semiconductor region are formed by reactive ion etching using Cl 2 , Ar, and Co gas with the insulating film 112 as a mask. 107, the n + -type semiconductor region 106, and the metal film 105 are sequentially patterned.
  • the composite film 104 composed of TiN and W is patterned by reactive ion etching using CHF 3 and SF 6 gases.
  • the composite film 104 becomes a row line extending in a direction perpendicular to the paper surface.
  • a PSG film 113 made of silicon oxide containing a large amount of phosphorus is formed by CVD.
  • the PSG film 113 completely fills the groove between the insulating films 112.
  • the deposition temperature at this time is about 450 ° C. in order to prevent phosphorus in the PSG film 113 from diffusing into the semiconductor regions 106, 107, 108 and into the resistance change material 110.
  • the upper portion of the insulating film 112 is also etched, but if the etching conditions are set so that the etching rate of the PSG film 113 is larger than that of the insulating film 112, the insulating film 112 will not disappear.
  • heat treatment is performed at 600 ° C., and phosphorus is solid-phase diffused from the PSG film 113 to the n ⁇ -type semiconductor region 106.
  • n-type semiconductor region 114 is formed.
  • the n-type semiconductor region 114 is formed at each of two end portions in a direction (first direction) in which a composite film (row line) described later extends.
  • an insulating film 115 made of SiO 2 is formed by a CVD method using TEOS as a main material.
  • the insulating film 115 completely fills the trench between the insulating films 112.
  • the insulating films 112 and 115 are polished by CMP using the metal film 111 as a stopper.
  • the upper surface of the insulating film 115 is planarized and is almost at the same position as the upper surface of the metal film 111.
  • a composite film 116 made of TiN having a thickness of about 10 nm and W having a thickness of about 50 nm is formed on the metal film 111 and the insulating film 115 by sputtering.
  • an insulating film 117 made of SiO 2 is formed by a CVD method using TEOS as a main material.
  • a resist pattern having a pitch of about 44 nm extending in the left-right direction on the paper surface is formed by using the technique of imprint lithography. Further, the insulating film 117 is patterned by reactive ion etching using CHF 3 and CO gas using this resist pattern as a mask. Thereafter, the resist pattern is removed.
  • the composite film 116 composed of TiN and W is patterned by reactive ion etching using CHF 3 and SF 6 gas using the insulating film 117 as a mask.
  • the composite film 116 becomes a row line extending in the left-right direction on the paper surface.
  • the metal film 111, the resistance change material 110, the metal film 109, the p + type semiconductor region 108, the n ⁇ type semiconductor region 107, and the n + type semiconductor are formed by reactive ion etching using Cl 2 , Ar, and Co gas.
  • the region 106 and the metal film 105 are sequentially patterned.
  • a prismatic memory cell is formed at the intersection of the composite film 104 as the column line and the composite film 116 as the row line.
  • a silicon oxide film that can be spin-coated is formed on the entire surface of the wafer while filling the groove.
  • a connection portion for making contact with the CMOS circuit in the CMOS area 102 is formed by a lithography process and reactive ion etching.
  • the above steps may be repeated a plurality of times.
  • crystallization of amorphous silicon and activation of impurities are simultaneously performed by heat treatment at about 800 ° C. for about 5 seconds.
  • a so-called post-process such as an inspection process or a dicing process is performed to complete the resistance change memory.
  • a CVD film silicon film
  • impurities silicon film
  • a diode is formed by ion-implanting impurity atoms into a CVD film not doped with impurities. It may be formed.
  • phosphorus is used as the n-type impurity, arsenic may be used instead.
  • n - type instead of the semiconductor region (carrier transport region) p - in the case of using a semiconductor region (carrier transport region), p - type for forming the semiconductor region performs addition of BCl 3 gas, p-type semiconductor In forming the region (carrier supply region), a BSG film which is a SiO 2 film containing boron may be used instead of the PSG film.
  • the n-type semiconductor region 114 can also be formed by a method such as solid layer diffusion after forming a composite film (row line) 116 and forming a memory cell in FIG. In this case, the n-type semiconductor region 114 is formed only at two lower portions of the side surface of the n ⁇ -type semiconductor region 106 in the direction perpendicular to the paper surface.
  • the n-type semiconductor region 114 is formed at each of two end portions in the direction (second direction) in which the composite film (column line) extends.
  • the n-type semiconductor region 114 has a structure surrounding the n ⁇ -type semiconductor region 106.
  • FIG. 21 is a perspective view showing a resistance change memory as an application example of the present invention.
  • a CMOS layer 52 including a CMOS circuit is formed on a semiconductor substrate (for example, a silicon substrate) 51.
  • a memory cell layer 53 including memory cells is formed on the CMOS layer 52.
  • CMOS layer 52 indicates a memory cell array area
  • 55 indicates an input / output (I / O) area.
  • Peripheral circuits are formed in the CMOS layer 52.
  • the CMOS circuit is formed with a pitch larger than the pitch of the row lines and the column lines in the memory cell layer 53, for example, 90 nm design rule, except for the connection portion with the memory cell.
  • the size of the memory cell array area is, for example, 22 ⁇ m ⁇ 22 ⁇ m, and 512 ⁇ 512 memory cells (intersections of row lines and column lines) are formed in this area, for example.
  • One memory cell array area 54 is called a block, and a plurality of blocks are arranged in a matrix.
  • the CMOS layer 52 and the memory cell layer 53 are connected to each other through a through hole.
  • the memory cell layer 53 can be formed on the CMOS layer 52, and the memory cell layer 53 is not limited to a single layer, and can be formed in a plurality of layers, so that the chip area is not increased. A large memory capacity can be secured.
  • a pad is formed in the input / output area 55, and the lead frame and the pad are connected by, for example, a bonding wire in the assembly process.
  • the resistance change element constituting the memory cell is made of one material selected from the group consisting of ZnMn 2 O 4 , NiO, TiO 2 , SrZrO 3 , and Pr 0.7 Ca 0.3 MnO 3 .
  • TiN or TaN is used as the electrode in contact with the variable resistance element.
  • the electrode in contact with the resistance change element may be TiO 2 doped with Pt, W, WN, and Nb.
  • the diode connected in series to the variable resistance element may be a PN junction diode formed of a silicon single crystal, or alternatively, a SiGe alloy PN junction diode, a Schottky diode, or the like may be used.
  • variable resistance element when the variable resistance element is made of ZnMn 2 O 4 having a thickness of 15 nm, one end of the variable resistance element is connected to the row line made of W through the electrode made of TaN, and the other end is made of TiN.
  • the electrode is connected to the P layer (anode layer) of the PN junction diode in the silicon substrate.
  • the N layer (cathode) of the PN junction diode is connected to a column line made of W through an electrode made of TiN.
  • the pitch of the plurality of row lines and the pitch of the plurality of column lines are 44 nm, that is, a line having a line width of 22 nm and a space of 22 nm, respectively.
  • the planar size of the resistance change element is, for example, 22 nm ⁇ 22 nm.
  • the example of the present invention is not limited to the above-described embodiment, and can be embodied by modifying each component without departing from the scope of the invention.
  • Various inventions can be configured by appropriately combining a plurality of constituent elements disclosed in the above-described embodiments. For example, some constituent elements may be deleted from all the constituent elements disclosed in the above-described embodiments, or constituent elements of different embodiments may be appropriately combined.
  • the present invention is effective for a resistance change memory such as a ReRAM using a resistance change element.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

　本発明の例に係わる抵抗変化メモリは、直列接続された抵抗変化素子１１とダイオード１２とから構成されるメモリセル３を有する。ダイオード１２は、第一導電型の第一半導体領域１６、第一半導体領域１６よりも第一導電型の不純物の原子密度が低い第一導電型の第二半導体領域１８、及び、第一導電型とは逆の第二導電型の第三半導体領域１７から構成される。さらに、ダイオード１２は、第二半導体領域１８の端部に、第一導電型の不純物の原子密度が第二半導体領域１８のそれよりも高い第一導電型の第四半導体領域１９を有する。

Description

抵抗変化メモリ
　本発明は、抵抗変化素子を利用した抵抗変化メモリに関する。
　近年、半導体装置の集積度が高くなることに伴い、これを構成するＬＳＩ素子の回路パターンは、ますます微細化していく。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。
　メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。
　従来より、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリといった各種の半導体メモリが製造されているが、これらは、全てＭＯＳＦＥＴをメモリセルに使用しているため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。
　このため、これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられており、現在の量産コストの多くの部分を占めているリソグラフィ工程に係わるコストの上昇、即ち、製品コストの上昇要因となっている（例えば、応用物理　第６９巻　第１０号　ｐｐ１２３３－１２４０，２０００年，「半導体メモリ；ＤＲＡＭ」、　応用物理　第６９巻　第１２号　ｐｐ１４６２－１４６６，２０００年，「フラッシュメモリ，最近の話題」を参照）。
　一方、近年、このような課題を克服する技術として、ダイオードに代表される非オーミック素子と抵抗変化素子とによりメモリセルが構成されるＲｅＲＡＭ(Resistive Random Access Memory)と呼ばれるメモリが提案されている。
　ＲｅＲＡＭは、記憶に電荷の蓄積を用いず、ＭＯＳＦＥＴをメモリセルに使用することなく構成することが可能であることから、従来のトレンドを上回る高集積化を図ることが可能であると期待されている。
　ところで、ＲｅＲＡＭのメモリセルに用いるダイオードに関しては、順方向に流れる電流の許容値及び逆方向に流れるリーク電流の許容値は、それぞれ、抵抗変化素子の特性に基づいた一定基準を満たす必要がある。しかし、高集積化が進み、メモリセルが微細化されると、この一定基準を満たすために、技術的に多くの課題を解決しなければならない。
　例えば、セルサイズ（平面形状を正方形と仮定した場合のサイズ）が数十ｎｍ×数十ｎｍの場合、低抵抗状態から高抵抗状態に遷移させるリセット動作において、１μＡ以上の大電流が必要となる。この基準を満たすため、ダイオードのｎ-型半導体領域（カソード）内のｎ型不純物の原子密度を増やして順方向に流れる電流の許容値を増やすと、同時にキャリア散乱が増加するために損失が増大する。
　一方、ダイオードを選択素子として機能させるためには、このようなリセット動作を低損失で行うことが好ましい。しかし、リセット動作時に大電流を低損失でダイオードに流すためには、ダイオードのｎ-型半導体領域内のｎ型不純物の原子密度を減らして順方向に流れる電流のキャリア散乱を減少させる必要がある。
　つまり、ダイオードのｎ-型半導体領域のｎ型不純物の原子密度に関しては、順方向に流れる電流の許容値とキャリア散乱による損失とがトレードオフの関係にあり、両者を同時に改善することが難しくなっている。
　本発明では、順方向に流れる電流の許容値とキャリア散乱による損失とを同時に改善することが可能な抵抗変化メモリのメモリセルを構成するダイオードの構造を提案する。
　本発明の例に係わる抵抗変化メモリは、第一方向に延びる複数本の行線と、前記第一方向に交差する第二方向に延びる複数本の列線と、前記複数本の行線と前記複数本の列線との交差部に配置され、それぞれ直列接続された抵抗変化素子とダイオードとから構成される複数のメモリセルと、前記複数本の行線のうちの一本を選択する第一デコーダと、前記複数本の列線のうちの一本を選択する第二デコーダと、書き込み時に、前記第一デコーダにより選択される一本の行線と前記第二デコーダにより選択される一本の列線との間に供給する電圧パルスを生成する電圧パルス生成回路とを備える。前記ダイオードは、前記複数本の列線側から前記複数本の行線側に向って、第一導電型の第一半導体領域、第一導電型の不純物の原子密度が前記第一半導体領域のそれよりも低い第一導電型の第二半導体領域、及び、前記第一導電型とは逆の第二導電型の第三半導体領域から構成される。さらに、前記ダイオードは、前記複数本の列線側から前記複数本の行線側に向かう方向に直交する方向の前記第二半導体領域の端部に、第一導電型の不純物の原子密度が前記第二半導体領域のそれよりも高い第一導電型の第四半導体領域を有する。
　本発明によれば、抵抗変化メモリのメモリセルを構成するダイオードの順方向に流れる電流の許容値とキャリア散乱による損失とを同時に改善することができる。
図１は、抵抗変化メモリの全体図である。 図２は、抵抗変化メモリの部分図である。 図３は、抵抗変化メモリの動作を説明する図である。 図４は、メモリセルを示す図である。 図５は、不純物濃度分布を示す図である。 図６は、メモリセルアレイを示す図である。 図７は、製造方法の一工程を示す図である。 図８は、製造方法の一工程を示す図である。 図９は、製造方法の一工程を示す図である。 図１０は、製造方法の一工程を示す図である。 図１１は、製造方法の一工程を示す図である。 図１２は、製造方法の一工程を示す図である。 図１３は、製造方法の一工程を示す図である。 図１４は、製造方法の一工程を示す図である。 図１５は、製造方法の一工程を示す図である。 図１６は、製造方法の一工程を示す図である。 図１７は、製造方法の一工程を示す図である。 図１８は、製造方法の一工程を示す図である。 図１９は、製造方法の一工程を示す図である。 図２０は、製造方法の一工程を示す図である。 図２１は、適用例を示す図である。
　以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
　１．　概要　
　本発明は、互いに交差する行線と列線との交差部にメモリセルが配置されるいわゆるクロスポイント型抵抗変化メモリを対象とする。このような抵抗変化メモリでは、読み出し／書き込み時に発生する回り込み電流(sneak current)に起因するディスターブやセンス感度の低下などの問題を防止するために、抵抗変化素子に直列に非オーミック素子であるダイオード接続することが一般的に行われる。
　ところで、メモリセルのサイズが縮小されても、抵抗変化素子の抵抗値を変化させるための電流値の単位面積あたりの大きさは大きくなるので、この大電流がダイオードにも流れることになる。このため、ダイオードのカソードとしてのｎ-型半導体領域内のｎ型不純物の原子密度を増やして順方向に流れる電流の許容値を増やす必要がある。
　しかし、ｎ-型半導体領域内のｎ型不純物の原子密度を増やすと、同時にキャリア散乱が増加するために電流損失が増大する。
　本発明では、このようなトレードオフを改善するために、まず、ダイオードのキャリア走行領域としてのｎ-型半導体領域（第二半導体領域）については、電流損失を少なくすることを優先して、ｎ型不純物の原子密度を決定する。即ち、ｎ-型半導体領域内のｎ型不純物の原子密度を減らし、順方向に流れる電流のキャリア散乱を減少させる。
　また、順方向に流れる電流の許容値については、列線から行線に向かう方向（積層方向）に直交する方向のｎ-型半導体領域の端部に、第一導電型の不純物の原子密度がｎ-型半導体領域のそれよりも高いキャリア供給領域としてのｎ型半導体領域（第四半導体領域）を設けることで向上させる。
　このように、列線から行線に向かう方向に直交する方向のｎ-型半導体領域（キャリア走行領域）の端部に、第一導電型の不純物の原子密度がｎ-型半導体領域のそれよりも高いｎ型半導体領域（キャリア供給領域）を設けることにより、ダイオードの順方向に流れる電流の許容値とキャリア散乱による損失とのトレードオフが改善される。
　ここで、本明細書では行線、列線及びセルサイズを以下のように定義する。
　行線とは、メモリセルを構成するダイオードのアノード側に接続される導電線のことであり、列線とは、メモリセルを構成するダイオードのカソード側に接続される導電線のことである。また、セルサイズとは、メモリセルの平面形状（半導体基板の表面に平行な面での形状）のサイズのことである。
　２．　実施形態　
　　(1) 　全体図　
　図１は、本発明の第一実施形態に係わる抵抗変化メモリを示している。
　メモリセルアレイ３１の第一方向の一端側には、第一デコーダ３２が配置され、メモリセルアレイ３１の第一方向に交差する第二方向の一端側には、第二デコーダ３３が配置される。複数の行線ＲＬ１～ＲＬｎ（ｎは２以上の自然数）は、第一デコーダ３２から第一方向に向かって延びる。複数の列線ＣＬ１～ＣＬｍ（ｍは２以上の自然数）は、第二デコーダ３３から第二方向に向かって延びる。
　アドレス信号は、読み出し／書き込み／消去時に、アドレスバッファ３４に入力される。アドレス信号の一部は、アドレスバッファ３４から第一デコーダ３２に入力され、アドレス信号の他の一部は、アドレスバッファ３４から第二デコーダ３３に入力される。
　第一デコーダ３２は、アドレス信号に基づいて、複数の行線ＲＬ１～ＲＬｎのうちの一本を選択する。また、第二デコーダ３３は、アドレス信号に基づいて、複数の列線ＣＬ１～ＣＬｍのうちの一本を選択する。
　制御回路３５は、書き込み（セット）時に、電圧パルスの生成を許可する制御信号ＣＮＴを出力する。
　電圧パルス生成回路３６は、制御信号ＣＮＴを受けると、所定の大きさ（電圧値）及び所定の幅（持続時間）を有する電圧パルスを生成する。
　電圧パルス生成回路３６により生成された電圧パルスは、第一デコーダ３２を経由して、複数の行線ＲＬ１～ＲＬｎのうち選択された一本の行線に供給される。また、電圧パルス生成回路３６により生成された電圧パルスは、第二デコーダ３３を経由して、複数の列線ＣＬ１～ＣＬｍのうち非選択の複数本の列線に供給される。
　この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
　　(2) 　部分図　
　図２は、図１の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
　この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
　メモリセルアレイ３１内において、四本の行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４は、第一方向に延び、四本の列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、第二方向に延びる。メモリセルは、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４と列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４との交差部にそれぞれ配置される。
　メモリセルは、直列接続された抵抗変化素子ＲＥとダイオードＤから構成される。
　四本の行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４の各々は、第一方向に延び、ダイオードＤのアノード側に配置される抵抗変化素子ＲＥに接続される。四本の列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４の各々は、第一方向に交差する第二方向に延び、ダイオードＤのカソード側に接続される。
　抵抗変化素子ＲＥは、少なくとも二つの抵抗値、例えば、低抵抗状態と高抵抗状態の二つの抵抗値を遷移する素子であり、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３のグループから選択される一つの材料から構成される。
　このようなメモリセルアレイ３１では、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４及び列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
　従って、メモリセルアレイ３１内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
　第一デコーダ３２は、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４から構成される。
　スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
　アドレス信号ＲＡ１，ＲＡ２が共に“Ｌ”のとき、アンド回路ＲＡＤ１の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ１により、行線ＲＬ１がパルス整形回路３７に電気的に接続される。この時、アンド回路ＲＡＤ２，ＲＡＤ３，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ２，ＲＳＷ３，ＲＳＷ４により、行線ＲＬ２，ＲＬ３，ＲＬ４が固定電圧（ここでは、接地電圧）に固定される。
　アドレス信号ＲＡ１が“Ｈ”、アドレス信号ＲＡ２が“Ｌ”のとき、アンド回路ＲＡＤ２の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ２により、行線ＲＬ２がパルス整形回路３７に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ３，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ３，ＲＳＷ４により、行線ＲＬ１，ＲＬ３，ＲＬ４が固定電圧に固定される。
　アドレス信号ＲＡ１が“Ｌ”、アドレス信号ＲＡ２が“Ｈ”のとき、アンド回路ＲＡＤ３の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ３により、行線ＲＬ３がパルス整形回路３７に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ４により、行線ＲＬ１，ＲＬ２，ＲＬ４が固定電圧に固定される。
　アドレス信号ＲＡ１，ＲＡ２が共に“Ｈ”のとき、アンド回路ＲＡＤ４の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ４により、行線ＲＬ４がパルス整形回路３７に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３により、行線ＲＬ１，ＲＬ２，ＲＬ３が固定電圧に固定される。
　第二デコーダ３３は、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４から構成される。
　スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
　アドレス信号ＣＡ１，ＣＡ２が共に“Ｌ”のとき、アンド回路ＣＡＤ１の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ１により、列線ＣＬ１が固定電圧（ここでは、接地電圧）に固定される。この時、アンド回路ＣＡＤ２，ＣＡＤ３，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ２，ＣＳＷ３，ＣＳＷ４により、列線ＣＬ２，ＣＬ３，ＣＬ４がパルス整形回路３７に電気的に接続される。
　アドレス信号ＣＡ１が“Ｈ”、アドレス信号ＣＡ２が“Ｌ”のとき、アンド回路ＣＡＤ２の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ２により、列線ＣＬ２が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ３，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ３，ＣＳＷ４により、列線ＣＬ１，ＣＬ３，ＣＬ４がパルス整形回路３７に電気的に接続される。
　アドレス信号ＣＡ１が“Ｌ”、アドレス信号ＣＡ２が“Ｈ”のとき、アンド回路ＣＡＤ３の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ３により、列線ＣＬ３が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ４により、列線ＣＬ１，ＣＬ２，ＣＬ４がパルス整形回路３７に電気的に接続される。
　アドレス信号ＣＡ１，ＣＡ２が共に“Ｈ”のとき、アンド回路ＣＡＤ４の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ４により、列線ＣＬ４が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３により、列線ＣＬ１，ＣＬ２，ＣＬ３がパルス整形回路３７に電気的に接続される。
　　(3) 　動作　
　図１及び図２のクロスポイント型抵抗変化メモリの動作について説明する。
　抵抗変化素子は、ある一定値以上の電圧が印加されたときに、高抵抗状態から低抵抗状態への遷移（セット）が発生する性質を有し、ある一定値以上の電流が流れたときに、低抵抗状態から高抵抗状態への遷移（リセット）が発生する性質を有する。
　ここで、行線ＲＬ３と列線ＣＬ２との交差部に配置されるメモリセルに対して書き込みを実行する場合を考える。書き込みとは、抵抗変化素子を高抵抗状態から低抵抗状態へ遷移させること、即ち、セット動作を意味するものとする。
　この場合、メモリセルアレイの電圧関係は、図３に示すようになる。
　選択された一つのメモリセルＭ（ｓｅｌ）以外の残りの全てのメモリセルは、非選択のメモリセルとなる。
　選択された一本の行線ＲＬ３及び非選択の三本の列線ＣＬ１，ＣＬ３，ＣＬ４に電圧パルス＋Ｖを印加し、非選択の三本の行線ＲＬ１，ＲＬ２，ＲＬ４及び選択された一本の列線ＣＬ２を固定電圧（例えば、接地電圧）に固定する。
　選択されたメモリセルＭ（ｓｅｌ）では、ダイオードＤが順バイアス状態になり、抵抗変化素子ＲＥには、ある一定値以上の電圧が印加され、かつ、十分に大きな電流が流れる。従って、抵抗変化素子ＲＥは、高抵抗状態から低抵抗状態に遷移する。
　また、選択された一本の行線ＲＬ３と非選択の三本の列線ＣＬ１，ＣＬ３，ＣＬ４との交差部に配置される非選択のメモリセルでは、これら行線ＲＬ３及び列線ＣＬ１，ＣＬ３，ＣＬ４にそれぞれ電圧パルス＋Ｖが印加される。従って、抵抗変化素子に電圧が印加されることはなく、抵抗変化素子の状態は、変化しない。
　同様に、非選択の三本の行線ＲＬ１，ＲＬ２，ＲＬ４と選択された一本の列線ＣＬ２との交差部に配置される非選択のメモリセルでは、これら行線ＲＬ１，ＲＬ２，ＲＬ４及び列線ＣＬ２にそれぞれ固定電圧が印加されるため、抵抗変化素子の状態は、変化しない。
　さらに、非選択の三本の行線ＲＬ１，ＲＬ２，ＲＬ４と非選択の三本の列線ＣＬ１，ＣＬ３，ＣＬ４との交差部に配置される非選択のメモリセルでは、非選択の三本の行線ＲＬ１，ＲＬ２，ＲＬ４に固定電圧、非選択の三本の列線ＣＬ１，ＣＬ３，ＣＬ４に電圧パルス＋Ｖが印加される。しかし、ダイオードが逆バイアス状態になるため、ダイオードは、コンデンサに等価となり、非選択の三本の行線ＲＬ１，ＲＬ２，ＲＬ４と非選択の三本の列線ＣＬ１，ＣＬ３，ＣＬ４との間に発生する電圧のうちのほとんどがダイオードに印加される。従って、抵抗変化素子には、ある一定値未満の電圧が印加され、抵抗変化素子の状態は、変化しない。
　尚、電圧パルスの電圧値（最大値）＋Ｖと固定電圧の電圧値との関係は、電圧パルス＋Ｖが固定電圧よりも高い関係にあれば、両者の値に制限はない。通常は、電圧パルス＋Ｖをプラス電圧に設定するため、このときは、固定電圧は、接地電圧（０Ｖ）とするのが好ましい。
　書き込み（セット動作）に必要な電圧をＶｓｅｔとし、消去（リセット動作）に必要な電圧をＶｒｅｓｅｔとし、読み出しに必要な電圧をＶｒｅａｄとすると、これら電圧の間の関係は、Ｖｒｅａｄ＜Ｖｒｅｓｅｔ＜Ｖｓｅｔとなる。
　クロスポイント型抵抗変化メモリでは、以上のような原理により、セル間干渉を防止しつつ、選択されたメモリセルＭ（ｓｅｌ）のみに対して、読み出し／書き込み／消去を実行する。
　　(4) 　メモリセル構造　
　図４は、メモリセル構造の例を示している。
　同図（ａ）は、メモリセルの平面形状であり、同図（ｂ）は、メモリセルの断面構造である。
　メモリセル３は、抵抗変化素子１１（ＲＥ）とダイオード１２（Ｄ）とから構成される。抵抗変化素子１１（ＲＥ）とダイオード１２（Ｄ）との間には、金属電極１３が配置される。抵抗変化素子１１（ＲＥ）の一端には、金属電極１４が配置され、ダイオード１２（Ｄ）の一端には、金属電極１５が配置される。
　抵抗変化素子１１は、例えば、厚さ約１０ｎｍのＺｎＭｎ２Ｏ４であり、金属電極１３，１４，１５は、例えば、ＴｉＮである。ＴｉＮは、導電材料としての機能に加え、原子の相互拡散を防止するバリアメタルとしての機能を有する。
　金属電極１４は、行線に接続され、金属電極１５は、列線に接続される。行線及び列線は、例えば、ＷとＴｉＮの積層構造から構成される。
　本発明の最大の特徴は、ダイオード１２（Ｄ）の構造にある。
　ここで、通常用いられている記法に従い、半導体の導電型を「ｐ」及び「ｎ」で表し、半導体中の不純物濃度の大小を「＋」及び「－」で表すと、ダイオード１２（Ｄ）の構造は、例えば、ｐ＋／ｎ－／ｎ＋と記述できる。但し、「／」は、界面を表し、「／」の左側が行線側（例えば、上側）、「／」の右側が列線側（例えば、下側）とする。
　具体的には、ダイオード１２（Ｄ）は、列線側から行線側に向って、ｎ＋型半導体領域１６、ｎ型の不純物の原子密度がｎ＋型半導体領域１６のそれよりも低いｎ－型半導体領域１８、及び、ｎ型とは逆のｐ＋型半導体領域１７から構成される。
　さらに、本発明では、ダイオード１２（Ｄ）は、列線側から行線側に向かう方向に直交する方向のｎ－型半導体領域１８の端部に、ｎ型の不純物の原子密度がｎ－型半導体領域１８のそれよりも高いｎ型半導体領域１９を有する。
　尚、ｎ型半導体領域１９のｎ型の不純物の原子密度は、ｎ＋型半導体領域１６のそれよりも低いことが好ましい。また、ｎ型半導体領域１９は、列線側から行線側に向かう方向に直交する方向のｎ－型半導体領域１８の端部のｎ＋型半導体領域１６側の半分に配置されるのが好ましい。
　このように、本発明では、列線側から行線側に向かう方向に直交する方向のｎ－型半導体領域１８の端部に新たにｎ型半導体領域１９を有する。このため、図４（ｂ）のＢ－Ｂ線に沿う断面での不純物濃度分布をグラフ化すると、図５に示すようになる。同図において、横軸は、位置を表し、縦軸は、不純物濃度Ｎを表している。
　このような構造を採用した理由について以下に説明する。
　抵抗変化素子を用いたＲｅＲＡＭでは、セルサイズが数十ｎｍになると、低抵抗状態から高抵抗状態に遷移させるリセット動作において、１セル当たり、１～１０μＡ、又は、１０μＡを超える大電流を必要とする。
　ダイオードを選択素子として機能させる場合、このような大電流を低損失で流すことが好ましい。しかし、従来のように、ｎ－型半導体領域内の不純物濃度が均一であることを前提とすると、その不純物濃度が高い場合には、許容電流が増える一方、キャリア散乱の増加により損失が増大する。また、ｎ－型半導体領域内の不純物濃度が低い場合には、キャリア散乱の減少により損失が減少する一方、許容電流が減少する。
　本発明では、ｎ－型半導体領域に関して、列線から行線に向かう方向、即ち、ｐ＋／ｎ－／ｎ＋積層方向と直交する方向に不純物濃度分布を持たせることにより、このようなトレードオフの問題を解決する。
　即ち、ダイオードの中央部を占めるｎ－型半導体領域１８では、不純物濃度を低くすることにより、キャリア散乱を小さくし、電流損失を小さくする。従って、キャリアは、主として、キャリア走行領域としてのｎ－型半導体領域１８を走行する。
　そして、不純物濃度を低くした結果として不足するキャリア数を補うために、キャリア走行領域としてのｎ－型半導体領域１８に隣接して、キャリア供給領域としてのｎ型半導体領域１９を設ける。ｎ型半導体領域１９は、キャリア走行方向と直交する方向に配置する。
　ここで、キャリアは、不純物濃度の勾配に応じて自然拡散する。
　従って、セルサイズを数十ｎｍ以下とすると、キャリア供給領域としてのｎ型半導体領域１９から拡散したキャリアは、キャリア走行領域としてのｎ－型半導体領域１８の全域に到達することが可能である。つまり、キャリア走行領域では、十分なキャリア数で散乱を抑制した条件で電気伝導させることが可能となる。
　その結果、十分な許容電流を低損失で実現することの可能なダイオードを提供することができる。
　具体的には、ダイオードをシリコンから構成する場合、キャリア走行領域としてのｎ－型半導体領域１８内のｎ型不純物（例えば、リン）の不純物濃度は、１×１０１６ｃｍ－３程度（平均値）とし、キャリア供給領域としてのｎ型半導体領域１９内のｎ型不純物（例えば、リン）の不純物濃度は、１×１０１８ｃｍ－３程度（平均値）とする。
　また、ｐ＋型半導体領域１７内のｐ型不純物（例えば、ホウ素）の不純物濃度は、１×１０２１ｃｍ－３程度（平均値）とし、ｎ＋型半導体領域１６内のｎ型不純物（例えば、リン）の不純物濃度は、１×１０２０ｃｍ－３程度（平均値）とする。
　さらに、キャリア走行領域としてのｎ－型半導体領域１８のｐ＋／ｎ－／ｎ＋積層方向と直交する方向の幅（例えば、平面形状を正方形とした場合の各辺に平行な方向の幅）は、約１６ｎｍとし、キャリア供給領域としてのｎ型半導体領域１９の同方向の幅は、約３ｎｍ（左右に二つあるため合計６ｎｍ）とする。
　尚、半導体領域中の不純物原子分布は、半導体を構成する原子の結晶格子位置を単位として定義する必要は無く、２～３ｎｍ程度の大きさの領域内での平均した不純物原子数が意味を持つ。これは以下のような物理的な考察に基づく。ダイオードに流れるキャリアは、半導体領域に形成される電気的なポテンシャル場に従う。そして、不純物原子の作るポテンシャル場の実効的な広がりは、第一近似では、いわゆるボーア半径を用いて定義することが可能である。
　このボーア半径は、水素原子のボーア半径ａ０＝０．０５２８ｎｍを基準として、比誘電率εｒと有効質量比ｍｅ／ｍを用いて、［εｒ／（ｍｅ／ｍ）］×ａ０で与えられる。半導体としてシリコンを用いた場合、比誘電率εｒは、１１．７、有効質量比ｍｅ／ｍは、０．２～０．３程度であることが知られているので、ボーア半径は、２～３ｎｍとなる。
　従って、上述の通り、２～３ｎｍの範囲で平均した不純物原子数が決まれば、ダイオードに流れる電流が決まることになり、キャリア走行領域及びキャリア供給領域の不純物濃度としては、それぞれの領域内での２～３ｎｍの範囲での平均的な濃度で定義すればよく、境界は、２～３ｎｍの幅を持った領域と考えて構わない。
　本実施形態では、キャリア走行領域及びキャリア供給領域の導電型をｎ型としたが、これに代えて、ｐ型としても構わない。この場合、これに合わせてダイオードの両端に存在する半導体領域の導電型も変更する。
　即ち、本発明が対象とするダイオードの構造は、ｐ＋／ｎ－／ｎ＋に限られず、これ以外にも、例えば、ｐ＋／ｐ－／ｎ＋、ｎ＋／ｎ－／ｐ＋、ｎ＋／ｐ－／ｐ＋といった構造を有していてもよい。
　さらに、実施形態では、キャリア供給領域は、キャリア走行領域を取り囲むように配置されているが、これに代えて、キャリア走行領域を挟み込む構造、キャリア走行領域の一端側のみに配置する構造、キャリア走行領域の中心部に設ける構造などとしてもよい。
　また、ダイオードは、シリコンから構成されるＰＮ接合ダイオード、ＳｉＧｅ合金から構成されるＰＮ接合ダイオードなどを用いることができる。また、メモリセルの平面形状は、正方形、長方形、円形、楕円形などの形状にすることが可能である。
　　(5) 　メモリセルアレイ構造　
　図６は、メモリセルアレイ構造の例を示している。
　行線１は、メモリセル３の直上に配置され、列線２は、メモリセル３の直下に配置される。行線１及び列線２共に、例えば、ＷとＴｉＮの積層構造から構成される。
　行線１のピッチ及び列線２のピッチは、例えば、それぞれ約４４ｎｍである。即ち、行線１の幅及び列線２の幅は、それぞれ約２２ｎｍとし、行線１間のスペース及び列線２間のスペースは、それぞれ約２２ｎｍとする。また、メモリセル３の平面形状のセルサイズは、約２２ｎｍ×約２２ｎｍとする。
　このような構造によれば、行線１及び列線２は、単なるラインアンドスペースのパターンであり、行線１又は列線２が延びる方向に直交する方向のずれを考慮する必要はない。従って、メモリセルアレイ内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
　　(6) 　製造方法　
　図４乃至図６のメモリセル及びメモリセルアレイの製造方法について説明する。
　まず、図７に示すように、通常のＣＭＯＳプロセスを用いて、厚さ約７２０μｍのシリコン基板１０１の主表面上にＣＭＯＳ回路を有するＣＭＯＳエリア１０２を形成する。ＣＭＯＳエリア１０２は、ＰチャネルＭＯＳＦＥＴ、ＮチャネルＭＯＳＦＥＴ、複数の配線層、及び、複数の配線層間を接続する接続部を含んでいる。
　ＣＭＯＳエリア１０２を形成した後、ＴＥＯＳを主原料とするＣＶＤ法を用いて、ＣＭＯＳエリア１０２上に、ＳｉＯ２から構成される厚さ約３００ｎｍの絶縁膜１０３を形成する。
　次に、図８に示すように、スパッタリング法により、絶縁膜１０３上に、厚さ約１０ｎｍのＴｉＮと厚さ約５０ｎｍのＷとから構成される複合膜１０４を形成する。また、スパッタリング法により、複合膜１０４上に、厚さ約１０ｎｍのＴｉＮから構成される金属膜（電極）１０５を形成する。金属膜１０５は、ダイオード内での不要な不純物拡散を防止するバリアメタルとしての機能を有する。
　次に、図９に示すように、ＳｉＨ４を主原料とするＬＰＣＶＤ法を用いて、アモルファスシリコンの成膜を行う。
　初めに、微量のＰＨ３をドーピングすることにより、リンを１×１０２０ｃｍ－３程度含む、厚さ約１０ｎｍのｎ＋型半導体領域１０６を形成する。引き続き、原料ガスであるＳｉＨ４とＰＨ３の供給を一旦停止し、キャリアガスであるＡｒのみを流すことにより、反応炉内の残留リン濃度を十分に下げ、この後、再びＳｉＨ４と極微量のＰＨ３を供給し、リンを１×１０１６ｃｍ－３程度含む、厚さ約８０ｎｍのｎ－型半導体領域１０７を形成する。
　そして、再び、原料ガスであるＳｉＨ４とＰＨ３の供給を一旦停止し、キャリアガスであるＡｒのみを流すことにより、反応炉内の残留リン濃度を十分に下げつつ、炉内の温度を７５℃引き下げる。そして、温度が安定した段階で、ＳｉＨ４と微量のＢＣｌ３を供給し、ホウ素を１×１０２１ｃｍ－３程度含む、厚さ約１０ｎｍのｐ＋型半導体領域１０８を形成する。
　ここで、炉内の温度（成膜温度）を引き下げたのは、ホウ素の存在がＳｉＨ４の反応を促進するためであり、これにより膜厚制御を容易にする。ホウ素の濃度がリンの濃度よりも高いのは、ｐ＋型半導体領域１０８がｎ＋型半導体領域１０６よりも抵抗値を引き下げ難いという現象を補うためである。
　尚、ここで示したｎ＋型半導体領域１０６、ｎ－型半導体領域１０７、及び、ｐ＋型半導体領域１０８の厚さは、それぞれ、後の熱工程、特に、アモルファスシリコンの結晶化と不純物の活性化を目的とした高温処理において不純物の拡散が引き起こされることを考慮して決定する。
　即ち、全ての製造工程を経た最終段階では、ｎ＋型半導体領域１０６及びｐ＋型半導体領域１０８の厚さは、約２０ｎｍ増加し、ｎ－型半導体領域１０７の厚さは、約４０ｎｍ減少する。上述の厚さは、これらの効果を予め考慮して設定されたものである。
　次に、図１０に示すように、スパッタリング法により、ｐ＋型半導体領域１０８上に、厚さ約１０ｎｍのＴｉＮから構成される金属膜（電極）１０９、厚さ約１０ｎｍのＺｎＭｎ２Ｏ４から構成される抵抗変化材料１１０、及び、厚さ約１０ｎｍのＴｉＮから構成される金属膜（電極）１１１を連続して形成する。
　金属膜１０９，１１１は、抵抗変化材料１１０の電極となると共に、不純物拡散を防止するバリアメタルとして機能する。
　次に、図１１に示すように、ＴＥＯＳを主原料とするＣＶＤ法により、金属膜１１１上に、ＳｉＯ２から構成される厚さ約１５０ｎｍの絶縁膜１１２を形成する。
　次に、図１２に示すように、インプリントリソグラフィーの技術を用いて、紙面に垂直な方向に延びるピッチ約４４ｎｍのレジストパターンを形成する。また、このレジストパターンをマスクとして、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングにより、絶縁膜１１２をパターニングする。この後、レジストパターンを除去する。
　そして、絶縁膜１１２をマスクとして、Ｃｌ２、Ａｒ及びＣｏガスを用いた反応性イオンエッチングにより、金属膜１１１、抵抗変化材料１１０、金属膜１０９、ｐ＋型半導体領域１０８、ｎ－型半導体領域１０７、ｎ＋型半導体領域１０６、及び、金属膜１０５を順次パターニングする。
　また、ＣＨＦ３及びＳＦ６ガスを用いた反応性イオンエッチングにより、ＴｉＮとＷとから構成される複合膜１０４をパターニングする。
　この段階で、複合膜１０４は、紙面に垂直な方向に延びる列線となる。
　次に、図１３に示すように、ＣＶＤ法により、リンを大量に含む酸化シリコンから構成されるＰＳＧ膜１１３を形成する。ＰＳＧ膜１１３は、絶縁膜１１２の間の溝を完全に満たす。この時の成膜温度は、ＰＳＧ膜１１３内のリンが半導体領域１０６，１０７，１０８内や抵抗変化材料１１０内へ拡散するのを防止するために約４５０℃で行う。
　次に、図１４に示すように、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングを行い、ＰＳＧ膜１１３を所定位置までエッチバックする。
　ここで、所定位置とは、ＰＳＧ膜１１３の上面が、ｎ－型半導体領域１０７の下面よりも高く、ｎ－型半導体領域１０７の上面よりも低い位置とする。
　この時、絶縁膜１１２の上部もエッチングされるが、ＰＳＧ膜１１３のエッチングレートが絶縁膜１１２のそれよりも大きくなるようにエッチング条件を設定すれば、絶縁膜１１２が消失することはない。
　次に、図１５に示すように、６００℃で熱処理を行い、ＰＳＧ膜１１３からｎ－型半導体領域１０６へリンを固相拡散させる。
　この固相拡散によるリンの到達範囲は、十分に短いため、ｎ－型半導体領域１０６の側面下部のみ（紙面左右方向の二箇所の側面下部のみ）に１×１０１８ｃｍ－３程度のリンを含むｎ型半導体領域１１４が形成される。
　即ち、ｎ型半導体領域１１４は、後述する複合膜（行線）が延びる方向（第一方向）における二つの端部にそれぞれ形成される。
　この後、再び、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングを行い、絶縁膜１１２の間の溝内に残ったＰＳＧ膜１１３を完全に除去すると、図１６に示すような構造が得られる。
　次に、図１７に示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２から構成される絶縁膜１１５を形成する。絶縁膜１１５は、絶縁膜１１２の間の溝を完全に満たす。また、図１８に示すように、ＣＭＰ法により、金属膜１１１をストッパーとして、絶縁膜１１２，１１５を研磨する。その結果、絶縁膜１１５の上面は、平坦化され、金属膜１１１の上面とほぼ同じ位置となる。
　次に、図１９に示すように、スパッタリング法により、金属膜１１１上及び絶縁膜１１５上に、厚さ約１０ｎｍのＴｉＮと厚さ約５０ｎｍのＷから構成される複合膜１１６を形成する。続いて、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２から構成される絶縁膜１１７を形成する。
　この後、インプリントリソグラフィーの技術を用いて、紙面左右方向に延びるピッチ約４４ｎｍのレジストパターンを形成する。また、このレジストパターンをマスクとして、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングにより、絶縁膜１１７をパターニングする。この後、レジストパターンを除去する。
　そして、絶縁膜１１７をマスクとして、ＣＨＦ３及びＳＦ６ガスを用いた反応性イオンエッチングにより、ＴｉＮとＷとから構成される複合膜１１６をパターニングする。
　この段階で、複合膜１１６は、紙面左右方向に延びる行線となる。
　続けて、Ｃｌ２、Ａｒ及びＣｏガスを用いた反応性イオンエッチングにより、金属膜１１１、抵抗変化材料１１０、金属膜１０９、ｐ＋型半導体領域１０８、ｎ－型半導体領域１０７、ｎ＋型半導体領域１０６、及び、金属膜１０５を順次パターニングする。
　このパターニングにより、列線としての複合膜１０４と行線としての複合膜１１６との交差部に、角柱状のメモリセルが形成される。
　この後、図示しないが、回転塗布可能な酸化シリコン膜を、溝内を埋め込みながらウェハ全面に形成する。続いて、リソグラフィ工程と反応性イオンエッチングにより、ＣＭＯＳエリア１０２内のＣＭＯＳ回路にコンタクトをとるための接続部を形成する。
　尚、複数のメモリセルアレイを積み重ねる場合には、以上の工程を複数回繰り返せばよい。最後に、約８００℃、約５秒の熱処理により、アモルファスシリコンの結晶化と不純物の活性化とを同時に行う。また、パッシベーション膜を形成し、入出力部となる配線接続部を形成した後、検査工程やダイシング工程などのいわゆる後工程を行うと、抵抗変化メモリが完成する。
　この製造方法では、ダイオードの形成に際して、不純物がドーピングされたＣＶＤ膜（シリコン膜）を利用したが、これに代えて、不純物がドーピングされていないＣＶＤ膜に不純物原子をイオン注入することによりダイオードを形成してもよい。
　また、ｎ型不純物としてリンを用いたが、これに代えて、ヒ素を用いてもよい。
　ｎ－型半導体領域（キャリア走行領域）に代えてｐ－型半導体領域（キャリア走行領域）を用いる場合には、ｐ－型半導体領域の形成には、ＢＣｌ３ガスの添加を行い、ｐ型半導体領域（キャリア供給領域）の形成には、ＰＳＧ膜に代えて、ホウ素を含むＳｉＯ２膜であるＢＳＧ膜を用いればよい。
　さらに、ｎ型半導体領域１１４は、図１９において、複合膜（行線）１１６を形成し、メモリセルを形成した後に、固層拡散などの方法により形成することもできる。この場合には、ｎ型半導体領域１１４は、ｎ－型半導体領域１０６の紙面垂直方向の二箇所の側面下部のみに形成される。
　即ち、図２０に示すように、ｎ型半導体領域１１４は、複合膜（列線）が延びる方向（第二方向）における二つの端部にそれぞれ形成される。
　また、図１５のステップと図２０のステップの二つのステップにおいて、それぞれ、ｎ型半導体領域１１４の形成を行えば、ｎ型半導体領域１１４は、ｎ－型半導体領域１０６を取り囲む構造となる。
　３．　適用例　
　図２１は、本発明の適用例としての抵抗変化メモリを示す斜視図である。
　半導体基板（例えば、シリコン基板）５１上に、ＣＭＯＳ回路を含むＣＭＯＳ層５２が形成される。ＣＭＯＳ層５２上に、メモリセルを含むメモリセル層５３が形成される。
　また、５４は、メモリセルアレイエリアを示し、５５は、入出力（Ｉ／Ｏ）エリアを示している。周辺回路は、ＣＭＯＳ層５２内に形成される。
　ＣＭＯＳ回路は、メモリセルとの接続部を除き、メモリセル層５３内の行線及び列線のピッチよりも広いピッチ、例えば、９０ｎｍデザインルールで形成する。メモリセルアレイエリアのサイズは、例えば、２２μｍ×２２μｍであり、このエリア内に、例えば、５１２×５１２のメモリセル（行線と列線の交点）を形成する。
　一つのメモリセルアレイエリア５４は、ブロックと称され、複数のブロックがマトリックス状に配置される。
　ＣＭＯＳ層５２とメモリセル層５３とは、スルーホールにより互いに接続される。
　このような抵抗変化メモリでは、ＣＭＯＳ層５２上にメモリセル層５３を形成でき、メモリセル層５３は、単層に限られず、複数層にすることができることから、チップ面積の増大を伴わずに大きなメモリ容量を確保できる。
　入出力エリア５５内にはパッドが形成されており、アセンブリ工程において、リードフレームとパッドとの接続が、例えば、ボンディングワイヤにより行われる。
　メモリセルを構成する抵抗変化素子は、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３のグループから選択される一つの材料から構成される。
　抵抗変化素子に接する電極としては、ＴｉＮ又はＴａＮが用いられる。また、抵抗変化素子に接する電極は、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２であってもよい。
　抵抗変化素子に直列接続されるダイオードは、シリコン単結晶により形成されるＰＮ接合ダイオードであってもよいし、これに代えて、ＳｉＧｅ合金のＰＮ接合ダイオード、ショットキーダイオードなどを用いてもよい。
　例えば、抵抗変化素子が、厚さ１５ｎｍのＺｎＭｎ２Ｏ４から構成される場合、抵抗変化素子の一端は、ＴａＮからなる電極を介して、Ｗからなる行線に接続し、他端は、ＴｉＮからなる電極を介して、シリコン基板内のＰＮ接合ダイオードのＰ層（アノード層）に接続する。ＰＮ接合ダイオードのＮ層（カソード）は、ＴｉＮからなる電極を介して、Ｗからなる列線に接続する。
　複数の行線のピッチ及び複数の列線のピッチは、それぞれ、４４ｎｍ、即ち、線幅２２ｎｍのラインと２２ｎｍのスペースで構成する。抵抗変化素子の平面サイズは、例えば、２２ｎｍ×２２ｎｍとする。
　４．　むすび　
　本発明によれば、抵抗変化メモリのメモリセルを構成するダイオードの順方向に流れる電流の許容値とキャリア散乱による損失とを同時に改善することができる。
　本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
　本発明は、抵抗変化素子を利用したＲｅＲＡＭなどの抵抗変化メモリに有効である。

Claims (7)

  1. 　第一方向に延びる複数本の行線と、前記第一方向に交差する第二方向に延びる複数本の列線と、前記複数本の行線と前記複数本の列線との交差部に配置され、それぞれ直列接続された抵抗変化素子とダイオードとから構成される複数のメモリセルと、前記複数本の行線のうちの一本を選択する第一デコーダと、前記複数本の列線のうちの一本を選択する第二デコーダと、書き込み時に、前記第一デコーダにより選択される一本の行線と前記第二デコーダにより選択される一本の列線との間に供給する電圧パルスを生成する電圧パルス生成回路とを具備し、
    　前記ダイオードは、前記複数本の列線側から前記複数本の行線側に向って、第一導電型の第一半導体領域、第一導電型の不純物の原子密度が前記第一半導体領域のそれよりも低い第一導電型の第二半導体領域、及び、前記第一導電型とは逆の第二導電型の第三半導体領域から構成され、かつ、
    　前記ダイオードは、前記複数本の列線側から前記複数本の行線側に向かう方向に直交する方向の前記第二半導体領域の端部に、第一導電型の不純物の原子密度が前記第二半導体領域のそれよりも高い第一導電型の第四半導体領域を有する
    　ことを特徴とする抵抗変化メモリ。
  2. 　前記第四半導体領域の第一導電型の不純物の原子密度は、前記第一半導体領域のそれよりも低いことを特徴とする請求項１に記載の抵抗変化メモリ。
  3. 　前記第四半導体領域は、前記複数本の列線側から前記複数本の行線側に向かう方向に直交する方向の前記第二半導体領域の端部の前記第一半導体領域側の半分に配置されることを特徴とする請求項１に記載の抵抗変化メモリ。
  4. 　前記第四半導体領域は、前記複数本の行線が延びる方向の二つの端部にそれぞれ配置されることを特徴とする請求項１に記載の抵抗変化メモリ。
  5. 　前記第四半導体領域は、前記複数本の列線が延びる方向の二つの端部にそれぞれ配置されることを特徴とする請求項１に記載の抵抗変化メモリ。
  6. 　前記第四半導体領域は、前記第二半導体領域を取り囲んでいることを特徴とする請求項１に記載の抵抗変化メモリ。
  7. 　前記ダイオードは、前記複数本の列線側から前記複数本の行線側に向かう方向に直交する方向の前記第四半導体領域の幅が１００ｎｍ以下であることを特徴とする請求項１に記載の抵抗変化メモリ。
PCT/JP2008/068184 2008-10-06 2008-10-06 抵抗変化メモリ Ceased WO2010041302A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010532722A JP5398727B2 (ja) 2008-10-06 2008-10-06 抵抗変化メモリ
PCT/JP2008/068184 WO2010041302A1 (ja) 2008-10-06 2008-10-06 抵抗変化メモリ
US13/071,943 US8335102B2 (en) 2008-10-06 2011-03-25 Resistance change memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2008/068184 WO2010041302A1 (ja) 2008-10-06 2008-10-06 抵抗変化メモリ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/071,943 Continuation US8335102B2 (en) 2008-10-06 2011-03-25 Resistance change memory

Publications (1)

Publication Number Publication Date
WO2010041302A1 true WO2010041302A1 (ja) 2010-04-15

Family

ID=42100267

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2008/068184 Ceased WO2010041302A1 (ja) 2008-10-06 2008-10-06 抵抗変化メモリ

Country Status (3)

Country Link
US (1) US8335102B2 (ja)
JP (1) JP5398727B2 (ja)
WO (1) WO2010041302A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084830B2 (en) 2009-02-24 2011-12-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
WO2012021433A1 (en) * 2010-08-13 2012-02-16 Sandisk 3D, Llc Method for forming a three-dimensional memory array using imprint lithography, mask therefor, and memory device obtained thereby
US8295077B2 (en) 2008-06-26 2012-10-23 Kabushiki Kaisha Toshiba Semiconductor memory device
US8466068B2 (en) 2007-12-31 2013-06-18 Sandisk 3D Llc Methods and apparatus for forming memory lines and vias in three dimensional memory arrays using dual damascene process and imprint lithography

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010026654A1 (ja) * 2008-09-05 2010-03-11 株式会社 東芝 記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS572580A (en) * 1980-06-05 1982-01-07 Mitsubishi Electric Corp Semiconductor device
JP2002184782A (ja) * 2000-12-12 2002-06-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2003152198A (ja) * 2001-02-23 2003-05-23 Fuji Electric Co Ltd 半導体装置およびその製造方法
WO2008105155A1 (ja) * 2007-02-23 2008-09-04 Panasonic Corporation 不揮発性メモリ装置、および不揮発性メモリ装置におけるデータ書込方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10207522B4 (de) * 2001-02-23 2018-08-02 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu dessen Herstellung
US7400522B2 (en) * 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
JP2005072379A (ja) * 2003-08-26 2005-03-17 Renesas Technology Corp 半導体装置の製造方法
JP2006310672A (ja) * 2005-05-02 2006-11-09 Renesas Technology Corp 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS572580A (en) * 1980-06-05 1982-01-07 Mitsubishi Electric Corp Semiconductor device
JP2002184782A (ja) * 2000-12-12 2002-06-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2003152198A (ja) * 2001-02-23 2003-05-23 Fuji Electric Co Ltd 半導体装置およびその製造方法
WO2008105155A1 (ja) * 2007-02-23 2008-09-04 Panasonic Corporation 不揮発性メモリ装置、および不揮発性メモリ装置におけるデータ書込方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8466068B2 (en) 2007-12-31 2013-06-18 Sandisk 3D Llc Methods and apparatus for forming memory lines and vias in three dimensional memory arrays using dual damascene process and imprint lithography
US8295077B2 (en) 2008-06-26 2012-10-23 Kabushiki Kaisha Toshiba Semiconductor memory device
US8084830B2 (en) 2009-02-24 2011-12-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
WO2012021433A1 (en) * 2010-08-13 2012-02-16 Sandisk 3D, Llc Method for forming a three-dimensional memory array using imprint lithography, mask therefor, and memory device obtained thereby

Also Published As

Publication number Publication date
JP5398727B2 (ja) 2014-01-29
US20110228589A1 (en) 2011-09-22
US8335102B2 (en) 2012-12-18
JPWO2010041302A1 (ja) 2012-03-01

Similar Documents

Publication Publication Date Title
JP5454945B2 (ja) 記憶装置
JP5042233B2 (ja) ｎ形ドーパント拡散を最小限にするための被着された半導体構造体および製造方法
KR101127720B1 (ko) 불휘발성 반도체 기억 장치
US10026781B2 (en) Memory device
US7733685B2 (en) Cross point memory cell with distributed diodes and method of making same
US8741696B2 (en) Methods of forming pillars for memory cells using sequential sidewall patterning
US8288752B2 (en) Phase change memory device capable of reducing disturbance and method of manufacturing the same
JP2009539263A (ja) 溝エッチングの間、パターン形成されたフィーチャを保護するための導電性ハードマスク
US9466644B2 (en) Resistance-switching memory cell with multiple raised structures in a bottom electrode
US8570786B2 (en) Memory device and fabricating method thereof
JP2013505581A (ja) 低コンタクト抵抗を有する３次元ポリシリコンダイオードおよびその形成方法
US20130094273A1 (en) 3d memory and decoding technologies
US20160020254A1 (en) Semiconductor memory device and method of manufacturing the same
US20110001112A1 (en) Nonvolatile memory device and manufacturing method thereof
JP6505619B2 (ja) 超格子メモリ及びクロスポイント型メモリ装置
US20110233509A1 (en) Nonvolatile memory device
TW201419285A (zh) 三維記憶體及解碼技術
JP5398727B2 (ja) 抵抗変化メモリ
CN102810632A (zh) 一种并联电阻型存储器及其制备方法
JP2009516374A (ja) ドーパント拡散を回避または制限するためにアンチモンでドープされた垂直ダイオード
JP2011035202A (ja) 半導体記憶装置
WO2010026655A1 (ja) 記憶装置
WO2010026653A1 (ja) 記憶装置
KR101107491B1 (ko) 불휘발성 기억 장치 및 그 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08877250

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010532722

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 08877250

Country of ref document: EP

Kind code of ref document: A1