JP2010098314A - イメージセンサ及びその製造方法 - Google Patents

Abstract

【課題】本発明は、上部のイメージ感知部とリードアウト回路の接続のためにウェハアラインメントを必要とせず、リードアウト回路の配線とイメージ感知部のオーミックコンタクトを得ることができるイメージセンサ及びその製造方法を提供する。
【解決手段】本発明によるイメージセンサは第１基板１００に形成されたリードアウト回路１２０と、前記リードアウト回路１２０と電気的に接続されて前記第１基板１００上に形成された配線１５０と、前記配線１５０上に形成されたイメージ感知部２１０と、前記イメージ感知部２１０と前記配線１５０が電気的に接続されるようにピクセル境界に形成されたビアプラグ２５０と、を含むことを特徴とする。
【選択図】図１

Description

本発明はイメージセンサ及びその製造方法に関するものである。

イメージセンサは、光学的映像を電気的信号に変換させる半導体素子として、ＣＣＤイメージセンサとＣＭＯＳイメージセンサに分けられる。

従来の技術では、基板にフォトダイオードをイオン注入方式で形成させる。ところが、チップサイズの増加なしにピクセル数の増加を目的にフォトダイオードのサイズがますます減少することによって、受光部の面積が縮小し、画像特性（Image Quality）が低下する傾向を見せている。

また、受光部面積が縮小した分ほど積層高さの減少が成されず、エアリーディスクと呼ばれる光の回折現象により、受光部に入射されるフォトンの数も減少する傾向を見せている。

これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着、またはウェハ対ウェハの直接接合（Wafer-to-Wafer Bonding）などの方法でリードアウト回路をシリコン基板に形成させ、フォトダイオードはリードアウト回路の上部に形成させる試み（以下「３次元イメージセンサ」と称する）がなされている。フォトダイオードとリードアウト回路は配線を介在して接続される。

一方、従来技術によれば、３-Ｄイメージセンサの製造の時、チップ上部に位置したフォトダイオードとシリコン基板に形成されるリードアウト回路のウェハアラインメントが難しいという問題と、リードアウト回路の配線とフォトダイオードの接触不良によりオーミックコンタクトを得難いという問題があった。

また、従来技術によれば、フォトダイオードとリードアウト回路を電気的に接続するビアプラグがフォトダイオード内に存在することで、フィルファクター（fill factor）を減少させる問題があった。

また、従来技術によれば、トランスファトランジスタ両端のソース及びドレーン共に高濃度のＮ型にドーピングされているので、チャージシェアリングが発生するような問題がある。チャージシェアリングが発生すれば、出力画像の感度を低下させ、画像エラーを発生させるなどといった問題を起こす。また、従来技術によれば、フォトダイオードとリードアウト回路の間に、フォトチャージが円滑に移動することができず、暗電流、サチュレーション及び感度低下が発生している。

本発明は、上部のイメージ感知部とリードアウト回路の接続のためにウェハアラインメントを必要とせず、リードアウト回路の配線とイメージ感知部のオーミックコンタクトを得ることができるイメージセンサ及びその製造方法を提供する。

また、本発明は、イメージ感知部とリードアウト回路を電気的に接続するビアプラグをピクセル境界に形成することで、フィルファクターを向上させることができるイメージセンサ及びその製造方法を提供する。

また、本発明は、フィルファクターを高めながら、チャージシェアリングが発生しないイメージセンサ及びその製造方法を提供する。また、本発明は、イメージ感知部とリードアウト回路の間にフォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、サチュレーション及び感度の低下を防止できるイメージセンサ及びその製造方法を提供する。

本発明によるイメージセンサは第１基板に形成されたリードアウト回路と、前記リードアウト回路と電気的に接続されて前記第１基板上に形成された配線と、前記配線上に形成されたイメージ感知部と、前記イメージ感知部と前記配線が電気的に接続されるようにピクセル境界に形成されたビアプラグと、を含むことを特徴とする。

また、本発明によるイメージセンサの製造方法は第１基板にリードアウト回路を形成する段階と、前記リードアウト回路と電気的に接続されるように第１基板上に配線を形成する段階と、前記配線上にイメージ感知部を形成する段階と、前記イメージ感知部と前記配線が電気的に接続されるビアプラグをピクセル境界に形成する段階と、を含むことを特徴とする。

本発明によるイメージセンサ及びその製造方法によれば、上部のイメージ感知部とリードアウト回路の接続のためにウェハアラインメントを必要とせず、効率的に工程が行われ、Ｎ＋イオン注入の後、配線と接続されるビアプラグの形成工程を通じてイメージ感知部に電圧が印加されるように設計されることで、リードアウト回路の配線とイメージ感知部のオーミックコンタクトを得ることができる。

また、本発明によれば、イメージ感知部とリードアウト回路を電気的に接続するビアプラグをピクセル境界に形成することで、フィルファクターを向上させることができる。

また、本発明によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることで、フォトチャージの完全なダンピング（full dumping）が可能になる。また、本発明によれば、イメージ感知部とリードアウト回路の間に電荷連結領域を形成し、フォトチャージの円滑な移動通路を設けることで、暗電流のソースを最小化し、サチュレーション及び感度の低下を防止することができる。

第１実施例によるイメージセンサの断面図である。 第１実施例によるイメージセンサの製造方法の工程断面図である。 第１実施例によるイメージセンサの製造方法の工程断面図である。 第１実施例によるイメージセンサの製造方法の工程断面図である。 第１実施例によるイメージセンサの製造方法の工程断面図である。 第１実施例によるイメージセンサの製造方法の工程断面図である。 第１実施例によるイメージセンサの製造方法の工程断面図である。 第１実施例によるイメージセンサの製造方法の工程断面図である。 第１実施例によるイメージセンサの製造方法の工程断面図である。 第１実施例によるイメージセンサの製造方法の工程断面図である。 第１実施例によるイメージセンサの製造方法の工程断面図である。 第１実施例によるイメージセンサの平面図である。 第２実施例によるイメージセンサの断面図である。

以下、実施例によるイメージセンサ及びその製造方法を添付された図面を参照して説明する。

（第１実施例）
図１は第１実施例によるイメージセンサの断面図である。

第１実施例によるイメージセンサは第１基板１００に形成されたリードアウト回路１２０と、前記リードアウト回路１２０と電気的に接続されて前記第１基板１００上に形成された配線１５０と、前記配線１５０上に形成されたイメージ感知部２１０と、前記イメージ感知部２１０と前記配線１５０が電気的に接続されるようにピクセル境界に形成されたビアプラグ２５０と、を含むことができる。

前記イメージ感知部２１０はフォトダイオード２１０からなることができるが、これに限定されず、フォトゲート、フォトダイオードとフォトゲートの結合形態などからなることができる。一方、実施例はイメージ感知部２１０が結晶型半導体層に形成されたものを例にしているが、これに限定されるものではなく、非晶質半導体層に形成されたものを含む。

図１の図面符号において、説明されていない図面符号は、以下製造方法で説明する。

以下、図２乃至図１０を参照して第１実施例によるイメージセンサの製造方法を説明する。

先ず、図２に示しているように、第２基板２００にイメージ感知部２１０を形成する。例えば、結晶型半導体層にイオン注入によって、高濃度のＰ型伝導層２１６と低濃度のＮ型伝導層２１４を含むフォトダイオード２１０を形成することができるが、これに限定されるものではない。

次に、図３ａに示しているように、配線１５０とリードアウト回路１２０が形成された第１基板１００を準備する。図３ｂは配線１５０とリードアウト回路１２０が形成された第１基板１００の詳細図であり、以下図３ｂを参照に詳しく説明する。

図３ｂに示しているように、配線１５０とリードアウト回路１２０が形成された第１基板１００を準備する。例えば、第２導電型第１基板１００に素子分離膜（device isolation layer）１１０を形成してアクティブ領域を定義し、前記アクティブ領域にトランジスタを含むリードアウト回路１２０を形成する。例えば、リードアウト回路１２０は、トランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５、セレクトトランジスタ１２７を含んで形成することができる。以後、フローティングディフュージョン１３１、前記各トランジスタに対するソース及びドレーン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。

前記第１基板１００にリードアウト回路１２０を形成する段階は、前記第１基板１００に電気接合領域１４０を形成する段階、及び前記電気接合領域１４０の上部に前記配線１５０と接続される第１導電型連結領域１４７を形成する段階を含むことができる。前記第１導電型連結領域１４７の形成は、前記配線１５０に対するコンタクトエッチングの後に行われる。

例えば、前記電気接合領域１４０は、ＰＮ接合１４０からなることができるが、これに限定されるものではない。例えば、前記電気接合領域１４０は、第２導電型ウェル１４１または第２導電型エピ層上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、前記ＰＮ接合１４０は、図２のように、Ｐ０１４５/Ｎ−１４３/Ｐ−１４１接合からなることができるが、これに限定されるものではない。前記第１基板１００は、第２導電型に導電されてなることができるが、これに限定されるものではない。

実施例によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることで、フォトチャージの完全なダンピング（full dumping）が可能になる。これによって、フォトダイオードで発生したフォトチャージがフローティングディフュージョン領域にダンピングされ、出力画像の感度を高めることができる。また、実施例によれば、前記電気接合領域１４０のイオン注入濃度が、フローティングディフュージョン１３１領域のイオン注入濃度より低い。

即ち、実施例は図３ｂに示しているように、リードアウト回路１２０が形成された第１基板１００に電気接合領域１４０を形成させることで、トランスファトランジスタ１２１両端のソース/ドレーン間に電圧差があるようにし、フォトチャージの完全なダンピングが可能になる。

よって、従来技術のように、単純にフォトダイオードがＮ＋接合に接続された場合と違い、本発明によればサチュレーション及び感度の低下などの問題を防止することができる。

また、本発明によれば、フォトダイオードとリードアウト回路の間に第１導電型連結領域１４７を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーションの低下及び感度の低下を防止することができる。

このためには、第１実施例は、Ｐ０/Ｎ−/Ｐ−接合１４０の表面にオーミックコンタクトのための第１導電型連結領域１４７を形成することができる。前記Ｎ＋領域１４７は、前記Ｐ０１４５を貫通してＮ−１４３に接触するように形成することができる。

一方、このような第１導電型連結領域１４７が漏出源（Leakage Source）になることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。このために、実施例は、第１メタルコンタクト１５１ａのエッチングの後にプラグインプラント（Plug Implant）を行うことができるが、これに限定されるものではない。例えば、イオン注入パターン（図示しない）を形成して、これをイオン注入マスクとして第１導電型連結領域１４７を形成することもできる。

即ち、第１実施例のように、コンタクト形成部にのみ局所的にＮ＋ドーピングを施したのは、暗信号を最小化しながらオーミックコンタクトの形成を円滑にさせるためである。従来技術のように、トランスファトランジスタソース部全体をＮ＋ドーピングする場合、基板表面のダングリングボンドによって暗信号が増加することがある。

続いて、前記第１基板１００上に層間絶縁層１６０を形成し、配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３を含むことができるが、これに限定されるものではない。

次に、図４に示しているように、前記配線１５０上にイメージ感知部２１０が形成された第２基板２００をボンディングし、以後、図５に示しているように、イメージ感知部２１０を残し、第２基板２００を除去する。

次に、図６に示しているように、露出されたイメージ感知部２１０の上側に第２導電型イオン注入領域２３１を形成する。例えば、チップ上部のフォトダイオードの表面にＰ０インプラントを行うことができる。前記第２導電型イオン注入領域２３１は素子分離、及びバイアス層の役割をすることができる。

次に、図７に示しているように、前記イメージ感知部２１０のピクセル境界に第２導電型イオン注入素子分離領域２３３を形成する。例えば、フォト工程及びイオン注入工程によって、ピクセル間の分離を目的にＰ０部を形成することができる。前記第２導電型イオン注入領域２３１と第２導電型イオン注入素子分離領域２３３は素子分離領域２３０として役割をすることができる。

次に、図８に示しているように、前記第２導電型イオン注入素子分離領域２３３内に第１導電型第１イオン注入領域２４１を形成する。例えば、フォト工程及びイオン注入工程によって、チップ上部のフォトダイオード２１０とシリコン基板のリードアウト回路１２０を接続させる目的で、第１Ｎ＋インプラント２４１を行うことができる。

以後、図９に示しているように、前記イメージ感知部２１０と前記第１導電型第１イオン注入領域２４１を電気的に接続させる第１導電型第２イオン注入領域２４３を形成する。例えば、フォト工程及びイオン注入工程によって、チップ上部のフォトダイオード２１０とシリコン基板のリードアウト回路１２０を接続させる目的で、前記第１導電型第１イオン注入領域２４１とイメージ感知部２１０を電気的に接続させる第２Ｎ＋インプラント２４３を行うことができる。前記第１導電型第１イオン注入領域２４１と第１導電型第２イオン注入領域２４３は、第１導電型ビア連結領域２４０になることができる。

以後、レーザーアニーリングなどの熱処理を通じてボンディングした後、イオン注入層を活性化させる。

次に、図１０に示しているように、前記第１導電型第１イオン注入領域２４１を貫通して前記配線１５０と電気的に接続されるビアプラグ２５０を形成する。例えば、フォトダイオード２１０に電圧を印加し、フォトチャージをシリコン基板のリードアウト回路１２０に渡すために、チップ上部のフォトダイオード２１０にホールを開けてビアプラグ２５０を形成する。

図１１は第１実施例によるイメージセンサの平面図である。

実施例によるイメージセンサ及びその製造方法によれば、上部のイメージ感知部とリードアウト回路の接続のためにウェハアラインメントを必要とせず、効率的に工程が行われ、Ｎ＋イオン注入２４０の後、配線と接続されるビアプラグの形成工程を通じてイメージ感知部に電圧が印加されるように設計されることで、リードアウト回路の配線とイメージ感知部のオーミックコンタクトを得ることができる。

また、実施例によれば、イメージ感知部とリードアウト回路を電気的に接続するビアプラグをピクセル境界に形成することで、フィルファクターを向上させることができる。

（第２実施例）
図１２は第２実施例によるイメージセンサの断面図であり、配線１５０が形成された第１基板の詳細図である。

第２実施例によるイメージセンサは第１基板１００に形成されたリードアウト回路１２０と、前記リードアウト回路１２０と電気的に接続されて前記第１基板１００上に形成された配線１５０と、前記配線１５０上に形成されたイメージ感知部２１０と、前記イメージ感知部２１０と前記配線１５０が電気的に接続されるようにピクセル境界に形成されたビアプラグ２５０と、を含むことができる。

第２実施例は、前記第１実施例の技術的特徴を採用することができる。

第２実施例は、電気接合領域１４０の一側に第１導電型連結領域１４８が形成された例である。前記第１導電型連結領域１４８は、前記電気接合領域１４０の一側に前記配線１５０と電気的に接続されて形成される。

実施例によれば、Ｐ０/Ｎ−/Ｐ−接合１４０にオーミックコンタクトのためのＮ＋連結領域１４８を形成することができるが、この時、Ｎ＋連結領域１４８及び第１メタルコンタクト１５１ａの形成工程は漏出源になることがある。即ち、Ｐ０/Ｎ−/Ｐ−接合１４０に逆電圧が印加されたまま動作するので、基板表面に電場が発生することがある。このような電場内部において、コンタクトの形成工程中に発生する結晶欠陥は漏出源になる。

また、Ｎ＋連結領域１４８をＰ０/Ｎ−/Ｐ−接合１４０表面に形成させる場合、Ｎ＋/Ｐ０接合１４８/１４５によるＥ-Ｆｉｅｌｄが加わるので、これもまた漏出源になることがある。

よって、第２実施例は、Ｐ０層にドーピングされず、Ｎ＋連結領域１４８より構成されたアクティブ領域に第１メタルコンタクト１５１ａを形成し、これをＮ−接合１４３と接続させるレイアウトを提示する。

第２実施例によれば、基板表面のＥ-Ｆｉｅｌｄが発生しなくなり、これは３次元集積（３-Ｄ Integrated）ＣＩＳの暗電流減少に寄与することができる。

１００ 第１基板
１１０ 素子分離膜
１２０ リードアウト回路
１３０ イオン注入領域
１４０ 電気接合領域
１４７，１４８ 第１導電型連結領域
１５０ 配線
１６０ 層間絶縁層
２００ 第２基板
２１０ イメージ感知部
２３３ 第２導電型イオン注入素子分離領域
２４１ 第１導電型第１イオン注入領域
２４３ 第１導電型第２イオン注入領域
２５０ ビアプラグ

Claims (15)

1. 第１基板に形成されたリードアウト回路と、
   前記リードアウト回路と電気的に接続されて前記第１基板上に形成された配線と、
   前記配線上に形成されたイメージ感知部と、
   前記イメージ感知部と前記配線が電気的に接続されるようにピクセル境界に形成されたビアプラグと、
   を含むことを特徴とするイメージセンサ。
2. 前記イメージ感知部のピクセル境界に形成された第２導電型イオン注入素子分離領域をさらに含み、
   前記ビアプラグは、前記第１導電型イオン注入素子分離領域を貫通して前記配線と電気的に接続されることを特徴とする請求項１に記載のイメージセンサ。
3. 前記イオン注入素子分離領域内に形成された第１導電型第１イオン注入領域と、
   前記イメージ感知部と前記第１導電型第１イオン注入領域を電気的に接続する第１導電型第２イオン注入領域と、
   をさらに含み、
   前記ビアプラグは、前記第１導電型第１イオン注入領域を貫通して前記配線と電気的に接続されることを特徴とする請求項２に記載のイメージセンサ。
4. 前記リードアウト回路と電気的に接続されるように、前記第１基板に形成された電気接合領域をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
5. 前記電気接合領域と前記配線の間に形成された第１導電型連結領域をさらに含むことを特徴とする請求項４に記載のイメージセンサ。
6. 前記リードアウト回路は、トランジスタ両側のソース及びドレーンの電圧差があることを特徴とする請求項４に記載のイメージセンサ。
7. 第１基板にリードアウト回路を形成する段階と、
   前記リードアウト回路と電気的に接続されるように第１基板上に配線を形成する段階と、
   前記配線上にイメージ感知部を形成する段階と、
   前記イメージ感知部と前記配線が電気的に接続されるビアプラグをピクセル境界に形成する段階と、
   を含むことを特徴とするイメージセンサの製造方法。
8. 前記ビアプラグをピクセル境界に形成する段階は、
   前記イメージ感知部のピクセル境界に第２導電型イオン注入素子分離領域を形成する段階と、
   前記第２導電型イオン注入素子分離領域を貫通して前記配線と電気的に接続されるビアプラグを形成する段階と、
   を含むことを特徴とする請求項７に記載のイメージセンサの製造方法。
9. 前記ビアプラグをピクセル境界に形成する段階は、
   前記第２導電型イオン注入素子分離領域内に第１導電型第１イオン注入領域を形成する段階と、
   前記イメージ感知部と前記第１導電型第１イオン注入領域を電気的に接続する第１導電型第２イオン注入領域を形成する段階と、
   前記第１導電型第１イオン注入領域を貫通して前記配線と電気的に接続されるビアプラグを形成する段階と、
   を含むことを特徴とする請求項８に記載のイメージセンサの製造方法。
10. 前記リードアウト回路と電気的に接続されるように、前記第１基板に電気接合領域を形成する段階をさらに含むことを特徴とする請求項７に記載のイメージセンサの製造方法。
11. 前記電気接合領域と前記配線の間に第１導電型連結領域を形成する段階をさらに含むことを特徴とする請求項１０に記載のイメージセンサの製造方法。
12. 前記第１導電型連結領域は、
    前記電気接合領域の上部に前記配線と電気的に接続されて形成されることを特徴とする請求項１１に記載のイメージセンサの製造方法。
13. 前記第１導電型連結領域を形成する段階は、
    前記配線に対するコンタクトエッチングの後に行われることを特徴とする請求項１１に記載のイメージセンサの製造方法。
14. 前記第１導電型連結領域は、
    前記電気接合領域の一側に前記配線と電気的に接続されて形成されることを特徴とする請求項１１に記載のイメージセンサの製造方法。
15. 前記電気接合領域のイオン注入濃度が、フローティングディフュージョン領域のイオン注入濃度より低いことを特徴とする請求項１０に記載のイメージセンサの製造方法。

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