KR101163817B1

KR101163817B1 - 이미지 센서 및 그 제조 방법

Info

Publication number: KR101163817B1
Application number: KR1020080111439A
Authority: KR
Inventors: 김경민
Original assignee: 주식회사 동부하이텍
Priority date: 2008-11-11
Filing date: 2008-11-11
Publication date: 2012-07-09
Anticipated expiration: 2028-11-11
Also published as: KR20100052635A

Abstract

실시예에 따른 이미지 센서는 제1 기판에 형성된 리드아웃 회로(Readout Circuitry); 상기 리드아웃 회로 상에 메탈 및 메탈 컨택을 포함하는 배선이 형성된 층간절연층; 및 상기 배선을 포함하는 층간절연층 상에 형성된 이미지감지부(Image Sensing Device);를 포함하며, 상기 메탈 컨택은 제1금속막 패턴, 유전막 패턴 및 제2금속막 패턴을 포함한다.

실시예에 따른 이미지 센서의 제조방법은 제1 기판에 리드아웃 회로(Readout Circuitry)를 형성하는 단계; 상기 리드아웃 회로 상에 메탈을 포함하는 층간절연막을 형성하는 단계; 상기 층간절연층에 비아홀을 형성하는 단계; 상기 비아홀의 내부에 제1금속막 패턴, 유전막 패턴 및 제2금속막 패턴을 포함하는 메탈 컨택을 형성하는 단계; 및 상기 메탈 컨택을 포함하는 상기 층간절연층 상에 이미지감지부(Image Sensing Device)를 형성하는 단계를 포함하며, 상기 제1금속막 패턴은 상기 층간절연층과 유전막 패턴의 사이에 형성되고, 상기 유전막 패턴은 상기 제1금속막 패턴과 제2금속막 패턴의 사이에 형성된 것을 포함한다.

이미지 센서

Description

이미지 센서 및 그 제조 방법{Image Sensor and Method for Manufacturing Thereof}

실시예는 이미지 센서 및 그 제조방법에 관한 것이다.

이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체소자로서, 전하결합소자(Charge Coupled Device: CCD) 이미지 센서와 씨모스 이미지 센서(CMOS Image Sensor: CIS)로 구분된다.

종래의 기술에서는 기판에 포토다이오드(Photodiode)를 이온주입 방식으로 형성시킨다. 그런데, 칩사이즈(Chip Size) 증가 없이 픽셀(Pixel) 수 증가를 위한 목적으로 포토다이오드의 사이즈가 점점 감소함에 따라 수광부 면적 축소로 이미지 특성(Image Quality)이 감소하는 경향을 보이고 있다.

또한, 수광부 면적 축소만큼의 적층높이(Stack Height)의 감소가 이루어지지 못하여 에어리 디스크(Airy Disk)라 불리는 빛의 회절현상으로 수광부에 입사되는 포톤(Photon)의 수 역시 감소하는 경향을 보이고 있다.

이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 리드아웃 서킷(Readout Circuitry)은 실리콘 기판(Si Substrate)에 형성시키고, 포토다이오드는 리드아웃 서킷 상부에 형성시키는 시도(이하 "3차원 이미지 센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 리드아웃 서킷은 배선(Metal Line)을 통해 연결된다.

한편, 종래기술에 의하면 포토다이오드가 리드아웃 서킷 상부에 배치되어, 신호(signal) 전달시 콘택(contact)에 의한 신호의 손실이 발생한다.

또한, 트랜스퍼트랜지스터 양단의 소스 및 드레인 모두 고농도 N형으로 도핑(Doping)되어 있으므로 전하공유(Charge Sharing)현상이 발생하게 되는 문제가 있다. 전하공유(Charge Sharing)현상이 발생하면 출력이미지의 감도를 낮추게 되며, 이미지 오류를 발생시킬 수도 있다.

또한, 종래기술에 의하면 포토다이오드와 리드아웃 서킷 사이에 포토차지(Photo Charge)가 원활히 이동하지 못해 암전류가 발생하거나, 새츄레이션(Saturation) 및 감도의 하락이 발생하고 있다.

실시예는 수직형의 포토다이오드 형성시, 포토다이오드와 회로 사이의 신호(signal)의 손실을 최소화 할 수 있는 이미지 센서의 제조 방법을 제공하고자 한다.

또한, 실시예는 필팩터를 높이면서 전하공유(Charge Sharing)현상이 발생하지 않을 수 있는 이미지 센서의 제조 방법을 제공하고자 한다.

또한, 실시예는 포토다이오드와 리드아웃서킷 사이에 포토차지(Photo Charge)의 원활한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있는 이미지 센서의 제조 방법을 제공하고자 한다.

실시예에 따른 이미지 센서 및 그 제조 방법은 콘택 형성시 제1금속패턴, 유전막 패턴 및 제2금속패턴으로 형성하여, 신호(signal)의 손실을 최소화 할 수 있다.

또한, 실시예에 의하면 트랜스퍼 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다.

또한, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 전하 연결영역을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.

이하, 실시예에 따른 이미지 센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.

실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하 여(indirectly) 형성되는 것을 모두 포함한다.

본 발명은 씨모스 이미지 센서에 한정되는 것이 아니며, 포토다이오드가 필요한 이미지 센서에 적용이 가능하다.

(제1 실시예)

도 1 내지 도 7을 참조하여 제1 실시예에 따른 이미지 센서의 제조방법을 설명한다. 도 1a는 배선(150)이 형성된 제1 기판(100)의 개략도이며, 도 1b는 이에 대한 상세도로서 도 1b를 기준으로 설명한다.

우선, 도 1b와 같이 배선(150)과 리드아웃 회로(Circuitry)(120)가 형성된 제1 기판(100)을 준비한다. 예를 들어, 제2 도전형 제1 기판(100)에 소자분리막(110)을 형성하여 액티브영역을 정의하고, 상기 액티브영역에 트랜지스터를 포함하는 리드아웃 회로(120)를 형성한다. 예를 들어, 리드아웃 회로(120)는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx)(123), 드라이브트랜지스터(Dx)(125), 실렉트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131), 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다. 또한, 실시예에 의하면 노이즈 제거 회로(미도시)를 추가하여 감도를 향상시킬 수 있다.

상기 제1 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 제1 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.

예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 기판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.

실시예에 의하면 트랜스퍼 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다.

즉, 실시예는 도 1b와 같이 리드아웃 회로(120)가 형성된 제1 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스퍼 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.

이하, 실시예의 포토차지의 덤핑구조에 대해서 구체적으로 설명한다.

실시예에서 N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.

구체적으로, 포토다이오드(210)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.

P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth이 되므로, Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드(210)에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.

즉, 실시예에서 제1 기판(100)인 실리콘 서브(Si-Sub)에 N+/P-well Junction이 아닌 P0/N-/P-well Junction을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/P-well Junction에서 N-(143)에 + 전압이 인가되고 P0(145) 및 P-well(141)에는 Ground 전압이 인가되므로 일정전압 이상에서는 P0/N-/P-well Double Junction이 BJT 구조에서와 같이 Pinch-Off가 발생하게 된다. 이를 Pinning Voltage라고 부른다. 따라서 Tx(121) 양단의 Source/Drain에 전압차가 발생하게 되어 Tx On/Off 동작 시 포토차지가 N-well에서 Tx를 통해 FD로 완전히 덤핑되어 Charge Sharing 현상을 방지할 수 있다.

따라서 종래기술과 같이 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.

다음으로, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌 으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.

이를 위해, 실시예는 P0/N-/P- 졍션(140)의 표면에 오미컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)으로서 n+ 도핑영역을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형성할 수 있다.

한편, 이러한 제1 도전형 연결영역(147)이 리키지 소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다. 이를 위해, 실시예는 제1 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 다른 예로 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다.

즉, 제1 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 종래기술과 같이, Tx Source 부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 Dark Signal이 증가할 수 있다.

그 다음으로, 상기 제1 기판(100) 상에 층간절연층(160)을 형성하고, 배선(150)을 형성할 수 있다. 상기 배선(150)은 제1 메탈컨택(151a), 제1 메탈(151), 제2 메탈컨택(152a), 제2 메탈(152), 제3 메탈컨택(153a), 제3 메탈(153) 및 제4 메탈컨택(154a)을 포함할 수 있으나 이에 한정되는 것은 아니다.

이때, 상기 제4 메탈컨택(154a)은 도 1c 내지 도 1f에 도시된 방법으로 형성될 수 있다.

도 1c에 도시된 바와 같이, 상기 제3 메탈(153)이 형성된 상기 제1 기판(100)에 층간절연층(160)을 형성한 후, 상기 제3 메탈(153)이 노출되도록 상기 층간절연층(160)에 비아홀(5)을 형성한다.

그리고, 도 1d에 도시된 바와 같이, 상기 비아홀(5)이 형성된 상기 층간절연층(160) 상에 제1금속막(10) 및 유전막(dielectric layer, 20)을 형성한다.

상기 제1금속막(10)은 Al 등의 물질로 형성될 수 있으며, 상기 유전막(20)은 USG(Undoped Silicate Glass) 또는 SiN 등의 물질로 형성될 수 있다.

이어서, 도 1e에 도시된 바와 같이, 상기 제1금속막(10) 및 유전막(20)에 이방성 식각 공정을 진행하여, 상기 비아홀(5)의 측벽에 제1금속패턴(15) 및 유전막 패턴(25)을 형성한다.

상기 이방성 식각 공정으로 상기 비아홀(5)의 바닥면과 상기 층간절연층(160)의 상부에 노출된 상기 제1금속막(10) 및 유전막(20)이 제거되면서, 상기 비아홀(5)의 측벽에 상기 제1금속패턴(15) 및 유전막 패턴(25)만 남겨지게 된다.

이때, 상기 비아홀(5)의 바닥면에는 상기 제3 메탈(153)이 노출된다.

그리고, 도 1f에 도시된 바와 같이, 상기 비아홀(5)에 제2금속패턴(35)을 매립한다.

상기 제2금속패턴(35)은 상기 제1금속패턴(15) 및 유전막 패턴(25)이 형성된 상기 층간절연층(160) 상에 제2금속막을 형성한 후, 평탄화 공정을 진행하여 형성 될 수 있다.

상기 제2금속패턴(35)은 Al, Cu 등의 물질로 형성될 수 있다.

따라서, 상기 제3 메탈(153) 상에는 상기 제1금속패턴(15), 유전막 패턴(25) 및 제2금속패턴(35)으로 이루어진 상기 제4 메탈컨택(154a)이 형성된다.

상기 제4메탈컨택(154a)이 상기 제1금속패턴(15), 유전막 패턴(25) 및 제2금속패턴(35)으로 이루어져, 신호(signal)의 손실을 최소화 할 수 있다.

본 실시예에서는 상기 제4 메탈컨택(154a)의 형성 과정만 기재하였으나, 이에 한정하지 않고, 상기 제1 메탈컨택(151a), 제2 메탈컨택(152a), 제3 메탈컨택(153a)도 상기 제4 메탈컨택(154a)과 동일한 방법으로 형성될 수 있다.

다음으로, 도 2와 같이 제2 기판(200) 상에 결정형 반도체층(crystalline semiconductor layer)(210a)을 형성한다. 제1 실시예는 상기 포토다이오드(210)가 결정형 반도체층(crystalline semiconductor layer)에 형성된 예이다. 이로써, 실시예에 의하면 이미지감지부가 리드아웃 회로의 상측에 위치하는 3차원 이미지 센서를 채용하여 필팩터를 높이면서, 이미지감지부를 결정형 반도체층 내에 형성함으로써 이미지감지부 내의 디펙트를 방지할 수 있다.

예를 들어, 상기 제2 기판(200) 상에 에패택시얼에 의해 결정형 반도체층(210a)을 형성한다. 이후, 제2 기판(200)과 결정형 반도체층(210a)의 경계영역에 수소이온을 주입하여 수소이온 주입층(207a)을 형성한다. 상기 수소이온의 주입은 포토다이오드(210) 형성을 위한 이온주입 후에 진행될 수도 있다.

다음으로, 도 3과 같이 결정형 반도체층(210a)에 이온주입에 의해 포토다이 오드(210)를 형성한다. 예를 들어, 상기 결정형 반도체층(210a) 하부에 제2 도전형 전도층(216)을 형성한다. 예를 들어, 상기 결정형 반도체층(210a) 하부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 P형 전도층(216)을 형성할 수 있다. 예를 들어, 상기 제2 도전형 전도층(216)은 약 0.5 ㎛ 이내의 졍션뎁스(junction depth)로 형성될 수 있다.

이후, 상기 제2 도전형 전도층(216) 상에 제1 도전형 전도층(214)을 형성한다. 예를 들어, 상기 2 도전형 전도층(216)의 상에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 저농도 N형 전도층(214)을 형성할 수 있다. 예를 들어, 상기 저농도 제1 도전형 전도층(214)은 약 1.0~2.0 ㎛의 졍션뎁스(junction depth)로 형성될 수 있다.

실시예에 의하면 상기 제1 도전형 전도층(214)의 두께가 상기 제2 도전형 전도층(216)의 두께보다 두껍게 형성됨으로써 차지 스토링 커패시티를 증가시킬 수 있다. 즉, N-층(214)을 더 두껍게 형성하여 면적을 확장시킴으로써 광전자를 함유할 수 있는 커패시티(capacity)를 향상시킬 수 있다.

이후, 제1 실시예는 상기 제1 도전형 전도층(214) 상에 고농도 제1 도전형 전도층(212)을 형성하는 단계를 더 포함할 수 있다. 예를 들어, 상기 고농도 제1 도전형 전도층(212)은 약 0.05~0.2 ㎛의 졍션뎁스(junction depth)로 형성될 수 있다. 예를 들어, 상기 1 도전형 전도층(214)의 상에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 N+형 전도층(212)을 더 형성함으로써 오믹컨택에 기여할 수 있다.

그 다음으로, 도 4와 같이 상기 제1 기판(100)과 상기 제2 기판(200)을 본딩(bonding)한다.

이후, 도 5와 같이 상기 제2 기판(200)에 열처리를 통해 수소이온 주입층(207a)이 수소기체층(207)으로 변하게 할 수 있다.

그리고, 도 6과 같이 수소기체층을 기준으로 포토다이오드(210)을 남기고 제2 기판(200)의 일부를 블레이드 등을 이용하여 제거하여 포토다이오드(210)가 노출되도록 할 수 있다.

이후, 도 7과 같이 상기 포토다이오드(210)를 픽셀별로 분리하는 식각공정을 진행하여 픽셀간 분리층(미도시)을 형성할 수 있다. 이후, 그라운드 공정(미도시), 컬러필터(미도시) 등의 공정을 진행할 수 있다.

(제2 실시예)

도 8은 제2 실시예에 따른 이미지 센서의 단면도로서, 배선(150)이 형성된 제1 기판에 대한 상세도이다.

제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다.

한편, 제2 실시예는 제1 실시예와 달리 전기접합영역(140)의 일측에 제1 도전형 연결영역(148)이 형성된 예이다.

실시예에 의하면 P0/N-/P- Junction(140)에 Ohmic Contact을 위한 N+ 연결영역(148)을 형성할 수 있는데, 이때 N+ 연결영역(148) 및 M1C Contact(151a) 형성공정에서 리키지소스(Leakage Source)가 발생할 수 있다. 왜냐하면, P0/N-/P- Junction(140)에 Reverse Bias가 인가된 채로 동작하므로 기판 표면(Si Surface)에 전기장(EF)이 발생할 수 있다. 이러한 전기장 내부에서 Contact 형성 공정 중에 발생하는 결정결함은 리키지소스가 된다.

또한, N+ 연결영역(148)을 P0/N-/P- Junction(140) 표면에 형성시킬 경우 N+/P0 Junction(148/145)에 의한 E-Field가 추가되므로 이 역시 Leakage Source가 될 수 있다.

따라서, 제2 실시예는 P0 층으로 도핑(Doping)되지 않고 N+ 연결영역(148)으로 이루어진 Active 영역에 제1 컨택플러그(151a)를 형성하고, 이를 N- Junction(143)과 연결시키는 Layout을 제시한다.

제2 실시예에 의하면 Si 표면의 E-Field가 발생하지 않게 되고 이는 3차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.

본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.

도 1 내지 도 8은 실시예에 따른 이미지 센서의 제조공정을 나타내는 단면도이다.

Claims

제1 기판에 형성된 리드아웃 회로(Readout Circuitry);

상기 리드아웃 회로 상에 메탈 및 메탈 컨택을 포함하는 배선이 형성된 층간절연층; 및

상기 배선을 포함하는 층간절연층 상에 형성된 이미지감지부(Image Sensing Device);를 포함하며,

상기 메탈 컨택은 상기 층간 절연층에 형성된 비아홀의 측벽에만 형성된 제1금속막 패턴, 상기 제1금속막 패턴 상에 형성된 유전막 패턴 및 상기 제1 금속막 패턴 및 상기 유전막 패턴이 형성된 비아홀 내에 매립된 제2금속막 패턴을 포함하고,

상기 제1 기판은 PN 정션을 포함하는 전기접합영역을 포함하며, 상기 전기접합영역은 상기 배선과 전기적으로 연결되는 이미지 센서.
제 1항에 있어서,

상기 제1금속막 패턴은 Al로 형성된 것을 포함하는 이미지 센서.
제 1항에 있어서,

상기 유전막 패턴은 USG(Undoped Silicate Glass) 또는 SiN로 형성된 것을 포함하는 이미지 센서.
제 1항에 있어서,

상기 제1금속막 패턴은 상기 층간절연층과 유전막 패턴의 사이에 형성되고,

상기 유전막 패턴은 상기 제1금속막 패턴과 제2금속막 패턴의 사이에 형성된 것을 포함하는 이미지 센서.
제 1항에 있어서,

상기 제2금속막 패턴은 Al 또는 Cu로 형성된 것을 포함하는 이미지 센서.
제1 기판에 PN 정션을 포함하는 전기접합영역을 형성하는 단계;

상기 제1 기판에 리드아웃 회로(Readout Circuitry)를 형성하는 단계;

상기 리드아웃 회로 상에 메탈을 포함하는 층간절연층을 형성하는 단계;

상기 층간절연층에 비아홀을 형성하는 단계;

상기 비아홀의 측벽에만 형성된 제1금속막 패턴 및 상기 제1금속막 패턴 상에 형성된 유전막 패턴을 형성하는 단계;

상기 유전막 패턴이 형성된 상기 비아홀 내부에 매립되는 제2금속막 패턴을 형성하여 상기 제1금속막 패턴, 상기 유전막 패턴 및 상기 제2금속막 패턴을 포함하는 메탈 컨택을 형성하는 단계; 및

상기 메탈 컨택을 포함하는 상기 층간절연층 상에 이미지감지부(Image Sensing Device)를 형성하는 단계를 포함하는 이미지 센서의 제조방법.
제 6항에 있어서,

상기 층간절연층에 상기 비아홀을 형성할 때, 상기 비아홀을 통해 상기 메탈이 노출되는 것을 포함하는 이미지 센서의 제조방법.
삭제
제 6항에 있어서,

상기 비아홀의 측벽에 제1금속막 패턴과 유전막 패턴을 형성하는 단계는,

상기 비아홀을 포함하는 상기 층간절연층 상에 제1금속막을 형성하는 단계;

상기 제1금속막 상에 유전막을 형성하는 단계; 및

상기 제1금속막 및 상기 유전막에 이방성 식각공정을 진행하여, 상기 비아홀의 측벽에만 상기 제1금속막 패턴 및 상기 유전막 패턴이 남겨지는 이미지 센서의 제조방법.
제 9항에 있어서,

상기 이방성 식각공정으로 상기 층간절연층 상부와 상기 비아홀의 바닥면에 형성된 상기 제1금속막 및 유전막이 제거되어, 상기 비아홀의 내부에 제1금속막 패턴과 유전막 패턴이 형성된 것을 포함하는 이미지 센서의 제조방법.
제 6항에 있어서,

상기 비아홀의 내부에 상기 제2금속막 패턴을 형성하는 단계는,

상기 비아홀 측벽에 형성된 상기 제1금속막 패턴과 상기 유전막 패턴을 포함하는 상기 층간절연층 상에 제2금속막을 형성하는 단계; 및

상기 층간절연층 상에 형성된 상기 제2금속막을 제거하여, 상기 비아홀 내부에 상기 제2금속막 패턴을 형성하는 단계를 포함하는 이미지 센서의 제조방법.
제 6항에 있어서,

상기 제1금속막 패턴은 Al로 형성된 것을 포함하는 이미지 센서의 제조방법.
제 6항에 있어서,

상기 유전막 패턴은 USG(Undoped Silicate Glass) 또는 SiN로 형성된 것을 포함하는 이미지 센서의 제조방법.