JP2010062860A - スイッチング素子駆動回路 - Google Patents

Description

本発明は、電力変換を行なう電力変換回路を構成するスイッチング素子を駆動するスイッチング素子駆動回路に関する。

従来のスイッチング素子駆動回路としては、例えば、自身の主回路に流れている電流を検出してなる検出電流を出力できる機能を有する電流センスＩＧＢＴの駆動回路において、前記検出電流より前記主回路の過電流を判別する手段と、この判別手段が動作している間、前記ＩＧＢＴのゲートに印加している電圧を時間の経過に伴い、少なくとも徐々に低下させる可変電圧源とを備えた電流センスＩＧＢＴの駆動回路が提案されている（例えば、特許文献１参照）。

また、電源端子及び基準電位端子間に第１のスイッチング素子及び第２のスイッチング素子を直列に接続し、第１のスイッチング素子及び第２のスイッチング素子の接続点における電圧に相間する電圧を出力ゲート電圧として駆動スイッチング素子に供給するゲート駆動回路であって、過電流検出回路で駆動スイッチング素子の過電流を検出したときにラッチ回路から保護信号をそれぞれ外部オン／オフ入力信号が入力されたオン用スイッチ制御回路及びオフ用スイッチ制御回路に供給することにより、前記第１のスイッチング素子がオン状態である状態で、過電流検出回路で過電流を検出した時に前記第１のスイッチング素子をオフ状態に制御し、第２のスイッチング素子をオン状態に制御するようにしたゲート駆動回路も提案されている（例えば、特許文献２参照）。ここで、オフ用スイッチ制御回路は入力される基準電圧が変化される電源バッファ段を有し、この電源バッファ段の出力によって駆動状態及び非駆動状態が制御されるバッファ段を備え、バッファ段の出力が第２のスイッチング素子のゲートに接続されている。

さらに、直流電源及びアース間に直列に接続されたソースドライバ及びシンクドライバを有し、両ドライバの接続点で得られるゲート電圧を駆動対象とするＩＧＢＴのゲートに供給する構成を有し、ＩＧＢＴの比較的短時間の過電流に対して両ドライバの接続点及び接地間に設けた過電流制限回路でＩＧＢＴのゲート電圧を低下させ、比較的長時間の過電流に対しては過電流保護回路で、先ず、両ドライバ及び接地間に設けた過電流保護用トランジスタによってゲート電圧を比較的緩やかに低下させ、その後にシンクドライバをオン状態としてゲート電圧を“０”まで急速に低下させて電流変動による跳ね上がり電圧を防止しつつＩＧＢＴの高速遮断を行なうようにした半導体スイッチング素子駆動回路も提案されている（例えば、特許文献３参照）。
特開平４−７９７５８号公報（図５） 特開２００６−２２９４５４号公報（図１、図２及び図４） 特開２００１−３４５６８８号公報（図１及び図２）

上記特許文献１〜３に記載された従来例においては、何れも制御対象となるスイッチング素子の過電流を検出したときに、当該スイッチング素子の制御端子に印加する駆動電圧を低下させることにより、過電流からスイッチング素子を保護するようにしている。
しかしながら、過電流からスイッチング素子を保護する際の駆動電圧の制御態様は、特許文献１に記載の従来例では駆動対象となるスイッチング素子に印加する駆動電圧を駆動電圧を形成する２つのスイッチング素子とは別の能動素子を使用して駆動電圧を低下させるが、特許文献２に記載の従来例では駆動対象となるスイッチング素子に印加する駆動電圧を、駆動電圧を形成する２つのスイッチング素子のうち駆動電圧をオフさせるスイッチング素子を制御して駆動電圧を低下させるようにしており、さらには特許文献３に記載の従来例では、特許文献１及び２の双方の構成を備えている。

ところで、特許文献２に記載された従来例の場合には、駆動対象となるスイッチング素子に印加する駆動電圧を形成する第１のスイッチング素子及び第２のスイッチング素子のうち駆動対象となるスイッチング素子をオフ状態に制御する第２のスイッチング素子を使用して過電流時の駆動電圧低下を制御するようにしているので、第２のスイッチング素子を駆動するためのオフ用スイッチ制御回路の構成が複雑となるという問題点がある。

このため、駆動対象となるスイッチング素子の駆動電圧を制御する２つのスイッチング素子に対する駆動を簡易に行なうには、特許文献１に記載された駆動対象スイッチング素子を駆動する２つのスイッチング素子以外の能動素子を使用して過電流時の駆動対象スイッチング素子の駆動電圧を低下させる方法を採用することが好ましい。
この場合の基本動作を、インバータ回路のＩＧＢＴを駆動する場合について図７を参照して説明する。

インバータ回路１００は正極ラインＰ及び負極ラインＮ間に並列に接続した３つのスイッチングアームＳＡ１〜ＳＡ３を有する。スイッチングアームＳＡ１は２つのＩＧＢＴ１０１及び１０２を直列に接続して構成され、両ＩＧＢＴ１０１及び１０２の接続点が３相交流負荷に接続されている。同様に、スイッチングアームＳＡ２も２つのＩＧＢＴ１０３及び１０４を直列に接続して構成され、両ＩＧＢＴ１０３及び１０４の接続点が３相交流負荷に接続されている。さらに、スイッチングアームＳＡ３も２つのＩＧＢＴ１０５及び１０６を直列に接続して構成され、両ＩＧＢＴ１０５及び１０６の接続点が３相交流負荷に接続されている。

そして、各ＩＧＢＴ１０１〜１０６のそれぞれはスイッチングアームＳＡ１のＩＧＢＴ１０１で代表して示すように、電流検出用のＩＧＢＴ１０７を備えている。
そして、各ＩＧＢＴ１０１〜１０６のゲートが駆動回路としてのドライバＩＣ１１０によって駆動される。このドライバＩＣ１１０は、ＩＧＢＴ１０１について代表的に示すように、直流制御電源１２０が接続された制御電圧入力端子ｔｖｃｃとインバータ回路１００の負極ラインＮが接続されたＰＧＮＤ端子ｔｐｇｎｄとの間にＰチャンネル電界効果型トランジスタ１１１とＮチャンネル電界効果型トランジスタ１１２とが直列に接続され、これら電界効果型トランジスタ１１１及び１１２のゲートが互いに接続されて制御信号入力端子ｔｉｎに接続され、電界効果型トランジスタ１１１及び１１２の接続点が出力端子ｔｏｕｔを介してインバータ回路１００のＩＧＢＴ１０１のゲートに接続されている。

また、ドライバＩＣ１１０は、電流検出用ＩＧＢＴ１０７のエミッタに接続された電流入力端子ｔｏｃと、グランド接続されたグランド端子ｔｇｎｄとの間に分圧抵抗Ｒ１及びＲ２が接続され、これら分圧抵抗Ｒ１及びＲ２で分圧されたＩＧＢＴ１０１を流れる電流を表す電圧値Ｖｉが比較器１１３の一方の入力側に入力され、この比較器１１３の他方の入力側に第１の基準電圧源１１４が接続されている。この比較器１１３は、入力される電圧値Ｖｉが第１の基準電源１１４の第１の基準電圧Ｖｂ１以上となると、高レベルの比較信号を出力する。この比較器１１３から出力される比較信号が前述したＮチャンネル電界効果型トランジスタ１１２と並列に接続されたＮチャンネル電界効果型トランジスタ１１５のゲートに供給されている。

このスイッチング素子駆動回路によると、ドライバＩＣ１１０の制御信号入力端子ｔｉｎに直流制御電源１２０の直流電圧ＶＣＣと等しい直流電圧Ｖｃとグランド電圧とを取る矩形波信号を入力する。ここで、制御信号入力端子ｔｉｎに入力される矩形波信号がグランド電圧であるときには、Ｐチャンネル電界効果型トランジスタ１１１は導通状態となり、Ｎチャンネル電界効果型トランジスタ１１２は非導通状態となる。この結果、出力端子ｔｏｕｔの出力電圧は直流制御電源１２０の直流電圧ＶＣＣとなり、インバータ回路１００のＩＧＢＴ１０１が導通状態となる。

逆に、制御信号入力端子ｔｉｎに入力される矩形波信号が直流電圧Ｖｃであるときには、Ｐチャンネル電界効果型トランジスタ１１１は非導通状態となり、Ｎチャンネル電界効果型トランジスタ１１２は導通状態となる。この結果、出力端子ｔｏｕｔの出力電圧はグランド電圧となり、インバータ回路１００のＩＧＢＴ１０１が非導通状態になる。
このようにして、インバータ回路１００の各ＩＧＢＴ１０１〜１０６をそれぞれ個別のドライバＩＣ１１０で駆動することにより、正極ラインＰ及び負極ラインＮ間の直流電圧を三相交流電圧として三相負荷に供給することができる。

ところで、例えば制御信号入力端子ｔｉｎに入力される矩形波信号がグランド電圧となると、前述したようにＰチャンネル電界効果型トランジスタ１１１が導通状態となり、Ｎチャンネル電界効果型トランジスタ１１２が非導通状態となる。この期間、出力端子ｔｏｕｔの電圧は直流電圧ＶＣＣとなり高電圧となって、ＩＧＢＴ１０１が導通状態となる。
このＩＧＢＴ１０１の導通状態の期間に、上アームのＩＢＧＴ１０２が正常状態では非導通状態であるが、何らかの原因でＩＧＢＴ１０２のコレクタ及びエミッタ間が短絡状態（この現象をアーム短絡と称す）となると、ＩＧＢＴ１０１のコレクタ及びエミッタ間には、３００Ｖや４００Ｖの直流高電圧（正極ラインＰ及び負極ラインＮ間電圧）が直接ＩＧＢＴ１０１に印加されてしまい、ＩＧＢＴ１０１のコレクタには過大な電流が流れることになる。

このため、ＩＧＢＴ１０１のコレクタ電流検出用ＩＧＢＴ１０７にはＩＧＢＴ１０１のコレクタ電流に比例した電流が流れ、この電流は電流入力端子ｔｏｃを介して、分圧抵抗Ｒ１及びＲ２に流入し、分圧抵抗Ｒ１及びＲ２の接続点から得られる電圧値Ｖｉも高くなる。
この電圧値Ｖｉが比較器１１３に入力されている第１の基準電圧Ｖｂ１以上となると、比較器１１３から出力される比較出力がグランド電圧から高電圧に反転する。このため、比較出力がゲートに供給されているＮチャンネル電界効果型トランジスタ１１５が導通状態となって、出力端子ｔｏｕｔの電圧つまりＩＧＢＴ１０１のゲート電圧を低下させ、ＩＢＧＴ１０１のコレクタ電流を抑えることでＩＧＢＴ１０１のデバイス破壊を回避する。

このように、ＩＧＢＴ１０１が過電流状態となり、電流制限用Ｎチャンネル電界効果型トランジスタ１１５が導通状態となると、Ｐチャンネル電界効果型トランジスタ１１１と電流制限用Ｎチャンネル電界型効果トランジスタ１１５とが同時に導通状態となる。
この過電流期間中の出力端子ｔｏｕｔの出力電圧は、Ｐチャンネル電界効果型トランジスタ１１１と電流制限用Ｎチャンネル電界効果型トランジスタ１１５とのソース及びドレイン間電圧対ソース電流特性によって決まる。Ｐチャンネル電界効果型トランジスタ１１１と電流制限用Ｎチャンネル電界効果型トランジスタ１１５の出力端子電圧対ソース電流特性を図８に示す。

電流制御用Ｎチャンネル電界効果型トランジスタ１１５の特性は右肩上がりの曲線Ｌ１であり、Ｐチャンネル電界効果型トランジスタ１１１は右肩下がりの曲線Ｌ２である。これら２つの曲線が交差する点ＰＯは、Ｐチャンネル電界効果型トランジスタ１１１と電流制限用Ｎチャンネル電界効果型トランジスタ１１５のコレクタ電流が同一となるため、出力端子ｔｏｕｔを通過する電流は零となり、出力端子ｔｏｕｔは一定電圧の安定状態にすることができる。

しかしながら、上記図７に示す従来例では、ドライバＩＣ１１０の過電流制限動作を検証するためには、図９に示す過電流試験回路を構成する必要がある。この過電流試験回路は、ドライバＩＣ１１０の制御信号入力端子ｔｉｎに入力信号源１２０を接続し、ＩＧＢＴ１０１のコレクタとエミッタとの間には直流電圧源１３０を接続する。
この過電流試験回路で、入力信号源１２０にステップダウンの電圧を発生させた時のＩＧＢＴ１０１のゲート電圧を図１０に示す。この図１０では、Ｐチャンネル電界効果型トランジスタ１１１のサイズを固定とし、電流制限用Ｎチャンネル電界効果型トランジスタ１１５のサイズを変化させた時の電圧（サイズが小さい順にａ，ｂ，ｃ，ｄ，ｅ）を記入してある。

入力信号源１２０の電圧ＶＳが時点ｔ１でステップダウンすると、ＩＧＢＴ１０１のコレクタ電流は増加し、比較器１１３が反転することで、電流制限用Ｎチャンネル電界効果型トランジスタ１１５も導通状態となり、ＩＧＢＴ１０１のゲート電圧ＶＧは入力信号源１２０の電圧ＶＣＣよりも低い一定電圧（曲線ａ，ｂ、ｃ及びｄ）となる。これら曲線は過電流状態で、電流制限用Ｎチャンネル電界効果型トランジスタ１１５が導通状態を維持している場合である。

ここで、曲線ｅは、電流制限用Ｎチャンネル電界効果型トランジスタ１１５のサイズを大きくし、過電流制限を厳しくした時のＩＧＢＴ１０１のゲート電圧ＶＧである。これは持続振動となっている。この原因は、過電流状態において、電流制御用Ｎチャンネル電界効果型トランジスタが導通状態と非導通状態とを繰り返すことで発生する振動である。
制御信号入力端子ｔｉｎのステップダウン変化によって、Ｐチャンネル電界効果型トランジスタ１１１が導通状態となり、Ｎチャンネル電界効果型トランジスタ１１２は非導通状態となり、ＩＧＢＴ１０１のゲート電圧は上昇し、ＩＧＢＴ１０１は導通状態となって、コレクタには過大な電流が流れる。この電流に比例する電流がＩＧＢＴ１０７に流れ、これがＯＣ端子ｔｏｃに流入して、抵抗Ｒ１及び抵抗Ｒ２で分圧された電圧Ｖｉが上昇し、第１の基準電圧Ｖｂ１の電圧を超えると、比較器１１３の出力がグランド電圧から高電圧に反転して、電流制限用Ｎチャンネル電界効果型トランジスタ１１５を導通状態とする。

電流制限用Ｎチャンネル電界効果型トランジスタ１１５のサイズが大きいため、ＩＧＢＴ１０１のゲート電圧の降下も大きくなり、ＩＧＢＴ１０１のコレクタ電流は低下する。この電流低下が大きくなると、再度、比較器１１３の比較出力は反転し、電流制限用Ｎチャンネル電界効果型トランジスタ１１５が非導通状態となる。
上記電流制限用Ｎチャンネル電界効果型トランジスタ１１５の導通状態及び非導通状態が繰り返されて曲線ｅの持続振動となり、ノイズが発生してドライバＩＣ１１０の誤動作を誘発することがある。

この持続振動を回避するためには、ドライバＩＣ１１０の設計時において、Ｐチャンネル電界効果型トランジスタ１１１、電流制限用Ｎチャンネル電界効果型トランジスタ１１５及び電流検出用ＩＧＢＴ１０７の正確なシミュレーションモデルが必要で設計が非常に困難となる。実用化するためには、Ｐチャンネル電界効果型トランジスタ１１１、電流制限用Ｎチャンネル電界効果型トランジスタ１１５のサイズを種々変えたドライバＩＣ１１０を製作し試験で適正値を確認する必要があり、設計に多大な経費と時間が必要となっている。

また、ドライバＩＣ１１０の制御電源電圧入力端子ｔｖｃｃに入力される直流制御電圧ＶＣＣを変更した時の短絡試験時のＩＧＢＴ１０１のゲート電圧ＶＧの波形を図１１に示す。直流制御電圧ＶＣＣの大きさを変更すると、過電流時のＩＧＢＴ１０１のゲート電圧ＶＧの定常電圧値は変化するため、ＩＧＢＴ１０１のコレクタ電流の制限値も直流制御電圧ＶＣＣの大きさによって影響を受けてしまう問題もある。
さら、インバータ回路１００の定格出力電流が大きいシステムでは、次の２つの問題がある。

第一は製造コストの増加である。効率の観点からＩＧＢＴ１０１の抵抗を小さく設計する必要があり、ＩＧＢＴ１０１のサイズは大きくなる。このサイズが大きなＩＧＢＴ１０１を駆動するために、Ｐチャンネル電界効果型トランジスタ１１１のドライブ能力も大きくする必要があるため、必然的にＰチャンネル電界効果型トランジスタ１１１のサイズも大きくなる。Ｐチャンネル電界効果型トランジスタ１１１のサイズが大きい場合、過電流時において、出力端子ｔｏｕｔの電圧を急速に制御するには、電流制限用Ｎチャンネル電界効果型トランジスタ１１５のサイズも大きくする必要があり、チップサイズが増加し、製造コストが嵩むという未解決の課題がある。

第二はノイズ誤動作である。ＩＧＢＴ１０１に流れる電流が大きくなると、インバータ回路１００内で発生するノイズも大きくなる。通常の健全運転においても、このノイズがドライバＩＣ１１０のＯＣ端子ｔｏｃに流入してしまい、電流制限用Ｎチャンネル電界効果型トランジスタ１１５を誤動作させてしまうという未解決の課題がある。
そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、チップサイズを小さくすると共に、製造コストが嵩むことのないスイッチング素子駆動回路を提供することを目的としている。また、本発明は上記目的に加えて、ノイズによる誤動作も回避することができるスイッチング素子駆動回路を提供することを目的としている。

上記目的を達成するために、請求項１に係るスイッチング素子駆動回路は、スイッチング素子を有して電力変換を行なう電力変換回路と、該電力変換回路の前記スイッチング素子を動作状態とする場合に当該スイッチング素子の制御端子にソース電流を供給し、前記スイッチング素子を非動作状態とする場合に前記制御端子にシンク電流を供給する駆動回路とを備えたスイッチング素子駆動回路であって、前記スイッチング素子を流れる電流を電圧値として検出する電流検出部と、該電流検出部で検出した電圧値と第１の基準電圧とを比較して過電流状態を検出したときに過電流検出信号を出力して前記駆動回路の前記スイッチング素子の制御端子に対するソース電流の供給を停止させる過電流状態制御部と、前記電流検出部で検出した電圧値と第２の基準電圧とが入力され、出力が前記駆動回路の出力側に供給されると共に、前記過電流状態制御部から過電流検出信号が出力されたときに動作状態となる演算増幅器を有し、該演算増幅器が動作状態となったときに前記駆動回路の出力電圧を前記第２の基準電圧に合わせて安定化する出力電圧制御部とを備えたことを特徴としている。

また、請求項２に係るスイッチング素子駆動回路は、請求項１に係る発明において、前記駆動回路は、制御電源に接続されて前記ソース電流を制御する第１のスイッチング素子と、該第１のスイッチング素子と前記直流電源の負極側との間に接続された前記シンク電流を制御する第２のスイッチング素子とを有し、前記第１のスイッチング素子及び第２のスイッチング素子の接続点が前記電力変換回路のスイッチング素子の制御端子に接続されていることを特徴としている。

さらに、請求項３に係るスイッチング素子駆動回路は、請求項２に係る発明において、前記過電流状態検出部は、前記電流検出部で検出した電圧値と前記第１の基準電圧とを比較して、当該電圧値が前記第１の基準電圧以上となったときに検出信号を出力する比較回路と、該比較回路から出力される検出信号でセットされて前記過電流検出信号を出力するフリップフロップ回路と、一方の入力側に制御信号が入力され、他方の入力側に前記フリップフロップ回路の肯定出力が入力され、さらに出力が前記第１のスイッチング素子の制御端子に供給されるオア回路とを備えていることを特徴としている。

さらにまた、請求項４に係るスイッチング素子駆動回路は、請求項３に係る発明において、前記過電流制御部は、前記比較回路と前記フリップフロップ回路との間に信号遅延回路を含むノイズ除去回路が介挿されていることを特徴としている。
なおさらに、請求項５に係るスイッチング素子駆動回路は、請求項１乃至４の何れか１つに係る発明において、前記出力電圧制御部は、前記演算増幅器が動作状態となったときに、当該演算増幅器に入力される第２の基準電圧と前記電流検出部で検出した電圧値とが一致するように制御することを特徴としている。

また、請求項６に係るスイッチング素子駆動回路は、請求項１乃至５の何れか１つに係る発明において、前記演算増幅器は、前記第２の基準電圧として前記過電流検出部の第１の基準電圧が入力されていることを特徴としている。
さらに、請求項７に係るスイッチング素子駆動回路は、請求項２乃至５の何れか１項に係る発明において、前記演算増幅器は、前記第２の基準電圧として前記駆動回路の第２のスイッチング素子と並列に接続された分圧抵抗の分圧電圧が入力されていることを特徴としている。
さらにまた、請求項８に係るスイッチング素子駆動回路は、請求項１乃至７の何れか１つに係る発明において、前記インバータ回路のスイッチング素子がＩＧＢＴであることを特徴としている。

本発明によれば、過電流状態制御部で、駆動対象となるスイッチング素子の過電流状態を検出したときに、駆動回路から駆動解消となるスイッチング素子に対するソース電流の供給を停止させ、同時に駆動電圧制御部で、電流検出部で検出した電圧値と第２の基準電圧とが入力された演算増幅器を動作状態として、駆動回路の出力電圧を第２の基準電圧に合わせて安定化するので、前述した従来例のように、Ｐチャンネル電界効果型トランジスタと等しいサイズの電流制限用Ｎチャンネル電界効果型トランジスタを設ける必要がないと共に、駆動回路に供給される直流制御電圧の影響を受けることなく、演算増幅器で駆動回路の出力電圧を安定化制御することができ、チップサイズを増加させることを抑制して製造コストを低減することができるという効果が得られる。
また、過電流状態制御部で、過電流検出回路の過電流検出信号を信号遅延回路を含むノイズ除去回路を介してフリップフロップ回路に供給して、このフリップフロップ回路をセットするので、ノイズ除去回路で、ノイズの影響を除去することができるという効果が得られる。

以下、本発明の一実施形態を図面に基づいて説明する。
図１は本発明の第１の実施形態を示すブロック図であって、図中、１は電力変換回路としてのインバータ回路であって、このインバータ回路１は、図示しない直流電圧源に接続された正極ラインＰ及び負極ラインＮ間に３つのスイッチングアームＳＡ１〜ＳＡ３が並列に接続されている。スイッチングアームＳＡ１は、スイッチング素子としての２つのＩＧＢＴ１１及びＩＧＢＴ１２とが負極ラインＮ及び正極ラインＰ間に直列に接続され、これらＩＧＢＴ１１及びＩＧＢＴ１２の接続点から交流出力端子ｔｕが導出されている。また、スイッチングアームＳＡ２は、スイッチング素子としての２つのＩＧＢＴ１３及び１４とが負極ラインＮ及び正極ラインＰ間に直列に接続され、これらＩＧＢＴ１３及び１４の接続点から交流出力端子ｔｖが導出されている。さらに、スイッチングアームＳＡ３は、スイッチング素子としての２つのＩＧＢＴ１５及び１６とが負極ラインＮ及び正極ラインＰ間に直列に接続され、これらＩＧＢＴ１５及び１６の接続点から交流出力端子ｔｗが導出されている。そして、各交流出力端子ｔｕ〜ｔｗに３相交流モータ等の三相負荷が接続される。

また、インバータ回路１を構成する各ＩＧＢＴ１１〜１６は、ＩＧＢＴ１１で代表して示すように、コレクタがＩＧＢＴ１１のコレクタに接続され、ゲートがＩＧＢＴ１１のゲートに接続された電流検出用ＩＧＢＴ１７を備えている。
そして、インバータ回路１を構成する各ＩＧＢＴ１１〜１６のゲート電圧ＶＧが、ＩＧＢＴ１１で代表して示すように、駆動回路としてのドライバＩＣ２０によって制御されている。

このドライバＩＣ２０は、インバータ回路１のＩＧＢＴ１１をオンオフ制御するオンオフ制御信号ＣＳが入力される制御信号入力端子ｔｉｎ、直流制御電圧源３０からの直流電圧ＶＣＣが入力される直流制御電源端子ｔｖｃｃ、インバータ回路１のＩＧＢＴ１１のゲートに接続される出力端子ｔｏｕｔ、インバータ回路１の負極ラインＮに接続されるグランド端子ｔｐｇｎｄ、インバータ回路１の電流検出用ＩＧＢＴ１７のエミッタが接続される検出電流入力端子ｔｏｃ、グランドに接続されるグランド端子ｔｇｎｄを備えている。

そして、直流制御電圧端子ｔｖｃｃ及びグランド端子ｔｐｇｎｄ間にソース電流を制御する第１のスイッチング素子としてのＰチャンネル電界効果型トランジスタ２１とシンク電流を制御する第２のスイッチング素子としてのＮチャンネル電界効果型トランジスタ２２とが直列に接続され、これら電界効果型トランジスタ２１及び２２で駆動回路２３が構成されている。そして、Ｐチャンネル電界効果型トランジスタ２１及びＮチャンネル電界効果型トランジスタ２２の接続点が出力端子ｔｏｕｔに接続されている。

また、ドライバＩＣ２０は、電流入力端子ｔｏｃとグランド端子ｔｇｎｄとの間に直列に接続された分圧抵抗Ｒ１及びＲ２を有し、分圧抵抗Ｒ１及びＲ２の接続点からインバータ回路１のＩＧＢＴ１１のコレクタに流れる電流値に応じた電圧値Ｖｉが出力される。これら分圧抵抗Ｒ１及びＲ２と電流検出用ＩＧＢＴ１７とで電流検出回路４０が構成されている。

また、ドライバＩＣ２０は、電流検出回路４０で検出した電圧値Ｖｉを入力される過電流状態制御部５０を有する。この過電流状態制御部５０は、電流検出回路４０から入力される電圧値Ｖｉが非反転入力側に、直流電源（第１の基準電圧源）５１からの第１の基準電圧Ｖｂ１が反転入力側にそれぞれ入力され、Ｖｉ＜Ｖｂ１であるときに論理値“０”、Ｖｉ≧Ｖｂ１であるときに論理値“１”となる比較信号Ｓｃを出力する比較器５２を備えている。また、過電流状態制御部５０は、比較器５２から出力される比較信号Ｓｃがセット端子Ｓに入力されると共に、制御信号入力端子ｔｉｎに入力される制御信号ＣＳがリセット端子Ｒに入力されるフリップフロップ回路５３を備えている。さらに、過電流状態制御部５０はフリップフロップ回路５３の肯定出力端子Ｑから出力される過電流検出信号Ｓｏｃが一方の入力側に、他方の入力側に制御信号入力端子ｔｉｎに入力される制御信号ＣＳが入力されるオア回路５４を備えている。そして、オア回路５４の出力がＰチャンネル電界効果型トランジスタ２１のゲートに供給される。

また、ドライバＩＣ２０は、第２の基準電圧Ｖｂ２として前述した第１の基準電圧Ｖｂ１が入力されると共に、電流検出回路４０で検出した電圧値Ｖｉが入力される出力電圧制御部６０を有する。この出力電圧制御部６０は、非反転入力側に第１の基準電圧Ｖｂ２が入力されると共に、反転入力側に電圧値Ｖｉが入力され、外部信号によって動作状態が制御される演算増幅器６１を有し、この演算増幅器６１の出力側が前述した駆動回路２３のＰチャンネル電界効果型トランジスタ２１及びＮチャンネル電界効果型トランジスタ２２の接続点と出力端子ｔｏｕｔとの間に接続されている。演算増幅器６１には、前述した過電流状態制御部５０のフリップフロップ回路５３から出力される過電流検出信号Ｓｏｃが外部信号として入力され、この過電流検出信号Ｓｏｃがオフ状態であるときには非動作状態となり、過電流検出信号Ｓｏｃがオン状態であるときには動作状態となる。

次に、上記第１の実施形態の動作を説明する。
今、インバータ回路１が正常である状態では、各スイッチングアームＳＡ１〜ＳＡ３において、下アームを構成するＩＧＢＴ１１、１３及び１５がオン状態に制御されるときには上アームを構成するＩＧＢＴ１２、１４及び１６がオフ状態に制御され、各ＩＧＢＴ１１〜１６が個々のドライバＩＣによってパルス幅変調制御されることにより、正極ラインＰ及び負極ラインＮに供給される直流電力を交流電力に変換して出力端子ｔｕ〜ｔｗから三相負荷に供給する。

このインバータ回路１が正常状態であるときには、各ＩＧＢＴ１１〜１６に設けられた電流検出用ＩＧＢＴ１７を流れる電流値は比較的小さい値であり、分圧抵抗Ｒ１及びＲ２で分圧された電圧値Ｖｉも第１の基準電圧Ｖｂ１未満の小さい値となる。
このため、比較器５２から出力される比較信号Ｓｃも論理値“０”となり、フリップフロップ回路５３はリセット端子Ｒに所定の直流電圧Ｖｃとなるオン状態の制御信号ＣＳが入力された時点でのリセット状態を維持し、過電流検出信号Ｓｏｃはオフ状態を維持する。

このため、出力電圧制御部６０の演算増幅器６１は入力される過電流検出信号Ｓｏｃがオフ状態であるので非駆動状態を維持する。
したがって、駆動回路２３では、制御信号入力端子ｔｉｎに入力される制御信号ＣＳがグランド電圧であるオフ状態であるときにはＰチャンネル電界効果型トランジスタ２１が導通状態となり、Ｎチャンネル電界効果型トランジスタ２２が非導通状態となる。このため、直流制御電圧源３０からの直流電流がソース電流としてインバータ回路１のＩＧＢＴ１１のゲートに供給され、このゲート電圧ＶＧが高電圧となってＩＧＢＴ１１が導通状態に制御される。

逆に、制御信号入力端子ｔｉｎに入力される制御信号ＣＳが所定の直流電圧となるオン状態であるときにはＰチャンネル電界効果型トランジスタ２１が非導通状態となり、Ｎチャンネル電界効果型トランジスタ２２が導通状態となる。このため、Ｎチャンネル電界効果型トランジスタ２２を通じてシンク電流が流れ、インバータ回路１のＩＧＢＴ１１のゲート電圧ＶＧが低下されて、ＩＧＢＴ１１が非導通状態となる。
インバータ回路１の他のＩＧＢＴ１２〜１６についても、図示しないドライバＩＣによって所定のタイミングで導通状態及び非導通状態が制御されることにより、交流出力端子ｔｕ〜ｔｗから三相交流電流が三相負荷に出力される。

このインバータ回路１の正常状態から、例えばドライバＩＣ２０にオフ状態の制御信号ＣＳが入力されて、スイッチングアームＳＡ１のＩＧＢＴ１１が導通状態に制御されている状態で、何らかの原因で上アームのＩＧＢＥ１２のコレクタ及びエミッタ間が短絡状態となるアーム短絡現象が生じると、ＩＧＢＴ１１のコレクタ及びエミッタ間には、正極ラインＰ及び負極ラインＮ間に供給されている３００Ｖや４００Ｖの直流高電圧が直接印加されてしまい、ＩＧＢＴ１１のコレクタには過大な電流が流れることになる。

このため、電流検出用ＩＧＢＴ１７にはＩＧＢＴ１１のコレクタ電流に比例した電流が流れ、この電流が電流入力端子ｔｏｃを介して分圧抵抗Ｒ１及びＲ２に流れるので、これら分圧抵抗Ｒ１及びＲ２の接続点における電圧値Ｖｉが正常時に比較して上昇して第１の基準電圧Ｖｂ１以上となる。
この結果、比較器５２から出力される比較信号Ｓｃが論理値“０”から論理値“１”に反転し、これに応じてフリップフロップ回路５３がセットされて、その肯定出力端子Ｑからオン状態の過電流検出信号Ｓｏｃが出力される。このため、オン状態の過電流検出信号がオア回路５４を介してＰチャンネル電界効果型トランジスタ２１のゲートに入力されるので、このＰチャンネル電界効果型トランジスタ２１が非導通状態に制御される。このとき、制御信号入力端子ｔｉｎに入力されている制御信号ＣＳはオフ状態であるので、Ｎチャンネル電界効果型トランジスタ２２は非導通状態を継続している。

このため、インバータ回路１のＩＧＢＴ１１のゲートに供給されるゲート電圧ＶＧは高電圧状態に維持されることになるが、フリップフロップ回路５３から出力される過電流検出信号Ｓｏｃがオン状態となることにより、出力電圧制御部６０の演算増幅器６１が非動作状態から動作状態となる。このため、演算増幅器６１で、入力側に供給されている第１の基準電圧Ｖｂ１と電流検出回路４０の分圧抵抗Ｒ１及びＲ２で検出される電圧値Ｖｉとが一致するようにゲート電圧ＶＧが減少されて、所定の固定電圧に収束される。このとき、Ｐチャンネル電界効果型トランジスタ２１は非導通状態に制御されているので、直流制御電圧源３０の直流制御電圧ＶＣＣの影響を受けることがないと共に、前述した従来例のようにＰチャンネル電界効果型トランジスタ２１のサイズに合わせた電流制限用Ｎチャンネル電界効果型トランジスタを設ける必要がないので、設計が容易であると共に、ＩＧＢＴのサイズを大きくした場合でもその影響を受けることがなく、製造コストを低減することができる。すなわち、電流制御用Ｎチャンネル電界効果型トランジスタを設ける必要がないので、ドライバＩＣ２０のチップサイズも小さくなり、製造コストも低減することができる。
なお、上記第１の実施形態での短絡試験時のＩＧＢＴ１１のゲート電圧ＶＧの波形は図２に示すようになり、ゲート電圧ＶＧの電圧が収束する一定電圧は直流制御電圧ＶＣＣとして１５Ｖ及び２０Ｖの２種類適用した場合でも変化がなく、略同一波形となった。

次に、本発明の第２の実施形態を図３について説明する。
この第２の実施形態は、前述した第１の実施形態において、インバータ回路１内で発生するノイズの影響を受けないようにしたものである。
すなわち、第２の実施形態では、図３に示すように、過電流状態制御部５０の比較器５２とフリップフロップ回路５３との間にノイズ除去回路５５を介挿したことを除いては上記第１の実施形態と同様の構成を有し、図１との対応部分には同一符号を付し、その詳細説明はこれを省略する。
ここで、ノイズ除去回路５５の具体的構成は、図４に示すように、比較器５２から出力される比較信号Ｓｃを遅延させる信号遅延回路５６と、比較器５２から出力される比較信号Ｓｃと信号遅延回路５６で遅延された遅延比較信号Ｓｃ′とが入力されるナンド回路５７と、このナンド回路５７の出力を反転させるインバータ５８とで構成されている。

ここで、信号遅延回路５６は、比較器５２から出力される比較信号Ｓｃが入力されるＣ−ＭＯＳ５６ａと、このＣ−ＭＯＳ５６ａに抵抗Ｒ３を介して接続されたＣ−ＭＯＳ５６ｂと、抵抗Ｒ３及びＣ−ＭＯＳ５６ｂ間と接地との間に介挿されたコンデンサＣ１とで構成されている。そして、比較信号Ｓｃ及びＣ−ＭＯＳ５６ｂの出力が入力されるナンド回路５７と、このナンド回路５７の出力側に接続されたインバータ５８とで構成されている。したがって、信号遅延回路５６で、入力される比較信号Ｓｃが抵抗Ｒ３の抵抗値及びコンデンサＣ１の容量で決定される時定数に応じた遅延時間（例えば数百nsec）だけ遅延される。そして、ナンド回路５７で、信号遅延回路５６で遅延された遅延比較信号Ｓｃ′と比較器５２から入力される比較信号Ｓｃとの論理積が演算されることにより、インバータ回路１で発生する高周波のノイズ成分が、電流検出用ＩＧＢＴ１７を介して比較器５２に伝達されたとしても、このノイズ成分を除去することができる。

この第２の実施形態によると、インバータ回路１内で発生する高周波のノイズ成分が電流検出用ＩＧＢＴ１７を介し、電流入力端子ｔｏｃを介してドライバＩＣ２０内に伝達されたときに、このノイズ成分が分圧抵抗Ｒ１及びＲ２の電圧値Ｖｉに含まれて比較器５２に入力されるので、この比較器５２から出力される比較信号Ｓｃにノイズ成分が含まれことになる。しかしながら、ノイズ成分を含む比較信号Ｓｃがノイズ除去回路５５に供給されて、信号遅延回路５６で所定時間だけ遅延された遅延比較信号Ｓｃ′と比較信号Ｓｃとの論理積がナンド回路５７で演算されるので、ノイズ成分を除去した比較信号Ｓｃをフリップフロップ回路５３のセット端子Ｓに供給することができる。したがって、フリップフロップ回路５３から出力される過電流検出信号Ｓｏｃにノイズ成分が影響することを確実に阻止することができ、ノイズ成分による誤動作を確実に防止することができる。

なお、上記第１及び第２の実施形態においては、出力電圧制御部６０の演算増幅器６１に第２の基準電圧Ｖｂ２として比較器５２に供給する第１の基準電圧Ｖｂ１を供給する場合について説明したが、これに限定されるものではなく、直流電圧源５１とは異なる第２の基準電圧Ｖｂ２を発生する直流電圧源を設けるようにしてもよい。さらに、第１及び第２の実施形態に対応させて図５及び図６に示すように、駆動回路２３のＰチャンネル電界効果型トランジスタ２１及びＮチャンネル電界効果型トランジスタ２２の接続点と負極ラインＮとの間にＮチャンネル電界効果型トランジスタ２２と並列に分圧抵抗Ｒ４及びＲ５を接続し、これら分圧抵抗Ｒ４及びＲ５の接続点から得られるゲート電圧ＶＧに比例した電圧を演算増幅器６１の反転入力端子に入力するようにしてもよい。

また、上記第１及び第２の実施形態においては、電力変換装置としてインバータ回路１を適用した場合について説明したが、これに限定されるものではなく、コンバータ回路に本発明を適用することができる、要はスイッチング素子を駆動回路で導通、非導通に制御する場合に本発明を適用することができる。
さらに、上記第１及び第２の実施形態においては、スイッチング素子としてＩＧＢＴを適用した場合について説明したが、これに限定されるものではなく、パワーＭＯＳ等の他のスイッチング素子を適用することができる。

本発明の第１の実施形態を示す回路図である。 第１の実施形態における短絡試験時のゲート電圧波形を示す特性線図である。 本発明の第２の実施形態を示す回路図である。 第２の実施形態におけるノイズ除去回路の具体例を示す回路図である。 本発明の第１の実施形態の変形例を示す回路図である。 本発明の第２の実施形態の変形例を示す回路図である。 従来例を示す回路図である。 従来例の出力端子電圧対ソース電流特性を示す特性線図である。 従来例の過電流試験回路を示す回路図である。 電界効果型トランジスタのサイズをパラメータとした短絡時のＩＧＢＴゲート電圧波形を示す特性線図である。 直流制御電圧ＶＣＣをパラメータとした短絡時のＩＧＢＴゲート電圧波形を示す特性線図である。

符号の説明

１…インバータ回路
ＳＡ１〜ＳＡ３…スイッチングアーム
１１〜１６…ＩＧＢＴ
１７…電流検出用ＩＧＢＴ
２０…ドライバＩＣ
２１…Ｐチャンネル電界効果型トランジスタ
２２…Ｎチャンネル電界効果型トランジスタ
２３…駆動回路
３０…直流制御電圧源
４０…電流検出回路
５０…過電流制御部
５１…第１の基準電圧源
５２…比較器
５３…フリップフロップ回路
５４…オア回路
５５…ノイズ除去回路
５６…信号遅延回路
５７…ナンド回路
５８…インバータ
６０…出力電圧制御部
６１…演算増幅器

Claims (8)

1. スイッチング素子を有して電力変換を行なう電力変換回路と、該電力変換回路の前記スイッチング素子を動作状態とする場合に当該スイッチング素子の制御端子にソース電流を供給し、前記スイッチング素子を非動作状態とする場合に前記制御端子にシンク電流を供給する駆動回路とを備えたスイッチング素子駆動回路であって、
   前記スイッチング素子を流れる電流を電圧値として検出する電流検出部と、
   該電流検出部で検出した電圧値と第１の基準電圧とを比較して過電流状態を検出したときに過電流検出信号を出力して前記駆動回路の前記スイッチング素子の制御端子に対するソース電流の供給を停止させる過電流状態制御部と、
   前記電流検出部で検出した電圧値と第２の基準電圧とが入力され、出力が前記駆動回路の出力側に供給されると共に、前記過電流状態制御部から過電流検出信号が出力されたときに動作状態となる演算増幅器を有し、該演算増幅器が動作状態となったときに前記駆動回路の出力電圧を前記第２の基準電圧に合わせて安定化する駆動電圧制御部と
   を備えたことを特徴とするスイッチング素子駆動回路。
2. 前記駆動回路は、制御電源に接続されて前記ソース電流を制御する第１のスイッチング素子と、該第１のスイッチング素子と前記直流電源の負極側との間に接続された前記シンク電流を制御する第２のスイッチング素子とを有し、前記第１のスイッチング素子及び第２のスイッチング素子の接続点が前記電力変換回路のスイッチング素子の制御端子に接続されていることを特徴とする請求項１に記載のスイッチング素子駆動回路。
3. 前記過電流状態検出部は、前記電流検出部で検出した電圧値と前記第１の基準電圧とを比較して、当該電圧値が前記第１の基準電圧以上となったときに検出信号を出力する比較回路と、該比較回路から出力される検出信号でセットされて前記過電流検出信号を出力するフリップフロップ回路と、一方の入力側に制御信号が入力され、他方の入力側に前記フリップフロップ回路の肯定出力が入力され、さらに出力が前記第１のスイッチング素子の制御端子に供給されるオア回路とを備えていることを特徴とする請求項２に記載のスイッチング素子駆動回路。
4. 前記過電流制御部は、前記比較回路と前記フリップフロップ回路との間に信号遅延回路を含むノイズ除去回路が介挿されていることを特徴とする請求項３に記載のスイッチング素子駆動回路。
5. 前記出力電圧制御部は、前記演算増幅器が動作状態となったときに、当該演算増幅器に入力される第２の基準電圧と前記電流検出部で検出した電圧値とが一致するように制御することを特徴とする請求項１乃至４の何れか１項に記載のスイッチング素子駆動回路。
6. 前記演算増幅器は、前記第２の基準電圧として前記過電流検出部の第１の基準電圧が入力されていることを特徴とする請求項１乃至５の何れか１項に記載のスイッチング素子駆動回路。
7. 前記演算増幅器は、前記第２の基準電圧として前記駆動回路の第２のスイッチング素子と並列に接続された分圧抵抗の分圧電圧が入力されていることを特徴とする請求項２乃至６の何れか１項に記載のスイッチング素子駆動回路。
8. 前記インバータ回路のスイッチング素子がＩＧＢＴであることを特徴とする請求項１乃至７の何れか１項に記載のスイッチング素子駆動回路。

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