JP2009528671A - Ｓｔｉ領域を有する非対称型電界効果半導体デバイス - Google Patents

Abstract

ドレイン（３４）とゲート（３６）との間で誘電体を形成して高電圧動作を可能にするシャロートレンチ素子分離（ＳＴＩ）領域（２２）を有する高電圧非対称型半導体デバイス（２０）であって、ＳＴＩ領域が、例えば円形に形成されて衝撃イオン化率を低減する下側角部（２４）を有するデバイスである。典型的には、形成された角は（１１１）結晶面ファセットで終わっている。

Description

本発明は、概して、半導体デバイス構造に関し、そしてより詳細には、ドレインとゲートとの間で誘電体を形成するシャロートレンチ素子分離（ＳＴＩ）領域を有し、該ＳＴＩ領域の底部の角（コーナー）が丸みを帯びている半導体デバイス構造に関する。

非対称型半導体デバイスは、シャロートレンチ素子分離（ＳＴＩ）領域をユニットセル内に有し、そして全てのオン状態電流は、表面ドレインから抜け出るためにＳＴＩの底部の角の下方に流れなければならない。ＳＴＩ領域は、一般に、二つの約９０度の角部により画成された溝（トレンチ）中に形成される。残念ながら、電流がトレンチの下方に流れなければならないので、鋭い角は高電場を生じ、デバイスのロバスト性を減少させる。従って、最適に形成したＳＴＩ領域を有する非対称型半導体デバイスに対する需要が存在している。

本発明は、ＳＴＩ領域を最適に形成して衝撃イオン化率を低減することでデバイスの信頼性を向上させた非対称型半導体デバイスを提供することにより、上記課題並びにその他を解決する。第１態様において、本発明は、ドレインとゲートとの間で誘電体を形成して高電圧動作を可能にするシャロートレンチ素子分離（ＳＴＩ）領域を有する非対称型半導体デバイスであって、該ＳＴＩ領域が衝撃イオン化率を低減するように形成された下側角部（コーナー）を有するデバイスを提供する。

第２態様において、本発明は、第１型のディープウェルインプラントを形成する工程と、第１型の第１ウェルインプラントを、該ディープウェルインプラントの上方であって且つドレイン位置とゲート位置の一部との下方に形成する工程と、シャロートレンチ素子分離（ＳＴＩ）領域を、ドレイン位置に隣接するゲート位置の一部の下方の第１ウェルインプラント中に形成する工程とを含む非対称型半導体デバイスの製造方法であって、該ＳＴＩ領域が衝撃イオン化率を低減するように形成された下側角部を有する製造方法を提供する。

第３態様において、本発明は、二つの活性領域の間で誘電体を形成するシャロートレンチ素子分離（ＳＴＩ）領域を有する非対称型半導体デバイスであって、該ＳＴＩ領域がデバイス性能を向上させるように形成された下側角部を有するデバイスを提供する。

本発明のこれらの及び他の特徴は、添付の図面と併せて理解される本発明の様々な態様の以下の詳細な説明からより容易に理解される。

本発明は、非対称型高電圧デバイスに使用するシャロートレンチ素子分離（ＳＴＩ）トレンチに最適な形状をもたらす。図１は、高密度０．２５μｍＣＭＯＳに集積された非対称型高電圧２０Ｖデバイス構造１０であって、ＳＴＩ１２（最適形成せず）がソース１６とドレイン１８との間のデバイスユニットセル内に設置されて誘電体を形成し高電圧動作を可能にするデバイス構造１０の断面図を示す。オン状態において、全ての電流はＳＴＩ１２の下のチャネル領域から広がって、表面ドレイン１８から抜け出なければならない。底部ＳＴＩトレンチ角１４での高電場に加えてチャネル電流の存在がＥ^＊Ｊの高い値を生じ、従って高衝撃イオン化率となる。

表面の観点から、デバイス構造１０は、通常、ＳＴＩ１２がドレイン１８の周りで環を形成し、ソース１６がＳＴＩ１２の周りで環を形成するような環状様式（図示せず）で製造できる。その結果、第１活性領域（例えば、ドレイン１８）は、非活性領域（換言すれば、ＳＴＩ１２）により全側面を囲まれているセンターフィンガーまたはストライプを具え、その非活性領域は、第２活性領域（例えば、ソース１６）により全側面を囲まれている。

図２は、底部トレンチ角が表平面に対して８８度である標準的なＳＴＩモジュールフローに関して（例えば、図１中のデバイスの断面に関して）シミュレーションした、電界、電流フロー、および衝撃イオン化を示している。オン状態でのドレイン電圧の関数としてシミュレーションしたこのシーケンスは、底部トレンチ角１４での衝撃イオン化による問題を明確に示す。この増加に由来するホットキャリアは、デバイスの寿命にわたって、閾値電圧、直線電流、および飽和電流のオン状態パラメータを低下させる。以下に説明するように、本発明は、信頼性を向上させるために、ＳＴＩ領域の最適な形状を提供する。

図３は、図１に示すのと同様な非対称型２０Ｖデバイス構造２０の断面を示し、ここでは、衝撃イオン化率を低減することによりデバイスの信頼性を向上させるために、ＳＴＩ２２が最適に形成されている。図示のように、底部の角２４および２６は、鋭い角をなくすために、「丸みを帯びて」いる。この実施態様において、角２４および２６は、＜１１１＞結晶ファセット面で終わっており、鋭い底部ＳＴＩ角１４（図１参照）により以前は引き起こされていた電場増大を減少させる。この角２４，２６の形成により、オームバイアス領域中のボディまたは衝撃イオン化電流が８〜１０のファクターで減少し、ホットキャリアの信頼性が少なくとも４倍向上する。本発明の見識は、ラテラル非対称型デバイスの性質が、全てのソース電流がトレンチ底部角２４の下を直接流れて、デバイス２０の表面ドレイン３４を抜け出なければならないことであるため、底部トレンチ角の形状が、ホットキャリア注入に対するデバイス構造２０のロバスト性をほぼ完全に決定するということである。実験結果は、結晶ファセット面上の底部角トレンチ末端が、デバイスの寿命（耐用年限）にわたり、電流低下に対して一般品質基準を達成することができることを示す。

図３に示す図示例のデバイス２０は、デバイス構造のユニットセル中にＳＴＩ２２を使用して形成される拡張ドレインｎチャネルデバイス（ＥＤＮＭＯＳ）を備える。デバイス２０は、ＤＮウェル（ディープｎ−ウェルインプラント）層２５、ソース３２の下方のＨＰＷ（高電圧ｐ−ウェルインプラント）層２８、およびドレイン３４とゲート３６の一部との下方のＨＮＷ（高電圧ｎ−ウェルインプラント）層３０を含む。この場合において、ＳＴＩ２２はＨＮＷ層３０中に位置して、厚い誘電体領域をドレイン３４とソース３２との間に形成し、デバイス２０が、ベースラインＣＭＯＳプロセスフローが設計された電圧より非常に高い電圧に対応するのを可能にする。

拡張ドレインｐチャネルデバイスは、ウェルを逆転させることより容易に実装でき、換言すれば、低電圧ＰＭＯＳプロセスモジュールを使用して拡張ドレインＰＭＯＳ（ＥＤＰＭＯＳ）を形成できる。

例えば図３に示されるような、高電圧（＞１０Ｖ）非対称型デバイスは、０．２５μｍＣＭＯＳプロセスフローにおいて、ユニットセル中のドレイン３４とソース３２との間にＳＴＩ２２を加えることにより製造される。ポリシリコンゲート領域３８は、ＳＴＩ２２の上方に延在して、厚いＳＴＩ誘電体がドレイン−ゲート電圧に対応するのを可能にする。これは、印加電圧に対するゲート酸化物の厚みの標準的な比例縮小則を崩す。ＳＴＩの第１底部角２４は、＜１１１＞ファセットで終わっており、以前は鋭い底部ＳＴＩ角により起こっていた電場の増大を減少させる。第２底部角２６も、同一／同様のファセットを用いて終結している。本開示の目的に関して、「丸みを帯びている」および「丸める」という語は、主としてＳＴＩで見られるような鋭い（〜９０度）角を除く何れの形状にも及ぶことに留意されたい。

上端のトレンチ角を丸めることは既知であり、ＣＭＯＳプロセスフローで使用されゲート酸化物のインテグリティを向上させるが、ラテラル非対称型高電圧デバイスに底部トレンチ角の最適形状を導入することは、以前は利用されていなかった。

図４は、非対称型電源デバイス用の最適化されたトレンチ形状のＴＥＭ（透過型電子顕微鏡）画像を示す。底部トレンチ角４０は、＜１１１＞面ファセットで終わっており、「丸みを帯びた」底部角４０を生じている。これは、どの加えられたドレインバイアスにおいても底部角４０で電界を緩和し、デバイスの信頼性を衝撃イオン化率の低減により向上させる。このファセットの結晶組織は、熱酸化により僅かに変わる。トレンチ誘電体中の横線４２は、＜１１１＞面ファセットの配向を表す。

一連のオン状態シミュレーションを実行して、衝撃イオン化電流フローにおける底部ＳＴＩ角を丸めることの効果を決定する。ＭＯＳ半導体デバイスにおける増大の影響に関する良好な測定基準は、印加バイアスの関数としてボディ電流を測定することである。バイアスの関数としてのボディ電流のシミュレーションは図５に示されており、そこでは、四角を伴う線が標準的なトレンチをシミュレートしており、円を伴う線が丸みを帯びた構造のトレンチ角をシミュレートしている。ｙ軸は、ｌｏｇＩｉｉをＡｍｐｓ／μｍで表し、ｘ軸は、ＥＤＮＭＯＳ Ｃ５０電力管理ユニットのドレイン電圧を表す。それぞれの場合において、伝導のオーム領域におけるボディ電流の減少が８のファクターで観察された。総オン状態電流に対するボディ電流の周知の経験的関係を使用することで、ホットキャリアストレス下の有効デバイス寿命に３倍の向上がもたらされる。

標準的なホットキャリア注入寿命試験を、図３の設計の拡張ドレインＮＭＯＳデバイスに対して（図４のトレンチ形状を使用して）行う。デバイスは、デバイスの底部トレンチ角での衝撃イオン化電流の発生に対する最悪の事態の想定のために、直線および飽和電流フロー様式の双方においてバイアスされている。図６は、カットされた底部トレンチ角形状を有する拡張ドレインデバイスに関する寿命低下特性の直線電流（Ｉｄｌｉｎ）と飽和電流（Ｉｄｓａｔ）とを示す（Ｌｏｇ［ｄｌ］ｖｓＬｏｇ［ｔｉｍｅ］）。

図６は、線形バイアス領域が衝撃イオン化Ｊ^＊Ｅに起因するホットキャリアの発生に関して最悪の事例であること、および電流における総パラメトリック変化が寿命の全体にわたって１０％未満であることを裏付ける。これは、１０年寿命の一般的品質規格を満たし、そして、９０度の底部トレンチ角に対し少なくとも３倍の向上である。

図３に示すデバイス２０は、何れの方法に従っても構築できる。例えば、それは、第１型のディープウェルインプラント２５（例えば、ＤＮウェル）を形成する工程と、第１型の第１ウェルインプラント３０（ＨＮＷ）をディープウェルインプラントの上方であって且つドレイン位置３４とゲート位置３６の一部との下方に形成する工程と、シャロートレンチ素子分離（ＳＴＩ）領域２２をドレイン位置３４に隣接するゲート位置３６の一部の下方の第１ウェルインプラント３０中に形成する工程とにより作製でき、ここで、ＳＴＩ領域２２は、衝撃イオン化率を低減するように形成された下側角部２４を有する。下側角部２４の形成は、現在既知または後に開発された何れの手段によっても行うことができ、そしてデバイスの性能を向上させる何れの形成様式も、本発明の意図する範囲に含まれる。

上述の本発明の記述は、例示および説明の目的で示されている。それは、網羅的になること、または開示された詳細な形式に本発明を限定することを目的としておらず、そして明らかに、多くの改良および変更が可能である。当業者にとって明らかなそのような改良および変更は、添付の特許請求の範囲により定められる本発明の範囲に含まれることを意図している。

従来のＳＴＩトレンチの底部角を有するシャロートレンチ素子分離（ＳＴＩ）領域を有する高密度０．２５μｍＣＭＯＳプロセスに集積された非対称型高電圧デバイスの断面配置図を示す。 図１のデバイスに関し、ドレインバイアスの関数として衝撃イオン化のシミュレーションを示す。 本発明にかかる丸みを帯びたＳＴＩトレンチ角を有する非対称型高電圧デバイスの断面配置図を示す。 本発明にかかる丸みを帯びた角を有するＳＴＩ領域のＴＥＭ画像を示す。 標準およびトレンチ角を丸くされた非対称型デバイス構造に対するボディ電流のシミュレーションを示す。 ファセット底部トレンチ角を有するデバイスに関して測定した電流低下を示す。

Claims (18)

1. ドレインとゲートとの間で誘電体を形成して高電圧動作を可能にするシャロートレンチ素子分離（ＳＴＩ）領域を有する非対称型半導体デバイスであって、
   該ＳＴＩ領域が、衝撃イオン化率を低減するように形成された下側角部を有する、デバイス。
2. 前記下側角部が丸みを帯びている、請求項１に記載のデバイス。
3. 前記下側角部が結晶ファセットを備える、請求項１または２に記載のデバイス。
4. エピタキシャル層の上方にパターン付けされた第１型のディープウェルインプラントを備える基板と、
   前記ＳＴＩ領域を囲む第１型の第１ウェルインプラントと、
   ソースの下方に存在する第２型の第２ウェルインプラントと、
   を更に具える、請求項１、２、または３に記載のデバイス。
5. 前記ＳＴＩ領域の上方に存在し、且つ前記ソースに向かって延在するポリシリコン壁を更に具える、請求項４に記載のデバイス。
6. 前記ＳＴＩ領域の第２の下側角部が丸みを帯びている、請求項１〜５の何れかに記載のデバイス。
7. 非対称型半導体デバイスを製造する方法であって、
   第１型のディープウェルインプラントを形成する工程と、
   前記ディープウェルインプラントの上方であって且つドレイン位置とゲート位置の一部との下方に、第１型の第１ウェルインプラントを形成する工程と、
   前記ドレイン位置に隣接するゲート位置の一部の下方の第１ウェルインプラント中にシャロートレンチ素子分離（ＳＴＩ）領域を形成する工程と、
   を含み、該ＳＴＩ領域が、衝撃イオン化率を低減するように形成された下側角部を有する、方法。
8. 前記下側角部が丸みを帯びている、請求項７に記載の方法。
9. 前記下側角部が結晶ファセットにより形成される、請求項７または８に記載の方法。
10. ソース位置の下方に第２型の第２ウェルインプラントを形成する工程を更に含む、請求項７、８、または９に記載の方法。
11. 前記ＳＴＩ領域の上方に、前記ソース位置に向かって延在するポリシリコン壁を形成する工程を更に含む、請求項１０に記載の方法。
12. 前記ＳＴＩ領域の第２下側角部を形成する追加の工程を含む、請求項７〜１１の何れかに記載の方法。
13. 二つの活性領域間で誘電体を形成するシャロートレンチ素子分離（ＳＴＩ）領域を有する非対称型半導体デバイスであって、
    該ＳＴＩ領域が、デバイス性能を向上させるように形成された下側角部を有する、デバイス。
14. 前記下側角部が丸みを帯びている、請求項１３に記載のデバイス。
15. 前記下側角部が結晶ファセットを備える、請求項１３または１４に記載のデバイス。
16. エピタキシャル層の上方にパターン付けされた第１型のディープウェルインプラントを備える基板と、
    前記ＳＴＩ領域を囲む第１型の第１ウェルインプラントと、
    ソースの下方に存在する第２型の第２ウェルインプラントと、
    を更に具える、請求項１３、１４、または１５に記載のデバイス。
17. 前記ＳＴＩ領域の上方に存在し、且つ前記ソースに向かって延在するポリシリコン壁を更に具える、請求項１６に記載のデバイス。
18. 前記ＳＴＩ領域の第２の下側角部が丸みを帯びている、請求項１３〜１７の何れかに記載のデバイス。

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