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CN101375404A - 具有sti区的非对称场效应半导体器件 - Google Patents

具有sti区的非对称场效应半导体器件 Download PDF

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CN101375404A CNA200680053004XA CN200680053004A CN101375404A CN 101375404 A CN101375404 A CN 101375404A CN A200680053004X A CNA200680053004X A CN A200680053004XA CN 200680053004 A CN200680053004 A CN 200680053004A CN 101375404 A CN101375404 A CN 101375404A
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Abstract

一种高压非对称半导体器件(20)，其包括浅沟槽隔离(STI)区(22)，该浅沟槽隔离(STI)区(22)在漏极(34)和栅极(36)之间形成了允许高压操作的电介质，其中STI区包括下部拐角(24)，使下部拐角(24)成形，例如圆形，以降低碰撞电离率。示范性地，成形的拐角终止于(111)晶平面。

Description

具有STI区的非对称场效应半导体器件
技术领域
本发明通常涉及半导体器件结构，更具体地涉及一种具有在漏极和栅极之间形成电介质的浅沟槽隔离(STI)区的半导体器件结构，其中STI区的底部拐角是圆形的。
背景技术
非对称半导体器件在单元内部包含浅沟槽隔离(STI)区，所有的导通电流必须流过STI底部拐角下方，从而离开表面漏极。STI区通常被形成在由大约90度的两个拐角所限定的沟槽中。遗憾的是，因为电流必须流过沟槽下方，所以尖角会导致高电场，这将降低器件的鲁棒性。因此，需要一种包括被最佳成形的STI区的非对称半导体器件。
发明内容
通过提供一种非对称半导体器件，发明解决了上述问题以及其他问题，在这种非对称半导体器件中STI区被最佳成形以通过降低碰撞电离率来改进器件可靠性。在第一方面中，本发明提供了一种非对称半导体器件，该非对称半导体器件包括浅沟槽隔离(STI)区，该浅沟槽隔离(STI)区在漏极和栅极之间形成了电介质以允许高压操作，其中该STI区包括被成形以降低碰撞电离率的下部拐角。
在第二方面中，本发明提供了一种形成非对称半导体器件的方法，该方法包括：形成第一类型的深阱注入；在深阱注入之上并在漏极位置及一部分栅极位置之下形成第一类型的第一阱注入；以及在与漏极位置邻接的一部分栅极位置之下的第一阱注入中形成浅沟槽隔离(STI)区，其中STI区包括被成形以降低碰撞电离率的下部拐角。
在第三方面中，本发明提供一种包括了在两个活性区之间形成电介质的浅沟槽隔离(STI)区的非对称半导体器件，其中STI区包括被成形以改进器件性能的下部拐角。
附图说明
从以下结合附图的本发明各个方面的详细描述中，本发明的这些和其他特性将更加易于理解，其中：
图1示出了被集成在密集的0.25μm CMOS工艺中的非对成高压器件的截面布局，该器件具有包含传统STI沟槽底部拐角的浅沟槽隔离(STI)区。
图2示出了作为图1器件的漏极偏压函数的碰撞电离的仿真。
图3示出了包括根据本发明的圆形STI沟槽拐角的非对称高压器件的截面布局。
图4示出了根据本发明的具有圆形拐角的STI区的TEM。
图5示出了针对标准的和沟槽拐角为圆形的非对称器件结构的体电流仿真。
图6示出了所测量的具有面的底部沟槽拐角的器件的电流退化。
具体实施方式
本发明提供了一种针对在非对称高压器件中使用的浅沟槽隔离(STI)区的最佳形状。图1示出了集成在密集的0.25μm CMOS中的非对称高压20V器件结构10的截面图，其中在器件单元内部，(未最佳成形的)STI 12被放置在源极16和漏极18之间以形成电介质从而允许高压操作。在导通状态下，所有电流必须从STI 12下的沟道区扩散，以离开表面漏极18。底部STI沟槽拐角14处的高电场加上沟道电流的存在将产生高值的E*J，因此将产生高的碰撞电离率。
从表面看，通常以环状形式(未示出)来制造器件结构10，从而STI12形成环绕漏极18的环，源极16形成环绕STI 12的环。因此，第一活性区(例如，漏极18)包含了在所有方向上均被非活性区(即，STI 12)包围的中心指状物或中心条带，而非活性区在所有方向上均被第二活性区(例如，源极16)包围。
图2示出了针对标准的STI模块流(例如，针对图1中的器件的横截面)的仿真电场、电流和碰撞电离，在该标准的STI模块流程中，底部沟槽拐角与表面平面的夹角为88度。作为导通状态下漏极电压的函数的仿真结果清楚地显示了在底部凹槽角14处的碰撞电离问题。来自这种倍增的热载流子将导致整个器件的寿命过程中的阈值电压、线性电流和饱和电流的导通状态参数的退化。如下所述，本发明提供一种最佳形状的STI区，以便提高可靠性。
图3示出了类似于图1所示的非对称20V器件结构20的横截面，其中使STI 22最佳成形，以通过降低碰撞电离率来改进器件可靠性。可以看出，底部拐角24和26被“变圆”，从而消除了尖角。在这个说明性的实施例中，拐角24和26终止于(111)晶平面，这降低了以前由尖的底部STI拐角14(图1)引起的电场强化。拐角24、26的这种成形在欧姆偏压区使体电流或碰撞电离电流有8-10倍的减小，从而使热载流子可靠性有至少4倍的改善。本发明的思想是底部沟槽角几何图形几乎完全地决定了器件结构20对热载流子注入的鲁棒性，这是因为横向非对称器件的特性是所有的源极电流必须直接流过沟槽底部拐角24的下方，以离开器件20的表面漏极34。实验结果显示了终止于晶平面的底部拐角沟槽能在器件的整个寿命过程中获得通常质量标准的电流退化。
图3所示的说明性器件20提供了延伸的漏极n沟道器件(EDNMOS)，其是采用器件结构的单元内的STI 22形成的。器件20包括DNWell(深n阱注入)层25、源极32下方的HPW(高压p阱注入)层28，以及漏极34和一部分栅极36下方的HNW(高压n阱注入)层30。在这种情况下，STI 22位于HNW层30内部，并且在漏极34和源极32之间形成厚的电介质区，该电介质区使器件20能承受的电压高于设计基线CMOS工艺流程所针对的电压。
可仅仅通过倒转阱来实现延伸的漏极p沟道器件，即采用低压PMOS工艺模块来形成延伸的漏极PMOS(EDPMOS)。
通过在单元中的漏极34和源极32之间添加STI 22，在0.25μmCMOS工艺流程中制造高压(>10V)非对称器件(诸如图3所示的器件)。多晶硅栅极区38在STI 22上延伸，从而使厚的STI电介质能承受漏极-栅极电压。这打破了栅极氧化物厚度取决于应用电压的标准定标原则。STI的第一底部拐角24终止于(111)面，从而降低了之前由于尖的底部STI拐角而将产生的电场增强。也可以采用相同/类似的面来终止第二底部拐角26。注意，对于本公开，术语“圆形的”和“变圆”指的是任何消除了STI中通常存在的尖的(～90度)拐角的成形。
虽然已知在CMOS工艺流程中使用顶部沟槽拐角圆滑来改进栅极氧化物的完整性，但是之前没有利用向横向非对称高压器件提供被最佳成形的底部沟槽拐角。
图4示出了非对称功率器件的最佳的沟槽几何形状的TEM(透射电子显微镜)。底部沟槽40终止于(111)平面，从而产生“圆形”的底部拐角40。这减轻了底部拐角40处的任何给定漏极偏压下的电场，从而通过降低碰撞电离率改善了器件可靠性。热氧化可稍微地改变这个面的晶体结构。沟槽电介质中的水平线42表示(111)平面的方向。
执行一系列导通状态仿真来确定底部STI拐角变圆对碰撞电离电流的影响。对MOS半导体器件中倍增效应的良好度量是作为被施加的偏压的函数的体电流的测量值。图5中示出了作为偏压函数的体电流的仿真，其中正方形的线仿真了标准的沟槽，圆形的线仿真了具有圆形设计的沟槽拐角。Y轴表示单位为Amps/μm的Iii的对数，x轴表示EDNMOS C50电源管理单元的漏极电压。在每种情况下，均观察到导通欧姆区中的体电流降低了8倍。通过采用了公知的体电流与总导通状态电流的经验关系，这将使热载流子应力下的有效器件寿命有3倍的改善。
在具有图3布局的延伸漏极NMOS器件(采用图4的沟槽几何形状)上执行标准的热载流子注入寿命试验。不仅在线性电流区而且在饱和电流区对器件进行偏压，这是在器件的底部沟槽拐角处产生碰撞电离电流的最坏情况。图6示出了具有面的底部沟槽拐角几何形状的延伸漏极器件的寿命退化特性线性电流(Idlin)和饱和电流(Idsat)(Log[dI]对Log[time])。
图6证实了由于碰撞电离J*E线性偏压区对热载流生长是最坏的情况，以及证实了电流的总参数漂移在整个寿命期间小于10％。这满足了通常的10年寿命的质量规格，并且至少比90度底部沟槽拐角有三倍的改善。
可根据任何的方法制造图3所示的器件20。例如，可通过如下步骤来制造：形成第一类型的深阱注入25(例如，DNWell)；在该深阱注入之上并在漏极位置34及一部分栅极位置36之下形成第一类型的第一阱注入30(HNW)；以及在与漏极位置34邻接的一部分栅极位置36之下的第一阱注入30中形成浅沟槽隔离(STI)区22，其中STI区22包括用于降低碰撞电离率而成形的下部拐角24。可以以任何目前已知的或今后发展的方式来完成下部拐角24的成形，并且改善器件性能的任何类型的成形均属于本发明要保护的范围。
为了图示说明和描述的目的，已经呈现了本发明的上述描述。其目的不是为了穷举或将本发明限制为已公开的精确形式，而且很显然，很多修改和变化是可行的。对于所属领域的技术人员显然的是这些修改和变化将包括在由所附权利要求限定的本发明的范围内。

Claims (18)

1.一种非对称半导体器件(20)，其包括浅沟槽隔离(STI)区(22)，该浅沟槽隔离(STI)区(22)在漏极(34)和栅极(36)之间形成了电介质以允许高压操作，其中所述STI区包括被成形以降低碰撞电离率的下部拐角(24)。
2.根据权利要求1所述的器件，其中所述下部拐角(24)是圆形的。
3.根据权利要求1或2所述的器件，其中所述下部拐角包括晶面。
4.根据权利要求1、2或3所述的器件，其还包括：
衬底(25)，该衬底(25)包括了在外延层上形成图案的第一类型的深阱注入；
环绕所述STI区的第一类型的第一阱注入(30)；以及
位于源极(32)之下的第二类型的第二阱注入(28)。
5.根据权利要求4所述的器件，其还包括位于所述STI区之上并且朝向源极延伸的多晶硅壁(38)。
6.根据前述权利要求中的任一权利要求所述的器件，其中所述STI区的第二下部拐角(26)是圆形的。
7.一种形成非对称半导体器件(20)的方法，其包括：
形成第一类型的深阱注入(25)；
在所述深阱注入之上并在漏极位置(34)及一部分栅极位置(36)之下形成第一类型的第一阱注入(30)；
在与漏极位置邻接的一部分栅极位置之下的第一阱注入中形成浅沟槽隔离(STI)区(22)，其中所述STI区包括被成形以降低碰撞电离率的下部拐角(24)。
8.根据权利要求7所述的方法，其中所述下部拐角是圆形的。
9.根据权利要求7或8所述的方法，其中形成了具有晶面的下部拐角。
10.根据权利要求7、8或9所述的方法，其还包括：在源极位置(32)之下形成第二类型的第二阱注入(28)。
11.根据权利要求10所述的方法，其还包括步骤：在朝向所述源极位置延伸的STI区之上形成多晶硅壁(38)。
12.根据权利要求7至11中的任一权利要求所述的方法，其包括另一步骤：使所述STI区的第二下部拐角(26)成形。
13.一种非对称半导体器件(20)，其包括浅沟槽隔离(STI)区(22)，该浅沟槽隔离(STI)区(22)在两个活性区之间形成电介质，其中所述STI区包括被成形以改善器件性能的下部拐角(24)。
14.根据权利要求13所述的器件，其中所述下部拐角(24)是圆形的。
15.根据权利要求13或14所述的器件，其中所述下部拐角包括晶面。
16.根据权利要求13、14或15所述的器件，其还包括：
衬底(25)，该衬底(25)包括了在外延层上形成图案的第一类型的深阱注入；
环绕所述STI区的第一类型的第一阱注入(30)；以及
位于源极(32)之下的第二类型的第二阱注入(28)。
17.根据权利要求16所述的器件，其还包括位于所述STI区之上并且朝向所述源极延伸的多晶硅壁(38)。
18.根据权利要求13到17中的任一权利要求所述的器件，其中所述STI区的第二下部拐角(26)是圆形的。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104377242A (zh) * 2013-08-12 2015-02-25 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法
CN111211087A (zh) * 2014-03-20 2020-05-29 美国芯凯公司 具有改进的栅极电荷的功率半导体晶体管
CN111969065A (zh) * 2020-10-22 2020-11-20 晶芯成(北京)科技有限公司 一种半导体结构、半导体装置及其制备方法
CN115084266A (zh) * 2022-05-11 2022-09-20 华虹半导体(无锡)有限公司 Ldmos器件及其制造方法
CN117253925A (zh) * 2023-11-20 2023-12-19 深圳天狼芯半导体有限公司 一种具有凹槽场板的sti型ldmos及制备方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101331612B (zh) * 2005-12-19 2012-12-19 Nxp股份有限公司 集成高压二极管及制造方法
JP5769915B2 (ja) * 2009-04-24 2015-08-26 ルネサスエレクトロニクス株式会社 半導体装置
KR101233947B1 (ko) 2011-11-28 2013-02-15 주식회사 동부하이텍 반도체 소자 및 이의 제조방법
US9917168B2 (en) * 2013-06-27 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide semiconductor field effect transistor having variable thickness gate dielectric
CN106158957B (zh) * 2015-04-10 2019-05-17 无锡华润上华科技有限公司 横向扩散金属氧化物半导体场效应管及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58202560A (ja) * 1982-05-21 1983-11-25 Hitachi Ltd 半導体装置およびその製造方法
JPH0214548A (ja) * 1988-07-01 1990-01-18 Hitachi Ltd 半導体装置およびその製造方法
JP2697062B2 (ja) * 1989-01-09 1998-01-14 日本電気株式会社 半導体装置の製造方法
US5861104A (en) * 1996-03-28 1999-01-19 Advanced Micro Devices Trench isolation with rounded top and bottom corners and edges
KR100396703B1 (ko) * 2001-04-28 2003-09-02 주식회사 하이닉스반도체 고전압 소자 및 그 제조방법
JP2005129654A (ja) * 2003-10-22 2005-05-19 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
SE0303099D0 (sv) * 2003-11-21 2003-11-21 Infineon Technologies Ag Method in the fabrication of a monolithically integrated high frequency circuit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104377242A (zh) * 2013-08-12 2015-02-25 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法
CN111211087A (zh) * 2014-03-20 2020-05-29 美国芯凯公司 具有改进的栅极电荷的功率半导体晶体管
CN111211087B (zh) * 2014-03-20 2024-01-02 芯凯科技国际控股有限合伙公司 具有改进的栅极电荷的功率半导体晶体管
CN111969065A (zh) * 2020-10-22 2020-11-20 晶芯成(北京)科技有限公司 一种半导体结构、半导体装置及其制备方法
CN111969065B (zh) * 2020-10-22 2021-02-09 晶芯成(北京)科技有限公司 一种半导体装置的制备方法
CN115084266A (zh) * 2022-05-11 2022-09-20 华虹半导体(无锡)有限公司 Ldmos器件及其制造方法
CN117253925A (zh) * 2023-11-20 2023-12-19 深圳天狼芯半导体有限公司 一种具有凹槽场板的sti型ldmos及制备方法

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WD01 Invention patent application deemed withdrawn after publication

Open date: 20090225