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JP2009545880A - パフォーマンス強化材料組成を含む歪みチャネル領域を有するトランジスタ - Google Patents

パフォーマンス強化材料組成を含む歪みチャネル領域を有するトランジスタ Download PDF

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JP2009545880A JP2009522784A JP2009522784A JP2009545880A JP 2009545880 A JP2009545880 A JP 2009545880A JP 2009522784 A JP2009522784 A JP 2009522784A JP 2009522784 A JP2009522784 A JP 2009522784A JP 2009545880 A JP2009545880 A JP 2009545880A
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Abstract

ゲートのパターニングの前にシリコンベースの活性半導体領域中に半導体合金（１０７、１０７Ａ、１０７Ｂ、２０７Ａ、２０７Ｂ、３０７）を形成することによって、その歪み誘発効果に加えて半導体合金自体の材料特性も利用することができる。したがって、高度な電界効果トランジスタのデバイスパフォーマンスであっても、ドレインおよびソース領域中に歪み半導体合金を用いることで従来のアプローチ法よりも向上させることができる。

Description

概して、本発明は集積回路の形成に関し、より詳細には、ＭＯＳトランジスタのチャネル領域の電荷キャリア移動度を高めるように、ドレインおよびソース領域中の埋め込み歪み層などの歪み誘発ソースを用いて歪みチャネル領域を有するトランジスタを形成する技術に関する。
集積回路を形成するには、多数の回路素子を特定の回路レイアウトに従って所与のチップ領域に形成する必要がある。概して、複数のプロセス技術が現在実行されており、マイクロプロセッサ、ストレージチップなどの複合回路に対しては、動作速度および／あるいは電力消費量および／あるいは費用効果の点で優れた特性を備えるという理由から、ＭＯＳ技術が現在最も有望なアプローチとされる。
ＣＭＯＳ技術を用いた複合集積回路の製造においては、何百万ものトランジスタ、つまり、ｎチャネルトランジスタおよびｐチャネルトランジスタが結晶性半導体層を含む基板に形成される。ｎチャネルトランジスタであるかｐチャネルトランジスタであるかを問わず、ＭＯＳトランジスタはいわゆるPN接合を備えている。このＰＮ接合は、高濃度ドープしたドレイン領域とソース領域のインターフェースに形成され、ドレイン領域ならびにソース領域の間には逆ドープされたチャネル領域が形成される。チャネル領域の導電性、つまり、導電性チャネルの駆動電流容量は、チャネル領域近傍に形成され、薄い絶縁層によってこの領域から分離されているゲート電極により制御される。
チャネル領域の導電性は、導電性チャネルが形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、多数電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。したがって、制御電圧をゲート電極へ印加すると、導電性チャネルが絶縁層下方に高速に生成されるという能力との組合せにより、チャネル領域の全体の導電性によりＭＯＳトランジスタのパフォーマンスが実質的に決定される。したがって、チャネル長が縮小し、これによりチャネル抵抗率が下がることで、チャネル長さが集積回路の動作速度を上げるための主要な設計基準となる。
しかし、トランジスタの寸法を縮小し続けると、それに関連した複数の問題（例えば、短チャネル効果とも呼ばれる、チャネルの制御性の低下など）が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこのような問題に取り組む必要がある。極限寸法のサイズ、すなわち、トランジスタのゲート長、が縮小し続けていることから、例えば短チャネル効果を補償するために、非常に複雑なプロセス技術を適用し、場合によっては新たに構築する必要があるので、所与のチャネル長に対するチャネル領域の電荷キャリア移動度を増加することでトランジスタ素子のチャネルの導電性を強化することも提案されている。これにより、デバイスのスケーリングに関連付けられる多くの上記プロセスにまつわる問題を回避し、あるいは少なくとも先送りにしたうえで、将来の技術ノードに対する進歩と互換性のあるパフォーマンスの向上を達成する可能性が与えられる。
電荷キャリア移動度を増加する１つの実効的メカニズムとしては、例えば、チャネル領域に対応した歪みを生成するために、チャネル領域の近傍に引張応力あるいは圧縮応力を生成することで、チャネル領域の格子構造を変化させることが挙げられる。このようにすることで電子および正孔に対する移動度がそれぞれ変化する。例えば、チャネル領域中の圧縮歪みにより正孔移動度が増加し、これによりｐ型トランジスタのパフォーマンスを向上させる可能性が与えられる。他方では、ｎチャネルトランジスタのチャネル領域中に引張歪みを生成することで電子移動度が増加しうる。集積回路の製造に応力や歪み技術を導入することは、将来のデバイス世代にとって非常に有望なアプローチである。その理由は、例えば、歪みのあるシリコンは、「新たな」種類のシリコン材料として考えられ、これにより、高額な半導体材料を必要とせずに、高速で強力な半導体デバイスの製造が可能になる一方で、十分に確立された多くの製造技術を依然として用いることができる。
したがって、あるアプローチでは、ＰＭＯＳトランジスタの正孔移動度は、該トランジスタのドレインおよびソース領域中に歪みシリコン／ゲルマニウム層を形成することにより向上する。その際に、圧縮歪みのかけられたドレインおよびソース領域により、隣接するシリコンチャネル領域に歪みが生成される。このために、ＰＭＯＳトランジスタのドレインおよびソース拡張領域はイオン注入に基づいて形成される一方で、深いドレインおよびソース接合部は、エピタキシャル成長技術によりＰＭＯＳトランジスタのそれぞれのリセスに選択的に形成されるシリコン／ゲルマニウム層に基づいて形成されうる。シリコン／ゲルマニウムの本来の格子間隔はシリコンの格子間隔よりも広いので、シリコンの格子間隔を適用しているエピタキシャル成長させたシリコン／ゲルマニウム層は、圧縮歪みの下に成長する。この圧縮歪みはチャネル領域に実効的に転送され、その結果、中のシリコンに圧縮歪みがかけられる。この統合シナリオにより、ｐチャネルトランジスタのパフォーマンスゲインが著しいものとなる。
しかし、パフォーマンスを高め、実装密度を増加させるという継続的要求により、さらなるパフォーマンスゲインがさらに求められる。これは、トランジスタのドレインおよびソース領域内に歪み半導体層を供給するという従来のアプローチにより、あるいは、チャネル領域に外部応力を導入するという他のコンセプトだけでは得られるものではない。その理由は、従来技術においては、その電気的挙動にも著しく影響を及ぼすおそれのあるチャネル領域の他の特性が考慮されえないからである。
本発明は上述の問題点の１つあるいはそれ以上による影響を回避するか、少なくとも減らすことができる各種デバイスおよび方法に関する。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
概して、本発明の主題は、改善された電界効果トランジスタを製造する技術に関するものであって、該技術において実効的な歪み技術が適切なチャネル設計と組み合わせられ、ここでは、チャネル領域内の材料組成が所望の電気的特性および他の特性に基づいて選択されうる。これにより、最終的に得られるそれぞれのトランジスタデバイスの導電性をさらに強化することができる。このために、その材料の特性を実際のドレインおよびソース領域を形成する前に調整するために適切な半導体コンパウンドや半導体合金を、それぞれのチャネル領域中に局所的に形成してもよい。該領域は、ある形態では歪み半導体材料として供給されてもよい。このようにすることで、外部の歪み誘発ソースによりもたらされる、チャネル領域中の電荷キャリア移動度の向上と、チャネル領域の材料により得られる、バンドギャップエネルギーの減少や電荷キャリアの散乱効果などの付加的な材料特性の相乗的組合せ効果と、を得ることができる。
ある例示的実施形態では、チャネル領域中の歪み半導体材料と半導体合金は共通の製造プロセスにおいて形成されうる。その際に、材料組成は歪み生成能力と、半導体合金自体により与えられる付加的な電気特性とに基づいて選択されうる。したがって、他の半導体デバイスに対してのベース材料の結晶方向との調整により生じる歪み生成メカニズムに対しての特定の妥協点を、適切な材料組成により実効的に過補償することができ、これにより、その固有の電気特性に起因するチャネル領域中の電気挙動を向上することができることから、フレキシビリティの度合いを高めることができる。
他の場合では、それ自体非常に効率的な歪み生成メカニズムを、チャネル領域中に適切な材料組成を付加的に供給することによって、さらに強化することができる。さらに、開示したプロセス技術により、現在うまく用いられている製造ストラテジーとの高度な互換性を与え、さらに、異なる型の電界効果トランジスタの電気的特性を局所的に強化する可能性も得られている。本文に開示された１つの例示的実施形態によれば、半導体デバイスは第１の非シリコン種と少なくとも１つのチャネルドーパント種とを含む第１の歪みチャネル領域を含む。その際に、この第１の非シリコン種の濃度は少なくとも１つのチャネルドーパント種の濃度よりも高い。
さらに、半導体デバイスは、第１ドーパント種と、シリコンとの組合せにおいて第１の歪み半導体材料を形成する第２の非シリコン種とを含む第１のドレインおよびソース領域を含む。本文に開示された別の例示的実施形態によれば、方法において、第１活性半導体領域に第１半導体合金が形成され、第１半導体合金を含む第１活性半導体領域上方にゲート電極が形成される。最後に、該方法において、第１活性半導体領域の第１トランジスタのドレインおよびソース領域が形成される。本文に開示されたさらに別の例示的実施形態によれば、方法において、第１電界効果トランジスタのドレインおよびソース領域とチャネル領域中に歪み半導体材料が形成される。さらに、歪み半導体材料上方にゲート電極が形成され、ＰＮ接合がドレインおよびソース領域と歪みチャネル領域間のインターフェースに形成される。
各種の製造段階における電界効果トランジスタの断面図を概略的に示すものであって、本文に開示された例示的実施形態に従い、チャネル領域とドレインおよびソース領域は、シリコンベース構造に適切な半導体合金を受け入れるものである、説明図。 各種の製造段階における電界効果トランジスタの断面図を概略的に示すものであって、本文に開示された例示的実施形態に従い、チャネル領域とドレインおよびソース領域は、シリコンベース構造に適切な半導体合金を受け入れるものである、説明図。 各種の製造段階における電界効果トランジスタの断面図を概略的に示すものであって、本文に開示された例示的実施形態に従い、チャネル領域とドレインおよびソース領域は、シリコンベース構造に適切な半導体合金を受け入れるものである、説明図。 各種の製造段階における電界効果トランジスタの断面図を概略的に示すものであって、本文に開示された例示的実施形態に従い、チャネル領域とドレインおよびソース領域は、シリコンベース構造に適切な半導体合金を受け入れるものである、説明図。 半導体合金が活性半導体領域内に注入により形成される更なる例示的実施形態を示した概略図。 本文中のさらに他の例示的実施形態による、それぞれのチャネル領域とドレインおよびソース領域における特性が互いに異なる２つのトランジスタ型となっている半導体デバイスの概略的断面図。 本発明のさらなる例示的実施形態による、ドレインおよびソース領域中に歪み半導体材料を形成し、その一方でチャネル領域の材料特性を個々に調整する各種製造段階におけるトランジスタ素子の概略図。 本発明のさらなる例示的実施形態による、ドレインおよびソース領域中に歪み半導体材料を形成し、その一方でチャネル領域の材料特性を個々に調整する各種製造段階におけるトランジスタ素子の概略図。 本発明のさらなる例示的実施形態による、ドレインおよびソース領域中に歪み半導体材料を形成し、その一方でチャネル領域の材料特性を個々に調整する各種製造段階におけるトランジスタ素子の概略図。 本発明のさらなる例示的実施形態による、ドレインおよびソース領域中に歪み半導体材料を形成し、その一方でチャネル領域の材料特性を個々に調整する各種製造段階におけるトランジスタ素子の概略図。 本発明のさらなる例示的実施形態による、ドレインおよびソース領域中に歪み半導体材料を形成し、その一方でチャネル領域の材料特性を個々に調整する各種製造段階におけるトランジスタ素子の概略図。 本発明のさらに他の例示的実施形態による、すでに形成された半導体合金の余剰部分内にゲート絶縁層を形成する際の半導体デバイスの概略的断面図。 本発明のさらに他の例示的実施形態による、すでに形成された半導体合金の余剰部分内にゲート絶縁層を形成する際の半導体デバイスの概略的断面図。
本発明は、添付の図面とあわせて、以下の説明を読むことによって理解することができる。図面を通して、同じ参照符号は同様の要素を表す。
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。 当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
以下、本発明を添付の図面を参照しながら説明する。各図面には、単に説明を目的として、さらに、当業者には周知の詳細な説明で本発明を曖昧なものにしないように、様々な構造、システムならびに装置が概略的に描かれている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
概して、本発明の主題は半導体デバイスと製造技術に関するものであって、デバイスパフォーマンスをさらに強化することができるように、電界効果トランジスタ中のそれぞれのチャネル領域の材料特性が最新の歪み誘発メカニズムを適用するときに考慮される。すでに説明したように、シリコンベースのトランジスタ素子のそれぞれのチャネル領域中の電荷キャリア移動度を高めるように、現在のところ複数の歪み誘発メカニズムが用いられている。しかし、それぞれの半導体合金の材料特性は、歪み誘発メカニズムとの組合せにおいて、材料がチャネル領域内に供給されるときにトランジスタのパフォーマンスを著しく向上させることができる。
さらに、適切に選択した半導体合金内においてそれぞれのＰＮ接合を実質的に全体に形成することにより、更なる利点を得ることができる。例えば、シリコン／ゲルマニウム合金をｐ型トランジスタと組み合わせてうまく用いることができる。その際に、さらに、シリコン／ゲルマニウム合金のバンドギャップエネルギーが低減することで、それぞれの材料がチャネル領域にも供給されているときは、チャネル領域中の導電性が向上しうる。さらに、チャネル領域内に歪みがさらに「直接的に」生成され、これにより、得られるトランジスタデバイスの導電性もまた著しく向上する。チャネル領域内に半導体合金を付加的に供給することで、適切な材料の選択に対するフレキシビリティ度を高めることができる。その理由は、現在用いられている歪み生成技術よりも生成される歪みが少なかったとしても、他の材料特性とそれぞれの歪みの非常に効率的な生成とによって、歪み生成効果の減少分を容易に補償することができるからである。
ある例示的実施形態では、適切な半導体合金をそれぞれの活性領域に、ゲート電極とゲート絶縁層のパターニング前に局所的に形成するように、選択的エピタキシャル成長技術が用いられうる。続いて、十分に確立された製造技術を用いて、さらなる製造プロセスを継続してもよく、これにより、既存の歪み生成技術との高度な互換性が与えられる。他の例示的実施形態では、トランジスタの特性を個々に強化すべく、異なる種類の歪み生成材料がそれぞれの活性半導体領域中に形成されてもよい。このために、例えば、個々の活性半導体領域に適切なリセスを形成するように、適切なマスキング法を用いてもよく、続いて、覆われていないリセスに異なる種類の半導体合金を形成すべく、それぞれのエピタキシャル成長技術を用いてもよい。
さらに他の例では、所望の原子種を導入し、所望の特性を有する適切な半導体合金を形成するための注入技術を用いてもよい。さらに、所要の濃度が高いことから注入プロセスによりコンポーネントの一方が実効的に供給されないときに、選択的エピタキシャル成長技術を注入技術と実効的に組み合わせて、異なる種類の歪み半導体材料を与えるようにしてもよい。
例えば、複合製造スキームに基づいて実効的にシリコン／炭素、およびシリコン／ゲルマニウムを実効的に供給するようにしてもよく、スキームとしては、所望のレベルの歪みを得るために一般的に必要な、高ゲルマニウム濃度を提供するための選択的エピタキシャル成長プロセスを含む。一方で、適切に設計された注入プロセスに基づいてそれぞれのシリコンベースの材料に炭素を実効的に導入してもよい。
さらに他の例示的実施形態では、優れたバンドギャップ特性に対してチャネル特性を個々に適用することができるように、ドレインおよびソース領域中の歪み半導体材料がチャネル領域中に設けられる半導体合金に対して別々に形成され、一方で、ドレインおよびソース領域中に適切な歪み半導体材料を供給することによって、非常に実効的な歪み生成メカニズムをなおも実現することができる点で、フレキシビリティ度を高めることができる。
本発明の原理はゲート長が１００ｎｍあるいはそれよりも著しく短い最新のトランジスタ素子に関連して非常に有利である。その理由は、ここでは、駆動電流能力が著しく向上する一方で、十分に確立されたトランジスタ構造およびプロセス技術を用いることができるからである。したがって、現在用いられている技術ノードに基づいて形成されたトランジスタ素子のパフォーマンスは著しく向上し、さらに、現在用いられている製造技術のスケーラビリティも与えられる。図１ａに、半導体デバイス１００の断面図を概略的に示す。該デバイスは任意の適切なキャリア材料である基板１０１を有しており、この上方には活性半導体領域１０３が形成される。例えば、半導体基板１０１は適切な結晶性半導体層が形成された結晶性半導体材料であってもよく、活性半導体領域１０３は例えばそれぞれの絶縁構造１０２によって画定されうる。１つの例示的実施形態では、基板１０１は、バルクシリコン基板や、シリコンベースの半導体層が埋め込み絶縁層（図示せず）上に形成されたシリコンオンインシュレータ（ＳＯＩ）基板の形態で供給されてもよい。
シリコンベースの半導体材料は実質量のシリコン、例えば、５０原子百分率あるいはそれ以上のシリコンを導入する材料であると理解され、一方で、他の非シリコンが存在してもよいが、シリコンと比べると少ない濃度であることが分かるであろう。すでに説明したように、マイクロプロセッサ、高密度のストレージデバイスなどの複合集積回路は、現在、そして予測できる未来において、高可用性、シリコン処理に関する多大なノウハウなどにより、シリコンに基づいて形成される。その際に、ゲルマニウム、炭素、ガリウム、砒素や任意の他の適切な種などの他の半導体材料を局所的に供給することにより、例えば歪みやバンドギャップに対してそれぞれの特性を局所的に調節することができる。
本開示においては、ゲートパターニングプロセスの前に活性領域１０３の大部分に対してそれぞれの材料特性を局所的に変更し、活性半導体領域１０３にこれから形成されるチャネル領域中の特性も同様に変更するようにしてもよい。「活性半導体領域」なる用語は、それぞれのＰＮ接合を画定するように適切なドーパント分布を受け入れることができる半導体領域のことを指すことに留意されたい。例えば、活性半導体領域１０３はシリコンベースの半導体材料を含み、該半導体材料とその上には、少なくとも１つのトランジスタ素子が形成されてもよい。該素子は、絶縁構造１０２によって近隣の回路素子から横方向に分離されうる。アクティブ半導体領域１０３中の材料特性を選択的に変更するために、１つの例示的実施形態では、適切なエッチおよび成長マスク１０４が供給されうる。これは、デバイスおよびプロセス用件に応じて、活性半導体領域１０３の特定部分を露出しうるものである。マスク１０４は一般的にエッチ雰囲気１０５と、後続の蒸着雰囲気に対して耐性のある任意の適切な材料から形成されうるものであって、これにより、半導体領域１０３の特定部分を除去後に、任意の半導体材料がエピタキシャル成長される。
絶縁構造１０２はエッチおよび成長マスクとしても機能しうるが、一般的には、マスク１０４はトランジスタ型の異なる活性半導体領域などの他のデバイス領域を覆う必要があり、したがって、半導体材料を対応して蒸着しないで済むことは分かるであろう。さらに、このエッチおよび成長マスク１０４は、半導体領域１０３の所望の部分を露出することができるように、適切な開口部１０４Ｃを画定しうる。例えば、横方向に設けられた一定量の「テンプレート」材料が所望されれば、それぞれの開口部１０４Ｃは、領域１０３の横方向部分を露出する一方で、それぞれの端部を覆うように形成され、最終的に得られる開口部の寸法もまたエッチプロセス１０５の特性によって決定されうる。つまり、エッチプロセス１０５の等方性の程度に応じて、程度の差はあるが顕著なアンダーエッチを実現することができる。このエッチおよび成長マスク１０４はエッチストップ層１０４Ｂと現実のマスク層１０４Ａとを含んでもよく、これにより、次の製造段階においてマスク１０４を容易に除去することができる。例えば、マスク層１０４Ａは窒化シリコンから構成され、エッチストップ層１０４Ｂは二酸化シリコンの形態で提供されてもよい。しかし、マスク１０４が活性半導体領域１０３内にこれから形成される半導体材料に対して選択的に除去されるのであれば、任意の他の材料をマスク１０４に対して用いることができることは分かるであろう。
図１ａに示す半導体デバイス１００を形成する一般的なプロセスフローは以下のプロセスを含みうる。シリコンベースの半導体層などのそれぞれの半導体層が形成された基板１０１を準備後に、ある例示的実施形態では、絶縁構造１０２が形成されてもよく、該構造は、最新のフォトリソグラフィ、エッチ、蒸着、および平坦化プロセスを含む十分に確立されたトレンチアイソレーション技術に基づいて形成されうる。例えば、ＳＯＩアーキテクチャが検討される場合には、それぞれのアイソレーショントレンチは埋め込み絶縁層に至るまでそれぞれの半導体層に形成され、これにより、活性半導体領域１０３の寸法が画定される。
バルクトランジスタ構造を表す実施形態では、それぞれのアイソレーショントレンチは、領域１０３を画定することができるように、特定の深度に至るまで拡張されうる。それぞれのアイソレーショントレンチを形成後に、二酸化シリコン、窒化シリコンなどの適切な材料がトレンチ開口部に形成され、その後、いずれの余剰材料も、化学機械研磨（ＣＭＰ）などの十分に確立された平坦化技術に基づいて、除去することができる。その後、マスク１０４が、例えばエッチストップ層１０４Ｂが所要であれば該層を形成するための十分に確立された蒸着技術と、その後、マスク層１０４Ａの蒸着によって形成されうる。例えば、当該技術においては、二酸化シリコン、窒化シリコンなどの複数の適切な誘電材料に対して、プラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）が十分に確立されている。エッチストップ層１０４Ｂが設けられていれば、該層も酸化プロセスによって同様に形成されうる。次に、開口部１０４Ｃを受け入れるべく、マスク層１０４Ａをパターニングするために、対応するリソグラフィプロセスを実行してレジストマスクなどのエッチマスクを形成するようにしてもよい。この製造段階においてエッチストップ層１０４Ｂを設けることは、マスク層１０４Ａのパターニング中に活性領域１０３における材料の意図せざる除去を実質的に抑制するよう対応するエッチプロセスを適切に制御するうえで、有利となり得る。
したがって、エッチストップ層１０４Ｂをオープン状態にし、エッチ雰囲気１０５を確立後に、基板１０１全体にわたって、プロセス１０５の高度な均一性を得ることができる。エッチプロセス１０５は、材料を活性領域１０３から実効的に除去することができるように、マスク１０４に対して高度な選択性を有する十分に確立されたエッチケミストリ、つまりエッチ化学材料に基づいて実行されうる。図１ｂに、エッチプロセス１０５が完了後の半導体デバイス１００を概略的に示す。したがって、それぞれの開口部１０３Ａは活性半導体領域１０３に形成され、その際にすでに説明したように、開口部１０３Ａのそれぞれの形状および寸法は開口部１０４Ｃの寸法とエッチプロセス１０５の特性に基づいて制御されうる。例えば、デバイス１００のさらなる処理に対してそれぞれの横方向部分１０３Ｌが必要とされれば高度な異方性エッチレシピを用いることができる。
他の例示的実施形態では、領域１０３の全体の表面領域がプロセス１０５において実質的に除去される場合、選択される等方性度は中程度の高さとしてもよく、その際に、小さな位置合せ誤差は重要視されない。その理由は、等方性ビヘイビアによっても横方向部分１０３Ｌを除去することができる一方で、絶縁構造１０２の露出部分もまた高度なエッチ選択性を有しているので、絶縁構造１０２の材料を著しく除去せずに済むからである。開口部１０３Ａの深度１０３Ｄは、特にＳＯＩ構造が検討されるときに、十分な量のテンプレート材料１０３Ｔが活性領域１０３内にそれでも維持することができるように調整されうる。例えば、開口部１０３Ａの底部におけるテンプレート材料の残留物の厚みは、高度なＳＯＩの応用において約１ｎｍから数ナノメートルの範囲でありうる。この場合、エッチプロセス１０５は、均一な出発点を画定するためにエッチストップ層１０４Ｂを用いることで高度な均一性を実現することができる。これにより、材料１０３Ｔを維持する際に、対応の信頼性が与えられる。
次に、図１ｂに示すデバイス１００は後続の選択的エピタキシャル成長プロセスのために提供されうる。例えば、先行するエッチプロセスから生じる汚染物質は十分に確立された洗浄技術に基づいて除去することができる。図１ｃに、選択的エピタキシャル成長プロセス１０６における半導体１００を概略的に示す。このプロセスにおいて、開口部１０３Ａは、材料１０３Ｔがシリコンベースの材料である場合に半導体合金として提供される適切な半導体材料によって所望のレベルに埋め込まれる。１つの例示的実施形態では、半導体材料１０７は、所要の材料特性を与えるように、所望の混合比を有するシリコン／ゲルマニウム合金として形成されうる。例えば、約３０原子百分率までのゲルマニウム濃度により、高い内部歪みが与えられる。その理由は、材料１０７はテンプレート材料１０３Ｔに基づいて成長し、その結果、材料１０３Ｔの結晶構造を実質的に適用することができるからである。
シリコン／ゲルマニウム材料の場合、材料１０７の対応する格子間隔は、シリコン／ゲルマニウムの本来の格子間隔よりも狭く、これにより、圧縮歪みのある半導体合金が形成される。一般的に、シリコン／ゲルマニウム材料はシリコンと比べるとバンドギャップが狭くなっていることから導電性を向上させることができ、これにより、エピタキシャル成長材料１０７を有する活性半導体領域１０３にこれから形成されるチャネル領域の導電性も向上させることができる。さらに、シリコン材料中と比べるとシリコン／ゲルマニウム材料中の散乱事象が低減するので、従来の高度なトランジスタのシリコンチャネル領域と比べて、シリコン／ゲルマニウムチャネル領域に対する導電性をさらに一層高めることができる。複数の異なる材料特性がこれから形成されるチャネル領域の全体の導電性に対して同時に影響を及ぼすことから、材料１０７によって与えられる歪み量は、近隣のシリコンチャネル領域中に歪みを誘発するように歪みシリコン／ゲルマニウム材料だけが与えられる従来のアプローチ法の場合とは異なり、支配的な特性とはならない。むしろ、歪みの大きさは複数ある要因のうちの１つであり、要因を組み合わせることによって所望のパフォーマンスを向上することができる。
例えば、低濃度のゲルマニウムを使用してもチャネル領域の変更によりトランジスタのパフォーマンスを向上することができ、その結果、デバイス１００のさらなる処理に対するフレキシビリティも高めることができる。例えば、ゲルマニウム濃度が非常に高いと、例えばトランジスタ完成後の金属シリサイドの形成や適切なゲート絶縁層の形成などに関連して、デバイス１００の更なる処理において信頼性に関する問題が生じるおそれがある。さらに他の例示的実施形態においては、エピタキシャル成長１０６は、所望の混合比を有する材料１０７を供給するように、任意の適切な前駆物質に基づいて行ってもよい。例えば、対象のデバイスに対してシリコン／炭素混合物が適切であると検討されれば、引張歪みを有するそれぞれの半導体材料１０７が形成されてもよい。デバイスのさらなる処理の点から言えば、材料１０７は、適切な埋め込み高さを伴って供給され、この高さは、ある例示的実施形態では、少なくとも絶縁構造１０２の高さに対応する高さレベルであることは分かるであろう。したがって、従来のアプローチ法とは違って、図１ａに示した活性領域と、絶縁構造１０２との間の高さの相違は、絶縁構造１０２の高さに至るまで材料１０７を供給することによって補償されるか、少なくとも軽減される。
ある場合では、一定量の余分な材料が与えられるとしても、該材料はその後除去されて、平面性が向上した表面トポロジーが得られる。エピタキシャル成長プロセス１０６後にマスク１０４は除去される。その際に、材料１０７に対して所望する程度のエッチ選択性を有する適切なエッチケミストリを用いてもよい。例えば、シリコン／ゲルマニウム材料が検討されれば、埋め込まれたシリコン／ゲルマニウム材料に対して、従来の技術においてそれぞれの選択的エッチレシピが十分に確立される。他の例示的実施形態では、所望の高度な選択性を与える対応するエッチケミストリが利用できない場合は、材料１０７を覆うために犠牲層（図示せず）が形成されてもよい。このことは、例えば、ポリマー材料などのそれぞれの材料を蒸着し、その余剰材料を除去してマスク１０４を確実に露出し、一方では材料１０６を覆うようすることで実現される。その後、マスク１０４を除去するためにそれぞれのエッチプロセスが実行されうる。その際に材料１０７は上に重なる犠牲層によって確実に保護される。この場合、犠牲材料とエッチマスク１０４との間の選択性は、これらの材料が対象のプロセスにおいて同程度のエッチ速度を有する限りは、顕著である必要はない。
エッチマスク１０４の除去後、すでに説明したように、ＣＭＰプロセスなどに基づいて適切な平坦化プロセスを実行してもよい。したがって、ゲートパターニングプロセスなどの更なる処理が実質的に平坦面で実行されうる。図１ｄに、さらに次の製造段階における半導体デバイス１００を概略的に示す。トランジスタ１５０は半導体材料１０７を含む活性半導体領域１０３とその上方に形成される。トランジスタ１５０は、ゲート絶縁層１０９上に形成されたゲート電極１０８を含む。ゲート絶縁層１０９はゲート電極１０８をそれぞれのチャネル領域１１０から分離している。さらに、スペーサ構造１１２はゲート電極１０８のサイドウォールに形成され、それぞれの垂直および横方向のドーパントプロファイルを有するそれぞれのドレインおよびソース領域１１１が活性半導体領域１０３に、従って半導体材料１０７に形成される。
図１ｄに示す半導体デバイス１００は、以下のプロセスに従って形成されうる。エッチマスク１０４の除去前か除去後に、それぞれの垂直方向のドーパントプロファイルは、活性領域１０３中と、従って、チャネルドーパント濃度の調整のために、エピタキシャル成長させた半導体材料１０７内に設けられる。例えば、エピタキシャル成長プロセス１０６において、一定の所要の基本のドーパント濃度を材料１０７中に導入して、必要であれば特定のウェルドーピングを行うようにする。その際に、対応するチャネルドーパント濃度は適切に設計された注入プロセスに基づいて定められてもよい。他の場合では、活性半導体領域１０３内に所要の垂直方向のドーパント濃度を確立するように、適切な注入シーケンスを行ってもよい。ある例示的実施形態では、それぞれの注入プロセスはエッチマスク１０４の除去前に実行することができる。従ってこのエッチマスクは、異なる種類のチャネルドーパントを必要としうる他のトランジスタ領域などの他のデバイス領域を保護することができるように、実効的な注入マスクとして使用することができる。
その後、エッチマスク１０４は既述のプロセスのように除去してもよいし、あるいは、従来のＣＭＯＳストラテジーにおいてそれぞれのチャネルドーパントを形成するために特に用いられるマスキング法に基づいて更なるプロセスを継続してもよい。次に、ゲート絶縁層１０９が形成されてもよく、ある例示的実施形態では、例えば、材料１０７が、従来のシリコンベースのＣＭＯＳ技術において一般に用いられうる適切な自然酸化物を形成し得ない場合に、任意の適切な蒸着技術を用いることができる。
例えば、ゲート絶縁層１０９は、ｈｉｇｈ−ｋ材料などの任意の適切な材料によって形成することができる。その際に、自然酸化物を形成し得ない材料上にゲート絶縁層１０９を形成するための従来技術において適切な技術が利用可能であり、このような技術はさらに本実施形態にも適用することができる。同様に、窒化シリコンなどの他の誘電材料が用いられるのであれば、対応する製造シーケンスは、チャネル領域１１０とゲート絶縁層１０９との間に安定したインターフェースを最終的に得ることができるように、シリコンベースのチャネル領域に誘電材料を形成するための確立された技術に基づくものであってもよい。さらに他の例示的実施形態においては、酸素ベースの材料が形成されてもよく、その場合、材料１０７は安定した自然酸化物を形成しうる。
他の例示的実施形態においては、以下の図３ａ〜３ｂに関して詳細を記載しているように、二酸化シリコンベースのゲート絶縁層１０９が形成されてもよい。次に、ゲート電極１０８が例えば、ポリシリコンなどの適切なゲート電極材料の蒸着を含む十分に確立された技術に基づいて形成され、続いて、高度なリソグラフィおよびエッチ技術を含む適切なパターニングプロセスが行われる。その後、ドレイン／ソース領域１１１が適切なドーパント種を注入することで画定される。この場合、サイドウォールスペーサ構造１１２は領域１１１の垂直および横方向のドーパントプロファイルの所要の複雑度に応じて、適切なマスキング法を提供しうる。さらに、ドレインおよびソース領域１１１の所望の特性を得るために求められるハロ注入およびアモルファイゼーション注入などの任意の他の注入シーケンスを行ってもよいことは分かるであろう。
さらに、ドレインおよびソース領域１１１のドーパントを活性化し、さらに、注入により生じた格子損傷の再結晶化も行うように、レーザベース、フラッシュベースあるいは他の同様の高速アニールプロセスなどの適切なアニールプロセスを行ってもよい。さらに、導電性の向上したそれぞれのシリサイド領域がドレインおよびソース領域１１１とゲート電極１０８とに求められれば、適切なシリサイド化プロセスを実行してもよい。
したがって、トランジスタ１５０は半導体材料１０７を含み、これはシリコン／ゲルマニウム、ガリウム／砒素、シリコン／炭素などの任意の適切な材料であってもよく、このような材料により適切な歪みがチャネル領域１１０に与えられつつ、電荷キャリアの散乱、バンドギャップエネルギーなどに関してはそれぞれの特性も与えられる。例えば、それぞれのＰＮ接合１１１Ｐは、材料１０７内に形成される実質的な部分を有することができ、したがって、材料１０７の組成を選択することで対応する接合特性を効率的に設計することができる。
図１ｅにさらなる例示的実施形態に従う半導体デバイス１００を概略的に示しており、該図では、半導体合金１０７が注入プロセス１１３に基づいて形成されている。ある例示的実施形態では、異なる種類の半導体合金が形成される場合は注入プロセス１１３を選択的エピタキシャル成長プロセスと効率的に組み合わせることができる。図１ｅにおいて、デバイス１００はマスク１０４を含み、これにより活性半導体領域１０３の全体のうち、所望の部分を露出することができる。注入プロセス１１３は実質的に室温で行われうるので、注入マスク１０４はレジストマスクの形態で与えられてもよい。これにより、半導体合金１０７を形成するためのプロセスの複雑度を著しく軽減することができる。例えば、中程度に濃度が低い非シリコン種によって所望の歪みと他の特性とがすでに与えられている場合、半導体領域１０３内に材料１０７を供給するために、シミュレーションや工学実験などに基づいて、プロセス１１３に対する適切な注入パラメータを容易に得ることができる。例えば、半導体合金１０７に対してシリコン／炭素材料が適切であると考えられれば、プロセス１１３によりそれぞれの炭素濃度を導入することができる。その場合にさらに、炭素種を実際に導入する前に、前アモルファス化注入を行ってもよい。
他の実施形態では、ゲルマニウムよりも共有結合半径の大きい材料を注入によって導入してもよい。その際に、注入によって得られる濃度から所望の特性を十分に得ることができる。注入プロセス１１３の前か後に、および、それぞれのアニールプロセスの前に、ある例示的実施形態では、所要のチャネルドーパントも活性領域１０３に導入されうる。その際に、任意の前アモルファイゼーションにより注入の均一性を高めることができる。半導体領域１０３の特定の部分をその結晶状態において維持することができるように、対応する前アモルファイゼーションステップを実行してもよいことが分かるであろう。注入プロセス１１３に基づいて半導体合金１０７を形成後にマスク１０４を除去して、図１ｄに関しても記載しているように、さらなるプロセスを継続してもよい。図１ｆにさらなる例示的実施形態に従う半導体デバイス１００を概略的に示す。この場合、半導体デバイス１００は第１トランジスタ１５０Ａと第２トランジスタ１５０Ｂとを有し、その各々はトランジスタ１５０に関して既述の製造技術のうちの１つに従って形成してもよい。したがって、トランジスタ１５０Ａ、１５０Ｂの各々はそれぞれの半導体合金１０７Ａ、１０７Ｂをそれぞれ有することができる。これらの合金はトランジスタ１５０Ａおよび１５０Ｂのパフォーマンスを個別に高めるように選択されうる。
例えば、半導体合金１０７Ａはｐチャネルトランジスタのパフォーマンスを向上すべく、歪み半導体材料であってもよく、一方で半導体合金１０７Ｂはｎトランジスタの材料であってもよい。他の場合では、材料１０７Ａ、１０７Ｂは実質的に同種であってもよいが、トランジスタ１５０Ａ、１５０Ｂ中のパフォーマンスの向上度が異なるように、濃度比は別々に調整されうる。例えば、それぞれの材料１０７Ａ、１０７Ｂを選択的エピタキシャル成長プロセスに基づいて形成する場合に、開口部１０３Ａ（図１ｂ）などのそれぞれのリセスが共通に、あるいは別々に形成されてもよい。その際に、それぞれの選択的エピタキシャル成長プロセスの前に、トランジスタ１５０Ａ、１５０Ｂの一方に対する開口部は覆われ、もう一方の開口部は所望の材料１０７Ａ、１０７Ｂで埋め込まれてもよい。その後、埋め込まれていないリセスを埋め込み、すでに埋め込みがなされた活性半導体領域を覆うように、さらなる適切なマスキング法を用いてもよい。他の例示的実施形態では、それぞれの材料１０７Ａ、１０７Ｂが１つのイオン注入プロセスに基づいて形成されうる場合に適切なマスキング法を用いてもよい。
さらに他の例示的実施形態では、半導体合金１０７Ａ、１０７Ｂの一方は選択的エピタキシャル成長プロセスに基づいて形成され、材料１０７Ａ、１０７Ｂの残りの一方は既述のプロセス１１３Ｂなどの注入プロセスに基づいて形成されうる。したがって、トランジスタ素子のパフォーマンスを個別に適用する際に高度なフレキシビリティを実現することができる。図示しているように、ある例示的実施形態では、導電性をさらに増加させる必要がある場合に、それぞれの金属シリサイド１１４がトランジスタ１５０Ａ、１５０Ｂ中に形成されうる。さらに他の例示的実施形態では、それぞれの応力オーバーレイ層層１１６Ａおよび１１６Ｂが設けられてもよい。該層はトランジスタ１５０Ａ、１５０Ｂの導電型に応じて同じ種類の、あるいは異なる種類の固有応力を備えうる。したがって、合金１０７Ａ、１０７Ｂなどの適切な半導体合金をそれぞれのチャネル領域に供給することと他の歪み誘発メカニズムとを実効的に組合せてそれぞれのトランジスタのパフォーマンスをさらに向上させるようにしてもよい。
図２ａ〜２ｄに関して、さらなる例示的実施形態を以下の詳細に記載する。ここでは、チャネル領域とドレインおよびソース領域内の材料組成を別々に調整し、トランジスタの特性を設計する際のフレキシビリティを高めるようにする。図２ａにおいて、半導体デバイス２００は基板２０１を含み、その上方にはそれぞれのアイソレーション構造に基づいた活性半導体領域２０３が画定されうる。各コンポーネント２０１、２０２、および２０３については、デバイス１００に関して既述したものと同様の基準を適用する。さらに、半導体２００は、破線により示しているように、活性半導体領域２０３から一定量の材料を選択的に除去するようにエッチ雰囲気２０５にさらされる。それぞれのエッチマスクを図１ａのマスク１０４に関して説明しているように他のデバイス領域上方に設けてもよく、この場合、それぞれの材料は除去され得ないことは分かるであろう。図２ａに示すように、エッチプロセス２０５がアイソレーション構造２０２に対して十分な選択性を有する場合には、それぞれのエッチマスクはアイソレーション構造１０２も露出しうる。
ある例示的実施形態では、活性半導体領域２０３は、まず適切なデバイス領域に所望の半導体合金を形成し、その後、アイソレーション構造を形成することによって、次の製造段階で画定されうる。特定の製造ストラテジーに関係なく、領域２０３の材料はプロセス２０５によって特定の深度に至るまで除去されうる。これに続いて、エピタキシャル成長を実行してもよい。図２ｂに、エッチプロセス２０５が完了してエピタキシャル成長プロセス２０６における半導体デバイス２００を概略的に示す。ここでは、先行するエッチプロセス２０５において形成された開口部２０３Ａに所望の半導体合金が選択的に蒸着されうる。例えば、チャネル導電性のそれぞれの特性を調整するために特定の半導体合金が必要とされ、その一方で所望の歪み特性を得るためにドレインおよびソース領域中に異なる材料が必要とされれば、チャネル特性に対して調整された所望の材料組成を蒸着することができるように成長プロセス２０６が実行されうる。例えば、ある例示的実施形態では、適度に低いゲルマニウム濃度のシリコン／ゲルマニウム合金を供給することが有利であるものの、それぞれのチャネル領域中には高度な引張あるいは圧縮歪みが求められうる。この場合、適切な濃度比を有するシリコン／ゲルマニウム材料がプロセス２０６において蒸着され、その際に、デバイス１００にすでに説明したようにプロセス２０６を実行してもよい。
図２ｃに、さらに次の製造段階における半導体デバイス２００を概略的に示しており、それぞれの開口部２０３Ａは、これから形成されるチャネル領域に求められる材料組成を有する半導体合金で埋め込まれてもよい。さらに、この製造段階では、デバイス２００はチャネル領域２１０からゲート電極２０８を分離するゲート絶縁層２０９上に形成されうるゲート電極２０８を含みうる。さらに、図示していないが、対応する垂直方向のドーパントプロファイルがデバイス要件に従って半導体領域２０３とチャネル領域２１０中に形成されうる。さらに、ゲート電極２０８のサイドウォールにスペーサ構造２１２を形成するとともにキャップ層２１７を設けて、ゲート電極２０８をスペーサ２１２とキャップ層２１７とによってカプセル化するようにしてもよい。さらに、デバイス２００は、カプセル化したゲート電極２０８に隣接してそれぞれのリセスを形成するように、キャビティエッチプロセス２１８のエッチ雰囲気に露出してもよい。
これらのデバイス領域をエッチ雰囲気２１８から保護するために、対応するエッチマスク（図示せず）によって他のデバイス領域が確実に覆われうることは分かるであろう。エッチプロセス２１８において、材料２０７Ａと、所要であれば残りの半導体領域２０３の材料の露出部分とを除去してもよい。
図２ｄにエッチプロセス２１８完了後の半導体デバイス２００を概略的に示す。したがって、それぞれのリセスあるいはキャビティ２１９が材料２０７Ａと半導体領域２０３内に形成されうる。リセス２１９の深度は材料２０７Ａの厚みとは無関係に選択される。よって、チャネル領域２１０とこれから形成されるドレインおよびソース領域との垂直構造を調節する際のフレキシビリティが高められる。例えば、選択的エピタキシャル成長プロセス２０６に基づいてチャネル領域２１０内に垂直ドーパントプロファイルが形成される場合に、プロセス２０６において適切なドーパント濃度が導入されうる。その際に、ドーパント濃度の垂直方向への進行がエッチ深度と蒸着特性に基づいて制御されうる。例えば、拡張した高さを次第に減少させるそれぞれの逆行ドーパント濃度が必要であれば、高さがそれぞれ増加した対応するリセス２０３Ａを設けてもよい。
さらに、半導体合金２０７Ａを形成する間のドーパント濃度は蒸着プロセスにおいて適切な方法で制御されうる。同様に、特定のしきい値のドーパントが必要であれば、所要のドーパント濃度が蒸着プロセスにおいて特定の高さにおいて導入されうる。対応するチャネルドーパント濃度はデバイス１００に対しても適用されるので、ドレインおよびソース領域を画定するために後続の注入プロセスが求められることが分かるであろう。リセス２１９を形成後、デバイス２００は、所要の歪み特性を与える所望の半導体合金を形成するためのさらなる選択的エピタキシャル成長プロセスのために準備される。
図２ｅに、選択的エピタキシャル成長プロセスが完了し、これにより半導体領域２０３中に第２半導体合金２０７Ｂが設けられた半導体デバイス２００を概略的に示す。例えば、半導体合金２０７Ｂは所望の歪み特性を与える材料組成から形成されうる。したがって、チャネル特性と歪み誘発メカニズムとは実質的に別々の方法で実現されうる。格子欠陥が増量されることになりうるインターフェース２０７Ｓは、活性領域２０３中にこれから形成されるそれぞれのＰＮ接合がインターフェース２０７Ｓによって実質的に影響を及ぼされえないように位置決めされうることは分かるであろう。このことは、ゲート電極２０８に対してインターフェース２０７Ｓの横方向のオフセットを適切に選択することで実現することができる。例えば、材料２０７Ａがシリコン／ゲルマニウム材料として供給され、材料２０７Ｂがシリコン／炭素混合物として供給されれば、チャネル領域２１０の散乱挙動とバンドギャップとに対して有利な挙動を得ることができる一方で、材料２０７Ｂはチャネル領域２１０において実効的な引張あるいは圧縮歪みを供給する。これにより、チャネル領域２１０においてシリコン／ゲルマニウム材料が「過度に補償」されることになりうる。
上述の製造シーケンスは、１つまたはそれ以上の注入プロセスが１つまたはそれ以上の選択的エピタキシャル成長プロセスの代わりに用いられる場合に、実行することができることは分かるであろう。例えば、材料２０７Ａは上述のように選択的エピタキシャル成長プロセスに基づいて形成することができる一方で、材料２０７Ｂは、プロセス１１３に関して説明したものと同様に、注入シーケンスに基づいて形成されうる。
図３ａ〜３ｂに関して、さらなる例示的実施形態を以下に記載する。ここでは、ゲート絶縁層は十分に確立された技術に基づいて、半導体合金の上部に形成されうる。図３ａにおいて、半導体デバイス３００は活性半導体領域３０３が形成された基板３０１を含みうる。これはアイソレーション構造３０２によって画定されうる。さらに、半導体合金３０７は活性半導体領域３０３内に形成され、その際に、半導体合金３０７の寸法および材料組成はデバイス要件に従って選択されうる。コンポーネント３０１、３０２、および３０３に関しては、デバイス１００および２００に関して既述したものと同様の基準を適用する。さらに、余剰材料からなる部位３０７Ｅが半導体合金３０７上方に形成されてもよく、材料組成は異なってもよい。そのようにすることで、適切なゲート絶縁層の形成が可能となり、熱安定性などに対して優れた特性を得ることができる。１つの例示的実施形態では、余剰部位３０７Ｅは、該部位に非常に均一の絶縁層を形成する十分に確立された技術を適用することができるように、シリコンから構成されうる。デバイス３００は、デバイス１００および２００に関してすでに説明したプロセスに基づいて形成されうる。
例えば、半導体合金３０７はすでに説明したいずれのプロセスに従って形成されてもよい。その後、過剰部位３０７Ｅが選択的エピタキシャル成長プロセスに基づいて、あるいは任意の他の適切な蒸着技術に基づいて形成されうる。その際に、蒸着した材料の結晶性に応じて、次の再結晶化プロセスが実行されうる。例えば、半導体合金３０７をエピタキシャル注入などにより形成後、および、エッチおよび成長マスク、あるいは注入マスクなどの任意のマスクを除去後、余剰部位３０７Ｅがエピタキシャル成長プロセスに基づいて形成されうる。その際に、任意に、成長プロエスの前に平坦化プロセスを実行してもよい。その後、デバイス３００は酸化雰囲気３２０に露出され、ベース酸化物材料を形成するようにしてもよい。
これは、次に、窒化物を導入するなど任意の適切な方法によって処理され、所望の材料特性を得るようにする。ある実施形態では、酸化プロセス３２０後に、余剰部位３０７Ｅはゲート絶縁層３０９に所望の厚みを与える。一方、他の実施形態では、更なる処理を行って、ゲート絶縁層３０９が所望の最終的な厚みを得ることができるようにする。図３ｂに、半導体デバイス３００を概略的に示す。ここでは、層３０９の初期の厚みは、例えば高度に制御可能な原子層エッチプロセスなどによって抑えられる。該プロセスにおいては、ゲート絶縁層３０９の目標厚み３０７Ｔを最終的に調節することができるように、高度に制御可能な材料除去を実現することができる。プロセス３２０において、余剰部位３０７Ｅの材料全体を必ずしも絶縁材料に変換しなくてもよい。従って、それぞれのゲート絶縁層３０９の下方において、初期の余剰部位３０７Ｅの少量の材料が供給されうる。
しかしこれは、半導体合金３０７に形成されるそれぞれのチャネル領域の全体の挙動に実質的な影響を及ぼすものではない。ある例示的実施形態によれば、シリコン層などの薄い半導体層がゲート絶縁層３０９の形成において故意に維持されうる。これにより、表面の安定性が向上する一方で、それでも半導体合金３０７に形成されるチャネル領域の導電特性を高めることができる。高度に制御可能な除去プロセスと任意の組み合わせることができる酸化プロセス３２０などの高度に制御可能なプロセスを適用することができ、その結果、現在実行されているプロセス技術に対して高度な制御性と互換性とが与えられることが分かるであろう。
したがって、このようにして、十分に確立された方法に基づいて信頼性のあるゲート絶縁層を形成するための十分に確立された技術を、前述のような所望の特性を有する半導体合金に基づいたチャネル領域の形成と組み合わせることができる。その結果、本発明の主題は、高度な電界効果トランジスタを形成する技術を提供し、その際に、半導体合金の材料特性はそれぞれのチャネル領域をうまく利用することができる。その結果、歪み半導体材料などのさらなる歪み誘発メカニズムとの組合せにおいて、全体的なパフォーマンスを向上させることができる。このために、適切な半導体合金がゲート電極をパターニングする前に活性半導体領域に形成され、その際に、例示的実施形態では、半導体領域はシリコンベースの材料を含みうる。
したがって、バンドギャップ特性と散乱挙動などに対する利点がチャネル領域中に得ることができ、それでもそれぞれのドレインおよびソース領域中に歪み半導体材料を供給することができる。
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。
例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。

Claims (11)

  1. 第１非シリコン種と、少なくとも１つの第１チャネルドーパント種と、を含む第１歪みチャネル領域（１０７、１０７Ａ、２０７Ａ、３０７）を有し、前記第１非シリコン種の濃度は前記少なくとも１つの第１チャネルドーパント種の濃度よりも高いものであって、さらに、
    第１ドーパント種と、シリコンとの組合せにより第１歪み半導体材料を形成する第２非シリコン種と、を含む第１の歪みドレインおよびソース領域（１０７、１０７Ａ、２０７Ｂ）を有する、半導体デバイス（１００、２００、３００）。
  2. 前記第１および第２非シリコン種は同種である、請求項１記載の半導体デバイス（１００、２００、３００）。
  3. 第３非シリコン種と、少なくとも１つの第２チャネルドーパント種と、を含む第２歪みチャネル領域（１０７Ｂ）を有し、前記第３非シリコン種の濃度は前記少なくとも１つの第２チャネルドーパント種の濃度よりも高いものであって、さらに、
    第２ドーパント種と、シリコンとの組合せにより第２の歪み半導体材料を形成する第４非シリコン種と、を含む第２の歪みドレインおよびソース領域（１０７Ｂ）を含み、前記第４非シリコン種は前記第２非シリコン種とは異なる、請求項１記載の半導体デバイス（１００、２００、３００）。
  4. 第１活性半導体領域（１０３、２０３、３０３）に第１半導体合金（１０７、１０７Ａ、２０７Ａ、３０７）を形成するステップと、
    前記第１半導体合金（１０７、１０７Ａ、２０７Ａ）を含む前記第１活性半導体領域上方にゲート電極（１０８、２０８）を形成するステップと、
    前記第１活性半導体領域（１０３、２０３、３０３）に第１トランジスタ（１５０、１５０Ａ、２００）のドレインおよびソース領域（１０７、１０７Ａ、２０７Ｂ）を形成するステップと、を含む方法。
  5. 前記ドレインおよびソース領域（１０７、１０７Ａ、２０７Ｂ）を形成するステップは、前記第１活性半導体領域（１０３、２０３、３０３）中に歪み半導体材料（１０７、１０７Ａ、１０７Ｂ、２０７Ｂ、３０７）を形成するステップを含む、請求項４記載の方法。
  6. 前記第１半導体合金（１０７、１０７Ａ、２０７Ａ、３０７）を形成するステップは、前記第１活性半導体領域（１０３、２０３、３０３）中にリセス（１０３Ａ、２０３Ａ）を形成し、前記リセス（１０３Ａ、２０３Ａ）中に第１半導体合金（１０７、１０７Ａ、２０７Ａ、３０７）を埋め込むステップを含む、請求項４記載の方法。
  7. 前記第１半導体合金（１０７、１０７Ａ、２０７Ａ、３０７）を形成するステップは、少なくとも１つの種を前記第１活性半導体領域（１０３、２０３、３０３）に注入するステップを含む、請求項４記載の方法。
  8. 第１チャネルドーパントを前記第１半導体合金（１０７、１０７Ａ、２０７Ａ、３０７）に導入するステップをさらに含む、請求項４記載の方法。
  9. 前記第１半導体合金（３０７）の上方に、前記第１半導体合金（３０７）に対して異なる材料組成を有する余剰部位（３０７Ｅ）を形成するステップと、
    前記余剰部位（３０７Ｅ）にゲート絶縁層（３０９）を形成するステップと、をさらに含む、請求項４記載の方法。
  10. 前記第１トランジスタ（１５０Ａ）の前記ゲート電極（１０８）を形成する前に、第２活性半導体領域（１０３）中に、前記第１半導体合金（１０７Ｂ）とは異なる第２半導体合金（１０７Ｂ）を形成するステップをさらに含む、請求項４記載の方法。
  11. 電界効果トランジスタ（１５０、１５０Ａ、１５０Ｂ、２００）のドレインおよびソース領域とチャネル領域（１１０、２１０）中に歪み半導体材料（１０７、２０７、２０７Ａ、２０７Ｂ）を局所的に形成するステップと、
    前記歪み半導体材料（１０７、２０７、２０７Ａ、２０７Ｂ）の上方にゲート電極（１０８、２０８）を形成するステップと、前記ドレインおよびソース領域と前記チャネル領域（１１０、１２０）との間のインターフェースにＰＮ接合（１１１Ｐ）を形成するステップと、を含む方法。
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