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GEBIET DER VORLIEGENDEN ERFINDUNG
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Die
vorliegende Erfindung betrifft die Herstellung integrierter Schaltungen
und betrifft insbesondere das Implantieren von Ionen von Dotierstoffmaterialien
in Werkstücke
und/oder Substrate, die für
die Herstellung integrierter Schaltungen geeignet sind. Insbesondere
betrifft die vorliegende Erfindung ein Verfahren zur Herstellung
einer Spannungsoberflächenschicht
bzw. einer Verformungsoberflächenschicht
in Substraten während
der Herstellung von Feldeffekttransistoren.
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BESCHREIBUNG DES STANDS DER
TECHNIK
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In
den letzten Jahren hat sich die Anzahl an Schaltungselementen, die
auf Halbleitersubstraten hergestellt werden, ständig vergrößert und daher hat die Größe der Schaltungselemente,
die gemeinsam hergestellt werden, stetig abgenommen. Des weiteren
haben sich moderne Herstellungstechnologien so entwickelt, dass
diese mehrere Ionenimplantationsschritte mit einschließen. Beispielsweise
werden Ionenimplantationsschritte gegenwärtig dazu ausgeführt, um
Potentialtopfstrukturen, Halo-Strukturen, Source- und Draingebiete
und dergleichen herzustellen. In dem Maße wie jedoch die Miniaturisierung
der Schaltungselemente vorangegangen ist, sind auch die Anforderungen
angestiegen, die Dotierprofile der diversen Implantationen innerhalb
gut definierter Raumgebiete zu halten. D. h., Implantationen müssen auf
Gebiete des Substrats eingeschränkt
werden, die Abmessungen entsprechend den reduzierten Strukturgrößen der
Schaltungselemente, beispielsweise der Transistoren, die herzustellen
sind, aufweisen. Um die erforderlichen flachen Dotierprofile zu
erreichen, müssen
alle physikalischen Mechanismen, die das Eindringen der Dotierstoffe
in tiefere Bereiche des Substrats ermöglichen, genauestens gesteuert
oder eliminiert werden. Ein wichtiger Faktor, der zu kontrollieren
ist, ist das kanalmäßige Eindringen
von Ionen bzw. das Ionenchannelling. Um dies zu erreichen, wird
in vielen Dotierprozessen für flache
Profile ein sogenannter ”Voramorphisierungs-”Implantationsschritt
vor dem eigentlichen Implantieren der Dotierstoffe ausgeführt. Insbesondere wird
eine amorphe Zone für
gewöhnlich
während
einer ersten Voramorphisierungsimplantation gebildet und während nachfolgender
Implantationsprozesse werden die dotierten Gebiete (Halo- und Source/Drain-Gebiete)
gebildet. Häufig
werden schwere inerte Ionen, etwa Germanium oder Xenon mit einer Implantationsenergie
von ungefähr
80 bis 200 KeV implantiert.
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Im
Folgenden wird eine kurze Beschreibung mit Bezug zu den 1a bis 1c eines
typischen konventionellen Prozesses zur Herstellung der aktiven
Gebiete eines Feldeffekttransistors einschließlich eines typischen ”Voramorphisierungs-”Implantierschrittes
angeführt.
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1a zeigt
schematisch einen MOS-Transistor 100, der auf einem Substrat 1,
etwa einer Siliziumscheibe, zu bilden ist. Isolationsstrukturen 2 definieren
ein aktives Gebiet des Transistors 100. Ferner bezieht
sich Bezugszeichen 3 auf eine Polysiliziumgatelektrode
des MOS-Transistors 100. Schließlich kennzeichnet Referenzzeichen 6 eine
Gateisolationsschicht.
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In
den 1b bis 1c werden
jene Teile, die bereits mit Bezug zu 1a beschrieben
sind, mit den gleichen Bezugszeichen belegt. Des weiteren bezeichnet
in 1b Bezugszeichen 7a einen Ionenstrahl,
dem das Substrat 1 während
eines ”Voramorphisierungs-”Implantierprozesses
ausgesetzt ist, und Bezugszeichen 5a bezeichnet amorphe
Gebiete, die in dem Substrat 1 gebildet sind.
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1c zeigt
den MOS-Transistor 100, nachdem die aktiven Gebiete hergestellt
sind. Insbesondere bezeichnet in 1c das
Bezugszeichen 5h Halo-Gebiete, die in dem Substrat ausgebildet
sind, und Bezugszeichen 5S und 5D kennzeichnen
Source- und Draingebiete des Transistors 100. Ferner bezeichnet
in 1c das Bezugszeichen 4 dielektrische
Seitenwandabstandselemente, die an den Seitenwänden der Polysiliziumleitung 3 gebildet
sind.
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Ein
typischer Prozessablauf zur Herstellung der aktiven Gebiete des
Transistors 100, der die amorphen Gebiete 5a,
die Halo-Strukturen 5h und die Source- und Draingebiete 5S und 5D aufweist, kann
in folgender Weise zusammengefasst werden.
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Nach
der Bildung der Gateisolationsschicht 6 und der darüber liegenden
Polysiliziumleitung 3 gemäß gut bekannter Lithographie-
und Ätzverfahren (siehe 1a)
werden die amorphen Gebiete 5a während eines ersten Implantationsschrittes
(siehe 1b) gebildet. Dazu wird das
Substrat 1 einem Ionenstrahl 7a ausgesetzt und
schwere Ionen, etwa beispielsweise Phosphor (P), Arsen (As) und
Argon (Ar) werden in das Substrat bei einer Implantationsenergie
von ungefähr
80 KeV eingebracht.
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Nach
dem die amorphen Gebiete 5a in der zuvor beschriebenen
Weise gebildet sind, wird der Herstellungsprozess fortgesetzt und
es werden diverse weitere Implantationsschritte ausgeführt, um die
Halo-Strukturen 5h und die Source- und Draingebiete 5S und 5D zu
bilden. Insbesondere werden während
eines sogenannten Halo-Implantationsschrittes Borionen in NMOS und
Phosphor in PMOS-Transistoren bei 90 KeV mit einer Dosis von 2 × 1013cm–2 implantiert. Nach
dem Bilden der Halo-Strukturen 5h wird ein weiterer Implantationsschritt
ausgeführt,
um die Source- und Drainerweiterungsgebiete (in der Fig. nicht dargestellt)
des Transistors 100 zu bilden; dazu werden Ionen mit einer Dosis
von ungefähr
3 × 1013 – 3 × 1014 cm–2 an Dotierstoffen bei
geringer Energie (30 bis 50 KeV) implantiert. Ähnlich zu dem Halo-Implantationsschritt
bewirkt dieser Implantationsschritt, dass die Ränder der implantierten Gebiete
im Wesentlichen zu den Rändern
der Gateisolationsschicht 6 ausgerichtet sind. Anschließend werden
die dielektrischen Seitenwandabstandselemente 4 an den
Seitenwänden
der Polysiliziumleitung 3 gemäß gut bekannter Verfahren gebildet
und es wird ein weiterer Implantationsschritt mit hoher Dosis ausgeführt, um
Dotierstoffe in jene Gebiete des Substrats einzubringen, die nicht
von der Polysiliziumleitung 3 und den Seitenwandabstandselementen 4 bedeckt
sind. Am Ende des implantationsschrittes mit hoher Dosis werden
die Source- und Draingebiete 5S und 5D gebildet,
so dass diese die gewünschte
Konzentration aufweisen. Der konventionelle zuvor dargestellte Herstellungsvorgang
weist mehrere Nachteile auf, beispielsweise ist die Mobilität in dem
Kanalgebiet, d. h. in dem Bereich des Substrats, der unter der Gateisolationsschicht 6 und
zwischen den Source- und Draingebieten 5S und 5D liegt,
zu gering im Vergleich zu den Hochgeschwindigkeitsanforderungen
in modemen Transistoren. Ferner ergeben sich Schäden in dem Substrat in der
Nähe des
Source- und Drainübergangs
während des
Voramorphisierungsimplantationsschrittes, wie dies in 1b gezeigt
ist, so dass Leckströme
entstehen können,
die dann zu einer Fehlfunktion des Transistors führen.
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Es
wurden große
Anstrengungen unternommen und diverse Lösungen im Stand der Technik
vorgeschlagen, um zumindest einige dieser Nachteile zu beheben.
Insbesondere wurde vorgeschlagen, die Mobilität der elektrischen Ladungsträger in dem
Kanalgebiet zu verbessern, indem eine verformte bzw. verspannte
bzw. eine Spannungsoberflächenschicht auf dem
Substrat zu Beginn des Herstellungsprozesses gebildet wird, d. h.
vor dem Bilden der Polysiliziumstruktur 3 und bevor die üblichen
Implantationsschritte ausgeführt
werden. Im Folgenden wird mit Bezug zu den 2a bis 2d ein typischer konventioneller Prozess
zur Herstellung der aktiven Gebiete eines Feldeffekttransistors
einschließlich
eines typischen Schrittes zum Erzeugen einer verformten Oberflächenschicht
auf dem Substrat beschrieben.
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2a zeigt
schematisch ein Substrat 1, etwa eine Siliziumscheibe,
auf der ein MOS-Transistor
herzustellen ist. Isolationsstruktruren 2 definieren ein
aktives Gebiet des Transistors 100. Ferner bezeichnet das
Bezugszeichen 1e eine verformte Schicht, die auf der Oberfläche des
Substrats 1 gebildet ist, wie dies nachfolgend beschrieben
wird. In dem in 2a dargestellten Beispiel ist
angenommen, dass die verformte Schicht 1e nach der Herstellung
der Isolationsstrukturen 2 gebildet ist; es gibt im Stand
der Technik jedoch auch Prozesse, in denen die verformte Schicht 18 zuerst
und die Isolationsstrukturen 2 hinterher gebildet werden.
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In
den 2b bis 2c sind
jene Teile, die bereits mit Bezug zu 2a und 1a bis 1c beschrieben
sind, mit den gleichen Bezugszeichen belegt. Daher kennzeichnet
Bezugszeichen 7a in 2b einen
Ionenstrahl, dem das Substrat 1 ausgesetzt ist, um amorphe
Gebiete 5a zu bilden. Ferner bezeichnet in 2b Bezugszeichen 5 eine
Gateisolationsschicht und das Bezugszeichen 3 betrifft
eine Polysiliziumleitung, die darauf gebildet ist. Schließlich bezeichnet
in 2c Bezugszeichen 4 Seitenwandabstandselemente,
die an den Seitenwänden der
Polysiliziumleitung 3 gebildet sind, während die Bezugszeichen 5h und 5S und 5D Halo-Strukturen und
Source- und Draingebiete des Transistors 100 kennzeichnen.
Die Polysiliziumleitung 3, die Gateisolationsschicht 6,
die Halo-Strukturen 5h und die Source- und Draingebiete 5S und 5D können entsprechend
den Verfahren hergestellt werden, die bereits mit Bezug zu den 1a bis 1c beschrieben sind;
ferner kann die Sequenz dieser Prozessschritte die gleiche sein,
wie sie bereits mit Bezug zu den 1a bis 1c beschrieben
ist.
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Der
konventionelle Prozess zur Herstellung eines Transistors, wie er
in den 2a bis 2c dargestellt
ist, beginnt mit der Herstellung einer verformten Oberflächenschicht 18 auf
der Oberfläche des
Substrats 1 (siehe 2a). Dazu
wird eine Siliziumschicht epitaxial auf einem entspannten Si1-xGex (in den Fig.
nicht gezeichnet) gewachsen, das zuvor auf der Ober fläche des
Siliziumsubstrats 1 gebildet wurde. Die entspannte Si1-xGex-Schicht wird
gebildet, indem absichtlich das anfänglich gebildete Silizium mit
Germanium zur Verbindung gebracht wird. Da die Si-Ge-Verbindung
einen deutlich anderen Gitterparameter aufweist als das Substrat,
wird eine verformte bzw. eine Spannungsschicht auf der Oberfläche des Substrats
mit der entspannten Si1-xGex-Schicht
gebildet. Zusätzlich
zu der Energiebandaufsplittung, die mit dem vertikalen elektrischen
Feld in der MOS-Struktur verknüpft
ist, erzeugt die Verformung eine Energieaufteilung ΔEs ~ 67 meV/10%Ge, die mit der kristallinen
Asymmetrie verknüpft
ist, wodurch die Gesamtaufteilung ΔEtot zwischen
dem senkrechten (Δ2) und dem parallelen (Δ4) Leitungsband
vergrößert wird.
Die resultierende erneute Bevölkerung
der Energiebänder
erzeugt eine Verbesserung der Elektronenbeweglichkeit μeff bei
geringem Feld.
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Nachdem
die verformte Oberflächenschicht 1e gebildet
ist, wird der Transistor 100 gemäß üblicher Herstellungsverfahren
fertiggestellt. Insbesondere wird eine Gateisolationsschicht auf
dem Substrat 1 gebildet und gemäß gut bekannter Maskierungs-
und Ätzverfahren
so strukturiert, um die Gateisolationsstruktur 6 zu bilden.
Anschließend
wird die Polysiliziumleitung 3 auf der Gateisolationsstruktur 6 gemäß gut bekannter
Abscheide-, Strukturierungs- und Ätzverfahren
gebildet. Wenn schließlich
die Polysiliziumgatestruktur hergestellt ist, wird der Herstellungsvorgang
so fortgesetzt, wie dies im Wesentlichen mit Bezug zu den 1b bis 1d gezeigt ist, um die aktiven Gebiete
des Transistors 100 aus 2c zu
bilden, der die Halo-Strukturen 5h und Source- und Draingebiete 5S und 5D aufweist,
wobei die Seitenwandabstandselemente 4 an den Seitenwänden der
Polysiliziumgatestruktur gebildet sind. Am Ende des Herstellungsprozesses
weist der Transistor jedoch eine verformte Schicht 1e in
dem Kanalgebiet auf, d. h. in dem Gebiet des Transistors, das unter dem
Gateisolationsschichten 6 und zwischen den Source- und
Draingebieten 5S und 5D liegt (siehe 2c).
Wie zuvor dargelegt ist, wird vermutet, dass die verformte Schicht 1e eine
verbesserte Mobilität der
elektrischen Ladungsträger
in dem Kanalgebiet zeigt, so dass eine höhere Schaltgeschwindigkeit und
ein verbessertes elektrisches Verhalten des Transistors erreicht
werden kann.
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Die
Herstellung einer verformten Oberflächenschicht 1d, wie
dies zuvor dargestellt ist, ist jedoch aufwendig und teuer und kann
nicht in einfacher Weise in einen Herstellungsprozess eingegliedert werden.
Tatsächlich
ist eine teure Anlage für
das epitaxiale Aufwachsen der Si-Ge-Verformungsoberflächenschicht 1e notwendig
und die Prozessparameter müs sen
präzise
gesteuert werden, da ansonsten kristalline Defekte, etwa Versetzungen,
erzeugt werden könnten,
die die Funktionsweise des Transistors negativ beeinflussen könnten.
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Die
US 3 969 744 offenbart ein
Halbleiterbauteil, das zumindest zwei Feldeffekttransistoren umfasst.
Nach dem Bilden der Source/Draingebiete und dem Aufwachsen einer
Siliziumoxidgateisolationsschicht mit einer Dicke von ungefähr 120 nm
werden Ionen, z. B. Neonionen, in den Bereich zwischen dem Source-
und Draingebiet eines der gebildeten Transistoren implantiert. Für Neon beträgt die Implantationsenergie
ungefähr
100 keV. Die Implantationsenergie wird so gewählt, dass die maximalen Gitterschäden in der
Kanalzone auftreten, um die effektive Mobilität der Ladungsträger und
somit die Verstärkung
des Transistors zu reduzieren. Ausheizschritte sind nach dem Implantationsschritt
zu vermeiden oder zumindest auf eine Temperatur von unter 500°C zu beschränken, um
die Schäden
in der Kanalzone zumindest teilweise zu erhalten. Abschließend werden
Aluminium-Gateelektroden und Aluminium-Source/Drainkontakte in einem
gemeinsamen Prozessschritt gebildet.
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Die
US 4 053 925 offenbart ein
Verfahren und eine Struktur zum Steuern der Lebensdauer von Ladungsträgern in
Halbleiterbauteilen. Die entsprechende Bauteilstruktur ist ein Bipolartransistor
mit implantierten inerten Ionen, wie z. B. Argon- oder Xenon-Ionen, die im Kollektorgebiet
benachbart zum Basiskollektorübergang
in einer Tiefe von ungefähr 0.25
bis 0.5 μm
lokalisiert sind. Die Implantationsenergie für Argon beträgt 340 keV.
Die implantierten inerten Ionen bilden Rekombinations/Generations-Zentren
für Minoritäts-(und
Majoritäts-)Ladungsträger. Ein
Minoritätsladungsträgersteuerungsgebiet wird
verwendet, um die Schaltgeschwindigkeit von Bipolartransistoren
zu erhöhen.
In einer weiteren Anwendung der Erfindung weist eine komplementäre Feldeffekttransistorstruktur,
unterhalb der Source- und Draingebiete, Bereiche mit implantierten
inerten Ionen auf, um die Verstärkung
von parasitären
Bipolartransistoren zu reduzieren.
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Die
US 6 228 694 B1 offenbart
ein Verfahren zum Herstellen einer verspannten Schicht im Kanalgebiet
eines NMOS-Feldeffekttransistors durch Implantation von leichten
Ionen ins Kanalgebiet und anschließendes Ausheizen. Beim Ausheizen
diffundieren die leichten Ionen aus dem Implantationsgebiet heraus
und hinterlassen Hohlräume,
die Zugspannungen im Kanalgebiet der Transistoren erzeugen. Die
Gatelektroden der Transistoren werden später zu den Implantationsgebieten
ausge richtet. In PMOS-Tranistoren erfolgt die Implantation unterhalb der
Source- und Draingebiete.
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Die
US 6 403 981 B1 offenbart
ein Verfahren zum Herstellen eines Doppelgatetransistors mit verspanntem
Kanalgebiet. Die Verspannung wird durch einen Si/SiGe/Si-Schichtstapel
erzeugt. Eine der Gatestrukturen wird durch Implantation von Dotierstoffen
in das Substrat erzeugt. Davor wird eine Amorphisierungsimplantation,
in der z. B. Xenon verwendet wird, ausgeführt.
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Angesichts
der zuvor erläuterten
Probleme ist es die Aufgabe der vorliegenden Erfindung, eine einfache
Technik bereitzustellen, die es dennoch ermöglicht, die Mobilität in dem
Kanalgebiet eines Feldeffekttransistors zu verbessern.
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ÜBERBLICK ÜBER DIE ERFINDUNG
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Im
Allgemeinen basiert die vorliegende Erfindung auf der Erkenntnis,
dass Feldeffekttransistoren mit einem verbesserten Verhalten hergestellt
werden können,
wenn zusätzlich
zu den konventionellen Prozessschritten eine verformte Oberflächenschicht
erzeugt wird, indem schwere inerte Ionen in das Substrat implantiert
werden. Insbesondere beruht die vorliegende Erfindung auf der Erkenntnis,
dass eine sehr homogen verformte Schicht mit einer Mobilität, die mindestens
so gut ist, wie sie durch bekannte epitaxial gewachsene Schichten
entsteht, erhalten werden kann, indem Xenon und/oder andere große, schwere
und inerte Ionen in das Substrat implantiert werden. Wenn eine derartige
verformte Schicht hergestellt ist, kann der Transistor mit bekannten
Verfahren fertiggestellt werden. Nach Abschluss des Herstellungsvorganges
zeigt der Transistor jedoch eine Schaltgeschwindigkeit und ein elektrisches
Verhalten, das mindestens so gut ist wie die Schaltgeschwindigkeit
und das elektrische Verhalten, das ein Transistor zeigt, der eine
epitaxiale verformte Schicht aufweist.
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Die
Aufgabe der vorliegenden Erfindung wird durch die Verfahren der
Ansprüche
1 und 8 gelöst.
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Gemäß einer
weiteren Ausführungsform
betrifft die vorliegende Erfindung ein Verfahren zur Herstellung
mindestens eines Feldeffekttransistors auf einem halbleitenden Substrat,
das das Bilden eines isolierenden Filmes auf einer Oberfläche des
Substrats und das Erzeugen einer verformten Oberflächenschicht
an der Grenzfläche
des isolierenden Filmes und des Substrats durch das Implantieren
von Ionen mindestens eines schweren inerten Materials durch den
isolierenden Film hindurch in das Substrat umfasst. Das Verfahren
umfasst ferner das Bilden einer Gateisolationsstruktur, mindestens
einer Gatestruktur über
der Gateisolationsstruktur und von Source- und Draingebieten nach
dem Bilden der mindestens einen Gatestruktur. Das Verfahren umfasst ferner
das Ausführen
mindestens einer Wärmebehandlung,
wobei ein thermisches Budget beim Herstellen des Feldeffekttransistors
so eingestellt wird, dass eine Wiederherstellung des Siliziumgitterabstandes
in der Oberflächenschicht
vermieden wird, um die Ladungsträgermobilität in der
Oberflächenschicht
zu erhöhen.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Vorteile, Aufgaben und Merkmale sowie Ausführungsformen der vorliegenden
Erfindung sind in den angefügten
Patentansprüchen
definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen identische oder entsprechende Teile durch die gleichen
Bezugszeichen belegt sind.
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1a bis 1c repräsentieren
eine typische Prozesssequenz nach dem Stand der Technik zum Herstellen
von aktiven Gebieten eines Feldeffekttransistors mit einem Voramorphisierungsimplantationsschritt;
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2a bis 2c repräsentieren
eine Prozesssequenz nach dem Stand der Technik zur Herstellung der
aktiven Gebiete eines Feldeffekttransistors, wobei das epitaxiale
Wachsen einer verformten Oberflächenschicht
auf dem Substrat enthalten ist;
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3a bis 3c zeigen
eine Sequenz eines Verfahrens gemäß einer ersten Ausführungsform der
vorliegenden Erfindung zur Herstellung der aktiven Gebiete eines
Feldeffekttransistors;
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4a bis 4c repräsentieren
eine Prozessabfolge eines Verfahrens gemäß einer weiteren Ausführungsform
der vorliegenden Erfindung zur Herstellung der aktiven Gebiete eines
Feldeffekttransistors.
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DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
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Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich sein,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
offenbarten anschaulichen Ausführungsformen
einzuschränken,
sondern die dargestellten anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Erfindung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Die
vorliegenden Erfindung ist insbesondere vorteilhaft, wenn diese
für Feldeffekttransistoren
angewendet wird. Aus diesem Grunde werden Beispiele im Folgenden
angegeben, in denen entsprechende Ausführungsformen der vorliegenden
Erfindung auf die Herstellung von Feldeffekttransistoren angewendet
sind. Es ist jedoch zu beachten, dass die Anwendung der vorliegenden
Erfindung nicht auf die Herstellung von Feldeffekttransistoren eingeschränkt ist,
sondern dass die vorliegende Erfindung vielmehr in jeder anderen
Situation angewendet werden kann, in der die Realisierung einer
homogen verformten Oberflächenschicht
auf einem kristallinen Substrat und/oder einem kristallinen Werkstück erforderlich ist.
Insbesondere kann die vorliegende Erfindung in all jenen Situationen
angewendet werden, in denen eine verbesserte Mobilität der elektrischen
Ladungsträger
in vordefinierten Bereichen eines kristallinen Substrats und/oder
Werkstücks
gewünscht
wird. Die vorliegende Erfindung ist daher in all diesen Situationen
anwendbar und die aktiven Gebiete der Feldeffekttransistoren, die
in den folgenden anschaulichen Ausführungsformen beschrieben sind,
sollen einen beliebigen derartigen Bereich oder ein derartiges Gebiet
eines Substrats repräsentieren.
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Mit
Bezug zu den 3a bis 3c wird nun
ein Prozessablauf zur Herstellung der aktiven Gebiete eines Feldeffekttransistors
gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung, die das Herstellen einer verformten
Oberflächenschicht beinhaltet,
beschrieben.
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In 3a bezeichnet
Bezugszeichen 1 ein Substrat (z. B. ein Siliziumsubstrat),
auf welchem ein Feldeffekttransistor herzustellen ist, etwa beispielsweise
ein PMOS, ein NMOS oder CMOS-Transistor. Bezugszeichen 2 bezeichnet
Isolationsstrukturen, die ein aktives Gebiet des Transistors definieren.
Die Isolationsstrukturen 2 sind als Flachgrabenisolationen(STI)-strukturen vorgesehen.
Es können
stattdessen jedoch auch andere Isolationsstrukturen, beispielsweise
Locos-Strukturen (lokale Oxidation von Silizium) anstelle der STI- Strukturen gebildet
werden. Die Isolationsstrukturen 2 umfassen insbesondere
ein isolierendes Material, etwa Siliziumdioxid, Siliziumnitrid oder
dergleichen. Bezugszeichen 1ei bezeichnet eine verformte
Oberflächenschicht,
die auf der Oberfläche
des Substrats 1 erzeugt und/oder gebildet ist.
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In
den 3b bis 3c werden
die bereits mit Bezug zu 3a beschriebenen
Merkmale durch die gleichen Bezugszeichen gekennzeichnet.
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Insbesondere
bezeichnet in 3b das Bezugszeichen 6 eine
Gateisolationsstruktur, die auf dem Substrat 1 gemäß gut bekannter
konventioneller Techniken gebildet ist, und das Bezugszeichen 3 bezeichnet
eine Polysiliziumleitung, die auf der Gateisolationsstruktur 6 gebildet
ist. Im Weiteren wird die Kombination aus den Gateisolationsstrukturen 6 und der
Polysiliziumleitung 3 auch als eine Polysiliziumgatestruktur
bezeichnet. Ferner bezeichnet in 3b das
Bezugszeichen 7a einen Ionenstrahl, dem das Substrat 1 zur
Ausbildung amorpher Gebiete in jenen Bereichen des Substrats 1 ausgesetzt
ist, die nicht von der Polysiliziumgatestruktur bedeckt sind. Bezugszeichen 5a bezeichnet
derartige amorphe Gebiete.
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In 3c bezeichnet
Bezugszeichen 5h Halo-Strukturen, die in dem Substrat 1 zur
Unterdrückung
und/oder Minimierung von Kurzkanal-Effekten, etwa beispielsweise
der Durchgreifspannung, gebildet sind. Derartige Halo-Strukturen 5a werden
insbesondere gebildet, wenn Transistoren mit Strukturgrößen in der
Größenordnung
von 2 Mikrometer oder darunter hergestellt werden. Für Transistoren
mit größeren Strukturgrößen kann
die Herstellung der Halo-Strukturen 5h unnötig sein.
Bezugszeichen 4 in 3c bezeichnet
Seitenwandabstandselemente, die an den Seitenwänden der Polysiliziumgatestruktur
gebildet sind. Schließlich
bezeichnen Bezugszeichen 5s und 5d die Source-
und Draingebiete des Transistors 100.
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Gemäß der in
den 3a bis 3c dargestellten
Ausführungsform
beginnt der Herstellungsprozess mit der Ausbildung einer verformten
Schicht 1ei auf der Oberfläche des Substrats 1 (siehe 3a).
Insbesondere sollte erwähnt
werden, dass die verformte Oberflächenschicht 1ei nach
der Herstellung der Isolationsstrukturen 2 gebildet wird.
In dem in den 3a bis 3c dargestellten
Beispiel werden die Isolationsstrukturen 2
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Wie
in 3a dargestellt ist, kann die verformte Oberflächenschicht 1ei durch
Implantieren von Ionen eines Dotiermaterials in das Substrat gebildet
werden. Dazu wird das Substrat 1 einem Ionenstrahl 7ei ausgesetzt.
In einer anschaulichen Ausführungsform
wird Xenon in das Substrat 1 eingebracht, um die verformte
Oberflächenschicht 1ei zu
bilden. Es können
jedoch auch andere schwere inerte Ionen verwendet werden. Insbesondere
können
Germanium, Silizium und Argon oder eine Kombination davon implantiert
werden, um die verformte Oberflächenschicht 1ei zu
bilden.
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Die
Implantationsenergie wird normalerweise zwischen ungefähr 1 bis
100 keV eingestellt, wohingegen die Implantationsdosis zwischen
ungefähr 1013/cm2 und 1016/cm2 gehalten wird.
Die resultierende verformte Oberflächenschicht 1ei kann
eine Dicke (Tiefe) aufweisen, die von ungefähr 1 bis 20 nm reicht. Während der
weiteren Verarbeitung kann eine Wärmebehandlung so ausgeführt werden,
um im Wesentlichen eine Wiederherstellung des Siliziumgitterabstands
in der Oberflächenschicht 1ei zu
vermeiden oder zumindest deutlich zu behindern, wodurch die verformte
Oberflächenschicht 1ei zumindest
zu einem gewissen Grade beibehalten bleibt.
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Wie
zuvor ausgeführt
ist, führt
das Implantieren schwerer inerter Ionen mit einer Dosis und Energiebereichen,
die zuvor dargestellt sind, zu der Bildung einer homogenen verformten
Schicht mit einer vordefinierten Tiefe auf der Oberfläche des
Substrats 1. Insbesondere bedeutet eine verformte Schicht, dass
eine Oberflächenschicht
gebildet wird, in der mechanische Spannungen und/oder Verspannungen erzeugt
sind und die schließlich
in Bezug auf das darunter liegende kristalline Substrat 1 verformt
ist. Obwohl die Gründe
noch nicht vollständig
geklärt
sind, wird angenommen, dass die mechanische Spannung und/oder Verspannung,
die in der verformten Oberflächenschicht 1ei entstehen,
zu einer verbesserten Mobilität
der elektrischen Ladungsträger
in der verformten Schicht 1ei führen. Wenn daher ein Feldeffekttransistor
auf einer verformten Oberflächenschicht,
die in der zuvor beschriebenen Weise gebildet ist, hergestellt wird,
wird das Leistungsverhalten des Transistors vorteilhaft durch diese
Mobilität
beeinflusst. Das Kanalgebiet des Transistors, d. h. das Gebiet zwischen
den Source- und Draingebieten weist eine derartige verformte Schicht
mit ver besserter Mobilität
auf. Folglich ist die Schaltgeschwindigkeit des Transistors sowie
das elektrische Verhalten verbessert.
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Wenn
die verformte Oberflächenschicht 1ei in
der mit Bezug zu 3a beschriebenen Weise gebildet
ist, wird der Transistor 100 gemäß bekannter Techniken fertiggestellt.
Insbesondere wird die Gateisolationsstruktur durch zunächst Bilden
einer Gateisolationsschicht auf dem Substrat 1, Strukturieren der
Gateisolationsschicht gemäß bekannter
Maskierungs- und Ätzverfahren
zur Bildung einer Gateisolationsstruktur 6 strukturiert,
und eine Polysiliziumleitung 3 wird auf der Gateisolationsstruktur 6 gebildet (siehe 3). Wie ferner in 3b gezeigt
ist, kann der Herstellungsprozess einen Implantationsschritt enthalten,
während
dem das Substrat 1 einem Ionenstrahl 7a ausgesetzt
wird, um amorphe Gebiete 5a in jenen Bereichen des Substrats
zu bilden, die nicht von der Polysiliziumgatestruktur bedeckt sind.
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Der
Herstellungsprozess wird dann fortgesetzt, bis der Transistor fertiggestellt
ist. Insbesondere können,
wie in 3c gezeigt ist, Halo-Strukturen 5h gebildet
werden, indem zunächst
das Substrat einem Ionenstrahl (in 3c nicht
gezeigt) ausgesetzt wird. Diese Halo-Strukturen werden für gewöhnlich gebildet,
wenn die reduzierte Größe des Transistors es
erfordert, dass Kurzkanaleffekte, etwa die Durchgreifspannung, unterdrückt werden.
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Anschließend wird
ein weiterer Implantationsschritt ausgeführt, um die Source- und Drainerweiterungsgebiete
(in 3c nicht gezeigt) des Transistors zu bilden. Wenn
die Source- und
Drainerweiterungsgebiete gebildet sind, werden Seitenwandabstandselemente 4 an
den Seitenwänden
der Polysiliziumgatestruktur hergestellt und ein weiterer Implantationsschritt
wird ausgeführt,
um Ionen in jene Bereiche des Transistors zu implantieren, die nicht
von dem Polysiliziumgatestrukturen und den Seitenwandabstandselementen 4 bedeckt
sind, um so die gewünschte
Dotierstoffkonzentration für
die Source- und Draingebiete 5S und 5D des Transistors zu
erhalten.
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Im
Folgenden wird mit Bezug zu den 4a bis 4c ein
Prozessablauf zur Herstellung eines Feldeffekttransistors mit Erzeugung
einer verformten Oberflächenschicht
gemäß einer
weiteren Ausführungsform
der vorliegenden Erfindung beschrieben.
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In
den 4a bis 4c sind
diejenigen Merkmale, die bereits mit Bezug zu den 3a bis 3c beschrieben
sind, mit den gleichen Bezugszeichen belegt. Ferner kennzeichnen
in 4a das Bezugszeichen 6g eine dünne isolierende
Schicht, beispielsweise eine Siliziumoxidschicht, die auf der Oberfläche des
Substrats 1 gebildet ist. Die in den 4a bis 4c dargestellte
Ausführungsform
unterscheidet sich von der in den 3a bis 3c dargestellten
Ausführungsform
dahingehend, dass die isolierende Schicht 6g zuerst gebildet
wird und die verformte Oberflächenschicht 1ei danach
mittels Implantieren schwerer inerter Ionen durch die isolierende
Schicht 6g hindurch in das Substrat 1 gebildet wird.
Die isolierende Schicht 6g kann entsprechend wohlbekannter
Techniken hergestellt werden. Beispielsweise kann ein thermischer
Oxidationsprozess dazu ausgeführt
werden. Alternativ können
Siliziumnitrid oder Siliziumdioxid auf der Oberfläche 1 abgeschieden
werden. Wie zuvor dargelegt ist, werden gemäß der vorliegenden Ausführungsform
schwere inerte Ionen (z. B. Xenon, Germanium, Silizium, oder Argon
oder eine Kombination davon) durch die isolierende Schicht 6g hindurch
implantiert, um die verformte Oberflächenschicht 1ei zu
bilden. Dazu werden das Substrat 1 und die darüber liegende
isolierende Schicht 6g einem Ionenstrahl 7ei in
der gleichen Weise ausgesetzt, wie dies in der Ausführungsform
der 3a bis 3c der
Fall ist. Des weiteren können
die Implantationsdosis und die Implantationsenergie gleich sein
zu der Ausführungsform
der 3a bis 3c. In
einer Ausführungsform
kann die isolierende Schicht 6g eine Opferabschirmschicht sein,
die nach dem Implantationsablauf entfernt wird und eine weitere
isolierende Schicht (nicht gezeigt) kann gebildet werden, um als
eine Gateisolationsschicht für
den herzustellenden Transistor zu dienen. Diese zusätzliche
isolierende Schicht sowie die isolierende Schicht 6g können in
der oben beschriebenen Weise gebildet werden. Im Weiteren wird auf
die Gateisolationsschicht 6g Bezug genommen, wobei die
Schicht 6g eine Schicht repräsentieren soll, die in geeigneter
Weise als eine Gateisolationsschicht strukturiert werden kann, unabhängig davon,
ob die Schicht 6g eine einzelne Schicht ist, wie dies in 4a gezeigt
ist, oder ob diese eine Opferabschirmschicht gefolgt von der eigentlichen
Gateisolationsschicht repräsentieren
soll.
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Nachdem
die verformte Oberflächenschicht 1ei gebildet
ist, wird die isolierende Schicht 6g gemäß bekannter
Maskierungs- und Ätzverfahren
so strukturiert, um eine Gateisolationsstruktur 6 zu bilden.
Eine Polysiliziumleitung 3 wird dann auf der Gateisolationsstruktur 6 gebildet
und der Prozessablauf wird so ausgeführt, wie dies in der Ausführungsform
mit Bezug zu den 3a bis 3c dargestellt ist.
insbesondere können
amorphe Gebiete 5a gebildet werden, wie dies in 4b gezeigt
ist, und der Herstellungsprozess wird so fortge setzt, um die Seitenwandabstandselement 4,
die Halo-Strukturen 5h und die Source- und Draingebiete 5S und 5D aus 4c zu
bilden. Für
weitere Details hinsichtlich der Prozessschritte, die schematisch
in den 4b bis 4c gezeigt
sind, wird auf die Erläuterungen
in Verbindung mit den 3b bis 3c hingewiesen.
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Die
durch die vorliegende Erfindung bereitgestellten Vorteile lassen
sich wie folgt zusammenfassen. Es kann eine verformte Oberflächenschicht hergestellt
werden, ohne die Gesamtherstellungskosten negativ zu beeinflussen,
wobei die standardmäßige Anlagenausstattung
verwendet werden kann. Die verformte Oberflächenschicht zeigt eine verbesserte
Mobilität,
woraus eine verbesserte Schaltgeschwindigkeit und ein elektrisches
Verhalten des auf der verformten Schicht gebildeten Transistors
resultiert. Ferner hält
die flache verformte Oberflächenschicht
die Kristallschäden
von dem Source- und Drainübergängen ab,
wodurch geringere Leckströme
als in den voramorphisierten Gebieten auftreten.
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Selbstverständlich können zahlreiche Änderungen
und Modifikationen in den zuvor beschriebenen Ausführungsformen
ausgeführt
werden. Es sind daher die Ansprüche,
einschließlich
aller Äquivalente,
die den Schutzbereich der Erfindung definieren sollen.