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JP2009540545A - 従来のロジックプロセスで埋め込まれる不揮発性メモリ及びそのような不揮発性メモリの動作方法 - Google Patents

従来のロジックプロセスで埋め込まれる不揮発性メモリ及びそのような不揮発性メモリの動作方法 Download PDF

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JP2009540545A JP2009513454A JP2009513454A JP2009540545A JP 2009540545 A JP2009540545 A JP 2009540545A JP 2009513454 A JP2009513454 A JP 2009513454A JP 2009513454 A JP2009513454 A JP 2009513454A JP 2009540545 A JP2009540545 A JP 2009540545A
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Abstract

【課題】 過剰消去状態の可能性が最小化され、過剰消去状態の検出が単純化されているような単層ポリシリコン不揮発性メモリセルを、従来のロジックプロセスを用いて実装する。
【解決手段】 浮遊ゲートを共有するアクセストランジスタ及びキャパシタを各々が有するような複数セルのアレイを含む不揮発性メモリシステムを提供する。各行内のアクセストランジスタは、隔てられたウェル領域に作られ、それらは個々にバイアスされる。各行内で、各アクセストランジスタのソースは対応する仮想接地線に結合され、各キャパシタ構造は対応するワード線に結合される。あるいは、列の各アクセストランジスタのソースが、対応する仮想接地線に結合される。各列内で、各アクセストランジスタのドレインは対応するビット線に結合される。各行における選択メモリセルは、バンド間トンネル効果によってプログラムされる。ビット線をバイアスすることは、行の非選択セルのプログラミングを妨げる。プログラミングは、非選択行において、これらの行のウェル領域電圧を制御することによって妨げられ、セクタ消去動作は、ＦＮトンネル効果によって実行される。
【選択図】 図１

Description

本願は、米国特許出願第１１／３４１，８８１号（米国特許公開第２００７０１７０４８９号明細書）の一部継続出願である。
本発明は、不揮発性メモリ（ＮＶＭ）に関する。本発明は、詳細には、特定用途向けＩＣ（ＡＳＩＣ）または従来のロジックプロセスを用いて作られる不揮発性メモリセルに関する。本発明はさらに、最大データ保持時間を確実にするように不揮発性メモリを動作させる方法に関する。本発明はまた、不揮発性メモリと、スタティックＲＡＭ（ＳＲＡＭ）のように動作するダイナミックＲＡＭ（ＤＲＡＭ）との両方を含むようなシステム・オン・チップ（ＳｏＣ）アーキテクチャであって、従来のロジックプロセスを用いて作られるようなものに関する。
システム・オン・チップ（ＳｏＣ）用途の場合、多くの機能ブロックを１つの集積回路に統合することが望ましい。最も一般に用いられるブロックは、マイクロプロセッサまたはマイクロコントローラ、メモリブロック、ブロック及び種々の機能論理ブロックを含み、これらは全て同一チップ上に作られる。メモリブロックは、揮発性ランダムアクセスメモリ（ＳＲＡＭ）、不揮発性メモリ及び／またはレジスタベースのメモリを任意に組み合わせたものを含むことができる。レジスタベースのメモリは、通常、少しの高速記憶装置が必要とされる場合に（例えば、ＳｏＣ内の１若しくは複数の機能論理ブロックによって用いられるレジスタファイル及び／または小さな表に対して）用いられる。
ＳｏＣデザインにおいては、一般に、より大きな揮発性または不揮発性メモリブロックも必要とされる。これらのより大きなメモリブロックの配置面積をできるだけ小さく維持することが有利である。従って、小型のメモリ構造を用いて、必要とされる大きなメモリブロックを実装することが望ましい。より大きなメモリブロックを揮発性メモリとするならば、典型的には６トランジスタ構成のＳＲＡＭメモリセルまたはダイナミックメモリセルが選択されるが、これらはリフレッシュされなければならい。リフレッシュ機能は、ＳｏＣ内の機能論理ブロックに不必要な制約を課す。これらの制約を克服する１つの解決策は、１トランジスタ構成のＳＲＡＭ（１Ｔ‐ＳＲＡＭ）システムを用いることであり、これは、ＳＲＡＭタイプのインタフェースを有するダイナミックメモリセルを実装しているので、メモリインタフェースでのリフレッシュ機能が必要（または利用可能）ではない。１Ｔ‐ＳＲＡＭシステムは、従来のロジックプロセスを用いて作られることができる。１Ｔ‐ＳＲＡＭシステム及び関連するヒドンリフレッシュメカニズムの製作及び動作は、特許文献１〜５に開示されており、これらはそっくりそのまま引用を以って本発明の一部となす。
大きな不揮発性メモリブロックも必要ならば、低コストＳｏＣを実現するために、機能論理ブロック、１Ｔ‐ＳＲＡＭシステム及び不揮発性メモリブロックを同一のプロセスを用いて作ることができることが有利であろう。これらの要素の全てが従来のロジックプロセスを用いて作られることができれば、さらに望ましいであろう。しかし、不揮発性メモリを製作する伝統的なプロセスは、典型的にはスタックゲート型またはスプリットゲート型メモリセルを用いるのであるが、従来のロジックプロセスとは互換性がない。
スプリットゲート型ＥＥＰＲＯＭの一例が、非特許文献１に記載されている。スタックゲート型フラッシュメモリの一例が、非特許文献２に記載されている。
本明細書では、従来のロジックプロセスを、ゲート酸化物に材料を加えない単層のポリシリコン（すなわち単一導電性ゲート層）を用いる半導体プロセスとして定義している。先行技術のエンベデッド不揮発性半導体メモリセルには、特許文献６及び７に記載のものが含まれる。特許文献６では、窒化ケイ素またはポリシリコンを用いた電荷捕獲層がセルトランジスタのゲート酸化物に埋め込まれている。しかし、この電荷捕獲層は、一般的にＡＳＩＣまたはロジックプロセスでは利用可能ではなく、論理ゲートに用いられるトランジスタに組み込まれてもいない。従って、このＮＶＭセルの形成を容易にするために、トランジスタのゲート酸化物に捕獲層を埋め込むプロセスステップが基本ロジックプロセスに加えられなければならない。
特許文献７には、ＭＯＳトランジスタ及びＭＯＳ構造を含む単層ポリシリコンＥＥＰＲＯＭセルが記載されている。メモリセルの形成は、ベース領域を形成するための追加プロセスステップと共にトリプルウェル・ロジックプロセスを必要とする。
追加マスキングステップなしにロジックプロセスにおいて埋め込まれた従来のフラッシュメモリの一例が、非特許文献３に記載されている。この方式における基本メモリセルは、２つのＮＭＯＳ及び１つのＰＭＯＳトランジスタからなり、それによってこのセルを（２つのトランジスタセルと比較したとき）比較的大きなものにしている。
プログラム中及び消去中のプロセス、温度、供給電圧の変化のせいで、不揮発性メモリセルは、過剰プログラム及び過剰消去状態になりやすいことがある。過剰消去または過剰プログラミングによって、セルトランジスタの閾値電圧が目標作動範囲外の値を取り、メモリデバイスの機能損傷をもたらすことがある。さらに重要なことには、プロセス変化及び欠陥のせいで、メモリアレイ内のメモリセルの一部が、他のメモリセルよりもずっと高速または低速でプログラムまたは消去される場合がある。メモリセルが個々に消去及びプログラムされるような電気的消去可能なＰＲＯＭ（ＥＥＰＲＯＭ）における過剰消去または過剰プログラムの問題は、プログラム動作または消去動作中にセル電流を監視することによって容易に回避することができる。監視（モニタリング）は、消去動作またはプログラム動作を制御する回路にフィードバックを与える。プログラム動作または消去動作中、選択されたセル電流が監視される。電流が目標レベルに達したとき、プログラム動作または消去動作は停止されるので、過剰消去または過剰プログラムの問題は回避される。しかし、メモリセルのブロックが同時に消去されるようなフラッシュメモリでは、消去中に個々のセル電流を監視することは、時間が掛かりすぎて実際的ではないかもしれない。
フラッシュメモリアレイ内の過剰消去されたセルは、アレイにおける読み出しの失敗を引き起こすことがある。例えば、消去動作は、バンド間トンネル効果メカニズムを用いて不揮発性メモリセルの浮遊ゲート内に電子を注入することで実行され得、プログラム動作は、ファウラー‐ノルドハイム（ＦＮ）トンネル効果（Fowler-Nordheim tunneling）メカニズムを用いて不揮発性メモリセルの浮遊ゲートから電子を引き抜くことで実行され得る。（バンド間トンネル効果メカニズムを制御することが困難である結果として）消去動作中に不揮発性メモリセルのＰＭＯＳアクセストランジスタの浮遊ゲート内に注入される電子が過多であれば、ＰＭＯＳアクセストランジスタの閾値電圧は、望ましくないレベルにまで増加することになる（すなわち、ＰＭＯＳアクセストランジスタは、望ましくなく導電性になることになる）。消去動作中に（バンド間トンネル効果によって）浮遊ゲート内へ注入される電子の数が、後続プログラム動作中に（ＦＮトンネル効果によって）浮遊ゲートから引き抜かれる電子の数よりもかなり多ければ、過剰消去状態が存在することになり、そこでは、プログラム動作完了後に過剰な電子が浮遊ゲートに残っている。過剰消去状態は、最終的に（実際的な限界内で）もはやプログラミングができない点まで達することがある。これらの過剰消去状態下で、不揮発性メモリセルのＰＭＯＳアクセストランジスタは、たとえセルが非導電（プログラムされた）状態を有するべきであったとしても、導電（消去された）状態を示すことになる。このように、（同一アレイ内の隣接する不揮発性セルへの読み出し動作のみならず）過剰消去された不揮発性メモリセルへの読み出し動作は、一定しない無効な結果を生ずることになる。過剰消去状態は、最終的にデバイス故障をもたらすことになる。
米国特許第６，２５６，２４８号明細書 米国特許第６，８９８，１４０号明細書 米国特許第６，４１５，３５３号明細書 米国特許第６，４４９，６８５号明細書 米国特許第６，５０４，７８０号明細書 米国特許第６，８０３，２９９号明細書（Ｂ２） 米国特許第５，９４０，３２４号明細書 米国特許第６，５１２，６９１号明細書 "Analysis of the Enhanced Hot-Electron Injection in Split-Gate Transistors Useful for EEPROM Applications", by J. V. Houdt, P. Heremans, L. Deferm, G. Groeseneken and H. E. Maes, in IEEE Transaction on Electron Devices, Vol. 39, No. 5, May 1992, pp. 1150-1156. "A 3.3V single- Power-Supply 64Mb Flash Memory with Dynamic Bit-Line Latch (DBL) Programming Scheme," by T. Takeshima, H. Sugawara, H. Takada, Y. Hisamune, K. Kanamori, T. Okazawa, T. Murotani, I. Sasaki, ISSCC Digest, 1994, pp. 148-149. "CMOS Process Compatible ie-Flash Technology for System-on-a-chip", by S. Shukuri et al., Digest of IEEE Custom Integrated Circuit Conference, 2001, pp. 179-182.
従って、過剰消去状態の可能性が最小化されかつ過剰消去状態の検出が単純化される単層ポリシリコン不揮発性メモリセルを、従来のロジックプロセスを用いて実装することが望ましいであろう。書き込み動作、消去動作、読み出し動作からの外乱を最小化しながら不揮発性メモリセルをプログラムしかつ読み出し、それによって不揮発性メモリセルを用いて作られたアレイの寿命及び信頼性を向上させることができることも有利であろう。そのようなメモリセルは、最小の配置面積を持ち、十分な電荷を２０年間以上保持することができることがさらに望ましい。
従って、本発明は、従来のロジックプロセスで作られる不揮発性メモリセルのアレイを含む。本明細書では、従来のロジックプロセスを、１つのゲート（ポリシリコン）層のみを含むプロセスと定義している。アレイ内の各不揮発性メモリセルは、従来のロジックプロセスにおいて一般に入手可能なゲート酸化層を共有するアクセストランジスタ及びキャパシタ構造を含む。不揮発性メモリセルが十分な電荷を２０年間以上保持できるようにするために、ゲート酸化物は、７０オングストローム以上の厚さを有していなければならない。従来の０．１３ｕｍロジックプロセスなどのディープ・サブミクロン・プロセスでは、ロジックトランジスタは約２０オングストロームの酸化物厚さを有するが、これは必要な７０オングストロームに比べてはるかに小さい。しかし、任意のシリコンデバイスが標準３．３Ｖインタフェースと通信するために、典型的には従来のディープ・サブミクロン・ロジックプロセスのほとんどにおいて３．３ボルト入力／出力（Ｉ／Ｏ）トランジスタ一式が提供される。３．３ボルト供給に耐えるために、これらのＩ／Ｏトランジスタは通常７０オングストロームのゲート酸化物厚さで構築される。それゆえに、これらのロジックプロセスを変更せずに、本発明の不揮発性メモリセルを７０オングストロームのゲート酸化物で構築することができる。
不揮発性メモリセルは、利用可能な電源電圧から発生する比較的低電圧を用いてプログラムされかつ消去されることができる。結果として、不揮発性メモリセルをプログラム及び消去するのに必要な電圧は、３．３ボルトのＩ／Ｏトランジスタを有する従来のロジックプロセスで、容易に入手できるトランジスタによって供給されることができる。
不揮発性メモリセルアレイは、種々の実施形態において、異なる構成で配置され、異なる方式でバイアスされることができる。一実施形態において、アレイの各不揮発性メモリセルは、ＰＭＯＳアクセストランジスタ及びＮＭＯＳキャパシタ構造を含み、これらは共通の浮遊ゲートを共有する。アレイの各行に関連するＰＭＯＳアクセストランジスタは、対応する絶縁されたｎウェル領域に作られる。絶縁されたｎウェル領域は各々、別々の制御電圧によってバイアスされる。アレイの各列に関連するＰＭＯＳアクセストランジスタのドレインは、対応するビット線によって接続される。アレイの各列における不揮発性メモリセルの浮遊ゲートは、対応するワード線に接続される。この構成により、バンド間トンネル効果メカニズムを用いて所望の浮遊ゲート内へ電子を注入することでランダム・パー・ビット方式（random per bit manner）でメモリセルをプログラムすることができる。プログラミング中、過剰プログラムの問題を回避するために、プログラムされたメモリセルの各々を流れる電流が個々に監視される。この構成により、ＦＮトンネル効果メカニズムを用いてセクタ内で全てのメモリセルの浮遊ゲートから電子を同時に引き抜くことでメモリセルを消去することができる。ＦＮトンネル効果を用いて浮遊ゲートから電子を引き抜くことは、プロセスが自己停止式（self-limiting）であるという利点がある。この自己停止は、メモリセルを過剰消去する可能性を最小にする。
本発明の不揮発性メモリは、ヒドンリフレッシュ及び他の論理機能を備えた１トランジスタ構成のスタティックＲＡＭ（１Ｔ‐ＳＲＡＭ）を実装するように構成されたダイナミックメモリと共に、システム・オン・チップ（ＳｏＣ）アーキテクチャに含めることができる。従来のロジックプロセスを用いてＳｏＣを作り、低コストで生産される高度に最適化されたＳｏＣを実現することができる。
本発明は、以下の説明及び図面からさらに十分に理解されるであろう。
図１は、従来のロジックプロセスを用いて作ることができる不揮発性メモリセル１００の上面配置図である。図２Ａは、不揮発性メモリセル１００のＡ−Ａ線断面図である。図２Ｂは、不揮発性メモリセル１００のＢ−Ｂ線断面図である。不揮発性メモリセル１００の構造及び製作については、本出願人の特許である特許文献８に大部分は記載されており、特許文献８はそっくりそのまま引用を以って本発明の一部となす。
不揮発性メモリセル１００は、ｐ型単結晶半導体基板１０１（例えばシリコン）に作られる。不揮発性メモリセル１００は、ｎウェル領域ＮＷ０に作られたｐ型ソース１１１及びｐ型ドレイン１１２を有するＰＭＯＳアクセストランジスタ１１０を含む。ソース領域１１１は、低濃度にドープされたソース１１１Ａ及びｐ＋ソースコンタクト領域１１１Ｂを含む。ドレイン領域１１２は、低濃度にドープされたドレイン１１２Ａ及びｐ＋ドレインコンタクト領域１１２Ｂを含む。ソース領域１１１とドレイン領域１１２の間にチャネル領域１１３が配置される。ソース領域１１１は仮想接地（ＶＧ）線に接続され、ドレイン領域１１２はビット線（ＢＬ）に接続される。ＰＭＯＳアクセストランジスタ１１０のソース、ドレイン及びチャネル領域の周りに、平坦化されたフィールド酸化物１１４が配置される。チャネル領域１１３の上にゲート酸化層１１５が配置される。このゲート酸化層１１５は、基板１０１に作られる従来の入力／出力（Ｉ／Ｏ）トランジスタ（図示せず）において用いられるゲート酸化層と同じ厚さを有する。２０年間のデータ保持時間を維持するために、ゲート酸化層１１５のゲート酸化物厚さは、一般的に７０オングストローム以上である必要がある。フィーチャサイズが０．３５ｕｍ未満である従来のロジックプロセスの場合、ロジックトランジスタは７０オングストローム未満の酸化物厚さを有する。しかし、ほとんどの従来のディープ・サブミクロン・ロジックプロセスは、酸化物厚さが７０オングストロームに等しいかまたはそれ以上である入力／出力（Ｉ／Ｏ）トランジスタを特徴とするので、これらのＩ／Ｏトランジスタは３．３ボルト以上の標準Ｉ／Ｏ電圧によって損傷を受けない。Ｉ／Ｏトランジスタを作るために用いられるようなより厚い酸化物は、ゲート酸化層１１５を形成するためにも用いられ、それによって不揮発性メモリセル１００が２０年間のデータ保持期間を満たすことを可能にしている。ゲート酸化層１１５の上に、導電的にドープされた多結晶シリコン浮遊ゲート１１６が配置される。側壁スペーサ１１７は、典型的には窒化ケイ素または酸化ケイ素から形成され、浮遊ゲート１１６の外側縁部に配置される。
浮遊ゲート１１６及びゲート酸化層１１５は、ｐ型基板１０１及びｎ型結合領域１２１の上にＰＭＯＳアクセストランジスタ１１０を横方向に越えて延在する。ｎ型結合領域１２１は、ｎ＋ワード線コンタクト領域１２２に結合されている。ｎ＋ワード線コンタクト領域１２２は、今度は、ワード線（ＷＬ）に結合されている。ｎ型結合領域１２１及びｎ＋ワード線コンタクト領域１２２は、従来のロジックプロセスのｎ型ソース／ドレイン・インプラによって形成され、それによって、従来のロジックプロセスによって普通は提供されないような何らかの追加のインプラを必要なくする。ｎ型領域１２１〜１２２、ゲート酸化層１１５及び浮遊ゲート１１６は、ＮＭＯＳキャパシタ構造１２０を形成する。ＮＭＯＳキャパシタ構造１２０は、ワード線ＷＬを浮遊ゲート１１６に結合する。ＮＭＯＳキャパシタ構造１２０の総結合キャパシタンスは、ＰＭＯＳアクセストランジスタ１１０のゲートキャパシタンスよりかなり大きい（例えば４倍）。不揮発性メモリセル１００は、何らかのプロセス変更または特別のインプラなしに、従来のロジックプロセスを用いて作られることができる。
特許文献８に記載されているように、不揮発性メモリセル１００は、浮遊ゲート１１６内に電子が注入されるようなバンド間トンネル効果メカニズムによってセクタ単位で消去される。特許文献８は、メモリセル１００が、浮遊ゲート１１６から電子が引き抜かれるようなＦＮトンネル効果を用いてプログラムされることを示している。しかし、メモリセル１００をこのように動作させることで、過剰消去状態が生じることがある。それゆえ、本発明は、アレイ内の不揮発性メモリセル１００を動作させる改良された方法を提供する。
図３は、本発明の一実施形態に従った不揮発性メモリセル１００、２００、３００、４００の２×２アレイ３０１の回路図である。不揮発性メモリセル２００、３００、４００は、上記した不揮発性メモリセル１００と同じである。それゆえ、不揮発性メモリセル２００、３００、４００は、それぞれ、ＰＭＯＳアクセストランジスタ２１０、３１０、４１０と、ＮＭＯＳキャパシタ構造２２０、３２０、４２０とを含む。不揮発性メモリセル１００及び２００は第１のｎウェル領域ＮＷ０に作られ、不揮発性メモリセル３００及び４００は、隔てられたｎウェル領域ＮＷ１に作られており、ｎウェル領域ＮＷ１はｎウェル領域ＮＷ０から絶縁されている。ＰＭＯＳアクセストランジスタ１１０及び２１０のソースは、第１仮想接地線ＶＧ０に共通に接続される。同様に、アクセストランジスタ３１０及び４１０のソースは、第２仮想接地線ＶＧ１に共通に接続される。ＰＭＯＳアクセストランジスタ１１０及び３１０のドレインは、第１ビット線ＢＬ０に共通に接続される。同様に、ＰＭＯＳアクセストランジスタ２１０及び４１０のドレインは、第２ビット線ＢＬ１に共通に接続される。ＮＭＯＳキャパシタ構造１２０及び２２０は、第１ワード線ＷＬ０に共通に接続される。同様に、ＮＭＯＳキャパシタ構造３２０及び４２０は、第２ワード線ＷＬ１に共通に接続される。ここに記載のアレイは２つの行及び２つの列を有するが、他のサイズを有するアレイを実装できることは当業者には分かりきったことである。一般的に、ＰＭＯＳアクセストランジスタの各行は、対応する絶縁されたｎウェル領域に作られる。
図３に示されているように、仮想接地線ＶＧ０‐ＶＧ１、ｎウェル領域ＮＷ０‐ＮＷ１及びワード線ＷＬ０‐ＷＬ１は、第１の軸に沿って平行に配列され、ビット線ＢＬ０‐ＢＬ１は、第１の軸に垂直な第２の軸に沿って平行に配列される。その結果、不揮発性メモリセル１００、２００、３００、４００の各々の範囲内で、ｎウェル領域ＮＷ０‐ＮＷ１のうちの一方のみとビット線ＢＬ０‐ＢＬ１のうちの一方のみが交差する。後述するように、この構成は、バンド間トンネル効果メカニズムを用いてランダムビットプログラム動作を実行することを可能にする。
図４Ａ、図４Ｂ、図４Ｃは、本発明の一実施形態に従って図３のアレイ３０１のプログラム動作、消去動作、読み出し動作をそれぞれ規定する表４０１、４０２、４０３を示す。以下に詳述するように、この実施形態では過剰消去状態が回避されている。
不揮発性メモリセル１００のプログラミングに関連してプログラミングモードについて説明する。プログラミングモードでは、プログラムされるセルの浮遊ゲート内に電子が注入される。結果として、プログラムされたセルのＰＭＯＳ閾値電圧（Ｖｔｐ）は、正方向に高く（低下が少なく）され、それゆえノーマル読み出し動作中により多くの電流を伝導する。プログラミングモードは、ＰＭＯＳアクセストランジスタ１１０のゲート酸化層１１５を介したバンド間ホットエレクトロン注入メカニズムによって実行される。プログラミングプロセスには読み出し動作も含まれるが、これは浮遊ゲート内に電子が注入された後に行われる。書き込み動作中は、メモリセル１００に短いプログラミングパルスが印加される。その後、ＰＭＯＳアクセストランジスタ１１０の電流を効率的に測定するように読み出し動作が実行される。この技術は、半導体不揮発性メモリによく使われているので、これ以上は論じない。
不揮発性メモリセル１００は、以下のようにプログラムされる。ワード線ＷＬ０は５ボルトの電圧に保持され、ビット線ＢＬ０は−２．５Ｖの電圧に保持され、ＶＧ０及びＶＧ１は各々０ボルトの電圧に保持される。ｎウェル領域ＮＷ０は２．５ボルトの電圧に保持され、ｐ型基板は０ボルトの電圧に保持される。これらのバイアス条件下で、ＮＭＯＳキャパシタ構造１２０及びＰＭＯＳアクセストランジスタ１１０は、蓄積モードに置かれる。比較的高い電圧降下が、ＰＭＯＳアクセストランジスタ１１０のｐ型ドレイン領域１１２（−２．５ボルト）とｎウェル領域ＮＷ０（２．５ボルト）の両端間に存在する。比較的高い電圧降下は、浮遊ゲート１１５（５ボルト）とＰＭＯＳアクセストランジスタ１１０のｐ型ソース／ドレイン領域１１１及び１１２（０ボルト及び−２．５ボルト）の間にも存在する。結果として生じる高電界状態は、ｐ型ソース／ドレイン領域１１１−１１２の縁部付近でバンド間トンネル効果を生じさせ、そこで、結果として生じるチャネルホットエレクトロン（ＣＨＥ）は、加速されて浮遊ゲート１１６内に注入される。
本例では、不揮発性メモリセル２００もまた、ワード線ＷＬ０に印加される５ボルトの信号によって選択される。しかし、記載されている例では、不揮発性メモリセル２００をプログラムすることは望ましいことではない。不揮発性メモリセル２００の浮遊ゲート内に電子が注入されないようにするために、ビット線ＢＬ１及び仮想接地線ＶＧ０は共に０ボルトの電圧に保持される。これらの条件下で、ＰＭＯＳアクセストランジスタ２１０のドレイン／ゲート重なり酸化物領域の両端の電圧降下は、ｐチャネルアクセストランジスタ１１０のドレイン／ゲート電圧降下（〜７．５ボルト）よりもかなり小さい（〜５ボルト）。その上、ｐチャネルアクセストランジスタ２１０のドレイン／ｎウェル接合電圧降下（〜２．５ボルト）は、この接合においてバンド間トンネル効果を誘導するために必要な電圧（例えば〜５ボルト）よりもかなり小さい。
第２の行において、不揮発性メモリセル３００は、ビット線ＢＬ０上に供給される−２．５ボルトの信号を受信する。しかし、０ボルトの電圧が、第２の行のｎウェル領域ＮＷ１に印加される。それゆえ、ドレイン／ｎウェル接合電圧降下は、（ｐチャネルアクセストランジスタ１１０における５ボルトに比べて）ｐチャネルアクセストランジスタ３１０においては２．５ボルトしかない。加えて、（ワード線ＷＬ０に印加される５ボルトに比べて）ワード線ＷＬ１に印加される電圧は２．５ボルトである。これらのより低い電圧条件下で、不揮発性メモリセル３００の浮遊ゲートへの電子注入は抑制される。
最後に、不揮発性メモリセル４００は、２．５ボルトのワード線電圧ＷＬ１、０ボルトのビット線電圧ＢＬ１、０ボルトの仮想接地線電圧ＶＧ１及び０ボルトのｎウェル電圧ＮＷ１を受け取る。結果として、ｐチャネルアクセストランジスタ４１０のドレイン領域及びｎウェル領域の両端間に０ボルトの電圧降下と、ｐチャネルアクセストランジスタ４１０のワード線のドレイン領域の両端間に２．５ボルトの電圧降下とがある。これらの条件下で、不揮発性メモリセル４００の浮遊ゲートへの電子注入は抑制される。
プログラム動作中に非選択行における任意のすでにプログラムされたセルからの漏れを抑制するために、いずれかの非選択ワード線（例えばＷＬ１）を０ボルトより大きい電圧（例えば約２．５ボルト）に保つ必要があることに留意されたい。
プログラム動作はバンド間トンネル効果メカニズムを用いて実行されるので、過剰な量の電子の注入を受ける不揮発性メモリセルの数が有利に最小化される。
消去モードでは、メモリセル１００、２００、３００、４００の浮遊ゲートから電子が引き抜かれ、それによってＰＭＯＳアクセストランジスタ１１０、２１０、３１０、４１０の閾値電圧（Ｖｔｐ）を負方向に低くする（すなわち負方向に下げる）。閾値電圧を負方向に下げた結果として、消去されたＰＭＯＳアクセストランジスタは、ノーマル読み出し動作中にオフにされる。セクタ消去動作は、直接及び／またはＦＮトンネル効果メカニズムを利用して、浮遊ゲートからＰＭＯＳアクセストランジスタのゲート酸化層を介して電子を引き抜く。
消去モードは、図４Ｂの表４０２により詳しく規定されている。消去モードでは、ワード線ＷＬ０及びＷＬ１は０ボルトに保持され、ビット線ＢＬ０‐ＢＬ１及び仮想接地線ＶＧ０‐ＶＧ１は１０ボルトに保持される。ｎウェル領域ＮＷ０‐ＮＷ１も１０ボルトに保持される。Ｐ型基板１０１は０ボルトに保持される。これらのバイアス条件下で、メモリセル１００、２００、３００、４００の浮遊ゲートは、０ボルトより僅かに高い電圧に結合される。結果として、ＮＭＯＳキャパシタ構造１２０、２２０、３２０、４２０及びＰＭＯＳアクセストランジスタ１１０、２１０、３１０、４１０は、反転モードに置かれる。ＰＭＯＳアクセストランジスタ１１０、２１０、３１０、４１０ゲート酸化領域の両端に比較的高い電圧降下が存在し、そこでは、電界は１０メガボルト／センチメートル（ＭＶ／ｃｍ）を超えている。これらの条件下で、それぞれの浮遊ゲートから電子がトンネルして外へ出る。消去動作はＦＮトンネル効果メカニズムを用いて実行されるので、消去動作は、消去バイアス電圧を制御することによって精密に制御されることができる。
さらに具体的に言えば、ＦＮトンネル効果において、メカニズムは、ゲート・Ｎウェル電圧のみによって制御される。もっと正確に言えば、トンネル効果メカニズムは、ＰＭＯＳアクセストランジスタの酸化物両端の正味の電圧に依存するが、それは、ゲート・Ｎウェル電圧からＰＭＯＳアクセストランジスタの閾値電圧（ＶＴ）を引いた値にほぼ等しい。より多くの電子が浮遊ゲートから移動するにつれて、ＰＭＯＳアクセストランジスタの閾値電圧ＶＴは増加し、ゲート酸化物両端の正味の電圧は減少する。酸化物電圧の増加は、酸化物をトンネルする電子のレートを減少させる。それゆえ、この実施形態においてファウラー‐ノルドハイムメカニズムを用いて浮遊ゲートから電子を引き抜くことは自己停止式プロセスである。自己停止式プロセスは、過剰消去の可能性を最小にする。そのような自己停止メカニズムは、バンド間トンネル効果には存在しない。その上、バンド間トンネリングレートは、２つの電圧電位、すなわち、ドレイン・Ｎウェル電圧及びドレイン・ゲート電圧によって制御される。それゆえ、ゲートに入る電子の量は、バンド間トンネル効果メカニズムで制御することがより困難である。
読み出しモードは、図４Ｃの表４０３により詳しく規定されている。同一行内の不揮発性メモリセル１００及び２００を読み出すために、ワード線ＷＬ０は０ボルトに保持され、仮想接地線ＶＧ０は１．２ボルトに保持され、ビット線ＢＬ０及びＢＬ１は０ボルトに保持され、ｎウェル領域ＮＷ０は１．２ボルトに保持され、ｐ型基板１０１は０ボルトに保持される。これらの条件下で、読み出し電流は、行のプログラムされたセルのｐチャネルアクセストランジスタを流れることになり、行のプログラムされていない（消去された）セルのＰＭＯＳアクセストランジスタを流れる読み出し電流は、より少ないことになる。
セルの非選択行に関連するワード線ＷＬ１は、ノーマル読み出しモードにおいて２．５ボルトに保持され、それによってＰＭＯＳアクセストランジスタ３１０及び４１０をオフにする。ＰＭＯＳアクセストランジスタ３１０及び４１０をオフにすることで、電流がこれらのトランジスタを通ってビット線ＢＬ０及びＢＬ１に流れ込むことを防ぐ。結果として、不揮発性メモリセル３００及び４００は、選択不揮発性メモリセル１００及び２００からのビット線信号に干渉しない。
図５は、本発明の別の実施形態に従った２×２アレイ５０１の回路図である。アレイ５０１とアレイ３０１の違いは、アレイ５０１ではビット線（ＢＬ）及び仮想接地線（ＶＧ）が、ｎウェル領域（ＮＷ）及びワード線（ＷＬ）の方向に垂直に、同じ方向に配列されていることである。アレイ５０１は、図４Ａ及び図４Ｂの表４０１及び４０２に示された同一のバイアス電圧を用いてプログラムされかつ消去される。これらのバイアス条件下で、プログラム動作はバンド間トンネル効果を実現し、消去動作はＦＮトンネル効果を実現する（アレイ３０１に関連して上記した方式で）。アレイ５０１は、アレイ３０１と実質的に同じ方式で読み出されるが、アレイ５０１においては全ての仮想接地線ＶＧ０及びＶＧ１が（読み出し行における全メモリセルのソース領域が１．２ボルトでバイアスされるように）１．２ボルトに保持されている点が異なる。
図６は、本発明の別の実施形態に従って従来のロジックプロセスを用いて作られることができる不揮発性メモリセル６００の上面配置図である。図７Ａは、不揮発性メモリセル６００のＡ’−Ａ’線断面図である。図７Ｂは、不揮発性メモリセル６００のＢ’−Ｂ’線断面図である。
不揮発性メモリセル６００の配置は不揮発性メモリセル１００の配置に類似しているが、不揮発性メモリセル６００では種々の半導体領域の極性が逆にされている。それゆえ、不揮発性メモリセル６００は、ディープｎウェル（ＤＮＷ）領域６０２（ｐ型半導体基板６０１内に位置している）において作られる。不揮発性メモリセル６００には、ｐウェル領域ＰＷ０内に作られたｎ型ソース６１１及びｎ型ドレイン６１２を有するＮＭＯＳアクセストランジスタ６１０が含まれる。ソース領域６１１は、低濃度にドープされたソース６１１Ａ及びｎ＋ソースコンタクト領域６１１Ｂを含む。ドレイン領域６１２は、低濃度にドープされたドレイン６１２Ａ及びｎ＋ドレインコンタクト領域６１２Ｂを含む。ソース領域６１１とドレイン領域６１２の間にチャネル領域６１３が配置される。ソース領域６１１は仮想接地（ＶＧ）線に接続され、ドレイン領域６１２はビット線（ＢＬ）に接続される。ＮＭＯＳアクセストランジスタ６１０の活性領域の周りに、平坦化されたフィールド酸化物６１４が配置される。チャネル領域６１３の上にゲート酸化層６１５が配置される。このゲート酸化層６１５は、基板６０１において作られる従来の入力／出力（Ｉ／Ｏ）トランジスタ（図示せず）において用いられるゲート酸化層と同じ厚さを有する。ここに記載の実施形態では、ゲート酸化層６１５は、７０オングストローム以上の厚さを有し、それによって２０年間のデータ保持期間を可能にしている。ゲート酸化層６１５の上に、導電的にドープされた多結晶シリコン浮遊ゲート６１６が配置される。浮遊ゲート６１６の外側縁部に側壁スペーサ６１７が配置される。
不揮発性メモリセル６００は、ＰＭＯＳキャパシタ要素６２０も含むが、これにはｐ型結合領域６２１及びｐ＋ワード線コンタクト領域６２２が含まれる。ＰＭＯＳキャパシタ構造６２０の総結合キャパシタンスは、ＮＭＯＳアクセストランジスタ６１０のゲートキャパシタンスよりかなり大きい（例えば４倍）。不揮発性メモリセル６００は、何らかのプロセス変更または特別のインプラなしに、ゲート酸化物が７０オングストローム以上のＩ／Ｏデバイスを有する従来のロジックプロセスを用いて作られることができる。
図８は、本発明の別の実施形態に従った不揮発性メモリセル６００、７００、８００、９００の２×２アレイ８０１の回路図である。不揮発性メモリセル７００、８００、９００は、上記した不揮発性メモリセル６００と同じである。それゆえ、不揮発性メモリセル７００、８００、９００は、それぞれ、ＮＭＯＳアクセストランジスタ７１０、８１０、９１０と、ＰＭＯＳキャパシタ構造７２０、８２０、９２０とを含む。アレイ８０１の構成は、アレイ３０１の構成（図３）に類似している。それゆえ、ＮＭＯＳアクセストランジスタ６１０及び７１０は第１のｐウェル領域ＰＷ０に作られ、ＮＭＯＳアクセストランジスタ８１０及び９１０は、隔てられたｐウェル領域ＰＷ１に作られており、ｐウェル領域ＰＷ１はｐウェル領域ＰＷ０から絶縁されている。ＮＭＯＳアクセストランジスタ６１０及び７１０のソースは、第１仮想接地線ＶＧ０に共通に接続される。同様に、アクセストランジスタ８１０及び９１０のソースは、第２仮想接地線ＶＧ１に共通に接続される。ＮＭＯＳアクセストランジスタ６１０及び８１０のドレインは、第１ビット線ＢＬ０に共通に接続される。同様に、ＮＭＯＳアクセストランジスタ７１０及び９１０のドレインは、第２ビット線ＢＬ１に共通に接続される。ＰＭＯＳキャパシタ構造６２０及び７２０は、第１ワード線ＷＬ０に共通に接続される。同様に、ＰＭＯＳキャパシタ構造８２０及び９２０は、第２ワード線ＷＬ１に共通に接続される。ここに記載のアレイは２つの行及び２つの列を有するが、他のサイズを有するアレイを実装できることは当業者には分かりきったことである。一般的に、ＮＭＯＳアクセストランジスタの各行は、対応する絶縁されたｐウェル領域に作られる。
アレイ８０１の範囲内で、仮想接地線ＶＧ０‐ＶＧ１、ｐウェル領域ＰＷ０‐ＰＷ１及びワード線ＷＬ０‐ＷＬ１は、第１の軸に沿って平行に配列され、ビット線ＢＬ０‐ＢＬ１は、第１の軸に垂直な第２の軸に沿って平行に配列される。ＮＶＭセル６００、７００、８００、９００の各々の範囲内で、ｐウェル領域ＰＷ０‐ＰＷ１のうちの一方のみとビット線ＢＬ０‐ＢＬ１のうちの一方のみが交差する。後述するように、この構成により、バンド間トンネル効果メカニズムを用いてランダムビットプログラム動作を実行することが可能になる。
図９Ａ、図９Ｂ、図９Ｃは、本発明の一実施形態に従って図８のアレイ８０１のプログラム動作、消去動作、読み出し動作をそれぞれ規定する表９０１、９０２、９０３を示す。以下に詳述するように、この実施形態では過剰消去状態が回避されている。
不揮発性メモリセル６００のプログラミングに関連してプログラミングモードについて説明する。プログラミングモードでは、プログラムされるセルの浮遊ゲート内にホットホールが注入される。結果として、プログラムされたセルのＮＭＯＳ閾値電圧（Ｖｔｎ）は負方向に低く（低下）され、それゆえノーマル読み出し動作中により多くの電流を伝導する。プログラミングモードは、ＮＭＯＳアクセストランジスタ６１０のゲート酸化層６１５を介したバンド間ホットホール注入メカニズムによって実行される。
不揮発性メモリセル６００は、以下のようにプログラムされる。ワード線ＷＬ０は−３ボルトの電圧に保持され、一方で、ビット線ＢＬ０は５ボルトの電圧に保持され、仮想接地線ＶＧ０及びＶＧ１は各々０ボルトの電圧に保持される。ｐウェル領域ＰＷ０は０ボルトの電圧に保持され、ディープｎウェル６０２は２．５ボルトの電圧に保持され、ｐ型基板は０ボルトの電圧に保持される。これらのバイアス条件下で、ＰＭＯＳキャパシタ構造６２０及びＮＭＯＳアクセストランジスタ６１０は、蓄積モードに置かれる。比較的高い電圧降下が、ＮＭＯＳアクセストランジスタ６１０のｎ型ドレイン領域６１２（５ボルト）とｐウェル領域ＰＷ０（０ボルト）の両端間に存在する。比較的高い電圧降下は、浮遊ゲート６１５（−３ボルト）とＮＭＯＳアクセストランジスタ６１０のｎ型ドレイン領域６１２（５ボルト）の間にも存在する。結果として生じる高電界状態は、ｎ型ソース／ドレイン領域６１１〜６１２の縁部付近でバンド間トンネル効果を生じさせ、結果として生じるチャネルホットエレクトロン（ＣＨＥ）は、加速されて浮遊ゲート６１６内に注入される。
本例では、不揮発性メモリセル７００もまた、ワード線ＷＬ０に印加される−３ボルトの信号によって選択される。しかし、記載されている例では、不揮発性メモリセル７００をプログラムすることは望ましいことではない。不揮発性メモリセル７００の浮遊ゲート内に正孔が注入されないようにするために、ビット線ＢＬ１及び仮想接地線ＶＧ０は共に０ボルトの電圧に保持される。これらの条件下で、ＮＭＯＳアクセストランジスタ７１０のドレイン／ゲート重なり酸化物領域の両端の電圧降下は、ｐチャネルアクセストランジスタ６１０のドレイン／ゲート電圧降下（〜８ボルト）よりもかなり小さい（〜３ボルト）。その上、ｎチャネルアクセストランジスタ７１０のドレイン／ｐウェル接合電圧降下（〜０ボルト）は、この接合においてバンド間トンネル効果を誘導するために必要な電圧よりもかなり小さい。
第２の行において、不揮発性メモリセル８００は、ビット線ＢＬ０上に供給される５ボルトの信号を受信する。しかし、第２の行のｐウェル領域ＰＷ１に２．５ボルトの電圧が印加される。それゆえ、ドレイン／ｐウェル接合電圧降下は、（ＮＭＯＳアクセストランジスタ６１０における５ボルトに比べて）ＮＭＯＳアクセストランジスタ８１０においては２．５ボルトしかない。加えて、ワード線ＷＬ１に印加される電圧は０ボルトなので、ＮＭＯＳアクセストランジスタ８１０のドレイン／ゲート重なり酸化物領域の両端の電圧降下は、ｐチャネルアクセストランジスタ６１０のドレイン／ゲート電圧降下（〜８ボルト）よりもかなり小さい（〜５ボルト）。これらのより低い電圧条件下で、不揮発性メモリセル８００の浮遊ゲートへの正孔注入は抑制される。
最後に、不揮発性メモリセル９００は、各々０ボルトに等しいワード線電圧ＷＬ１及びビット線電圧ＢＬ１と、２．５ボルトのｐウェル電圧ＰＷ１を受け取る。結果として、ＮＭＯＳアクセストランジスタ９１０のドレイン領域及びｐウェル領域の両端間に２．５ボルトの電圧降下がある。これらの条件下で、不揮発性メモリセル９００の浮遊ゲートへの正孔注入は抑制される。
消去モードでは、メモリセル６００、７００、８００、９００の浮遊ゲート内に電子が注入され、それによってＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０の閾値電圧（Ｖｔｎ）を正方向に上げる（増加させる）。閾値電圧を正方向に上げた結果として、消去されたＮＭＯＳアクセストランジスタは、ノーマル読み出し動作中にオフにされる。消去動作は、ＦＮトンネル効果メカニズムを利用して、ＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０のチャネルからこれらのＮＭＯＳアクセストランジスタの関連ゲート酸化層を介して対応する浮遊ゲート内へ電子をトンネルさせる。
消去モードは、図９Ｂの表９０２により詳しく規定されている。消去モードでは、ワード線ＷＬ０及びＷＬ１は５ボルトに保持され、ビット線ＢＬ０‐ＢＬ１、仮想接地線ＶＧ０‐ＶＧ１及びｐウェル領域ＰＷ０‐ＰＷ１は−５ボルトに保持される。ディープｎウェル領域６０２は５ボルトに保持され、ｐ型基板６０１は０ボルトに保持される。これらのバイアス条件下で、メモリセル６００、７００、８００、９００の浮遊ゲートは、５ボルトより僅かに低い電圧に結合される。結果として、ＰＭＯＳキャパシタ構造６２０、７２０、８２０、９２０及びＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０は、反転モードに置かれる。ＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０のゲート酸化領域の両端に比較的高い電圧降下が存在し、そこでは、電界は１０メガボルト／センチメートル（ＭＶ／ｃｍ）を超えている。これらの条件下で、ＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０のソース／ドレイン領域または反転チャネル内の電子は、それぞれの浮遊ゲート内へトンネルする。
読み出しモードは、図９Ｃの表９０３により詳しく規定されている。同一行内の不揮発性メモリセル６００及び７００を読み出すために、ワード線ＷＬ０は２．５ボルトに保持され、仮想接地線ＶＧ０は１．２ボルトに保持され、ビット線ＢＬ０及びＢＬ１は０ボルトに保持され、ｐウェル領域ＰＷ０は０ボルトに保持され、ディープｎウェル領域６０２は２．５ボルトに保持され、ｐ型基板１０１は０ボルトに保持される。これらの条件下で、読み出し電流は、行のプログラムされたセルのＮＭＯＳアクセストランジスタを流れることになり、行のプログラムされていない（消去された）セルのＮＭＯＳアクセストランジスタを流れる読み出し電流は、より少ないことになる。
セルの非選択行に関連するワード線ＷＬ１は、ノーマル読み出しモードにおいて０ボルトに保持され、それによってＮＭＯＳアクセストランジスタ８１０及び９１０をオフにする。ＮＭＯＳアクセストランジスタ８１０及び９１０をオフにすることで、電流がこれらのトランジスタを通ってビット線ＢＬ０及びＢＬ１に流れ込むことを防ぐ。結果として、不揮発性メモリセル８００及び９００は、選択不揮発性メモリセル６００及び７００からのビット線信号に干渉しない。
図１０は、本発明の代替実施形態に従ってアレイ８０１の不揮発性メモリセルを消去するために用いられるバイアス電圧を規定する表１００１である。この代替消去モードでは、ワード線ＷＬ０及びＷＬ１、仮想接地線ＶＧ０及びＶＧ１、ディープｎウェル６０２は、５ボルトに保持される。ビット線ＢＬ０‐ＢＬ１、ｐウェル領域ＰＷ０‐ＰＷ１、ｐ型基板１０１は、０ボルトに保持される。これらのバイアス条件下で、トランジスタ６１０、７１０、８１０、９１０は、ＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０の各々の範囲内でチャネルとドレイン領域の間に強い横電界が存在するように、飽和領域においてバイアスされる。ドレイン領域付近の電荷空乏地帯では、チャネル-電子は高い横電界によって加速される。電子の一部は、衝撃イオン化を引き起こすように十分な速度を獲得することがある。衝撃イオン化中、ホットエレクトロンの一部は、半導体格子に衝突したときに散乱させられる。散乱したホットエレクトロンの一部は、ゲート酸化物を介するトンネル及び垂直電界に引き付けられ、最終的に浮遊ゲート内に捕獲され得る。ホットエレクトロン及び衝撃イオン化メカニズムは、デバイス物理学の分野で公知である。浮遊ゲート内の捕獲された電子は、ＮＭＯＳアクセストランジスタ６１０、７１０、８１０、９１０の閾値電圧を増加させる。その結果、不揮発性メモリセル６００、７００、８００、９００は、衝撃イオン化によって引き起こされるチャネルホットエレクトロン注入によって消去される。
幾つかの実施形態に関連して本発明を説明してきたが、本発明は、開示されている実施形態に限定されるものではなく、当業者に明らかであるような種々の改変及び実施形態が可能であることは当然である。従って、特許請求の範囲に記載の請求項は、そのような改変または実施形態を本発明の真の範囲内に含まれるものとして扱うと考えられる。
ＰＭＯＳアクセストランジスタ及びＮＭＯＳ結合ゲートを有する不揮発性メモリセルの上面図。 図１の不揮発性メモリセルのＡ−Ａ線断面図。 図１の不揮発性メモリセルのＢ−Ｂ線断面図。 本発明の一実施形態に従った不揮発性メモリセルの２×２アレイの回路図。 本発明の一実施形態に従って図３のアレイのプログラム動作を規定する表。 本発明の一実施形態に従って図３のアレイの消去動作を規定する表。 本発明の一実施形態に従って図３のアレイの読み出し動作を規定する表。 本発明の別の実施形態に従った不揮発性メモリセルの回路図。 本発明の別の実施形態に従って従来のロジックプロセスを用いて作られることができる不揮発性メモリセルの上面配置図。 図６の不揮発性メモリセルのＡ’−Ａ’線断面図。 図６の不揮発性メモリセルのＢ’−Ｂ’線断面図。 本発明の別の実施形態に従った不揮発性メモリセルの２×２アレイの回路図。 本発明の一実施形態に従って図８のアレイのプログラム動作を規定する表。 本発明の一実施形態に従って図８のアレイの消去動作を規定する表。 本発明の一実施形態に従って図８のアレイの読み出し動作を規定する表。 本発明の代替実施形態に従って図８のアレイの不揮発性メモリセルを消去するために用いられるバイアス電圧を規定する表。

Claims (35)

  1. 不揮発性メモリシステムであって、
    １若しくは複数の行及び列に配列された不揮発性メモリセルのアレイを含み、前記不揮発性メモリセルの各々が、第１導電型のソース／ドレイン領域を有するアクセストランジスタと、前記第１導電型と逆の第２導電型の拡散領域を有するキャパシタ構造とを含み、前記アクセストランジスタ及びキャパシタ構造が共通の浮遊ゲートを共有し、各行における前記アクセストランジスタが、前記第２導電型の専用ウェル領域内に作られ、
    前記不揮発性メモリシステムが、さらに
    対応する行における各アクセストランジスタの前記ソースに各々が結合されているような第１制御線群と、
    対応する列における各アクセストランジスタの前記ドレインに各々が結合されているような第２制御線群とを含むことを特徴とする不揮発性メモリシステム。
  2. 前記専用ウェル領域を個々にバイアスするように構成されているウェルバイアス制御回路をさらに含むことを特徴とする請求項１の不揮発性メモリシステム。
  3. 前記第１制御線群が、第１の軸に沿って前記ウェル領域内で平行に延在することを特徴とする請求項１の不揮発性メモリシステム。
  4. 前記第２制御線群が、前記第１の軸に垂直な第２の軸に沿って平行に延在することを特徴とする請求項３の不揮発性メモリシステム。
  5. 第３制御線群をさらに含み、前記第３制御線群の各々が、対応する行における各キャパシタ構造の前記拡散領域に結合されていることを特徴とする請求項１の不揮発性メモリシステム。
  6. 前記アレイの選択行において選択アクセストランジスタにおけるバンド間トンネル効果を誘導し、それによって、前記選択アクセストランジスタを含む前記不揮発性メモリセルをプログラムするためのプログラミング手段をさらに含むことを特徴とする請求項１の不揮発性メモリシステム。
  7. 前記プログラミング手段が、
    前記アレイの前記選択行において非選択アクセストランジスタの前記ドレインに印加されるバイアス電圧を制御することによって、これらの非選択アクセストランジスタにおけるバンド間トンネル効果を妨げるための手段をさらに含むことを特徴とする請求項６の不揮発性メモリシステム。
  8. 前記プログラミング手段が、
    前記アレイの非選択行に関連する前記ウェル領域に印加されるバイアス電圧を制御することによって、これらの非選択行においてアクセストランジスタにおけるバンド間トンネル効果を妨げるための手段をさらに含むことを特徴とする請求項６の不揮発性メモリシステム。
  9. 前記プログラミング手段が、前記選択アクセストランジスタの前記ドレイン及びウェル領域間の接合電圧を制御することによってバンド間トンネル効果を誘導するように構成されていることを特徴とする請求項６の不揮発性メモリシステム。
  10. 前記接合電圧が約５ボルトであることを特徴とする請求項９の不揮発性メモリシステム。
  11. 前記アレイ内の前記アクセストランジスタの全てにおいてＦＮトンネル効果を誘導し、それによって前記アレイ内の前記不揮発性メモリセルの全てを同時に消去するための消去手段をさらに含むことを特徴とする請求項１の不揮発性メモリシステム。
  12. 不揮発性メモリシステムであって、
    １若しくは複数の行及び列に配列された不揮発性メモリセルのアレイを含み、前記不揮発性メモリセルの各々が、第１導電型のソース／ドレイン領域を有するアクセストランジスタと、前記第１導電型と逆の第２導電型の拡散領域を有するキャパシタ構造とを含み、前記アクセストランジスタ及びキャパシタ構造が共通の浮遊ゲートを共有し、各行における前記アクセストランジスタが、前記第２導電型の専用ウェル領域内に作られ、
    前記不揮発性メモリシステムが、さらに
    対応する列における各アクセストランジスタの前記ソースに各々が結合されているような第１制御線群と、
    対応する列における各アクセストランジスタの前記ドレインに各々が結合されているような第２制御線群とを含むことを特徴とする不揮発性メモリシステム。
  13. 前記専用ウェル領域を個々にバイアスするように構成されているウェルバイアス制御回路をさらに含むことを特徴とする請求項１２の不揮発性メモリシステム。
  14. 前記第１制御線群及び前記第２制御線群が、第１の軸に沿って平行に延在することを特徴とする請求項１２の不揮発性メモリシステム。
  15. 前記ウェル領域が、前記第１の軸に垂直な第２の軸に沿って平行に延在することを特徴とする請求項１４の不揮発性メモリシステム。
  16. 第３制御線群をさらに含み、前記第３制御線群の各々が、対応する行における各キャパシタ構造の前記拡散領域に結合されていることを特徴とする請求項１２の不揮発性メモリシステム。
  17. 前記アレイの選択行において選択アクセストランジスタにおけるバンド間トンネル効果を誘導し、それによって、前記選択アクセストランジスタを含む前記不揮発性メモリセルをプログラムするためのプログラミング手段をさらに含むことを特徴とする請求項１２の不揮発性メモリシステム。
  18. 前記プログラミング手段が、
    前記アレイの前記選択行において非選択アクセストランジスタの前記ドレインに印加されるバイアス電圧を制御することによって、これらのアクセストランジスタにおけるバンド間トンネル効果を妨げるための手段をさらに含むことを特徴とする請求項１７の不揮発性メモリシステム。
  19. 前記プログラミング手段が、
    前記アレイの非選択行の前記ウェル領域に印加されるバイアス電圧を制御することによって、これらの非選択行においてアクセストランジスタにおけるバンド間トンネル効果を妨げるための手段をさらに含むことを特徴とする請求項１７の不揮発性メモリシステム。
  20. 前記プログラミング手段が、前記選択アクセストランジスタの前記ドレイン及びウェル領域間の接合電圧を制御することによってバンド間トンネル効果を誘導するように構成されていることを特徴とする請求項１７の不揮発性メモリシステム。
  21. 前記接合電圧が約５ボルトであることを特徴とする請求項２０の不揮発性メモリシステム。
  22. 前記アレイ内の前記アクセストランジスタの全てにおいてＦＮトンネル効果を誘導し、それによって前記アレイ内の前記不揮発性メモリセルの全てを同時に消去するための消去手段をさらに含むことを特徴とする請求項１２の不揮発性メモリシステム。
  23. 方法であって、
    １若しくは複数の行及び列に配列された不揮発性メモリセルのアレイの選択された行において選択された不揮発性メモリセルをプログラムするステップを含み、前記不揮発性メモリセルの各々が、第１導電型のソース／ドレイン領域を有するアクセストランジスタと、前記第１導電型と逆の第２導電型の拡散領域を有するキャパシタ構造と、前記アクセストランジスタ及び前記キャパシタ構造に共通の浮遊ゲート電極とを含み、前記プログラムするステップが、前記選択不揮発性メモリセルの前記浮遊ゲート電極へのバンド間トンネル効果によって実行され、
    前記方法が、さらに
    前記アレイの前記選択行において非選択不揮発性メモリセルのプログラミングを妨げるステップを含み、前記プログラミングを妨げるステップが、前記選択行における各非選択不揮発性メモリセルの前記アクセストランジスタのソース／ドレイン領域に印加されるバイアス電圧を制御することによって実行されることを特徴とする方法。
  24. 前記アレイの非選択行における不揮発性メモリセルのプログラミングを、前記非選択行に関連する専用ウェル領域に印加されるバイアス電圧を制御することによって、妨げるステップをさらに含み、
    各行における前記アクセストランジスタが、対応する専用ウェル領域に作られることを特徴とする請求項２３の方法。
  25. 前記非選択行における不揮発性メモリセルのプログラミングを妨げる前記ステップが、前記非選択行に関連するワード線に印加されるバイアス電圧を制御するステップをさらに含み、
    各行における前記キャパシタ構造の前記拡散領域が、対応するワード線に結合されることを特徴とする請求項２４の方法。
  26. 前記選択不揮発性メモリセルの前記アクセストランジスタの各々のソース／ドレイン領域と前記選択不揮発性メモリセルの前記アクセストランジスタの各々が作られるウェル領域との間の接合電圧を制御することによって、前記選択不揮発性メモリセルの各々範囲内で前記バンド間トンネル効果を実現するステップをさらに含むことを特徴とする請求項２３の方法。
  27. 前記接合電圧を約５ボルトでバイアスするステップをさらに含むことを特徴とする請求項２６の方法。
  28. 前記アレイ内の前記アクセストランジスタの全てにおいてＦＮトンネル効果を誘導することによって前記アレイ内の前記不揮発性メモリセルの全てを同時に消去するステップをさらに含むことを特徴とする請求項２３の方法。
  29. 不揮発性メモリシステムであって、
    浮遊ゲートを共有するＮＭＯＳトランジスタ及びＰＭＯＳキャパシタからなる不揮発性メモリセルと、
    ＦＮトンネル効果メカニズムを用いて前記浮遊ゲート内へ電子を注入する手段と、
    バンド間トンネル効果メカニズムを用いて前記浮遊ゲート内へ正孔を注入する手段とを含むことを特徴とする方法。
  30. 前記浮遊ゲート内へ電子を注入する前記手段が、電子を、前記ＮＭＯＳトランジスタのチャネルから前記浮遊ゲートへトンネルするように誘導するように構成されていることを特徴とする請求項２９の不揮発性メモリシステム。
  31. 前記浮遊ゲート内へ正孔を注入する前記手段が、正孔を、前記ＮＭＯＳトランジスタのドレイン接合から前記浮遊ゲート内へトンネルするように誘導するように構成されていることを特徴とする請求項２９の不揮発性メモリシステム。
  32. 各々がゲート酸化層を有する１若しくは複数の入力／出力トランジスタをさらに含み、
    前記ＮＭＯＳトランジスタ及びＰＭＯＳキャパシタが、前記入力／出力トランジスタの前記ゲート酸化層の厚さと実質的に同じ厚さを有するゲート酸化層をさらに含むことを特徴とする請求項２９の不揮発性メモリシステム。
  33. 前記不揮発性メモリシステムが、唯一つのポリシリコン層を有する従来のロジックプロセスで作られ、
    前記浮遊ゲートが、前記ポリシリコン層から作られることを特徴とする請求項３２の不揮発性メモリシステム。
  34. 不揮発性メモリシステムであって、
    浮遊ゲートを共有するＮＭＯＳトランジスタ及びＰＭＯＳキャパシタからなる不揮発性メモリセルと、
    ゲート・アシスト・バンド間トンネル効果メカニズムを用いて前記浮遊ゲート内へ正孔を注入する手段と、
    チャネル‐ホットエレクトロンメカニズムを用いて前記浮遊ゲート内へ電子を注入する手段とを含むことを特徴とする不揮発性メモリシステム。
  35. 各々がゲート酸化層を有する１若しくは複数の入力／出力トランジスタをさらに含み、
    前記ＮＭＯＳトランジスタ及びＰＭＯＳキャパシタが、前記入力／出力トランジスタの前記ゲート酸化層の厚さと実質的に同じ厚さを有するゲート酸化層をさらに含むことを特徴とする請求項３４の不揮発性メモリシステム。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013102119A (ja) * 2011-11-07 2013-05-23 Ememory Technology Inc 不揮発性メモリーセル
US8958245B2 (en) 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US9042174B2 (en) 2010-06-17 2015-05-26 Ememory Technology Inc. Non-volatile memory cell

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7671396B2 (en) * 2006-01-04 2010-03-02 Tower Semiconductor Ltd. Three-dimensional control-gate architecture for single poly EPROM memory devices fabricated in planar CMOS technology
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
US7700994B2 (en) * 2006-12-07 2010-04-20 Tower Semiconductor Ltd. Single poly CMOS logic memory cell for RFID application and its programming and erasing method
US8378407B2 (en) * 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
US7679119B2 (en) * 2006-12-11 2010-03-16 Tower Semiconductor Ltd. CMOS inverter based logic memory
US7903465B2 (en) * 2007-04-24 2011-03-08 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
US7688627B2 (en) * 2007-04-24 2010-03-30 Intersil Americas Inc. Flash memory array of floating gate-based non-volatile memory cells
JP2008300520A (ja) * 2007-05-30 2008-12-11 Ricoh Co Ltd 半導体装置
US8344443B2 (en) * 2008-04-25 2013-01-01 Freescale Semiconductor, Inc. Single poly NVM devices and arrays
US7773424B2 (en) * 2008-05-23 2010-08-10 Freescale Semiconductor, Inc. Circuit for and an electronic device including a nonvolatile memory cell and a process of forming the electronic device
US8587036B2 (en) * 2008-12-12 2013-11-19 Ememory Technology Inc. Non-volatile memory and fabricating method thereof
US7983081B2 (en) * 2008-12-14 2011-07-19 Chip.Memory Technology, Inc. Non-volatile memory apparatus and method with deep N-well
US8228726B2 (en) * 2008-12-14 2012-07-24 Chip Memory Technology, Inc. N-channel SONOS non-volatile memory for embedded in logic
US20100312909A1 (en) * 2009-06-08 2010-12-09 Wael William Diab Method and system for traffic based decisions for energy efficient networking
US8362535B2 (en) * 2009-09-29 2013-01-29 United Microelectronics Corp. Layout structure of non-volatile memory device
KR101057746B1 (ko) 2010-04-12 2011-08-19 매그나칩 반도체 유한회사 비휘발성 메모리 장치 및 그 제조방법
US8355282B2 (en) 2010-06-17 2013-01-15 Ememory Technology Inc. Logic-based multiple time programming memory cell
CN102376719B (zh) * 2010-08-12 2014-04-16 上海华虹宏力半导体制造有限公司 Mtp器件的单元结构
US8929139B2 (en) 2011-04-13 2015-01-06 Macronix International Co., Ltd. Method and apparatus for leakage suppression in flash memory
US8853761B2 (en) 2012-01-30 2014-10-07 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor
US8674422B2 (en) * 2012-01-30 2014-03-18 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor
US9018691B2 (en) * 2012-12-27 2015-04-28 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US10825529B2 (en) 2014-08-08 2020-11-03 Macronix International Co., Ltd. Low latency memory erase suspend operation
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
JP6876397B2 (ja) * 2016-09-21 2021-05-26 ラピスセミコンダクタ株式会社 半導体メモリおよび半導体メモリの製造方法
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
CN108288616B (zh) 2016-12-14 2023-04-07 成真股份有限公司 芯片封装
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US12476637B2 (en) 2018-05-24 2025-11-18 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
CN110620115B (zh) * 2019-05-23 2022-03-18 上海华力集成电路制造有限公司 1.5t sonos闪存的制造方法
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
TW202240808A (zh) 2021-01-08 2022-10-16 成真股份有限公司 使用於積體電路晶片封裝結構中的微型熱導管
US12176278B2 (en) 2021-05-30 2024-12-24 iCometrue Company Ltd. 3D chip package based on vertical-through-via connector
US12268012B2 (en) 2021-09-24 2025-04-01 iCometrue Company Ltd. Multi-output look-up table (LUT) for use in coarse-grained field-programmable-gate-array (FPGA) integrated-circuit (IC) chip

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08227983A (ja) * 1994-11-11 1996-09-03 Nkk Corp 不揮発性半導体記憶装置およびその製造方法

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811076A (en) 1985-05-01 1989-03-07 Texas Instruments Incorporated Device and process with doubled capacitors
US5108941A (en) 1986-12-05 1992-04-28 Texas Instrument Incorporated Method of making metal-to-polysilicon capacitor
JP3469251B2 (ja) 1990-02-14 2003-11-25 株式会社東芝 半導体装置の製造方法
US5414671A (en) 1990-05-01 1995-05-09 Sharp Kabushimi Kaisha Semiconductor memory device having operation control means with data judging function
US5198995A (en) 1990-10-30 1993-03-30 International Business Machines Corporation Trench-capacitor-one-transistor storage cell and array for dynamic random access memories
JP2771729B2 (ja) 1992-04-16 1998-07-02 三菱電機株式会社 チャージポンプ回路
US5301150A (en) 1992-06-22 1994-04-05 Intel Corporation Flash erasable single poly EPROM device
US5365486A (en) 1992-12-16 1994-11-15 Texas Instruments Incorporated Method and circuitry for refreshing a flash electrically erasable, programmable read only memory
US5504706A (en) 1993-10-12 1996-04-02 Texas Instruments Incorporated Low voltage Fowler-Nordheim flash EEPROM memory array utilizing single level poly cells
US5511020A (en) 1993-11-23 1996-04-23 Monolithic System Technology, Inc. Pseudo-nonvolatile memory incorporating data refresh operation
US6017792A (en) * 1994-09-06 2000-01-25 Motorola, Inc. Process for fabricating a semiconductor device including a nonvolatile memory cell
GB9424598D0 (en) * 1994-12-06 1995-01-25 Philips Electronics Uk Ltd Semiconductor memory with non-volatile memory transistor
US5600598A (en) 1994-12-14 1997-02-04 Mosaid Technologies Incorporated Memory cell and wordline driver for embedded DRAM in ASIC process
JPH08274198A (ja) 1995-03-29 1996-10-18 Lg Semicon Co Ltd Ｅｅｐｒｏｍセル及びその製造方法
US5554552A (en) * 1995-04-03 1996-09-10 Taiwan Semiconductor Manufacturing Company PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof
US5699297A (en) 1995-05-30 1997-12-16 Kabushiki Kaisha Toshiba Method of rewriting data in a microprocessor additionally provided with a flash memory
US5736764A (en) 1995-11-21 1998-04-07 Programmable Microelectronics Corporation PMOS flash EEPROM cell with single poly
US5783470A (en) 1995-12-14 1998-07-21 Lsi Logic Corporation Method of making CMOS dynamic random-access memory structures and the like
TW347567B (en) 1996-03-22 1998-12-11 Philips Eloctronics N V Semiconductor device and method of manufacturing a semiconductor device
US6221007B1 (en) 1996-05-03 2001-04-24 Philip S. Green System and method for endoscopic imaging and endosurgery
TW363216B (en) 1996-05-06 1999-07-01 United Microelectronics Corp Manufacturing method of capacitor used for DRAM
US5696036A (en) 1996-11-15 1997-12-09 Mosel, Vitelic Inc. DRAM no capacitor dielectric process
US5723355A (en) 1997-01-17 1998-03-03 Programmable Microelectronics Corp. Method to incorporate non-volatile memory and logic components into a single sub-0.3 micron fabrication process for embedded non-volatile memory
US5761126A (en) 1997-02-07 1998-06-02 National Semiconductor Corporation Single-poly EPROM cell that utilizes a reduced programming voltage to program the cell
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6060403A (en) 1997-09-17 2000-05-09 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US5953255A (en) 1997-12-24 1999-09-14 Aplus Flash Technology, Inc. Low voltage, low current hot-hole injection erase and hot-electron programmable flash memory with enhanced endurance
US6102963A (en) 1997-12-29 2000-08-15 Vantis Corporation Electrically erasable and reprogrammable, nonvolatile integrated storage device with in-system programming and verification (ISPAV) capabilities for supporting in-system reconfiguring of PLD's
US6044018A (en) * 1998-06-17 2000-03-28 Mosel Vitelic, Inc. Single-poly flash memory cell for embedded application and related methods
ITTO980556A1 (it) 1998-06-26 1999-12-26 St Microelectronics Srl Procedimento di fabbricazione di dispositivi integrati con protezione dell'ossido di porta da danni di processo e relativa struttura di
DE69836423D1 (de) 1998-06-30 2006-12-28 St Microelectronics Srl Verfahren zur Herstellung einer EEPROM-Speicherzelle
US6898140B2 (en) 1998-10-01 2005-05-24 Monolithic System Technology, Inc. Method and apparatus for temperature adaptive refresh in 1T-SRAM compatible memory using the subthreshold characteristics of MOSFET transistors
US6504780B2 (en) 1998-10-01 2003-01-07 Monolithic System Technology, Inc. Method and apparatus for completely hiding refresh operations in a dram device using clock division
US6415353B1 (en) 1998-10-01 2002-07-02 Monolithic System Technology, Inc. Read/write buffers for complete hiding of the refresh of a semiconductor memory and method of operating same
US5999474A (en) 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
US6075740A (en) 1998-10-27 2000-06-13 Monolithic System Technology, Inc. Method and apparatus for increasing the time available for refresh for 1-t SRAM compatible devices
US6282123B1 (en) 1998-12-21 2001-08-28 Lattice Semiconductor Corporation Method of fabricating, programming, and erasing a dual pocket two sided program/erase non-volatile memory cell
US6232631B1 (en) 1998-12-21 2001-05-15 Vantis Corporation Floating gate memory cell structure with programming mechanism outside the read path
US6180453B1 (en) 1998-12-21 2001-01-30 Vanguard International Semiconductor Corporation Method to fabricate a DRAM cell with an area equal to five times the minimum used feature, squared
US6064595A (en) 1998-12-23 2000-05-16 Vantis Corporation Floating gate memory apparatus and method for selected programming thereof
US6145069A (en) 1999-01-29 2000-11-07 Interactive Silicon, Inc. Parallel decompression and compression system and method for improving storage density and access speed for non-volatile memory and embedded memory devices
US6218234B1 (en) 1999-04-26 2001-04-17 Chartered Semiconductor Manufacturing, Ltd. Dual gate and double poly capacitor analog process integration
JP4264607B2 (ja) * 1999-05-19 2009-05-20 ソニー株式会社 コンパレータおよびこれを駆動系に用いた表示装置、並びにコンパレータの駆動方法
US6841821B2 (en) * 1999-10-07 2005-01-11 Monolithic System Technology, Inc. Non-volatile memory cell fabricated with slight modification to a conventional logic process and methods of operating same
US6329240B1 (en) 1999-10-07 2001-12-11 Monolithic System Technology, Inc. Non-volatile memory cell and methods of fabricating and operating same
US6457108B1 (en) 1999-10-07 2002-09-24 Monolithic System Technology, Inc. Method of operating a system-on-a-chip including entering a standby state in a non-volatile memory while operating the system-on-a-chip from a volatile memory
US6324095B1 (en) * 2000-05-09 2001-11-27 Agere Systems Guardian Corp. Low voltage flash EEPROM memory cell with improved data retention
KR100393229B1 (ko) 2001-08-11 2003-07-31 삼성전자주식회사 자기 정렬된 게이트 구조를 포함하는 불휘발성 메모리장치 제조 방법 및 이에 의한 불휘발성 메모리 장치
US20040206999A1 (en) * 2002-05-09 2004-10-21 Impinj, Inc., A Delaware Corporation Metal dielectric semiconductor floating gate variable capacitor
JP3906177B2 (ja) * 2002-05-10 2007-04-18 株式会社東芝 不揮発性半導体記憶装置
US7046549B2 (en) * 2003-12-31 2006-05-16 Solid State System Co., Ltd. Nonvolatile memory structure
US6930002B1 (en) * 2004-04-29 2005-08-16 United Microelectronics Corp. Method for programming single-poly EPROM at low operation voltages
US7595682B2 (en) * 2005-02-24 2009-09-29 Macronix International Co., Ltd. Multi-stage charge pump without threshold drop with frequency modulation between embedded mode operations
US7257033B2 (en) * 2005-03-17 2007-08-14 Impinj, Inc. Inverter non-volatile memory cell and array system
US7447064B1 (en) * 2006-03-27 2008-11-04 National Semiconductor Corporation System and method for providing a CMOS compatible single poly EEPROM with an NMOS program transistor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08227983A (ja) * 1994-11-11 1996-09-03 Nkk Corp 不揮発性半導体記憶装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8958245B2 (en) 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US9042174B2 (en) 2010-06-17 2015-05-26 Ememory Technology Inc. Non-volatile memory cell
JP2013102119A (ja) * 2011-11-07 2013-05-23 Ememory Technology Inc 不揮発性メモリーセル

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