TWI489593B

TWI489593B - 反及閘快閃記憶體之熱載子程式化

Info

Publication number: TWI489593B
Application number: TW100114082A
Authority: TW
Inventors: Shaw Hung Ku; I Chen Yang
Original assignee: Macronix Int Co Ltd
Priority date: 2011-04-22
Filing date: 2011-04-22
Publication date: 2015-06-21
Also published as: TW201244017A

Description

反及閘快閃記憶體之熱載子程式化

本發明係關於快閃記憶體技術，特別是關於在反及閘組態中合適作為低電壓程式化及抹除操作的快閃記憶體。

快閃記憶體是非揮發積體電路記憶體技術的一類。傳統的快閃記憶體使用浮動閘極記憶胞。隨著記憶裝置之密度提升，浮動閘極記憶胞之間逾加靠近，儲存在相鄰浮動閘極中的電荷交互影響即造成問題，因此形成限制，使得採用浮動閘極之快閃記憶體密度無法提升。另一種快閃記憶體所使用之記憶胞稱為電荷捕捉記憶胞，其採用電荷捕捉層取代浮動閘極。電荷捕捉記憶胞係利用電荷捕捉材料，不會如浮動閘極造成個別記憶胞之間的相互影響，並且可以應用於高密度的快閃記憶體。

典型的電荷儲存記憶胞包含一場效電晶體(FET)結構，其中包含由通道所分隔之源極與汲極，以及藉由一電荷儲存結構而與通道分離的閘極，其中該電荷儲存結構包含穿隧介電層、電荷儲存層(浮動閘極或介電層)、與阻障介電層。較早的傳統設計如SONOS裝置，其中源極、汲極與通道形成於矽基材(S)上，穿隧介電層則由氧化矽(O)之上，電荷儲存層由氮化矽形成(N)，阻障介電層由氧化矽(O)形成，而閘極則為多晶矽(S)。

快閃記憶體裝置通常可以使用反及閘(NAND)或是反或閘(NOR)架構來施作，但也可以是其他的架構，包括及閘(AND)架構。此反及閘(NAND)架構特別因為其在資料儲存應用方面的高密度及高速的優點而受到青睞。而反或閘(NOR)架構則是適合於例如是程式法儲存等其他應用上，因為隨機存取是重要的功能需求。在一反及閘(NAND)架構中，程式化過程通常是依賴富勒-諾得漢(FN)穿隧，且需要高電壓，通常是在20伏特數量級，且需要高電壓電晶體來處理。此額外的高電壓電晶體及搭配使用於邏輯和其他資料流的電晶體於同一積體電路中，會造成製程的複雜性增加。如此則會增加此裝置的製造成本。

因此，需要提供一種新的記憶體技術，其可以在反及閘(NAND)架構中利用低電壓即可程式化操作。

本發明係關於記憶裝置及其操作方法。根據本發明之一目的，揭露一種記憶體，包含複數個記憶胞串聯安排於一半導體主體中；複數條字元線，該複數條字元線中的每一條字元線與該複數個記憶胞中對應的記憶胞耦接；以及與該複數條字元線耦接的控制電路。該控制電路適用於程式化該複數個記憶胞中與一選取字元線對應的一選取記憶胞。該程式化藉由偏壓該複數個記憶胞的一第一及一第二端之一者至一設定電壓；降低施加至該複數個記憶胞的該第一及第二端之該一者的電壓階級自該設定電壓至一位元線程式化電壓；施加一導通電壓至與未選取記憶胞所對應的字元線；以及施加一程式化電壓至與該選取記憶胞所對應的該選取字元線。

該半導體主體包含一淡摻雜基板區域。該淡摻雜基板區域的摻雜濃度小於或等於5x10¹² cm^-2 。該淡摻雜基板區域包括一N-型態摻雜區域。

每一個記憶胞包括一各自的電荷捕捉結構。該電荷捕捉結構可以形成於一淡摻雜基板區域之上。該電荷捕捉結構包括各自的通道氧化層，每一個通道氧化層的厚度小於90埃。

施加至該選取字元線的該程式化電壓小於或等於17伏特。該導通電壓係在3~8伏特範圍間。

施加該設定電壓導致該半導體主體中的反轉。

偏壓該複數個記憶胞的第一及一第二端之一者的步驟是在一第一時間區間內進行，且其中降低該電壓階級、施加該導通電壓以及施加該程式化電壓的步驟是在該第一時間區間後的一第二時間區間內進行。

進行偏壓該複數個記憶胞的第一及一第二端之一者的同時施加一接地電壓階級至該複數個記憶胞的第一及一第二端之另一者以及至該複數條字元線中的每一條。

根據本發明之另一目的，一種記憶體，包含一第一串列串聯安排於一半導體主體中；一第二串列串聯安排於該半導體主體中；複數條字元線，該複數條字元線中的每一條字元線與該複數個記憶胞中各自的該第一串列記憶胞之一及該第二串列記憶胞之一耦接；以及與該複數條字元線耦接的控制電路。該控制電路適用於程式化該第一串列中與一選取字元線對應的一選取記憶胞。此程式化可以藉由以下步驟達成：施加一位元線程式化電壓至該第一串列記憶胞中的一第一及一第二端之一者；維持該第二串列記憶胞中的該第一及第二端兩者在該接地階級電壓；施加一導通電壓至與未選取記憶胞所對應的字元線；以及施加一程式化電壓至與該選取記憶胞所對應的該選取字元線。

施加該設定電壓導致該半導體主體中的反轉。

該控制電路更進一步組態為，於一第一時間區間內偏壓該第一串列記憶胞中的第一及一第二端之一者至一設定電壓，並且同時施加一接地電壓階級至該第一串列記憶胞中的第一及一第二端之另一者、該複數條字元線中的每一條、以及該第二串列記憶胞中的第一及第二端兩者。施加該位元線程式化電壓、維持該第二串列記憶胞中的該第一及第二端兩者在該接地階級電壓、施加該導通電壓以及施加該程式化電壓的步驟皆是在該第一時間區間後的一第二時間區間內進行。

施加該位元線程式化電壓包括降低施加至該第一串列記憶胞中的該第一及第二端之該一者的電壓階級自該設定電壓至該位元線程式化電壓。

本發明以下的實施例描述係搭配圖式1到8進行說明。

第1A和1B圖分別顯示複數個電荷捕捉快閃記憶胞串聯在一起成為反及閘串列的剖面示意圖，及進行FN穿隧程式化的偏壓示意圖，其是在反及閘快閃記憶體架構中的典型操作。第1C圖顯示第1A和1B圖中所示反及閘串列的簡要示意圖。

第1A圖顯示對一包括目標記憶胞(第1C圖中的記憶胞A)於一選取位元線上的反及閘串列之偏壓示意圖，而第1B圖顯示對一位於未選取位元線上的反及閘串列之偏壓示意圖。使用能隙工程SONOS電荷捕捉技術以實施反及閘快閃記憶體的一技術可參閱Lue之美國專利第7315474號，其在此引為參考資料。反及閘串列可以使用許多不同的組態實施，包括鰭形場效電晶體技術、淺溝渠隔離技術、垂直反及閘技術等等。某些垂直反及閘結構的範例，請參閱Kim等人標題為"Non-volatile memory device,method of operating same and method of fabricating the same"的歐洲專利第EP 2048709號。

請參閱第1A圖，此記憶胞形成於一半導體主體10中。對n通道記憶胞而言，半導體主體10可以是一個於半導體晶片的更深的n井內之隔離的p井。替代地，半導體主體10可以由絕緣層或是其他類似地方式隔離。某些實施例可以使用p通道記憶胞，其中半導體主體10中的摻雜是n型。

複數個快閃記憶胞可以安排成沿著一個與字元線方向正交的位元線方向排列之串列。字元線22-27沿伸通過一些平行的反及閘串列。節點12-18是由半導體主體中的n型區域(對n通道裝置而言)，且作為記憶胞的源/汲極區域。一個由金氧半電晶體形成的第一切換開關具有一閘極於接地選擇線GSL 21中，其連接於具有第一字元線22(第1C圖中的WL0)的對應記憶胞與由半導體主體10中的n型區域形成之一接點11之間。此接點11與共同源極線CS 30連接。一個由金氧半電晶體形成的第二切換開關具有一閘極於串列選擇線SSL 28中，其連接於具有最後字元線27的對應記憶胞與由半導體主體10中的n型區域形成之一接點19之間。此接點19與位元線BL 31連接。在此例示實施例中的第一及第二切換開關是金氧半電晶體，此範例中具有二氧化矽的閘介電層7和8。

在此例示中，為了簡化起見此串列中具有六個記憶胞。在典型的組態中，一個反及閘串列可以包含16、32或更多個記憶胞串聯安排。這些記憶胞所對應的字元線22-27具有電荷捕捉結構9於字元線與半導體主體10中通道區域之間。此記憶胞中的電荷捕捉結構9可以是介電電荷捕捉結構、浮動閘極電荷捕捉結構、或是其他合適作為使用此處所描述技術來程式化的快閃記憶體結構。此外，反及閘快閃結構的實施例中已經開發出沒有接面的樣態，其中節點13-17，且選擇性地包括節點12和18可以自此結構中省略。

第1A圖顯示一習知技術反及閘(NAND)架構快閃記憶體的剖面圖，其中誘發FN穿隧以對與字元線24對應之記憶胞進行程式化的偏壓示意圖。根據此處所顯示的偏壓，接地選擇線GSL偏壓至大約為0V而共同源極線接地，使得與接地選擇線GSL 21對應之第一切換開關是關閉的，且串列選擇線SSL偏壓至約V_CC 而所選取位元線也是接地，使得與串列選擇線SSL 28對應之第二切換開關是開啟的。在這些條件下，與反及閘串列相關的區域33中的半導體主體是預充電至約0V。此選取字元線24被偏壓至一高電壓程式化階級V-PGM，在某些實施例中可以高達20~22伏特的數量級。選擇如此高的電壓足以導致主體10中的熱電子穿隧進入所選取記憶胞的電荷捕捉結構9中。同時，未選取字元線22、23、25~27被偏壓至一導通電壓V-PASS，其係比V-PGM還小於一個可以抑制此串列中未選取細胞的程式化之電壓。舉例而言，記憶胞C的閘極自字元線25接收導通電壓V-PASS，且雖然記憶胞C具有被設定為程式化的一主體區域，此低的導通電壓V-PASS仍足以干擾記憶胞C的程式化過程。

第1B圖顯示一習知技術反及閘(NAND)架構快閃記憶體的剖面圖，其係對分享第1A圖中字元線22~27之反及閘串列未選取位元線的偏壓示意圖。由圖中可以發現，所有字元線、接地選擇線GSL與串列選擇線SSL皆與第1A圖所示的偏壓相同。類似地，共同源極線30也是接地。然而，未選取的位元線偏壓至約為V_CC 的階級。如此會將第二切換開關關閉，其與串列選擇線SSL對應，且將區域35中的半導體主體與未選取的位元線BL 32解除耦接。其結果是，區域35中的半導體主體會由施加至字元線22~27電壓所產生的電容耦合自我壓升，其可以防止足以干擾未選取反及閘串列之記憶胞中電荷捕捉結構的電場形成。根據電容性自我壓升之所謂的遞增步進脈衝程式化(ISSP)操作是業界所熟知的。

第1A~1C圖中所描述的程式化操作雖然可以有效率，但是其仍具有某些缺點。一個問題是程式化電壓階級V-PGM需要如此的高電壓階級(例如20~22伏特)。如此的高電壓需要會對某些記憶裝置的半導體結構造成設計上的限制，而使得半導體結構的微縮變得很困難。

例如第1A~1C圖中所描述的傳統程式化操作的另一個問題是其僅允許導通電壓V-PASS很小範圍的變動以防止干擾。另一方面，假如導通電壓V-PASS太低的話，則不會有足夠的電容耦合效應來對例如第1B圖中所示的未選取反及閘串列升壓，而會對與目標記憶胞(第1C圖中的記憶胞A)分享字元線的記憶胞(第1C圖中的記憶胞B)產生干擾。另一方面，假如導通電壓V-PASS太高的話，則可能會在選取反及閘串列中的未選取記憶胞(第1C圖中的記憶胞C)產生熱載子注射。其結果是，導通電壓V-PASS必須小心地控制在介於其上下邊界之間。舉例而言，典型的導通電壓V-PASS範圍是介於9~11伏特之間。如此嚴謹的控制會因為製程或環境變動等因素而十分困難。

如此傳統程式化操作的另一個問題是有時候會發生所謂的閘極誘發汲極漏電(GIDL)問題，舉例而言在接地選擇線GSL與字元線WL0的記憶胞之間的接面發生。此閘極誘發汲極漏電(GIDL)問題是難以避免的，且會在裝置微縮後變得更嚴重。

傳統反及閘記憶裝置及程式化操作的這些及其他的缺點可以藉由使用本發明所描述的裝置及方法加以克服。一種改良的反及閘記憶裝置可以具有與第1A和1B圖中類似的反及閘記憶胞達成，其中每一個記憶胞包括一個電荷捕捉結構於摻雜源極/汲極區域之間。然而，此處所揭露的反及閘記憶胞最好是形成於淡摻雜基板區域之上，舉例而言，具有摻雜濃度小於5x10¹² cm^-2 ，最好是大於零使得存在有少量的雜質。此淡摻雜基板允許在較低電壓階級的反轉。通常而言，此反及閘記憶胞是N型裝置，雖然P型裝置或許也可行且可以由熟習本技藝人士根據本發明的精神來實施。總而言之，本揭露主要係專注於N型裝置。在N型裝置中，源極/汲極區域包含N⁺ 摻雜區域，例如形成作為埋藏擴散區域。在如此的情況中，淡摻雜區域是N^- 型態摻雜，如此可幫助電子反轉。

此外，此處所揭露的記憶裝置及程式化操作可以允許降低程式化電壓階級V-PGM，例如程式化電壓階級V-PGM可以小於等於17伏特。舉例而言，程式化電壓階級V-PGM可以在13V≦V-PGM≦17V之間達成。在此處所描述的裝置及程式化操作中，通道電位(Vch)可以因為非常低的基板摻雜而被升壓至程式化電壓階級V-PGM的0.6倍或0.7倍。舉例而言，13V的程式化電壓可以將通道電位升壓至大約是7或8V，其可以誘發熱載子注入記憶胞的儲存節點。其結果是，可以使用一個較小的導通電壓V-PASS，舉例而言，在3V≦V-PASS≦8V之間，其可以幫助抑制閘極誘發汲極漏電(GIDL)。此外，程式化和讀取操作可以使用相同的導通電壓V-PASS。

第2A和2B圖顯示如此反及閘快閃記憶裝置的一個實施例。第2A圖顯示將複數個介電電荷捕捉快閃記憶胞串聯安排形成反及閘串列一部分的剖面圖，而第2B圖顯示包括第2A圖所示記憶胞的反及閘串列101和103之示意圖。

此反及閘串列101和103包括第一及第二切換開關，分別與接地選擇線GSL和串列選擇線SSL對應，其類似於第1A和1B圖所示，每一個係由金氧半電晶體形成，此電晶體具有閘極連接於一記憶胞與接點之間，其中此接點由一n型區域形成於半導體主體10內所構成。此狀況中的接地選擇線GSL，此接點可以與共同源極線CS連接；此狀況中的串列選擇線SSL，此接點可以與位元線BL連接。請參閱第2A圖，每一個記憶胞苦以與各自的字元線WL連接，例如第2A圖中所示的字元線23-25。這些記憶胞每一個也包括各自的電荷捕捉結構9介於字元線WL與半導體主體10內的通道區域之間。對n通道記憶胞而言，半導體主體10可以是一個於半導體晶片的更深的n井內之隔離的p井。替代地，半導體主體10可以由絕緣層或是其他類似地方式隔離。某些實施例可以使用p通道記憶胞，其中半導體主體10中的摻雜是n型。

複數個快閃記憶胞安排成沿著一個與字元線方向正交的位元線方向排列之串列。字元線WL沿伸通過一些平行的反及閘串列。例如是第2A圖中所示的節點14-15，是由半導體主體10中的n型區域(對n通道裝置而言)形成，且作為記憶胞的源/汲極區域。

在此例示中，為了簡化起見此串列中具有六個記憶胞。在典型的組態中，一個反及閘串列可以包含16、32或更多個記憶胞串聯安排。這些記憶胞所對應的字元線WL0-WL5具有電荷捕捉結構9於字元線與半導體主體10中通道區域之間。

必須注意的是，第2A圖中所示的記憶裝置可以包括淡摻雜基板區域40以抹除例如是n型通道裝置中的電子之少數載子的反轉。換句話說，反轉過程可以在與傳統沒有淡摻雜基板區域40之裝置相較相對更低的電壓階級發生。此淡摻雜基板區域40可以摻雜與源/汲極區域14和15相同的導電型態。舉例而言，對一n通道裝置，此淡摻雜基板區域40可以是n^- 摻雜區域。對包括淡摻雜基板區域40的實施例，此淡摻雜區域可以具有摻雜濃度小於等於5x10¹² cm^-2 。此淡摻雜區域40可以使用例如是已知的擴散製程方式形成。

此記憶胞中的電荷捕捉結構9可以是介電電荷捕捉結構、浮動閘極電荷捕捉結構、或是其他合適作為使用此處所描述技術來程式化的快閃記憶體結構。此外，反及閘快閃結構的實施例中已經開發出沒有接面的樣態，其中節點13-17，且選擇性地包括節點12和18可以自此結構中省略。

第2B圖顯示本發明所揭露之將複數個介電電荷捕捉快閃記憶胞串聯安排形成反及閘串列101和103，及其程式化操作時偏壓之示意圖。在第2B圖中，反及閘串列101是一選取記憶串列，其包括一目標記憶胞(記憶胞A)於字元線WL2上以進行程式化操作。反及閘串列103是一未選取記憶串列與一未選取位元線BL1連接。與第1C圖相較，可以發現在第2B圖中的程式化位元線與程式化干擾位元線電壓係與第1C圖中的相反。

第3圖顯示第2圖之選取反及閘串列101的程式化操作時其操作信號的一範例時序示意圖。更具體而言，第3圖中顯示未選取字元線信號105、選取字元線信號106、串列選擇線SSL信號107及接地選擇線GSL信號108。為了程式化目標記憶胞A，未選取字元線信號105施加至未選取字元線WL0、WL1和WL3~WL5，選取字元線信號106施加至選取字元線WL2，串列選擇線SSL信號107自位元線BL0通過串列選擇切換開關施加至基板，而接地選擇線GSL信號108自共同源極線CS通過接地選擇切換開關施加至基板。

在時間t0時，反及閘串列101是在準備狀態，其信號105到108皆設定為0V。在時間t1時或之前，程式化操作被，舉例而言根據已知記憶體控制系統藉由內部命令，而初始啟動。在響應時，如第2B圖所示，施加一個約為Vcc的電壓至串列選擇線SSL，開啟此串列選擇切換開關，且施加≦0V的電壓至接地選擇線GSL，關閉此接地選擇切換開關。在時間t1時，串列選擇線SSL信號107包括一設定脈衝111通過位元線BL0施加至選取反及閘串列101的基板。此設定脈衝111超出Vcc一個預定的值，舉例而言，某些電壓範圍在串列選擇線SSL的臨界電壓<Vcc<設定脈衝111。此設定脈衝111創造一種情況是其中串列選擇切換開關的汲極電壓較閘極處更高，具有將電子吸入通道區域的效果，換句話說，其在此選取串列中初始此反轉過程。注意的是此效應並不會於未選取串列103發生，其中位元線BL1係施加0V。

在時間t2時，當施加程式化電壓至記憶胞A的選取字元線WL2時，記憶胞A靠近或通道中的熱電子被拉至記憶胞A的電荷捕捉結構9中。必須注意的是第3圖中的電壓階級並未依比例繪製，且必須理解V-PGM>V-PASS。在時間t2時，V-PASS施加至未選取的記憶胞，但是V-PASS並沒有強到允許熱電子可以克服被捕捉至例如是記憶胞B和C的未選取記憶胞中的電荷捕捉結構9所需之能障高度。最後，在時間t3時，所有的電壓皆回到0V且此程式化操作完成。熟習本記憶人士應當可以理解在某些介於t2和t3之間的時段中可以選取允許適當的時間使熱電子穿隧進入電荷捕捉結構9中，且可以根據不同的因素例如是裝置尺寸及材料而變動。

接著，請參閱第4A及4B圖，這些圖表顯示程式化電壓與通道氧化層厚度的範例，其可以用來作為第2A及2B圖中所示裝置的特定應用。舉例而言，如第4A圖所示，在某些實施例中，大約17V的程式化電壓可以作為V-PGM，且導通電壓V-PASS大約是7~13V。如第4A圖所示，顯著數目的電子被注入選取記憶胞A的電荷捕捉結構9中，而未選取記憶胞B僅有少數。

第4C圖顯示一實施例的記憶胞之簡要剖面示意圖，其顯示出與字元線24相關記憶胞的範例電荷捕捉結構9之放大圖。其他的記憶胞與第4C圖中所示的相同，所以為了簡化起見僅顯示一個記憶胞。此電荷捕捉結構9包括一通道氧化層9c直接於基板10之上，或是更具體而言，於基板的淡摻雜區域40之上。之後，一浮動閘極(電荷儲存)層9b直接提供於通道氧化層9c之上。一阻擋介電層9a直接提供於浮動閘極層9b之上。控制閘極24則直接於阻擋介電層9a之上。如此，舉例而言，此電荷捕捉結構9可以使用矽-氧化矽-氮化矽-氧化矽-矽(SONOS)的結構形成。然而，也可以使用其他的電荷捕捉結構。

第4B圖顯示本發明程式化操作可以有益地允許相對厚的通道氧化層於第2A及2B圖中所示記憶胞的電荷捕捉結構9。舉例而言，通道氧化層9c之厚度T9c可以是在79到91埃的範圍間。較厚的通道氧化層可以需要略長的程式化時間(例如圖3中較長的時間於t2和t3之間)，所以最好是T9c厚度小於90埃。然而，具有較厚通道氧化層的記憶胞可以有較長保存時間的優點，所以也可以使用其他的厚度。

第5圖顯示傳統反及閘記憶串列與本發明之字元線WL0分佈的比較。如第5圖所示，因為本發明的反及閘快閃記憶裝置具有較傳統反及閘記憶裝置更低的程式化電壓V-PGM及導通電壓V-PASS電壓階級，本發明的反及閘快閃記憶裝置可以因為消除閘極誘發汲極漏電(GIDL)而具有顯著減少字元線WL0分佈的優點仍能足以產生熱載子於此區域中。

第6圖顯示本發明選取記憶胞A於程式化操作時如何發生熱載子注射的能帶示意圖。必須注意第6圖係顯示電子注射，因為其是在N型通道裝置中發生。熟知此技藝人士可以理解在P型通道裝置中是電洞注射。於程式化操作時，較高的串列選擇脈衝111提供能量給基板中的電子，包括於淡摻雜基板區域40中的電子。能帶間穿隧使電子加速，且這些電子變成熱電子。施加程式化電壓V-PGM吸引這些熱電子，提供足夠的能量以克服通道氧化層中的能障，使得熱電子注射進入浮動閘極(FG)層。

第7圖顯示實驗數據的結果，顯示如何達成足夠的臨界電壓Vt差異使得允許決定一記憶胞是否被程式化或抹除。舉例而言，在第7圖中，因為其間的臨界電壓差值大約是3.5V而可以將抹除記憶胞B自記憶胞A中分辨出來。

第8圖顯示積體電路的簡化示意圖，其使用此處所描述之熱載子注入程式化的反及閘快閃記憶體。此積體電路210包括使用電荷捕捉或是浮動閘極記憶胞的一記憶體陣列212，其形成於舉例而言，一半導體基板之上。字元線(或列)接地選擇及串列選擇解碼器(包括合適的驅動器)214與複數條字元線216、串列選擇線、和接地選擇線耦接且電性溝通，且沿著記憶陣列212的列方向排列。位元線(行)解碼器及驅動器218與複數條位元線220電性溝通且沿著記憶陣列212的行方向排列，以自陣列212的記憶胞讀取資料或寫入資料至其中。位址係由匯流排222提供給字元線及串列選擇解碼器214與位元線解碼器218。方塊224中的感測放大器與資料輸入結構，包括讀取、程式化及抹除模式的電流源，經由資料匯流排226與位元線解碼器218耦接。資料由積體電路210上的輸入/輸出埠提供給資料輸入線228，或者由積體電路210其他內部/外部的資料源，輸入至方塊224中的資料輸入結構。其他電路230係包含於積體電路210之內，例如泛用目的處理器或特殊目的應用電路，或是模組組合以提供由陣列所支援的系統單晶片功能。資料由方塊224中的感測放大器，經由資料輸出線232，提供至積體電路210，或提供至積體電路210內部/外部的其他資料終端。

在本實施例中所使用的控制器234，使用了偏壓調整狀態機構，控制了偏壓調整供應電壓及電流源236的應用，例如讀取、程式化、抹除、抹除確認以及程式化確認電壓或電流施加於字元線或位元線上，並使用存取控制流程控制了字元線/源極線的操作。該控制器也應用切換序列來誘發此處所描述之熱載子程式化。控制器234可以使用業界所熟知的特殊功能邏輯電路來實施。在替代實施例中，該控制器234包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器234係由特殊目的邏輯電路與通用目的處理器組合而成。

雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。

本段僅與US 37 CFR 1.77相關，故未翻譯

7、8．．．閘介電層

9．．．電荷捕捉結構

10．．．半導體主體

11、19．．．接點

12~18．．．節點

21．．．接地選擇線GSL

22~27．．．字元線

28．．．串列選擇線SSL

30．．．共同源極線CS

31．．．位元線

32．．．未選取位元線

40．．．淡摻雜基板區域

101、103．．．反及閘串列

210．．．積體電路

212．．．反及閘快閃記憶體

214．．．字元線/串列選擇解碼器及驅動器

216．．．字元線

218．．．位元線解碼器

220．．．位元線

222、226‧‧‧匯流排

224‧‧‧感測放大器/資料輸入結構

234‧‧‧控制器(熱載子注射程式化、FN抹除)

236‧‧‧偏壓調整供應電壓

228‧‧‧資料輸入線

230‧‧‧其他電路

232‧‧‧資料輸出線

本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：

第1A和1B圖分別顯示一選取反及閘串列及一未選取反及閘串列的剖面示意圖，其是使用傳統的程式化操作偏壓。

第1C圖顯示第1A和1B圖中所示反及閘串列的簡要示意圖。

第2A圖顯示根據本發明實施例之反及閘快閃記憶串列一部分的剖面圖。

第2B圖顯示根據本發明實施例之反及閘快閃記憶串列的示意圖。

第3圖顯示第2A及2B圖之反及閘串列的程式化操作時其操作信號的一範例時序示意圖。

第4A及4B圖的圖表顯示程式化電壓與通道氧化層厚度的範例，其可以用來作為第2A及2B圖中所示裝置的特定應用。

第4C圖顯示一實施例的記憶胞之簡要剖面示意圖，其顯示出一範例電荷捕捉結構之放大圖。

第5圖顯示傳統反及閘記憶串列與本發明之字元線WL0分佈的比較。

第6圖顯示本發明於程式化操作時如何發生熱載子注射的能帶示意圖。

第7圖顯示實驗數據的結果，顯示如何達成足夠的臨界電壓Vt差異使得允許決定一記憶胞是否被程式化或抹除。

第8圖係可應用本發明所描述熱載子注射程式化反及閘快閃記憶體之積體電路的方塊示意圖。

101、103．．．反及閘串列

Claims

一種記憶體，包含：複數個記憶胞串聯安排於一半導體主體中；複數條字元線，該複數條字元線中的每一條字元線與該複數個記憶胞中對應的記憶胞耦接；以及控制電路，與該複數條字元線耦接，該控制電路適用於藉由下列步驟程式化該複數個記憶胞中與一選取字元線對應的一選取記憶胞：偏壓該複數個記憶胞的一串列選擇線至一設定電壓；降低施加至該複數個記憶胞的該第一及第二端之該一者的電壓階級自該設定電壓至一位元線程式化電壓；施加一導通電壓至與未選取記憶胞所對應的字元線；以及施加一程式化電壓至與該選取記憶胞所對應的該選取字元線；其中，該位元線程式化電壓大於該串列選擇線的一臨界電壓，該程式化電壓大於該導通電壓。
如申請專利範圍第1項所述之記憶體，其中該半導體主體包含一淡摻雜基板區域。
如申請專利範圍第2項所述之記憶體，其中該淡摻雜基板區域的摻雜濃度小於或等於5x10¹² cm^-2 。
如申請專利範圍第2項所述之記憶體，其中該淡摻雜基板區域包括一N^- 型態摻雜區域。
如申請專利範圍第1項所述之記憶體，其中該複數個記憶胞中的每一個記憶胞包括一各自的電荷捕捉結構。
如申請專利範圍第5項所述之記憶體，其中該電荷捕捉結構係形成於一淡摻雜基板區域之上。
如申請專利範圍第5項所述之記憶體，其中該電荷捕捉結構包括各自的通道氧化層，每一個通道氧化層的厚度小於90埃。
如申請專利範圍第1項所述之記憶體，其中施加至該選取字元線的該程式化電壓小於或等於17伏特。
如申請專利範圍第8項所述之記憶體，其中該導通電壓係在3~8伏特範圍間。
如申請專利範圍第1項所述之記憶體，其中施加該設定電壓導致該半導體主體中的反轉。
如申請專利範圍第1項所述之記憶體，其中偏壓該複數個記憶胞的第一及一第二端之一者的步驟是在一第一時間區間內進行，且其中降低該電壓階級、施加該導通電壓以及施加該程式化電壓的步驟是在該第一時間區間後的一第二時間區間內進行。
如申請專利範圍第1項所述之記憶體，其中進行偏壓該複數個記憶胞的第一及一第二端之一者的同時施加一接地電壓階級至該複數個記憶胞的第一及一第二端之另一者以及至該複數條字元線中的每一條。
一種記憶體，包含：複數個記憶胞的一第一串列串聯安排於一半導體主體中；複數個記憶胞的一第二串列串聯安排於該半導體主體中；複數條字元線，該複數條字元線中的每一條字元線與該複數個記憶胞中各自的該第一串列記憶胞之一及該第二串列記憶胞之一耦接；以及控制電路，與該複數條字元線耦接，該控制電路適用於藉由下列步驟程式化該複數個記憶胞的該第一串列中與一選取字元線對應的一選取記憶胞：偏壓一設定電壓至該第一串列記憶胞中的一串列選擇線；降低施加於該串列選擇線的電壓階級自該設定電壓至一位元線程式化電壓，該位元線程式化電壓大於該串列選擇線的臨界電壓；維持該第二串列記憶胞中的該第一及第二端兩者在該接地階級電壓；施加一導通電壓至與未選取記憶胞所對應的字元線；以及施加一程式化電壓至與該選取記憶胞所對應的該選取字元線，該程式化電壓大於該導通電壓。
如申請專利範圍第13項所述之記憶體，其中該半導體主體包含一淡摻雜基板區域。
如申請專利範圍第14項所述之記憶體，其中該淡摻雜基板區域的摻雜濃度小於或等於5x10¹² cm^-2 。
如申請專利範圍第14項所述之記憶體，其中該淡摻雜基板區域包括一N^- 型態摻雜區域。
如申請專利範圍第13項所述之記憶體，其中該複數個記憶胞中的每一個記憶胞包括一各自的電荷捕捉結構。
如申請專利範圍第17項所述之記憶體，其中該電荷捕捉結構係形成於一淡摻雜基板區域之上。
如申請專利範圍第17項所述之記憶體，其中該電荷捕捉結構包括各自的通道氧化層，每一個通道氧化層的厚度小於90埃。
如申請專利範圍第13項所述之記憶體，其中施加至該選取字元線的該程式化電壓小於或等於17伏特。
如申請專利範圍第20項所述之記憶體，其中該導通電壓係在3~8伏特範圍間。
如申請專利範圍第13項所述之記憶體，其中施加該設定電壓導致該半導體主體中的反轉。
如申請專利範圍第13項所述之記憶體，其中該控制電路更進一步組態為，於一第一時間區間內偏壓該第一串列記憶胞中的第一及一第二端之一者至一設定電壓，並且同時施加一接地電壓階級至該第一串列記憶胞中的第一及一第二端之另一者、該複數條字元線中的每一條、以及該第二串列記憶胞中的第一及第二端兩者。
如申請專利範圍第23項所述之記憶體，其中施加該位元線程式化電壓、維持該第二串列記憶胞中的該第一及第二端兩者在該接地階級電壓、施加該導通電壓以及施加該程式化電壓的步驟皆是在該第一時間區間後的一第二時間區間內進行。