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JP2007088138A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

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JP2007088138A JP2005273656A JP2005273656A JP2007088138A JP 2007088138 A JP2007088138 A JP 2007088138A JP 2005273656 A JP2005273656 A JP 2005273656A JP 2005273656 A JP2005273656 A JP 2005273656A JP 2007088138 A JP2007088138 A JP 2007088138A
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Abstract

【課題】
接合リーク電流の発生が軽減されたエレベーテッド・ソース／ドレイン構造を有する半導体装置の製造方法を提供することができる。
【解決手段】
本発明に係る半導体装置の製造方法は、半導体基板１０２表面の所定の位置に溝部１０５を形成する工程と、溝部１０５を埋設するとともに、半導体基板１０２表面から突出した形状を有する素子分離膜１０６を形成する工程と、半導体基板１０２および素子分離膜１０６を覆うように膜１０８を形成する工程と、膜１０８を選択的に除去して、半導体基板１０２上に露出する素子分離膜１０６の側壁１０６ａに保護膜１１０を形成する工程と、半導体基板１０２上にゲート電極部１２３を作製する工程と、保護膜１１０とゲート電極部１２３との間の半導体基板１０２の表面にエピタキシャル層１２４を形成する工程と、エピタキシャル層１２４の少なくとも一部にシリサイド層１３０を形成する工程と、を含む。
【選択図】 図４

Description

本発明は、エレベーテッド・ソース／ドレイン構造を有する半導体装置の製造方法に関する。
従来、半導体基板に接合深さの浅いエクステンション領域を形成し、短チャネル特性を改善する技術が用いられている。また、ソース／ドレイン領域を低抵抗化する為に、当該領域上にシリサイド層が設けられている。しかしながら、シリサイド層の下方の接合深さ（高濃度Ｓｉ層の深さ）が薄いと、接合リーク電流が急増する。このため、ソース／ドレイン領域上に選択エピタキシャル成長を行うことによりエレベーテッド・ソース／ドレイン構造を形成し、短チャネル特性を改善するとともに接合リーク電流の低減を図る技術が公知の技術として知られている（例えば、非特許文献１）。
このような技術を用いた従来の半導体装置の製造方法としては、例えば特許文献１に記載されたものがある。同文献に記載された半導体装置の製造方法においては、まず、半導体基板上の素子分離膜とゲート電極部との間に、エピタキシャル層を形成する。その後、素子分離膜とエピタキシャル層との間の凹部を埋め込むように、ポリシリコン膜を形成する。
さらに、半導体装置の製造方法としては、特許文献２に記載されたものがある。同文献に記載された半導体装置の製造方法の工程断面図を図５〜図６に示す。
この半導体装置の製造方法は、まず、半導体基板２０２に形成された溝部を埋設するとともに、半導体基板２０２の表面から突出した形状を有する素子分離膜２０６を形成する（図５（ａ））。そして、通常の方法に従い、ゲート酸化膜２１２と、ゲート電極２１６とを形成する。ゲート電極２１６を形成した後、ゲート電極２１６等をマスクとしたイオン注入法により、半導体基板２０２の表層に、エクステンション領域２１８、２１９を形成する。そして、全体を覆うように絶縁膜（不図示）を形成した後、エッチバックを行い、ゲート電極２１６の側壁にサイドウォール２２２を形成する。このような工程により、ゲート酸化膜２１２と、ゲート電極２１６と、サイドウォール２２２とからなるゲート電極部２１３が形成される（図５（ｂ））。また、サイドウォール２２２を作製する際のエッチング工程等により、素子分離膜２０６の側壁に凹部２０６ａが形成される。
次いで、半導体基板２０２と、ゲート電極部２１３と、素子分離膜２０６とを覆うように絶縁膜（不図示）を形成する。この絶縁膜を選択的に除去して、半導体基板２０２上に露出する素子分離膜２０６の凹部２０６ａに保護膜２１０を形成する（図５（ｃ））。
次いで、保護膜２１０とゲート電極部２１３との間の半導体基板２０２の表面にエピタキシャル層２１４を形成する（図６（ａ））。そして、エピタキシャル層２１４の表層およびゲート電極２１６の表層にシリサイド層２３０を形成する（図６（ｂ））。その後、通常のＣＭＯＳ半導体の製造プロセスに準拠し半導体装置を製造する。
このように、特許文献２に記載の半導体装置の製造方法は、エピタキシャル層２１４を形成する直前に、素子分離膜２０６の側壁に保護膜２１０を形成する方法である。保護膜２１０を予め形成することにより、露出している半導体基板２０２表面を平坦にし、当該表面に形成されるエピタキシャル層の成長速度を等しくして均一な膜厚のエピタキシャル層２１４を形成する。そして、当該公報には、このようなエピタキシャル層２１４に層厚の均一なシリサイド層２３０を形成することにより、接合リーク電流を低減することができると記載されている。
このような観点からは、素子分離膜２０６の保護膜２１０を、ゲート電極部２１３を作製した後に形成し、保護膜２１０がエッチング等により損傷を受けないようにすることが望まれる。つまり、ゲート電極部２１３を作製する前に保護膜２１０を形成すると、サイドウォール２２２等を形成する際に保護膜２１０が損傷を受け、層厚の均一なシリサイド層２３０を形成することができないためである。
また、特許文献３には、埋込型の素子分離膜を半導体基板に形成した後、当該素子分離膜上に、半導体基板表面から突出するようにストッパー絶縁膜を形成する工程を有する半導体装置の製造方法が記載されている。
S.S.Wong et al."Elevated Source/Drain MOSFET,"IEDM Tech.Dig.,p634,1984 特開平１１−３５４７８４号公報 特開２０００−３１４８０号公報 特開２０００−２６０９５２号公報
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
第一に、特許文献１，２に記載の従来技術においては、依然として接合リーク電流が発生する場合があった。
第二に、特許文献３に記載の従来技術においては、埋込型の素子分離膜を半導体基板に形成した後、当該素子分離膜上に、半導体基板表面から突出するようにストッパー絶縁膜を形成する必要があり、製造工程が煩雑になる。
本発明者は、上記課題のうち接合リーク電流を抑制するためには、特許文献１，２の製造方法では充分ではなく、素子分離膜の側壁に凹部が形成されないようにすることが必要であることを見出した。
つまり、ゲート電極の側壁にサイドウォールを形成する際、素子分離膜が形成されていると、素子分離膜全体がエッチングされる。これにより、素子分離膜の側壁に凹部（以下、ディボットともいう）が形成され、素子分離膜が埋設されていた溝部において半導体基板の表面が露出する。この状態で、素子分離膜の側壁に保護膜を形成すると、例えば図７に示すように、半導体基板と素子分離膜との間に段差が形成される。そのため、シリサイド層が段差に落ち込むように形成され、依然として、接合リーク電流が発生することがあった。
本発明は上記事情を鑑みてなされたものであり、以下の構成を有する。
本発明に係る半導体装置の製造方法は、半導体基板表面の所定の位置に溝部を形成する工程と、
前記溝部を埋設するとともに、前記半導体基板表面から突出した形状を有する素子分離膜を形成する工程と、
前記半導体基板および前記素子分離膜を覆うように膜を形成する工程と、
前記膜を選択的に除去して、前記半導体基板上に露出する前記素子分離膜の側壁に保護膜を形成する工程と、
前記半導体基板上にゲート電極部を作製する工程と、
前記保護膜と前記ゲート電極部との間の前記半導体基板の表面にエピタキシャル層を形成する工程と、
前記エピタキシャル層の少なくとも一部にシリサイド層を形成する工程と、
を含む。
本発明によれば、素子分離膜の側壁に備えられた保護膜を、ゲート電極部を作製する前に形成するという簡便な方法により、素子分離膜の側壁に凹部が形成されないようにすることができる。そのため、シリサイド層の層厚（形成深さ）を均一とすることができ、接合リーク電流の発生が軽減された半導体装置の製造方法を提供することができる。
本発明によれば、接合リーク電流の発生が軽減されたエレベーテッド・ソース／ドレイン構造を有する半導体装置の製造方法が提供される。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
本実施形態の半導体装置の製造方法は、図１〜４に示すように以下の工程を有する。
（ｉ）半導体基板１０２の表面の所定の位置に溝部１０５を形成する工程（図１（ａ））。
（ii）溝部１０５を埋設するとともに、半導体基板１０２の表面から突出した形状を有する素子分離膜１０６を形成する工程（図１（ｂ）〜（ｃ））。
（iii）半導体基板１０２および素子分離膜１０６を覆うように膜１０８を形成する工程（図２（ａ））。
（iv）膜１０８を選択的に除去して、半導体基板１０２上に露出する素子分離膜１０６の側壁１０６ａに保護膜１１０を形成する工程（図２（ｂ））。
（ｖ）半導体基板１０２上にゲート電極部１２３を作製する工程（図２（ｃ）〜図３（ｃ））。
（vi）保護膜１１０とゲート電極部１２３との間の半導体基板１０２の表面にエピタキシャル層１２４を形成する工程（図４（ａ））。
（vii）エピタキシャル層１２４の少なくとも一部にシリサイド層１３０を形成する工程（図４（ｂ））。
以下、上記工程に沿って、本実施形態の半導体装置の製造方法を説明する。
まず、半導体基板１０２の表面の所定の位置に溝部１０５を形成する（図１（ａ））。
具体的には、半導体基板１０２上にシリコン酸化膜１０３と窒化膜１０４とを順に形成する。シリコン酸化膜１０３を形成するには、半導体基板１０２を熱酸化する方法や、化学気相成長法（ＣＶＤ法）により半導体基板１０２上に形成する方法等が挙げられる。窒化膜１０４としては、ＳｉＮやＳｉ３Ｎ４等からなる膜を用いることができ、ＣＶＤ法等により形成することができる。
そして、窒化膜１０４上にレジスト膜（不図示）を形成し、通常のリソグラフィ工程により所定の位置に開口部を形成する。このレジスト膜をマスクとして、酸化膜１０３および窒化膜１０４に開口部を形成し、さらに半導体基板１０２に溝部１０５を形成する（図１（ａ））。
次に、半導体基板１０２に形成された溝部１０５を埋設するとともに、半導体基板１０２の表面から突出した形状を有する素子分離膜１０６を形成する（図１（ｂ）〜（ｃ））。
具体的には、溝部１０５を埋設し、かつ窒化膜１０４表面を覆うように絶縁膜（不図示）を形成する。この絶縁膜は、ＣＶＤ法等により形成することができる。絶縁膜としては、ＳｉＯ２膜、ＳｉＮ膜等を挙げることができる。
次いで、通常の剥離工程により、窒化膜１０４上の絶縁膜を除去し、溝部１０５内にのみ絶縁膜を残して素子分離膜１０６を形成する（図１（ｂ））。
そして、通常のウエットエッチング工程により酸化膜１０３および窒化膜１０４を除去する。これにより、溝部１０５を埋設し、さらに半導体基板１０２の表面から突出した形状を有する素子分離膜１０６が形成される（図１（ｃ））。このウエットエッチング工程の際に、素子分離膜１０６の上端部もエッチングされ、側壁１０６ａが形成される。
素子分離膜１０６の半導体基板１０２表面からの高さ（以下、突き出し量ともいう）は、従来よりも低くすることができる。つまり、従来の方法において保護膜２１０を形成する場合、ゲート電極部２１３を作製する際のエッチバック等により素子分離膜２０６の高さが低くなる。そのため、保護膜２１０を所定の高さとする場合には、エッチバック等により素子分離膜２０６が低くなる量を計算に入れて、素子分離膜２０６を作製する必要がある。このように、素子分離膜２０６の突き出し量が高くなると、ゲート電極２１６作製時の露光工程において、素子分離膜２０６と半導体基板２０２との間で焦点深度（ＤＯＦ：Ｄｅｐｔｈ ｏｆ Ｆｉｅｌｄ）の損失が生じる。
これに対し、本実施形態においては、ゲート電極部１２３を作製する前に保護膜１１０を形成しているため、エッチバック等により素子分離膜１０６が低くなる量を考慮する必要がない。さらに、従来よりも素子分離膜１０６の高さを低くすることができるので、ゲート電極１１６作製時の露光工程において、素子分離膜１０６と半導体基板１０２との間で焦点深度（ＤＯＦ）の損失が軽減される。さらに、保護膜１１０は、ゲート電極部１２３を作製する前に形成されているため、素子分離膜２０６の側壁の凹部２０６ａに形成される従来の保護膜２１０よりも、なだらかに高さが変化する。そのため、焦点深度（ＤＯＦ）の損失がさらに軽減される。
このような素子分離膜１０６の半導体基板１０２表面からの高さは、エピタキシャル層１２４の膜厚よりも高くすることができ、例えば１．５ｎｍ以上４５０ｎｍ以下程度とすることができる。
次いで、半導体基板１０２および素子分離膜１０６を覆うように膜１０８を形成する（図２（ａ））。
具体的には、まず、熱酸化法やＣＶＤ法等により半導体基板１０２および素子分離膜１０６を覆うように、酸化膜（不図示）を形成する。さらに、イオン注入法により、半導体基板１０２の所望の領域にウェルを形成し、さらにＶｔしきい値制御用の不純物注入を行う。
そして、酸化膜を除去した後に、半導体基板１０２および素子分離膜１０６を覆うように膜１０８を形成する（図２（ａ））。膜１０８は、ＳｉとＮとを含有する膜とすることができる。具体的には、ＳｉＮ、Ｓｉ３Ｎ４等を挙げることができる。このような膜１０８を用いることにより、後述するゲート電極部１２３を形成する際のエッチング工程において、第１絶縁膜１２０および第２絶縁膜１２２と容易にエッチング選択比を取ることができ、膜１０８がエッチング除去されることを抑制することができる。
次いで、エッチバックにより、半導体基板１０２上に露出する素子分離膜１０６の側壁１０６ａに残すように膜１０８を選択的に除去して保護膜１１０を形成する（図２（ｂ））。後述するゲート電極部１２３を作製する前に、保護膜１１０を形成することにより、ゲート電極部１２３作製時におけるエッチング等から素子分離膜１０６を保護することができる。さらに、保護膜１１０は、側壁１０６ａおよび半導体基板１０２の表面に接するように形成される。そのため、従来のように半導体基板１０２の表面に段差が生じることがなく、後述するシリサイド層１３０の層厚（形成深さ）を均一とすることができるため、接合リーク電流の発生を軽減することができる。
さらに、保護膜１１０の半導体基板１０２表面からの高さは、素子分離膜１０６の半導体基板１０２表面からの高さと略同一である。本実施形態においては、ゲート電極部１２３を作製する前に保護膜１１０を形成しているため、エッチング等による素子分離膜１０６の高さの減少を考慮することなく、所定の高さの保護膜１１０を形成することができる。保護膜１１０の半導体基板１０２表面からの高さは、１．５ｎｍ以上４５０ｎｍ以下程度とすることができる。
そして、半導体基板１０２上にゲート電極部１２３を作製する（図２（ｃ）〜図３（ｃ））。
具体的には、まず、半導体基板１０２上に、従来の方法によりゲート酸化膜１１２を形成し、さらにゲート酸化膜１１２上に多結晶シリコン膜１１４を形成する（図２（ｃ））。次いで、多結晶シリコン膜１１４を所定の形状となるようにエッチングすることにより、ゲート電極１１６を形成する（図３（ａ））。
そして、Ｐ型ＭＯＳ形成領域を覆うレジスト膜（不図示）を形成する。ゲート電極１１６と、素子分離膜１０６および保護膜１１０と、さらにＰ型ＭＯＳ形成領域を覆うレジスト膜をマスクとして、半導体基板１０２の表層に、ＳｂやＡｓ等のＮ型不純物をドープする。これにより、一対の第１エクステンション領域１１８が形成される（図３（ｂ））。さらに、Ｐ型ＭＯＳ形成領域を覆うレジスト膜を除去するとともに、Ｎ型ＭＯＳ形成領域を覆うレジスト膜（不図示）を形成する。同様にして、Ｐ型ＭＯＳ形成領域において、半導体基板１０２の表層にＢ等のＰ型不純物をドープして、一対の第２エクステンション領域１１９を形成する（図３（ｂ））。
そして、Ｎ型ＭＯＳ形成領域を覆うレジスト膜を除去し、ゲート酸化膜１１２と、ゲート電極１１６と、保護膜１１０と、素子分離膜１０６とを覆うように、ＣＶＤ法により第１絶縁膜および第２絶縁膜を積層する。第１絶縁膜としては、シリコン酸化膜等を用いることができる。第２絶縁膜としては、シリコン窒化膜、シリコン酸化膜等を用いることができる。
次いで、これらの膜をエッチバックし、ゲート酸化膜１１２およびゲート電極１１６の側壁に形成された断面略Ｌ字型の第１絶縁膜１２０と、第１絶縁膜１２０の表面を覆う断面略扇状の第２絶縁膜１２２とからなるサイドウォール１２１を形成する。これにより、ゲート酸化膜１１２と、ゲート電極１１６と、サイドウォール１２１とからなるゲート電極部１２３が形成される（図３（ｃ））。
本実施形態においては、保護膜１１０とエッチング選択比の取れる材料から形成することができ、例えばＳｉＯ２から形成することができる。これにより、第１絶縁膜１２０および第２絶縁膜１２２をエッチングする際においても、保護膜１１０は影響を受けないため、保護膜１１０の所望の突き出し量を容易に設定することができる。
次いで、保護膜１１０とゲート電極部１２３との間の半導体基板１０２の表面に、エピタキシャル層１２４を形成する（図４（ａ））。
具体的には、ゲート電極部１２３を形成した後に、半導体基板１０２を洗浄液に浸し、半導体基板１０２の表面酸化膜を除去する。洗浄液としては、希釈フッ酸（ＨＦ）等を挙げることができる。本実施形態において、保護膜１１０は、ＳｉとＮとを含有する化合物からなり、このような洗浄液に対してエッチング耐性を有する。
次いで、通常の選択エピタキシャル成長法により、保護膜１１０とゲート電極部１２３との間に露出しているゲート酸化膜１１２の表面にエピタキシャル層１２４を形成する。具体的には、エピタキシャル層１２４の半導体基板１０２表面からの高さは、１ｎｍ以上３００ｎｍ以下程度とすることができる。
エピタキシャル層１２４は、半導体基板１０２表面からの高さを、保護膜１１０の半導体基板１０２表面からの高さよりも低くなるように形成する。この高さの差は、０．５ｎｍ以上５０ｎｍ以下程度とすることができる。これにより、素子分離膜１０６上でエピタキシャル層１２４同士が接触することがなく、これらが電気的に導通することを抑制することができる。これにより、隣り合ったトランジスタの電気的ショートおよび、接合リーク電流を抑制することができる。
そして、Ｐ型ＭＯＳ形成領域を覆うレジスト膜（不図示）を形成する。ゲート電極部１２３と、素子分離膜１０６および保護膜１１０と、さらにＰ型ＭＯＳ形成領域を覆うレジスト膜とをマスクとして、半導体基板１０２の表層に、ＳｂやＡｓ等のＮ型不純物をドープする。これにより、一対の第１ソース／ドレイン領域１２６が形成される（図４（ａ））。さらに、Ｐ型ＭＯＳ形成領域を覆うレジスト膜を除去するとともに、Ｎ型ＭＯＳ形成領域を覆うレジスト膜（不図示）を形成する。同様にして、Ｐ型ＭＯＳ形成領域において、半導体基板１０２の表層にＢ等のＰ型不純物をドープして、一対の第２ソース／ドレイン領域１２８を形成する。そして、Ｎ型ＭＯＳ形成領域を覆うレジスト膜を除去した後、アニールして拡散層内の不純物を活性化させる（図４（ａ））。
そして、エピタキシャル層１２４の表層およびゲート電極１１６の表層にシリサイド層１３０を形成する（図４（ｂ））。シリサイド層１３０としては、ニッケルシリサイド、コバルトシリサイド等を挙げることができる。
その後、通常のＣＭＯＳ半導体の製造プロセスに準拠し、半導体装置を製造する。
以下に、本実施形態の効果を説明する。
本実施形態の半導体装置の製造方法によれば、素子分離膜の側壁に備えられた保護膜を、ゲート電極部を作製する前に形成しているため、ゲート電極部の加工時における素子分離膜の損傷を防止することができる。そのため、素子分離膜の側壁に凹部（ディボット）が形成されず、層厚（形成深さ）が均一なシリサイド層を形成することができるため、接合リーク電流の発生が軽減される。
前述の特許文献２に記載の半導体装置の製造方法は、エピタキシャル層２１４を形成する直前に、素子分離膜２０６の側壁に保護膜２１０を形成する方法である。この方法では、ゲート電極部２１３を作製する際に、素子分離膜２０６が保護膜２１０で保護されておらず、素子分離膜２０６に凹部２０６ａが形成され、層厚の均一なシリサイド層を形成することができない。そのため、ゲート電極部２１３を作製する工程後に、素子分離膜２０６の側壁に保護膜２１０を形成しても、図７に示すように半導体基板２０２と素子分離膜２０６との間に段差２３２が形成される。そのため、シリサイド層２３０が段差２３２に落ち込むように形成され、依然として、接合リーク電流の問題が解決されていない。
これに対し、本実施形態の半導体装置の製造方法においては、素子分離膜１０６の側壁１０６ａに備えられた保護膜１１０を、ゲート電極部１２３を作製する前に形成するという簡便な方法により、シリサイド層１３０の層厚（形成深さ）を均一とすることができるため、接合リーク電流の発生が軽減された半導体装置の製造方法を提供することができる。
さらに、本実施形態においては、ゲート電極部１２３を作製する前に保護膜１１０を形成しているため、エッチバック等により素子分離膜１０６が低くなる量を考慮する必要がない。さらに、従来よりも素子分離膜１０６の高さを低くすることができるので、ゲート電極１１６作製時の露光工程において、素子分離膜１０６と半導体基板１０２との間で焦点深度（ＤＯＦ）の損失が軽減される。さらに、保護膜１１０は、ゲート電極部１２３を作製する前に形成されているため、素子分離膜２０６の側壁の凹部２０６ａに形成される従来の保護膜２１０よりも、なだらかに高さが変化する。そのため、焦点深度（ＤＯＦ）の損失がさらに軽減される。
また、本実施形態においては、エピタキシャル層１２４の半導体基板１０２表面からの高さを、保護膜１１０の半導体基板１０２表面からの高さよりも低くなるように形成することができる。
これにより、素子分離膜１０６上でエピタキシャル層１２４同士が接触することがなく、これらが電気的に導通することを抑制することができる。これにより、隣り合ったトランジスタの電気的ショートおよび、接合リーク電流を抑制することができる。
さらに、本実施形態においては、ＳｉとＮとを含有する膜１０８を用いることができる。
このような膜１０８を用いることにより、ゲート電極部１２３を形成する際のエッチング工程において、第１絶縁膜１２０および第２絶縁膜１２２とエッチング選択比を容易に取ることができる。さらに、希釈フッ酸（ＨＦ）等の洗浄液により、半導体基板１０２の表面酸化膜を除去する際においても、洗浄液に対してエッチング耐性を有する。このように膜１０８は、半導体装置の製造工程におけるエッチング除去に対して耐性を有しているため、素子分離膜１０６に凹部が形成されることがない。そのため、半導体基板１０２上に層厚の均一なシリサイド層１３０を形成することができ、接合リーク電流が抑制される。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、オフセットサイドウォールである第１絶縁膜１２０を形成した後に、エピタキシャル層１２４を成膜し、その後に第２絶縁膜１２２を形成することもできる。
また、第１ソース／ドレイン領域１２６または第２ソース／ドレイン領域１２８を形成した後に、これらのソース／ドレイン領域上にエピタキシャル層１２４を形成することもできる。
実施の形態に係る半導体装置の製造方法の工程断面図である。 実施の形態に係る半導体装置の製造方法の工程断面図である。 実施の形態に係る半導体装置の製造方法の工程断面図である。 実施の形態に係る半導体装置の製造方法の工程断面図である。 従来の半導体装置の製造方法の工程断面図である。 従来の半導体装置の製造方法の工程断面図である。 従来の半導体装置の製造方法における素子分離膜の部分拡大図である。
符号の説明
１０２ 半導体基板
１０３ シリコン酸化膜
１０４ 窒化膜
１０５ 溝部
１０６ａ 側壁
１０６ 素子分離膜
１０８ 膜
１１０ 保護膜
１１２ ゲート酸化膜
１１４ 多結晶シリコン膜
１１６ ゲート電極
１１８ 第１エクステンション領域
１１９ 第２エクステンション領域
１２０ 第１絶縁膜
１２１ サイドウォール
１２２ 第２絶縁膜
１２３ ゲート電極部
１２４ エピタキシャル層
１２６ 第１ソース／ドレイン領域
１２８ 第２ソース／ドレイン領域
１３０ シリサイド層

Claims (4)

  1. 半導体基板表面の所定の位置に溝部を形成する工程と、
    前記溝部を埋設するとともに、前記半導体基板表面から突出した形状を有する素子分離膜を形成する工程と、
    前記半導体基板および前記素子分離膜を覆うように膜を形成する工程と、
    前記膜を選択的に除去して、前記半導体基板上に露出する前記素子分離膜の側壁に保護膜を形成する工程と、
    前記半導体基板上にゲート電極部を作製する工程と、
    前記保護膜と前記ゲート電極部との間の前記半導体基板の表面にエピタキシャル層を形成する工程と、
    前記エピタキシャル層の少なくとも一部にシリサイド層を形成する工程と、
    を含む、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記ゲート電極部を作製する前記工程が、
    前記半導体基板上にゲート電極を形成する工程と、
    前記半導体基板上に絶縁膜を形成した後、該絶縁膜をエッチバックして、前記ゲート電極の側壁にサイドウォールを形成する工程と、
    を含む、半導体装置の製造方法。
  3. 請求項１または２に記載の導体装置の製造方法において、
    前記エピタキシャル層の前記半導体基板表面からの高さが、前記保護膜の前記半導体基板表面からの高さよりも低くなるように前記エピタキシャル層を形成する、半導体装置の製造方法。
  4. 請求項１乃至３のいずれかに記載の導体装置の製造方法において、
    前記膜がＳｉとＮとを含有する、半導体装置の製造方法。
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