JP2009194685A - 信号伝送システム - Google Patents

Abstract

【課題】容量性反射の影響を抑制可能な信号伝送システムを提供する。
【解決手段】例えば、送信回路ＴＸ、受信回路ＲＸ、およびその間を接続する伝送線路ＬＮを含む構成において、伝送線路ＬＮの受信端Ｎｒと受信回路ＲＸの間に直列に抵抗Ｒ１を挿入する。この抵抗Ｒ１は、例えば、伝送線路ＬＮの特性インピーダンスＺ０に等しい抵抗値とする。また、受信回路ＲＸでは、入力バッファとなるＭＩＳトランジスタのゲート容量等を示す容量Ｃ１が設けられる。したがって、送信信号の遷移時に、受信回路ＲＸ内の容量Ｃ１のインピーダンスがゼロになった場合でも、受信端Ｎｒでの反射係数はゼロ以上となるため、伝送線路ＬＮ内では常にモノトニックな信号波形が得られる。
【選択図】図１

Description

本発明は、信号伝送システムに関し、特に、信号のエッジを用いて所望の処理を行う高速信号伝送システムに適用して有益な技術に関するものである。

例えば、伝送線路上で送信端から受信端に向けて信号伝送を行う信号伝送システムでは一般的に、信号反射を抑制するため、伝送線路の受信端と電源電圧との間に、伝送線路のインピーダンスと同じ値を持つ終端抵抗が設けられる。また、例えば、非特許文献１の図６．７には、伝送線路における容量性反射や誘導性反射の説明が記載されている。
Ron K. Poon、「Computer Circuits Electrical Design」、Prentice Hall、１９９５年４月、ｐ．１５８

ところで、前記のような信号伝送システムの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

近年、信号伝送速度の高速化に伴い信号波形の立ち上がり又は立ち下がり時間が短くなり、クロック信号や非同期ストローブ信号などのように、電圧波形の立ち上がり又は立ち下がりエッジ部分が問題となる信号のエッジ部分に現れる容量性反射の影響が無視できないものとなってきている。例えば、電圧波形の立ち上がりまたは立ち下がり時間は、過去においては数ｎｓオーダーであったが、近年の高速インタフェース（例えばＤＤＲ２ ＳＤＲＡＭ等）では、数百ｐｓオーダーであり、今後も更に高速化が進むと予想される。

図４は、本発明の前提として検討した信号伝送システムにおいて、その構成の一例を示す概略図である。図４に示す信号伝送システムは、送信回路ＴＸと受信回路ＲＸとこれらを接続する伝送線路ＬＮから構成される。送信回路ＴＸは、出力バッファとなるパルス生成回路ＰＧから出力抵抗Ｒ２を介して伝送線路ＬＮの送信端Ｎｔにパルス信号を送信し、受信回路ＲＸは、このパルス信号をＬＮの受信端Ｎｒを介して入力バッファとなるトランジスタ（ＭＩＳ（Metal Insulator Semiconductor）トランジスタ等）ＴＲで受信する。

伝送線路ＬＮは、特性インピーダンスＺ０を備え、出力抵抗Ｒ２は、例えば、このＺ０と同じ抵抗値に設計される。受信回路ＲＸのトランジスタＴＲは、そのゲート−ソース間容量やゲート−基板間容量等により、等価的に受信端Ｎｒと接地電圧ＧＮＤとの間に接続された容量Ｃ１で表すことができる。図５は、図４の構成例を表すシミュレーション回路図であり、図６は、図５のシミュレーション結果であり、（ａ）〜（ｅ）はそれぞれ異なるノードで取得した波形図である。

図５に示すシミュレーション回路は、特性インピーダンスＺ０および出力抵抗Ｒ２を５０Ωとし、伝送線路ＬＮの遅延時間（長さ）を０．５ｎｓ単位で分割して合計２ｎｓとし、容量Ｃ１を０ｐＦ、１０ｐＦ、２０ｐＦ、３０ｐＦ、４０ｐＦ、５０ｐＦの６段階に設定可能としている。また、伝送線路ＬＮの送信端Ｎｔおよび受信端Ｎｒは、それぞれノード（ＮｅａｒＥｎｄ）およびノード（ＦａｒＥｎｄ）に該当し、その間で、ノード（ＦａｒＥｎｄ）側から０．５ｎｓ単位で順にノード（Ｔａｐ１）、ノード（Ｔａｐ２）、ノード（Ｔａｐ３）が設けられている。この条件で、電圧発生源Ｖ１（パルス生成回路ＰＧ）から立ち上がり時間１ｎｓで振幅５Ｖの波形を送信した結果が図６である。図６において、（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）は、それぞれ、ノード（ＦａｒＥｎｄ）、ノード（Ｔａｐ１）、ノード（Ｔａｐ２）、ノード（Ｔａｐ３）、ノード（ＮｅａｒＥｎｄ）の波形となる。

図６（ａ）に示すように、ノード（ＦａｒＥｎｄ）においては、容量Ｃ１が大きくなるにつれて波形の鈍りが生じるものの、単調増加（モノトニック）な波形が得られている。一方、図６（ｂ）〜（ｅ）に示すように、その他のノードで容量Ｃ１が０ｐＦ以外の場合には、中間電位となる２．５Ｖから一旦減少してその後５Ｖに向けて再び増加するというノンモノトニックな波形となる。これは、容量Ｃ１が充電される間は、容量Ｃ１のインピーダンスが瞬間的にゼロに見えてしまうため、容量Ｃ１のインピーダンスをＺ_Ｃ１として、受信端Ｎｒから反射係数Γ（＝（Ｚ_Ｃ１−Ｚ０）／（Ｚ_Ｃ１＋Ｚ０））で与えられる負の反射波が生じることに起因する。

図７は、図４の構成例を表す他のシミュレーション回路図であり、図８は、図７のシミュレーション結果であり、（ａ）〜（ｅ）はそれぞれ異なるノードで取得した波形図である。図７に示すシミュレーション回路は、図５の場合と異なり、容量Ｃ１を１０ｐＦで固定し、伝送線路ＬＮの遅延時間（長さ）を０．２５ｎｓ単位で分割して合計１ｎｓとし、電圧発生源Ｖ１（パルス生成回路ＰＧ）から送信される波形の立ち上がり時間ｔｒｆを３００ｐｓから３ｎｓまで３００ｐｓ刻みで設定可能としている。それ以外は、図５の場合と同様である。また、図８（ａ）〜（ｅ）に示す各ノードも、各ノード間の間隔が０．２５ｎｓであることを除いて図７の場合と同様である。

図８（ａ）に示すように、ノード（ＦａｒＥｎｄ）においては、立ち上がり時間ｔｒｆに関わらず、単調増加（モノトニック）な波形が得られている。一方、図８（ｂ）〜（ｅ）に示すように、その他のノードにおいては、立ち上がり時間ｔｒｆが短くなるにつれて前述したようなノンモノトニックな波形の傾向が現れる。例えば、立ち上がり時間ｔｒｆが３ｎｓの場合には、モノトニックな波形が得られるが、ｔｒｆが１ｎｓ程度の場合には、ノードによってノンモノトニックな波形が顕在化し、ｔｒｆが３００ｐｓになるとノード（ＦａｒＥｎｄ）を除く全てのノードにおいてノンモノトニックな波形となる。このように、伝送速度の高速化に伴い立ち上がり（立ち下がり）時間が短くなるにつれて、ノンモノトニックな波形が生じることになる。これは、定性的には、立ち上がり（立ち下がり）時間が短くなる（すなわち周波数が高くなる）ほど容量Ｃ１のインピーダンスが低下し、負の反射波が大きくなることに起因する。

以上のようなノンモノトニックな波形が生じると、スレッショルド（例えば２．５Ｖ）近辺の電位レベルが不安定となり、例えば、クロック波形やストローブ波形等として用いた場合に１回の立ち上がりエッジ内で誤って２回の立ち上がりエッジが検出されたり、又は立ち上がりエッジと立ち下がりエッジが１回ずつ検出される恐れがある。勿論、受信端Ｎｒでは、モノトニックな波形が得られるため問題は生じないが、それ以外のノード（例えばノード（Ｔａｐ１））から分岐して信号を得たいような場合には、正常の信号が得られないことになる。なお、仮に、受信端Ｎｒにおいて特性インピーダンスＺ０に等しい終端抵抗を設けた場合にも、容量Ｃ１のインピーダンスが主体的となって作用するためこのような問題を回避することはできない。

本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、容量性反射の影響を抑制可能な信号伝送システムを提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。

本発明の一実施の形態による信号伝送システムは、送信回路と、第１特性インピーダンスを備えた伝送線路と、等価的に容量性の入力部を備えた受信回路とを含み、この伝送線路の受信端と受信回路の入力部との間に、第１特性インピーダンス以上の第１抵抗が直列に接続されたものとなっている。容量性の入力部は、例えば、ＭＩＳトランジスタのゲート等の容量に該当するものである。

このような構成を用いると、伝送線路の受信端から受信回路を見たインピーダンスが最低でも第１特性インピーダンス以上となるため、仮に容量性の入力部のインピーダンスがゼロとなった場合でも受信端で負の反射係数が生じることはない。したがって、伝送線路内では、常にモノトニックな信号波形が得られるため、例えば伝送線路内から分岐して取り出した信号波形を別の受信回路に送信することなどが可能となる。なお、このような構成は、信号波形がクロック信号波形やストローブ信号波形といったように、そのエッジ部分を用いるものである場合に特に有益となる。

本発明の一実施の形態による信号伝送システムを用いることで、代表的には容量性反射の影響を抑制可能になる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

図１は、本発明の一実施の形態による信号伝送システムにおいて、その構成の一例を示す概略図である。図１に示す信号伝送システムは、送信回路ＴＸと、受信回路ＲＸと、これらを接続する伝送線路ＬＮから構成される。送信回路ＴＸは、出力バッファとなるパルス生成回路ＰＧから出力抵抗Ｒ２を介して伝送線路ＬＮの送信端Ｎｔにパルス信号を送信する。受信回路ＲＸは、このパルス信号を、伝送線路ＬＮの受信端Ｎｒを介してＮｒと接地電圧ＧＮＤの間に設けられた容量Ｃ１で受信する。容量Ｃ１は、図４で述べたようにＭＩＳトランジスタなどのゲート容量等に該当するものである。伝送線路ＬＮは、特性インピーダンスＺ０を備える。出力抵抗Ｒ２は、特に限定はされないが、例えば、このＺ０と同じ抵抗値に設計される。

このような構成において、本実施の形態の信号伝送システムの主要な特徴は、伝送線路ＬＮの受信端Ｎｒと容量Ｃ１の一端との間に、直列接続の抵抗Ｒ１が挿入され、このＲ１の抵抗値がＬＮの特性インピーダンスＺ０に等しくなっていることにある。例えば、送信回路ＴＸと受信回路ＲＸを多層配線ボード上に実装されたそれぞれ別のＬＳＩデバイスとし、伝送線路ＬＮを多層配線ボードで形成されるマイクロストリップラインとした場合、抵抗Ｒ１は、多層配線ボード上に外部抵抗素子として実装されてもよく、あるいは、受信回路ＲＸ内で内蔵抵抗素子として形成されてもよい。

図２は、図１の構成例を表すシミュレーション回路図であり、図３は、図２のシミュレーション結果であり、（ａ）〜（ｅ）はそれぞれ異なるノードで取得した波形図である。図２に示すシミュレーション回路は、特性インピーダンスＺ０、出力抵抗Ｒ２、並びに抵抗Ｒ１をそれぞれ５０Ωとし、伝送線路ＬＮの遅延時間（長さ）を０．５ｎｓ単位で分割して合計２ｎｓとし、容量Ｃ１を０ｐＦ、１０ｐＦ、２０ｐＦ、３０ｐＦ、４０ｐＦ、５０ｐＦの６段階に設定可能としている。また、伝送線路ＬＮの送信端Ｎｔおよび受信端Ｎｒは、それぞれノード（ＮｅａｒＥｎｄ）およびノード（ＦａｒＥｎｄ）に該当し、その間で、ノード（ＦａｒＥｎｄ）側から０．５ｎｓ単位で順にノード（Ｔａｐ１）、ノード（Ｔａｐ２）、ノード（Ｔａｐ３）が設けられている。

なお、ここでは、伝送線路ＬＮの長さを遅延時間で表している。例えば、多層配線ボードで形成した伝送線路ＬＮ上を電圧波形が伝わる速度は、ＬＮの周囲の実効比誘電率の平方根に反比例する。実効比誘電率が１の場合、遅延時間１ｎｓは約３０ｃｍに対応する。多層配線ボードとして広く知られているガラス布基材エポキシ樹脂を用いた銅張り積層板を使用する場合、その比誘電率は、４．２〜４．８である。したがって、伝送線路の断面構造にもよるが、実効比誘電率を４と仮定した場合、４の平方根が２であるため、１ｎｓが約１５ｃｍに対応することになる。すなわち、代表的には、図２における伝送線路ＬＮの遅延時間０．５ｎｓは、約７．５ｃｍを表し、遅延時間２ｎｓは約３０ｃｍを表すことになる。このような長さの伝送線路は、例えば、メモリコントローラが実装された多層配線ボード上のコネクタに別の多層配線ボードとなるメモリモジュールを装着し、メモリコントローラからメモリモジュールに制御信号を送信する場合などで十分に生じ得る。

このような条件で、電圧発生源Ｖ１（パルス生成回路ＰＧ）から立ち上がり時間１ｎｓで振幅５Ｖの波形を送信した結果が図３である。図３において、（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）は、それぞれ、ノード（ＦａｒＥｎｄ）、ノード（Ｔａｐ１）、ノード（Ｔａｐ２）、ノード（Ｔａｐ３）、ノード（ＮｅａｒＥｎｄ）の波形となる。なお、このシミュレーション回路の各種条件は、図５の場合と同様であり、違いは、抵抗Ｒ１の存在有無のみである。

図３（ａ）に示すように、ノード（ＦａｒＥｎｄ）においては、容量Ｃ１が大きくなるにつれて波形の鈍りが生じるものの、単調増加（モノトニック）な波形が得られている。また、図３（ｂ）〜（ｅ）に示すように、その他のノードにおいても、図６（ｂ）〜（ｅ）の場合と異なり、全ての容量Ｃ１でモノトニックな波形が得られている。これは、直列接続の抵抗Ｒ１を挿入することで、受信端Ｎｒから受信回路ＲＸ側を見たインピーダンスが少なくともＲ１の抵抗値（＝Ｚ０）以上となり、負の反射波を抑制できるためである。すなわち、容量Ｃ１のインピーダンスをＺ_Ｃ１として、受信端Ｎｒでの反射係数Γは、Γ＝（Ｚ_Ｃ１＋Ｒ１−Ｚ０）／（Ｚ_Ｃ１＋Ｒ１＋Ｚ０）で与えられるが、仮にＺ_Ｃ１が瞬時的にゼロとなっても反射係数ΓはΓ≧０となる。

以上のように、受信端Ｎｒ側に伝送線路ＬＮの特性インピーダンスＺ０に等しい抵抗Ｒ１を直列に挿入することで、容量性反射に伴う負の反射波の影響を抑制可能になる。これによって、受信端Ｎｒのみならず伝送線路ＬＮ内でもモノトニックな波形を実現でき、例えばノード（Ｔａｐ１）などからクロック波形やストローブ波形等を分岐して用いることが可能となる。

なお、ここでは、抵抗Ｒ１の抵抗値を伝送線路ＬＮの特性インピーダンスＺ０に等しいものとしたが、原理的にＲ１≧Ｚ０であれば、負の反射波を抑制でき、伝送線路ＬＮ内でモノトニックな波形を実現できる。ただし、Ｒ１の抵抗値が大きくなると、波形の鈍りが大きくなるため、Ｒ１＝Ｚ０とすることが望ましい。また、ここでは、波形の立ち上がり時を例に説明を行ったが、波形の立ち下がり時においても同様である。すなわち、図示はしないが、図５の伝送線路ＬＮ内では、しきい値近辺で一旦増加して再び減少するというノンモノトニックな波形となるが、図１の伝送線路ＬＮ内では、モノトニック（単調減少）な波形を得ることができる。

以上、本発明者よりなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明の一実施の形態による信号伝送システムは、特に、ＤＤＲ２ ＳＤＲＡＭ等を代表に信号のエッジを用いて所望の処理を行う高速伝送システムに適用して有益な技術であり、これに限らず、受信回路の入力部が容量で表される信号伝送システム全般に対して広く適用可能である。

本発明の一実施の形態による信号伝送システムにおいて、その構成の一例を示す概略図である。 図１の構成例を表すシミュレーション回路図である。 図２のシミュレーション結果であり、（ａ）〜（ｅ）はそれぞれ異なるノードで取得した波形図である。 本発明の前提として検討した信号伝送システムにおいて、その構成の一例を示す概略図である。 図４の構成例を表すシミュレーション回路図である。 図５のシミュレーション結果であり、（ａ）〜（ｅ）はそれぞれ異なるノードで取得した波形図である。 図４の構成例を表す他のシミュレーション回路図である。 図７のシミュレーション結果であり、（ａ）〜（ｅ）はそれぞれ異なるノードで取得した波形図である。

符号の説明

ＴＸ 送信回路
ＲＸ 受信回路
ＰＧ パルス生成回路
Ｒ 抵抗
ＬＮ 伝送線路
Ｎ ノード
Ｃ 容量
ＴＲ トランジスタ
ＮｅａｒＥｎｄ 伝送線路の近端
ＦａｒＥｎｄ 伝送線路の遠端
Ｔａｐ１〜３ 伝送線路上に設けた電圧測定点

Claims (5)

1. パルス信号を送信する送信回路と、
   第１特性インピーダンスを備え、前記パルス信号を送信端から受信端に伝送する伝送線路と、
   前記受信端に伝送された前記パルス信号を等価的に容量性の入力部で受信する受信回路と、
   前記受信端と前記入力部の間に直列に接続され、前記第１特性インピーダンス以上の抵抗値を備えた第１抵抗とを有することを特徴とする信号伝送システム。
2. 請求項１記載の信号伝送システムにおいて、
   前記入力部は、ＭＩＳトランジスタを含み、
   前記パルス信号は、前記ＭＩＳトランジスタのゲートで受信されることを特徴とする信号伝送システム。
3. 請求項１記載の信号伝送システムにおいて、
   前記第１抵抗の抵抗値は、前記第１特性インピーダンスに等しいことを特徴とする信号伝送システム。
4. 請求項１記載の信号伝送システムにおいて、
   前記伝送線路は、単数または複数の配線ボードで形成され、
   前記送信回路および前記受信回路は、それぞれ別のＬＳＩデバイスとして前記単数または複数の配線ボード上に実装され、
   前記第１抵抗は、前記単数または複数の配線ボード上に実装されることを特徴とする信号伝送システム。
5. 請求項１記載の信号伝送システムにおいて、
   前記パルス信号は、そのエッジ部分がトリガとして用いられる信号であることを特徴とする信号伝送システム。

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