JP2009148000A

JP2009148000A - 電源回路

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Publication number: JP2009148000A
Application number: JP2007319666A
Authority: JP
Inventors: Mutsuo Kobayashi; 睦生小林
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-12-11
Filing date: 2007-12-11
Publication date: 2009-07-02

Abstract

【課題】コストおよび消費電力を低減できる電源回路を提供する。
【解決手段】比較器ＣＯＭＰ２は、電源電圧ＶＣＣの分圧ＶＤＩＶ１を所定のＶｒｅｆ電圧（参照電圧）Ｖｒｅｆと比較している。比較の結果、電源電圧ＶＣＣの分圧ＶＤＩＶ１が参照電圧Ｖｒｅｆより大きい場合には、チャージポンプ回路２００ａが能力過剰の状態であると判定し、Ｌレベルの信号ＩＶＰＰＨＩＤＥＴＰを出力することにより、ＡＮＤ素子Ａ１の出力をＬレベルとする。すなわち、最終段の容量Ｃ１にクロック信号の反転信号ＩＣＬＫを入力させないことにより、最終段のクロックのバッファを非活性とする。
【選択図】図１０

Description

本発明は、電源回路に関し、特に、コストおよび消費電力を低減するための技術に関する。

従来から、マイコン等には、フラッシュメモリやＥＥＰＲＯＭ等の不揮発性メモリが使用されている。例えばフラッシュメモリでは、メモリセルへの書き込みや消去時に、トンネル効果またはチャネルホットエレクトロンを使用する。その際、５〜１０Ｖ程度の高電圧が必要となるが、この高電圧は、フラッシュメモリモジュール内部のチャージポンプ等の昇圧回路で発生させるのが一般的である（例えば、特許文献１〜２）。

また、昇圧回路としては、ゲートがドレインにダイオード接続されたＭＯＳトランジスタを直列に複数段接続し、前記ＭＯＳトランジスタ間のノードにそれぞれ接続された複数の容量へクロック信号と当該クロック信号の反転信号とを交互に入力させる所謂Ｄｉｃｋｓｏｎ型チャージポンプ回路、あるいはその改良型が用いられることが多い（例えば、非特許文献１〜４）。

Ｄｉｃｋｓｏｎ型チャージポンプ回路においては、ＭＯＳトランジスタ１個あたりの電圧増幅値Ｖｇａは、入力される電源電圧ＶＣＣとＭＯＳトランジスタの閾値電圧Ｖｔｈとを用いて、Ｖｇａ＝ＶＣＣ−Ｖｔｈとなる。従って、出力される電圧ＶＰＰの最大値ＶＰＰｍａｘは、ポンプ段数Ｎをさらに用いて、ＶＰＰｍａｘ＝（Ｎ＋１）×（ＶＣＣ−Ｖｔｈ）となる。

特開２００１−１５７４３８号公報特開２００３−８８１０３号公報 JOHN F. DICKSON, "On-Chip High-Voltage Generation in Integrated Circuits Using an Improved Multiplier Technique", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-11, NO. 3, pp.374-378, JUNE 1976 Toru Tanzawa, and Tomoharu Tanaka, "A Dynsmic Analysis of the Dicson Charge Pump Circuit", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 32, NO. 8, pp.1231-1240, JUNE 1976 Kikuzo Sawada, Yoshikazu Sugawara, and Shoichi Masui, "An On-Chip High-Voltage Circuit for EEPROMs with a Power Supply Voltage below 2V", 1995 Symp. on VLSI Circuits Dig. of Tech. Papers, pp.75-76 Jongshin Shin, In-Young Chung, Yung June Park, and Hong Shick Min, "A New Charge Pump Without Degration In Threshold Voltage Due to Body Effect", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 35, NO. 8, pp.1227-1230, Auguest 2000

電源電圧ＶＣＣの動作範囲が広範囲（例えばＶＣＣ＝２〜５Ｖ）に及ぶＤｉｃｋｓｏｎ型チャージポンプ回路を設計する場合、電源電圧ＶＣＣが下限のときでも供給能力を満たすよう、電圧下限（ＶＣＣ＝２Ｖ）の能力でポンプサイズを決めている。しかし、この回路を電源電圧が高い側（ＶＣＣ＝５Ｖ）で使用すると供給能力が過剰となり、様々な問題点が発生することになる。

第１の問題点は、電源電圧ＶＣＣの高電圧側で、チャージポンプ回路から出力される電圧ＶＰＰのリップルが大きくなることである。電源電圧ＶＣＣの低電圧側でも、必要な供給能力を満たそうとすると、チャージポンプの各段のＣＡＰ容量（Ｃ）を大きくするか、動作周波数（ｆ）を上げる必要がある（ｉ＝ＣＶｆ）。しかし、これをそのまま高電圧側で使用すると能力過剰となり、出力される電圧ＶＰＰのリップルが大きくなる。リップルを低減させて安定した電圧ＶＰＰを得るためには、電圧ＶＰＰに与えられるデカップル容量ＣＡＰを増やす必要がある。しかし、大容量のデカップル容量ＣＡＰを搭載した場合には、モジュール面積が増大しチップコストが上昇することになる。

第２の問題点は、電源電圧ＶＣＣの高電圧側で、消費電力が大きくなることである。すなわち、低い電源電圧ＶＣＣを入力させてポンピングにより高い電圧ＶＰＰを出力させるためには、ポンプ段数Ｎを増やす必要がある。例えば、ＶＣＣ＝２Ｖ、Ｖｔｈ＝０．３ＶでＶＰＰ＝１０Ｖを実現するためには、Ｎ＞１０÷（２−０．３）−１より、５段以上の段数が必要となる。しかし、ＶＣＣ＝５Ｖ、Ｖｔｈ＝０．３ＶでＶＰＰ＝１０Ｖを実現するためには、Ｎ＞１０÷（５−０．３）−１より、２段で十分という計算になる。ポンプ段数Ｎが増えれば増えるほど、チャージポンプの電流効率が低下するので消費電力が増大する。従って、低電圧側を基準にチャージポンプの段数を５段にしてしまうと、高電圧側では、２段のポンプしか必要ないにもかかわらず５段のポンプを動作させることとなるので、本来は必要ない筈の電流ロスが生じることとなる。

本発明は以上の問題点を解決するためになされたものであり、コストおよび消費電力を低減できる電源回路を提供することを目的とする。

本発明の一実施の形態において、比較器は、電源電圧の分圧を所定の参照電圧と比較している。比較の結果、電源電圧の分圧が所定の参照電圧より大きい場合には、チャージポンプ回路が能力過剰の状態であると判定し、Ｌレベルの信号を出力することにより、ＡＮＤ素子の出力をＬレベルとする。すなわち、最終段の容量にクロック信号の反転信号を入力させないことにより、最終段のポンプを非活性とする。

本発明においては、非活性とした容量の充放電に必要な電流を削減できるので、消費電力を低減することができる。また、非活性とした容量とＭＯＳトランジスタとがＲＣフィルタとして機能するので、出力電圧のリップルを低減することができる。従って、リップルを低減するための大容量のデカップル容量を減らすことが可能となり、モジュール面積の増大によるチップコストの上昇を防ぐことができる。

＜基礎技術＞
図１は、基礎技術に係るフラッシュメモリ内蔵マイコンの構成を示す概略ブロック図である。

フラッシュメモリモジュール１は、データバスによりマイコン７とのデータの送受信を行っており、マイコン７からの制御信号により制御されている。

フラッシュメモリモジュール１は主にメモリアレイ４、デコーダ３、センスアンプ８、制御回路６、電源回路５、及び電源切替回路２で構成されている。

以下、フラッシュメモリモジュール１の読み出し経路について説明する。

複数のメモリセルを含むメモリセルアレイ４にはセンスアンプ８が接続され、メモリセルからのデータの読み出しはセンスアンプ８によって行われる。読み出し時には、フラッシュメモリモジュール１に入力されたアドレス信号に従ってワード線およびコラム選択線（いずれも図示せず）によって一つのメモリセルが選択され、ビット線（図示せず）を介してセンスアンプ８に接続される。選択されたワード線にある一定電圧を印加し、そのワード線に接続されているメモリセルが流す電流がある一定値より多いか少ないかでメモリセルに蓄えられた情報が０であるか１であるかを判別する。このとき、メモリセルの閾値電圧Ｖｔｈが、印加されたワード線電圧よりも高い状態であれば、メモリセルに電流が流れにくいので０と判別し、閾値電圧Ｖｔｈが、印加されたワード線電圧よりも低い状態であれば、電流が流れやすくなるので１と判別する。

図２は、基礎技術に係るＤｉｃｋｓｏｎ型チャージポンプ回路の本体であるチャージポンプ回路本体１００を示す回路図である。図２のチャージポンプ回路本体１００は、図１の電源回路５に内蔵され、昇圧回路として機能する。

図２に示されるように、チャージポンプ回路本体１００においては、ゲートがドレインにダイオード接続されたＭＯＳトランジスタＴＲ１を直列に複数個（ここでは５個）接続している。当該ダイオード接続されたＭＯＳトランジスタＴＲ１はＰＭＯＳで構成することも可能であるが、ここでは一例としてＮＭＯＳにて説明する。ＮＭＯＳトランジスタＴＲ１間のノードにそれぞれ接続された複数の（ここではＮ＝４段）容量Ｃ１へは、バッファＢ１を介して、クロック信号ＣＬＫと当該クロック信号の反転信号ＩＣＬＫとが交互に入力される。チャージポンプ回路本体１００においては、電源電圧ＶＣＣが入力され、ポンピングされ、電圧ＶＰＰが出力される。

図３は、図２のチャージポンプ回路本体１００を適用したチャージポンプ回路２００を示す回路図である。チャージポンプ回路２００においては、出力される電圧ＶＰＰの分圧を比較器ＣＯＭＰ１により所定のＶｒｅｆ（参照電圧）と比較している。比較の結果、電圧ＶＰＰの分圧が参照電圧Ｖｒｅｆより大きい場合には、クロック信号ＣＬＫを生成しているリングオシレータＲＯを停止させることにより、全段のポンプにおいて、クロック信号ＣＬＫの供給を停止している。これにより、電圧ＶＰＰを、最大値ＶＰＰｍａｘ以下の所望のレベルで一定に保つような制御を行うことができる。なお、電圧ＶＰＰには、リップルを低減させてＶＰＰ電圧を安定化させるために、大容量のデカップル容量ＣＡＰが与えられている。

図４は、図２のチャージポンプ回路本体１００の改良型からなるチャージポンプ回路本体１０１を示す回路図である。図４のチャージポンプ回路本体１０１において、ゲートがドレインにダイオード接続されたＮＭＯＳトランスファＴＦ１は、図２のチャージポンプ回路本体１００におけるゲートがドレインにダイオード接続されたＮＭＯＳトランジスタＴＲ１に相当する。なお、ＮＭＯＳトランスファＴＦ１，ＴＦ２は、２個のＮＭＯＳトランジスタを、各ゲートが互いに反対側に配置されるように組み合わせて配置した素子である。

図４に示されるように、チャージポンプ回路本体１０１においては、一方のゲートがドレインにダイオード接続されたＮＭＯＳトランスファＴＦ１と、ＮＭＯＳトランスファＴＦ２のゲートとドレインとの間に接続されゲートがＮＭＯＳトランスファＴＦ１（ＴＦ２）のソースに接続されたＮＭＯＳトランジスタＴＲ２との組を直列に複数組（ここでは５組）接続している。ＮＭＯＳトランスファＴＦ１（ＴＦ２）間のノードにそれぞれ接続された複数の容量Ｃ１へクロック信号ＣＬＫＰと当該クロック信号の反転信号ＩＣＬＫＰとがバッファＢ１を介して交互に入力されるとともに、ＮＭＯＳトランスファＴＦ２のゲートにそれぞれ接続された複数の容量Ｃ２へクロック信号ＣＬＫＰよりＨレベル期間が短いクロック信号ＣＬＫＧと当該クロック信号の反転信号ＩＣＬＫＧとがバッファＢ２を介して交互に入力される。チャージポンプ回路本体１０１においては、チャージポンプ回路本体１００と同様に、電源電圧ＶＣＣが入力され、ポンピングされ、電圧ＶＰＰが出力される。

図５は、クロック信号ＣＬＫからクロック信号ＣＬＫＰ，ＣＬＫＧを生成するクロック生成回路ＣＬＫＧＥＮの構成を示す回路図の一例である。また、図６は、図５のクロック生成回路ＣＬＫＧＥＮにより生成されるクロック信号ＣＬＫＰ，ＣＬＫＧを示すタイミングチャートである。

図５に示されるように、クロック信号ＣＬＫを、遅延回路Ｄｅｌａｙで所定の時間遅延させることにより、クロック信号ＣＬＫＤが生成される。クロック信号ＣＬＫＰは、クロック信号ＣＬＫ，ＣＬＫＤをＮＯＲ素子へ入力し、その出力をインバータで反転させることにより生成される。クロック信号ＣＬＫＧは、クロック信号ＣＬＫ，ＣＬＫＤをＮＡＮＤ素子へ入力し、その出力をインバータで反転させることにより生成される。これにより、図６に示されるように、クロック信号ＣＬＫＧにおいて、Ｈレベル期間を、クロック信号ＣＬＫＰより短くすることが可能となる。

図７は、図４のチャージポンプ回路本体１０１を適用したチャージポンプ回路２０１を示す回路図である。チャージポンプ回路２０１においては、チャージポンプ回路２００と同様に、出力される電圧ＶＰＰの分圧を比較器ＣＯＭＰ１により所定のＶｒｅｆ電圧（参照電圧）と比較している。比較の結果、電圧ＶＰＰの分圧が参照電圧Ｖｒｅｆより大きい場合には、クロック信号ＣＬＫを生成しているリングオシレータＲＯを停止させることにより、全段のポンプにおいて、クロック信号ＣＬＫの供給を停止している（すなわち、クロック生成回路ＣＬＫＧＥＮによるクロック信号ＣＬＫＰ，ＣＬＫＧの生成を停止している）。これにより、電圧ＶＰＰを、最大値ＶＰＰｍａｘ以下の所望のレベルで一定に保つような制御を行うことができる。なお、電圧ＶＰＰには、リップルを低減させＶＰＰ電圧を安定化させるために、大容量のデカップル容量ＣＡＰが与えられている。

また、図７においては、以下の説明の都合上、５個のＮＭＯＳトランスファＴＦ１（ＴＦ２）間の４個のノードを、入力側から出力側へ向かって、ノードＮＯＤＥ１〜ＮＯＤＥ４としている。また、５個のＮＭＯＳトランスファＴＦ２の各ゲートを、入力側から出力側へ向かって、ゲートＧＸ１〜ＧＸ５としている。

図８は、図７において、ノードＮＯＤＥ２〜ＮＯＤＥ４およびゲートＧＸ３〜ＧＸ４付近を拡大した図である。また、図９は、クロック信号ＣＬＫＰ，ＣＬＫＧの電位変化に応じたノードＮＯＤＥ２〜ＮＯＤＥ４およびゲートＧＸ３〜ＧＸ４の電位変化を示すタイミングチャートである。図９において、期間ａは、クロック信号ＣＬＫＰのＨレベル期間に対応しており、期間ｂは、クロック信号ＣＬＫＧのＨレベル期間に対応しており、期間ｃは、クロック信号ＣＬＫＰのＬレベル期間に対応している。以下、図９を参照して、図８の各部の電位変化について説明する。

期間ａの初めに、クロックＣＬＫＰが立ち上がると、容量Ｃ１のカップリングにより、ノードＮＯＤＥ３の電位が立ち上がる。その後、少し遅れて、期間ｂの初めに、クロックＣＬＫＧが立ち上がると、容量Ｃ２のカップリングにより、ゲートＧＸ４の電位が立ち上がる。ゲートＧＸ４の電位がノードＮＯＤＥ３の電位より十分高い期間には、ＮＭＯＳトランスファＴＦ２がＯＮ状態となり、ノードＮＯＤＥ３からノードＮＯＤＥ４へ向かって電流が流れるので、ノードＮＯＤＥ３の電位は下降しノードＮＯＤＥ４の電位は上昇する。このようにして、順次、入力側から出力側へ向かって電流が流れることにより、出力される電位ＶＰＰが上昇していく。

期間ｂの終わりに、クロックＣＬＫＧが立ち下がると、容量Ｃ２のカップリングにより、ゲートＧＸ４の電位が立ち下がる。ゲートＧＸ４の電位がノードＮＯＤＥ３の電位より低くなると、ＮＭＯＳトランスファＴＦ２がＯＦＦ状態となり、電流を流さなくなる。その後、期間ａの終わりに、クロックＣＬＫＰが立ち下がると、容量Ｃ１のカップリングにより、ノードＮＯＤＥ３の電位が立ち下がる。このとき、ＮＭＯＳトランスファＴＦ２は既にＯＦＦ状態となっているので、ノードＮＯＤＥ４からノードＮＯＤＥ３へ電流が逆流することはない。すなわち、クロック信号ＣＬＫＧにおいて、Ｈレベル期間を、クロック信号ＣＬＫＰより短くすることにより、出力側から入力側への電流の逆流を防ぐことができる。

期間ｃの初めに、ノードＮＯＤＥ４の電位が立ち上がる。ノードＮＯＤＥ４に蓄えられた電荷は、出力側へ流れていくが、ノードＮＯＤＥ４はＮＭＯＳトランジスタＴＲ２のゲートにも接続されているので、ＮＭＯＳトランジスタＴＲ２がＯＮし、期間ｃにおいて、ゲートＧＸ４の電位はノードＮＯＤＥ３の電位にプリチャージされる。

すなわち、図７〜８のチャージポンプ回路２０１においては、クロック信号ＣＬＫＰ，ＣＬＫＧの電源電圧ＶＣＣが比較的に低い場合には、ＮＭＯＳトランスファＴＦ２のゲートＧＸ１〜ＧＸ５をクロック信号ＣＬＫＧでブーストすることにより、電流効率を向上させている。

＜実施の形態１＞
基礎技術に係るチャージポンプ回路１０１，２０１は、出力される電圧ＶＰＰに応じて、全段のポンプにおいて、クロック信号ＣＬＫの供給を停止することを特徴とするものである。

一方、実施の形態１に係るチャージポンプ回路は、それに加えて、入力される電源電圧ＶＣＣに応じて、一部の段のクロックのバッファにおいて、クロック信号ＣＬＫの供給を停止することを特徴とするものである。

図１０は、本実施の形態に係るチャージポンプ回路２００ａを示す回路図である。図１０のチャージポンプ回路２００ａは、基礎技術に係る図３のチャージポンプ回路２００において、入力される電源電圧ＶＣＣに応じて、最終段のポンプへのクロック信号の反転信号ＩＣＬＫの供給を停止するものである。図１０において、図３と同様の要素には、同様の符号を付しているので、ここでの詳細な説明は省略する。

図１０のチャージポンプ回路２００ａは、図３のチャージポンプ回路２００において、最終段のポンプに、バッファＢ１に代えてＡＮＤ素子Ａ１を設け、一方の入力端子へ、クロック信号の反転信号ＩＣＬＫを、他方の入力端子へ、比較器ＣＯＭＰ２から出力される信号ＩＶＰＰＨＩＤＥＴＰを、それぞれ入力させたものである。比較器ＣＯＭＰ２は、電源電圧ＶＣＣの分圧ＶＤＩＶ１を所定のＶｒｅｆ電圧（参照電圧）と比較している。比較の結果、電源電圧ＶＣＣの分圧ＶＤＩＶ１が参照電圧Ｖｒｅｆより大きい場合には、チャージポンプ回路２００ａが能力過剰の状態であると判定し、Ｌレベルの信号ＩＶＰＰＨＩＤＥＴＰを出力することにより、ＡＮＤ素子Ａ１の出力をＬレベルとする。

このように、本実施の形態に係るチャージポンプ回路２００ａは、入力される電源電圧ＶＣＣの分圧ＶＤＩＶ１が所定のＶｒｅｆ電圧より大きい場合には、最終段の容量Ｃ１にクロック信号の反転信号ＩＣＬＫを入力させないことにより、最終段のポンプを非活性とする。

従って、非活性とした容量Ｃ１の充放電に必要な電流を削減できるので、消費電力を低減することができる。

また、最終段のポンプにおいて、非活性とした容量Ｃ１とＮＭＯＳトランジスタＴＲ１とがＲＣフィルタとして機能するので、電圧ＶＰＰのリップルを低減することができる。従って、大容量のデカップル容量ＣＡＰを減らすことが可能となり、モジュール面積の増大によるチップコストの上昇を防ぐことができる。

すなわち、本実施の形態に係るチャージポンプ回路２００ａによれば、コストおよび消費電力を低減可能な電源回路５を提供することができる。

なお、上述においては、最終段の一のクロックのバッファにおいてのみ、容量Ｃ１へのクロック信号の反転信号ＩＣＬＫの入力を停止し非活性とする場合について説明した。しかし、最終段の一のクロックのバッファに限らず、他の段の一のクロックのバッファを非活性としてもよく、また、一のクロックのバッファに限らず、複数のクロックのバッファを非活性としてもよい。すなわち、チャージポンプ回路２００ａが能力過剰とならないように、一部の段のクロックのバッファを非活性とするものであればよい。

＜実施の形態２＞
図１１は、実施の形態２に係るチャージポンプ回路２０１ａを示す回路図である。図１１のチャージポンプ回路２０１ａは、基礎技術に係る図７のチャージポンプ回路２０１において、入力される電源電圧ＶＣＣに応じて、最終段のポンプへのクロック信号の反転信号ＩＣＬＫＰ，ＩＣＬＫＧの供給を停止するものである。図１１において、図７と同様の要素には、同様の符号を付しているので、ここでの詳細な説明は省略する。

図１１のチャージポンプ回路２０１ａは、図７のチャージポンプ回路２０１において、最終段のポンプに、バッファＢ１に代えてＡＮＤ素子Ａ１を設け、一方の入力端子へクロック信号の反転信号ＩＣＬＫＰを、他方の入力端子へ比較器ＣＯＭＰ２から出力される信号ＩＶＰＰＨＩＤＥＴＰをそれぞれ入力させるとともに、バッファＢ２に代えてＡＮＤ素子Ａ２を設け、一方の入力端子へクロック信号の反転信号ＩＣＬＫＧを、他方の入力端子へ比較器ＣＯＭＰ３から出力される信号ＩＶＰＰＨＩＤＥＴＧをそれぞれ入力させたものである。比較器ＣＯＭＰ２，ＣＯＭＰ３は、電源電圧ＶＣＣの分圧を所定のＶｒｅｆ電圧（参照電圧）Ｖｒｅｆと比較している。比較の結果、電源電圧ＶＣＣの分圧ＶＤＩＶ１，ＶＤＩＶ２が参照電圧Ｖｒｅｆより大きい場合には、チャージポンプ回路２０１ａが能力過剰の状態であると判定し、Ｌレベルの信号ＩＶＰＰＨＩＤＥＴＰ，ＩＶＰＰＨＩＤＥＴＧを出力することにより、ＡＮＤ素子Ａ１，Ａ２の出力をＬレベルとする。

なお、比較器ＣＯＭＰ２へ入力される電源電圧ＶＣＣの分圧ＶＤＩＶ１と、比較器ＣＯＭＰ３へ入力される電源電圧ＶＣＣの分圧ＶＤＩＶ２とは、同一電圧であってもよく、異なっていてもよい。

このように、本実施の形態に係るチャージポンプ回路２０１ａは、入力される電源電圧ＶＣＣが所定の参照電圧より大きい場合には、最終段の容量Ｃ１，Ｃ２にクロック信号の反転信号ＩＣＬＫＰ，ＩＣＬＫＧを入力させないことにより、最終段のポンプを非活性とする。

従って、非活性とした容量Ｃ１，Ｃ２の充放電に必要な電流を削減できるので、消費電力を低減することができる。

また、最終段のポンプにおいて、非活性とした容量Ｃ１とＮＭＯＳトランスファＴＦ１とがＲＣフィルタとして機能するので、電圧ＶＰＰのリップルを低減することができる。従って、大容量のデカップル容量ＣＡＰを減らすことが可能となり、モジュール面積の増大によるチップコストの上昇を防ぐことができる。

すなわち、本実施の形態に係るチャージポンプ回路２０１ａによれば、コストおよび消費電力を低減可能な電源回路５を提供することができる。

なお、上述においては、最終段の一のクロックのバッファにおいてのみ、容量Ｃ１，Ｃ２へのクロック信号の反転信号ＩＣＬＫＰ，ＩＣＬＫＧの入力を停止し非活性とする場合について説明した。しかし、最終段の一のクロックのバッファに限らず、他の段の一のクロックのバッファを非活性としてもよく、また、一のクロックのバッファに限らず、複数のクロックのバッファを非活性としてもよい。すなわち、チャージポンプ回路２０１ａが能力過剰とならないように、一部の段のクロックのバッファを非活性とするものであればよい。

また、上述においては、ポンプを非活性とする場合に、容量Ｃ１へのクロック信号の反転信号ＩＣＬＫＰの入力および容量Ｃ２へのクロック信号の反転信号ＩＣＬＫＧの入力の両方を停止する場合について説明したが、両方に限らず、いずれか一方の信号のみの入力を停止してもよい。図１２は、ＡＮＤ素子Ａ１へ入力される信号ＩＶＰＰＨＩＤＥＴＰおよびＡＮＤ素子Ａ２へ入力される信号ＩＶＰＰＨＩＤＥＴＧが、それぞれ、ＨレベルおよびＬレベルである場合について（状態１〜４の４通り）、ポンピング能力すなわち電流供給能力の一例を示した図である。すなわち、必要とされる電流供給能力に応じて、状態２〜４のいずれかを適宜選択する制御を行えばよい。

基礎技術に係るフラッシュメモリ内蔵マイコンの構成を示す概略ブロック図である。基礎技術に係るチャージポンプ回路の本体を示す回路図である。基礎技術に係るチャージポンプ回路を示す回路図である。基礎技術に係るチャージポンプ回路の本体の改良型を示す回路図である。基礎技術に係るチャージポンプ回路の本体の改良型においてクロック信号ＣＬＫからクロック信号ＣＬＫＰ，ＣＬＫＧを生成するクロック生成回路ＣＬＫＧＥＮの構成を示す回路図である。基礎技術に係るチャージポンプ回路の改良型においてクロック生成回路ＣＬＫＧＥＮにより生成されるクロック信号ＣＬＫＰ，ＣＬＫＧを示すタイミングチャートである。基礎技術に係るチャージポンプ回路の改良型を示す回路図である。基礎技術に係るチャージポンプ回路の改良型を示す拡大回路図である。基礎技術に係るチャージポンプ回路の改良型においてクロック信号ＣＬＫＰ，ＣＬＫＧの電位変化に応じたノードＮＯＤＥ２〜ＮＯＤＥ４およびゲートＧＸ３〜ＧＸ４の電位変化を示すタイミングチャートである。実施の形態１に係るチャージポンプ回路を示す回路図である。実施の形態２に係るチャージポンプ回路を示す回路図である。実施の形態２に係るチャージポンプ回路において、ＡＮＤ素子へ入力される信号と電流供給能力との対応を示す図である。

符号の説明

１フラッシュメモリモジュール、２電源切替回路、３デコーダ、４メモリアレイ、５電源回路、６制御回路、７マイコン、８センスアンプ、１００ａ，１０１ａチャージポンプ回路本体、２００ａ，２０１ａチャージポンプ回路、ＡＡＮＤ素子、Ｂバッファ、Ｃ，ＣＡＰ容量、ＣＬＫＧＥＮクロック生成回路、ＣＯＭＰ比較器、Ｄｅｌａｙ遅延回路、ＲＯリングオシレータ、ＴＦＮＭＯＳトランスファ、ＴＲＮＭＯＳトランジスタ。

Claims

ゲートがドレインにダイオード接続されたＭＯＳトランジスタを直列に複数段接続し、前記ＭＯＳトランジスタ間のノードにそれぞれ接続された複数の容量へクロック信号と当該クロック信号の反転信号とを交互に入力させるチャージポンプ回路を備える電源回路であって、
前記チャージポンプ回路へ入力される電圧が所定の参照電圧より大きい場合には、前記複数の容量のうちの一部の容量に前記クロック信号または前記反転信号を入力させない
電源回路。
一方のゲートがドレインにダイオード接続されたＭＯＳトランスファと当該ＭＯＳトランスファの他方のゲートとドレインとの間に接続されたＭＯＳトランジスタとの組を直列に複数段接続し、前記ＭＯＳトランスファ間のノードにそれぞれ接続された複数の第一容量へ第一クロック信号と当該第一クロック信号の反転信号とを交互に入力させるとともに、前記ＭＯＳトランスファの他方のゲートにそれぞれ接続された複数の第二容量へ前記第一クロック信号よりＨレベル期間が短い第二クロック信号と当該第二クロック信号の反転信号とを交互に入力させるチャージポンプ回路を備える電源回路であって、
前記チャージポンプ回路へ入力される電圧が所定の参照電圧より大きい場合には、前記複数の第一容量または第二容量のうちの一部の容量に前記第一または第二クロック信号または前記反転信号を入力させない
電源回路。
請求項１又は請求項２に記載の電源回路であって、
前記一部の容量は、入力側から出力側へ向かって最後段に配置された容量である
電源回路。