JP2009038778A - Ｖｃｏ回路及びそれを用いたｐｌｌ回路 - Google Patents

Abstract

【課題】ＶＣＯ回路の最適な発振状態を設定するために、製造されたＩＣ毎にバラツキを評価し且つそのバラツキに応じた設定値を指示しなければならないという問題がある。
【解決手段】ＶＣＯ回路は、制御電圧に応じ制御電流を流す電圧電流変換器と、その制御電流に応じ所定の周波数で発振する電流制御発振器からなる構成において、制御電圧に応じ電圧電流変換器の変換利得を調節する調節回路を更に備えたことを特徴とし、外部からの制御に依存せずに、製造されたＩＣ毎のバラツキに応じ、ＶＣＯをロックアップさせる、いわゆる自己制御性（Ｓｅｌｆ Ｒｅｇｕｌａｔｉｎｇ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を有する電圧制御発振器を提供することができる。
【選択図】図２

Description

本発明は、電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ、以下ＶＣＯと略記する）回路及びそれを用いたＰＬＬ回路に関する。

図１は、特許文献１に記載のＰＬＬ回路の実施図である。 符号４は三入力一出力型のスイッチであり、ループフィルタ（３）からの出力信号および互いに異なった値の二つの基準電圧（ＶＲＥＦ１、ＶＲＥＦ２）を入力し、較正回路（５）からの制御信号に基づいて三入力のいずれか一つを選択し出力する。

ＶＣＯ（２）は、電圧値（Ｖ）を電流値（Ｉ）に変換する電圧電流変換器（以下Ｖ／Ｉ変換器と称する）である２Ａと、このＶ／Ｉ変換器（２Ａ）の出力に応じた所定の周波数を有する信号を発振する電流制御発振器（以下ＩＣＯと称する）である２Ｂと、ゲイン調節器（図１でＶＲと称する）である２Ｃを有する。 Ｖ／Ｉ変換器（２Ａ）はスイッチ（４）からの出力信号を入力として、Ｖ／Ｉ変換した後にゲイン調節器（２Ｃ）に入力する。 ゲイン調節器（２Ｃ）は、ゲイン設定値（Ｍ）に基づく較正回路（５）からの信号に応じて、Ｖ／Ｉ変換器（２Ａ）からＩＣＯ（２Ｂ）へ流れる電流の値を調節する。

本構成に基づき集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、以下ＩＣと略記する）化されたＰＬＬ回路は製造時のバラツキを補償でき、従ってループ帯域を一定にできることが述べられている。

特開平６−１５２４０１号公報（図１）

しかしながら上述した従来技術は、製造されたＩＣ毎にバラツキを評価し、且つそのバラツキに応じたゲイン設定値（Ｍ）を指示しなければならない、という問題がある。

上記の課題を解決するために本発明のＶＣＯ回路は、制御電圧に応じ制御電流を流す電圧電流変換器とその制御電流に応じ所定の周波数で発振する電流制御発振器からなる構成において、制御電圧に応じ電圧電流変換器の変換利得を調節する調節回路を備えたことを特徴とする。

本発明により、外部からの制御に依存せずに、製造されたＩＣ毎のバラツキに応じ、ＶＣＯをロックアップさせる、いわゆる自己制御性（Ｓｅｌｆ Ｒｅｇｕｌａｔｉｎｇ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を有する電圧制御発振器を提供することができる。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において同一要素には同一の符号が付されており、また説明の煩雑さを回避するために必要に応じて重複説明は省略する。

図２は、本発明の一実施形態からなるＶＣＯ回路及びそれを用いたＰＬＬ回路の構成を表すブロック図である。 位相比較器（１）は参照信号（Ｆｒｅｆ）の位相とＶＣＯ（６）の発振信号（Ｆｃｌｋ）の位相とを比較し、その位相差に相当する信号をループフィルタ（３）に入力する。 ＶＣＯ（６）はループフィルタ（３）が出力する制御電圧（Ｖｃｎｔ）に応じた所定の周波数を有する発振信号（Ｆｃｌｋ）を出力する。

これら回路によりＰＬＬ回路が構成されるが、更にＶＣＯ（６）と位相比較器（１）との間に分周回路（図示せず）を挿入し逓倍ＰＬＬ回路を構成しても良い。

ＶＣＯ（６）はＶ／Ｉ変換器（７）とＩＣＯ（８）から構成される。 Ｖ／Ｉ変換器（７）は制御電圧（Ｖｃｎｔ）を制御電流（Ｉｃｎｔ）に変換し、ＩＣＯ（８）は制御電流（Ｉｃｎｔ）に応じ所定の周波数を有する信号を発振する。 調整回路（９）は制御電圧（Ｖｃｎｔ）に応じＶ／Ｉ変換器（７）からＩＣＯ（８）へ流し込む制御電流（Ｉｃｎｔ）の値を調節する。

図３は、本発明の他の一実施形態からなるＶＣＯ（６）の構成を表す回路図である。 Ｖ／Ｉ変換器（７）は、制御電圧（Ｖｃｎｔ）に応じ制御電流（Ｉ１）を流す回路（７１）と自走周波数を決定する制御電流（Ｉ２）を流す回路（７２）、及びこれら制御電流のＩ１とＩ２とを加算した制御電流（Ｉｃｎｔ）をＩＣＯ（８）へ流し込むカレントミラー回路（７３）から構成される。 ＩＣＯ（８）は流し込まれた制御電流（Ｉｃｎｔ）に応じ所定の周波数を有する発振信号（Ｆｃｌｋ）を出力する。

回路（７１）は、トランジスタ（７１１、７１３、７１５）のソースに抵抗（７１２、７１４、７１６）が直列接続された三組の回路を更に並列接続させた回路から構成される。 三つのトランジスタ（７１１、７１３、７１５）のドレインが共通接続されたノード（Ｎｄ）を介し先の制御電流（Ｉ１）を引き込む。

トランジスタ（７１１）のゲートは制御電圧（Ｖｃｎｔ）が入力され、トランジスタ（７１３、７１５）のゲートはスイッチ素子（７１７、７１８）を介し制御電圧（Ｖｃｎｔ）が入力される。 一方の符号７１７のスイッチ素子（以下ＳＷ１と称する）は開閉信号（Ｖｓｗ１）に応じ開閉し、他方の符号７１８のスイッチ素子（以下ＳＷ２と称する）は開閉信号（Ｖｓｗ２）に応じ開閉する。

回路（７２）は、三つのトランジスタ（７２２、７２３、７２４）を並列接続させた回路から構成される。 三つのトランジスタ（７２２、７２３、７２４）のドレインが共通接続されたノード（Ｎｄ）を介し先の制御電流（Ｉ２）を引き込む。

トランジスタ（７２２）のゲートは、定電流源（７２７）とトランジスタ（７２１）からカレントミラー構成された回路により転写された電位を入力する。 トランジスタ（７２３、７２４）のゲートはスイッチ素子（７２５、７２６）を介し先のトランジスタ（７２２）のゲートに入力した電位を入力する。 一方の符号７２５のスイッチ素子（以下ＳＷ３と称する）は開閉信号（Ｖｓｗ１）に応じ開閉し、他方の符号７２６のスイッチ素子（以下ＳＷ４と称する）は開閉信号（Ｖｓｗ２）に応じ開閉する。

回路（７３）は、先の制御電流のＩ１とＩ２がノード（Ｎｄ）において合流した制御電流のＩｃｎｔに対し、二つのトランジスタ（７３１、７３２）からカレントミラー構成し、制御電流（Ｉｃｎｔ）を転写しＩＣＯ（８）へ流し込む。

図６乃至図８は、図３に示すＶＣＯ（６）の入出力特性を表すグラフである。 図６はスイッチ素子のＳＷ１乃至ＳＷ４がＯｎ状態にある場合を示し、図７はスイッチ素子のＳＷ１とＳＷ３がＯｎ状態且つスイッチ素子のＳＷ２とＳＷ４がＯｆｆ状態にある場合を示し、図８はスイッチ素子のＳＷ１乃至ＳＷ４がＯｆｆ状態にある場合を示す。

各図中に示す「Ｆａｓｔ条件」、「Ｔｙｐ条件」、及び「Ｓｌｏｗ条件」はＩＣ化されたＶＣＯ（６）の製造時におけるプロセス条件のバラツキを表す。 「Ｆａｓｔ条件」は、ＩＣ化された回路の最高出力速度が得られるようなプロセス条件（抵抗値、トランジスタのパラメータ値、及び配線の寄生容量値）のバラツキの一つの偏りを表す。 同様に「Ｓｌｏｗｔ条件」は、ＩＣ化された回路の最低出力速度が得られるようなプロセス条件のバラツキの他の一つの偏りを表す。 そして「Ｔｙｐ条件」は、ＩＣ化された回路の最も一般的な出力速度が得られるような典型的なプロセス条件を表す。 尚、ここでは環境条件、すなわち温度や電源電圧（Ｖｄｄ）、これらバラツキは省略する。

図６（Ａ）乃至図６（Ｃ）はＩＣＯ（８）の入出力特性、すなわち制御電流（Ｉｃｎｔ）の電流値に対する発振信号（Ｆｃｌｋ）の発振周波数の依存特性を示す。 なお図７（Ａ）乃至図７（Ｃ）は図６（Ａ）乃至図６（Ｃ）と同一の入出力特性であり、図８（Ａ）乃至図８（Ｃ）も図６（Ａ）乃至図６（Ｃ）と同一の入出力特性である。

例えばＩＣＯ（８）がリングオシュレータ回路で構成されている場合、電流制御発振器の発振周波数はリングオシュレータ回路を構成するインバータ回路の遅延値、すなわちスイッチング速度で決まる。 そしてリングオシュレータ回路は、当該スイッチング速度を調節するために制御電流（Ｉｃｎｔ）を流し込む構造を採用している。 従って「Ｆａｓｔ条件」におけるリングオシュレータ回路は、それを構成するインバータ回路のスイッチング速度が早く、同じ発振周波数を持つ信号を得るためには「Ｔｙｐ条件」における制御電流（Ｉｃｎｔ）よりも電流値が少なくて済む。 それとは逆に「Ｓｌｏｗ条件」におけるリングオシュレータ回路は、先のスイッチング速度が遅く、同じ発振周波数を持つ信号を得るためには「Ｔｙｐ条件」における制御電流（Ｉｃｎｔ）よりも多くの電流値が必要である。

図６（Ａ）乃至図６（Ｃ）は「Ｆａｓｔ条件」、「Ｔｙｐ条件」、及び「Ｓｌｏｗ条件」に対応するが、各々の勾配が異なり、且つ図中に示す目標周波数を得るため「Ｆａｓｔ条件」、「Ｔｙｐ条件」、「Ｓｌｏｗ条件」の順番に制御電流（Ｉｃｎｔ）の電流値が多くなる原理は上述の理由に拠る。

図６（Ｄ）乃至図６（Ｆ）はＶ／Ｉ変換器（７）の入出力特性、すなわち制御電圧（Ｖｃｎｔ）の電圧値に対する制御電流（Ｉｃｎｔ）の電流値の依存特性を示す。 図６（Ｄ）乃至図６（Ｆ）は「Ｆａｓｔ条件」、「Ｔｙｐ条件」、及び「Ｓｌｏｗ条件」に対応する。

図６（Ｄ）乃至図６（Ｆ）の各入出力特性は制御電圧（Ｖｃｎｔ）が所定の電圧値に至るまで制御電流（Ｉｃｎｔ）が一定の電流値を示すが、以下に理由を述べる。 回路（７１）におけるトランジスタ（７１１、７１３、７１５）は制御電圧（Ｖｃｎｔ）が所定の電圧値に至るまでカットオフ状態にあり、従って制御電流（Ｉ１）は零である。 他方、回路（７２）におけるトランジスタ（７２２、７２３、７２４）は常にオン状態にあり、定電流源（７２７）とトランジスタ（７２１）からなるカレントミラー回路で転写された制御電流（Ｉ２）が常に流れる。

ここで制御電圧（Ｖｃｎｔ）が所定の電圧値に至るまで制御電流（Ｉｃｎｔ）の電流値が一定に流れる状態は、制御電圧（Ｖｃｎｔ）に依存せずに流れてＩＣＯ（８）の発振信号（Ｆｃｌｋ）の発振周波数を決定することから自走発振（ｆｒｅｅ ｒｕｎ）状態と称し、この時の発振周波数を自走発振周波数と称する。

なお自走発振周波数は制御電流（Ｉ２）、すなわち主にトランジスタ（７２２、７２３、７２４）の能力に依存して決まるため、「Ｆａｓｔ条件」、「Ｔｙｐ条件」、「Ｓｌｏｗ条件」の順番に周波数値は低くなる。

図６（Ｄ）乃至図６（Ｆ）の各入出力特性は制御電圧（Ｖｃｎｔ）が先の所定の電圧値を超えると、回路（７１）におけるトランジスタ（７１１、７１３、７１５）がオン状態に変わるため、制御電圧（Ｖｃｎｔ）に応じ制御電流（Ｉｃｎｔ）の電流値が増加する特性を示す。 なお図６（Ｄ）乃至図６（Ｆ）の当該増加特性は、主にトランジスタ（７１１、７１３、７１５）の能力に依存して決まるため、「Ｆａｓｔ条件」、「Ｔｙｐ条件」、「Ｓｌｏｗ条件」の順番に増加特性の勾配は緩くなる。

図６（Ｇ）乃至図６（Ｉ）はＶＣＯ（６）の入出力特性、すなわち制御電圧（Ｖｃｎｔ）の電圧値に対する発振信号（Ｆｃｌｋ）の発振周波数の依存特性を示す。 図６（Ｇ）乃至図６（Ｉ）は、図６（Ａ）乃至図６（Ｃ）と図６（Ｄ）乃至図６（Ｆ）との各々を合成した特性である。 また図６（Ｇ）乃至図６（Ｉ）は「Ｆａｓｔ条件」、「Ｔｙｐ条件」、及び「Ｓｌｏｗ条件」に対応する。

発振信号（Ｆｃｌｋ）周波数の制御電圧（Ｖｃｎｔ）依存、すなわち図６（Ｇ）乃至図６（Ｉ）における増加特性の勾配は、単位Ｈｚ／Ｖを有する変換利得（Ｋｖｃｏ）と称し、以下の数式で表される。

（数１）
Ｆｃｌｋ＝Ｋｖｃｏ×Ｖｃｎｔ

制御電圧（Ｖｃｎｔ）は、位相比較器（１）の雑音成分、ループフィルタ（３）の漏洩成分や電荷再配分などにより微小振動を起こす。 ここで制御電圧の当該振動分を△Ｖｃｎｔ、発振信号周波数の振動分を△Ｆｃｌｋと置くと、以下の数式が得られる。

（数２）
Ｆｃｌｋ＋△Ｆｃｌｋ＝Ｋｖｃｏ×（Ｖｃｎｔ＋△Ｖｃｎｔ）

ここで△Ｆｃｌｋは、すなわちジッタ成分を意味し、以下の数式で表せる。

（数３）
△Ｆｃｌｋ＝Ｋｖｃｏ×△Ｖｃｎｔ

つまりジッタは、変換利得（Ｋｖｃｏ）を小さな値に抑えることにより低減できる。 なお図６（Ｇ）乃至図６（Ｉ）における増加特性の勾配である変換利得（Ｋｖｃｏ）が小さいならば、制御電圧（Ｖｃｎｔ）の電圧変動に対し発振信号（Ｆｃｌｋ）の周波数変動が抑制されることは、図６（Ｇ）乃至図６（Ｉ）を見ても明らかである。

図６（Ｄ）乃至図６（Ｉ）はスイッチ素子のＳＷ１乃至ＳＷ４がＯｎ状態にある場合の各入出力特性を示し、図７（Ｊ）乃至図７（Ｏ）はスイッチ素子のＳＷ１とＳＷ３がＯｎ状態且つスイッチ素子のＳＷ２とＳＷ４がＯｆｆ状態にある場合のそれら入出力特性を示し、また図８（Ｐ）乃至図８（Ｕ）はスイッチ素子のＳＷ１乃至ＳＷ４がＯｆｆ状態にある場合のそれら入出力特性を示す。

図６乃至図８に仕様上において共通の目標周波数を得るため「Ｆａｓｔ条件」、「Ｔｙｐ条件」、「Ｓｌｏｗ条件」の順番に制御電流（Ｉｃｎｔ）の電流値が多くなり、従って制御電圧（Ｖｃｎｔ）の電圧値も大きくなる。 そこで図６乃至図８に関し、制御電圧（Ｖｃｎｔ）の電圧値に対する発振信号（Ｆｃｌｋ）の発振周波数の依存特性について、上述のジッタ低減の観点から以下に各々詳説する。

図６（Ｉ）の「Ｓｌｏｗ条件」における入出力特性は、目標周波数の発振信号（Ｆｃｌｋ）を得るに当たり最もジッタを抑制することができる、すなわち変換利得（Ｋｖｃｏ）が最も小さい特性を有するからである。

これら特性が得られる理由は、第一に目標周波数を得るための制御電圧（Ｖｃｎｔ）の電圧値（図中にＶｓｌｏｗと称する）が各プロセス条件の中で最も大きい事、第二に図６（Ｉ）「Ｓｌｏｗ条件」入出力特性において自走発振周波数を目標周波数に近づけた事、第三に第二の理由から必然的に増加特性の勾配を緩めた事である。

上述の第一の理由は、ＩＣＯ（８）が内包する入出力特性、すなわち目標周波数を得るため「Ｆａｓｔ条件」、「Ｔｙｐ条件」、「Ｓｌｏｗ条件」の順番に制御電流（Ｉｃｎｔ）の電流値は多く、制御電圧値（Ｖｃｎｔ）の電圧値は大きくなる特性を看破し適用したことによる。

また上述の第二の理由は、スイッチ素子のＳＷ３とＳＷ４が共にＯｎ状態にあり回路（７２）として制御電流（Ｉ２）、すなわち自走発振周波数を決定する電流値を最も大きくしたことによる。

上述の第三の理由は、全プロセス条件の中で「Ｓｌｏｗ条件」が最も増加特性の勾配が緩いことにもよる。 従って「Ｓｌｏｗ条件」において目標周波数の発振周波数をえるために、スイッチ素子のＳＷ１とＳＷ２を共にＯｎ状態し増加特性の勾配を最もきつくせざるを得ない。

以上の説明に基づき図６「Ｓｌｏｗ条件」入出力特性は、ジッタ低減の観点から最も適した特性を有する。

次に図８（Ｓ）の「Ｆａｓｔ条件」における入出力特性は、目標周波数の発振信号（Ｆｃｌｋ）を得るに当たり最もジッタを抑制することができる。

これら特性が得られる理由は、第一に目標周波数を得るための制御電圧（Ｖｃｎｔ）の電圧値（図中にＶｆａｓｔと称する）が各プロセス条件の中で最も小さい事、第二に図８（Ｓ）「Ｓｌｏｗ条件」入出力特性において自走発振周波数を目標周波数に近づけた事、第三に第二の理由から必然的に増加特性の勾配を緩めた事である。

上述の第一の理由は、ＩＣＯ（８）が内包する入出力特性、すなわち目標周波数を得るため「Ｓｌｏｗ条件」、「Ｔｙｐ条件」、「Ｆａｓｔ条件」の順番に制御電流（Ｉｃｎｔ）の電流値は少なく、制御電圧値（Ｖｃｎｔ）の電圧値は小さくなる特性を看破し適用したことによる。

また上述の第二の理由は、スイッチ素子のＳＷ３とＳＷ４が共にＯｆｆ状態にあり回路（７２）として制御電流（Ｉ２）、すなわち自走発振周波数を決定する電流値を最も小さくしたことによる。

次に上述の第三の理由は、全プロセス条件の中で「Ｆａｓｔ条件」が最も増加特性の勾配がきつい条件であるためスイッチ素子のＳＷ１とＳＷ２が共にＯｆｆ状態にすることにより、回路（７１）として制御電圧（Ｖｃｎｔ）の電圧値に対する制御電流（Ｉ１）の電流値の依存特性を最も緩めている。

以上の説明に基づき図８「Ｆａｓｔ条件」入出力特性は、ジッタ低減の観点から最も適した特性を有する。

また図７（M）の「Ｔｙｐ条件」における入出力特性は、ＩＣ化された回路の最も一般的な出力速度が得られるような典型的なプロセス条件の下における目標周波数を得るために、上述の「Ｓｌｏｗ条件」と「Ｆａｓｔ条件」との中間に値する特性が要求される。

すなわち、目標周波数を得るための制御電圧（Ｖｃｎｔ）の電圧値（図中にＶｔｙｐと称する）の近辺において、制御電圧（Ｖｃｎｔ）に応じ発振信号（Ｆｃｌｋ）の発信周波数を制御できるような入出力特性を具現化する。 そこで、スイッチ素子のＳＷ１とＳＷ３をＯｎ状態に、ＳＷ２とＳＷ４をＯｆｆ状態にすることにより達成できる。

図４は、本発明の一実施形態からなる調節回路（９）の構成を表すブロック図である。 電圧比較器（９１、９２）は、参照電圧（Ｖａ、Ｖｂ）に対する制御電圧（Ｖｃｎｔ）の大小関係を比較し、開閉信号（Ｖｓｗ１，Ｖｓｗ２）を生成する。

図５は、図４に示すブロック図の動作及び図３に示す回路図の応答を示す図表である。 二つの参照電圧（Ｖａ、Ｖｂ）は、零ボルトより高く且つ電源電圧（Ｖｄｄ）より低く、またＶｂはＶａよりも高い値を有する。 なお二つの参照電圧（Ｖａ，Ｖｂ）に与えるべき最良の電圧値は後述する。

電圧比較器（９１）の出力信号である開閉信号（Ｖｓｗ１）は、制御電圧（Ｖｃｎｔ）が零ボルト以上且つ参照電圧（Ｖａ）未満の場合に”Ｌｏｗ”を出力し、参照電圧（Ｖａ）より高く且つ電源電圧（Ｖｄｄ）以下の場合に”Ｈｉｇｈ”を出力する。

これに伴いスイッチ素子（ＳＷ１、ＳＷ３）は、制御電圧（Ｖｃｎｔ）が零ボルト以上且つ参照電圧（Ｖａ）未満の場合に”Ｏｆｆ”状態になり、参照電圧（Ｖａ）より高く且つ電源電圧（Ｖｄｄ）以下の場合に”Ｏｎ”状態になる。

電圧比較器（９２）の出力信号である開閉信号（Ｖｓｗ２）は、制御電圧（Ｖｃｎｔ）が零ボルト以上且つ参照電圧（Ｖｂ）未満の場合に”Ｌｏｗ”を出力し、参照電圧（Ｖｂ）より高く且つ電源電圧（Ｖｄｄ）以下の場合に”Ｈｉｇｈ”を出力する。

これに伴いスイッチ素子（ＳＷ２、ＳＷ４）は、制御電圧（Ｖｃｎｔ）が零ボルト以上且つ参照電圧（Ｖｂ）未満の場合に”Ｏｆｆ”状態になり、参照電圧（Ｖｂ）より高く且つ電源電圧（Ｖｄｄ）以下の場合に”Ｏｎ”状態になる。

図９乃至図１１は、図３に示すＶＣＯ（６）の入出力特性とロックアップ特性を表すグラフであり、各々が「Ｆａｓｔ条件」、「Ｔｙｐ条件」、及び「Ｓｌｏｗ条件」に対応する。

図９（Ｃ）は、図６（Ｃ）や図７（Ｃ）や図８（Ｃ）と同一の「Ｓｌｏｗ条件」入出力特性、すなわち制御電流（Ｉｃｎｔ）の電流値に対する発振信号（Ｆｃｌｋ）の発振周波数の依存特性を示す。

図９（Ｆ）は図６（Ｆ）と同一の入出力特性、すなわち制御電圧（Ｖｃｎｔ）の電圧値に対する制御電流（Ｉｃｎｔ）の電流値の依存特性を示し、スイッチ素子のＳＷ１乃至ＳＷ４がＯｎ状態にある場合に基づく。

同様に図９（Ｌ）は図７（Ｌ）と同一の入出力特性であるが、但しスイッチ素子のＳＷ１とＳＷ３がＯｎ状態且つスイッチ素子のＳＷ２とＳＷ４がＯｆｆ状態にある場合に基づく。

また図９（Ｒ）は図８（Ｒ）と同一の入出力特性であるが、但しスイッチ素子のＳＷ１乃至ＳＷ４がＯｆｆ状態にある場合に基づく。

図中の符号ＶａとＶｂは、上述した図５に示した調整回路（９）の参照電圧である。 参照電圧（Ｖａ）の電圧値は、上述の図８に示した電圧（Ｖｆａｓｔ）と図７に示した電圧（Ｖｔｙｐ）の電圧値との中間値に設定する。 同様に参照電圧（Ｖｂ）の電圧値は、上述の図７に示した電圧（Ｖｔｙｐ）と図６に示した電圧（Ｖｓｌｏｗ）の電圧値との中間値に設定する。

図９（ＡＡ）は、ＶＣＯ（６）の、「Ｓｌｏｗ条件」における入出力特性、すなわち制御電圧（Ｖｃｎｔ）の電圧値に対する発振信号（Ｆｃｌｋ）の発振周波数の依存特性を示す。 但し図９（ＡＡ）は、図６に示すＶＣＯ（６）と図４に示す調整回路（９）の構成要素を、図２に示す接続関係を有することに基づく。

図９（ＡＡ）は、スイッチ素子（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）の開閉状態に応じ図９（Ｆ）、（Ｌ）、（Ｒ）と図９（Ｃ）とを合成した特性を有する。 つまり制御電圧（Ｖｃｎｔ）が零ボルト以上且つ参照電圧（Ｖａ）未満の場合は、図９（Ｒ）と図９（Ｃ）とを合成した入出力特性を示し、参照電圧（Ｖａ）以上且つ参照電圧（Ｖｂ）未満の場合は、図９（Ｌ）と図９（Ｃ）とを合成した入出力特性を示し、参照電圧（Ｖｂ）以上且つ電源電圧（Ｖｄｄ）以下の場合は、図９（Ｆ）と図９（Ｃ）とを合成した入出力特性を示す。

図９（ＤＤ）は、「Ｓｌｏｗ条件」におけるロックアップ特性を表すグラフであり、図６で定義した電圧（Ｖｓｌｏｗ）に向かい時間と共に制御電圧（Ｖｃｎｔ）は上昇した後に振動しながら当該電圧（Ｖｓｌｏｗ）へ収束する。 そしてスイッチ素子は、制御電圧（Ｖｃｎｔ）の上昇過程において、ＳＷ１＝”Ｏｆｆ”、ＳＷ２＝”Ｏｆｆ”、ＳＷ３＝”Ｏｆｆ”、ＳＷ４＝”Ｏｆｆ”から、ＳＷ１＝”Ｏｎ”、ＳＷ２＝”Ｏｆｆ”、ＳＷ３＝”Ｏｎ”、ＳＷ４＝”Ｏｆｆ”へ、更にＳＷ１＝”Ｏｎ”、ＳＷ２＝”Ｏｎ”、ＳＷ３＝”Ｏｎ”、ＳＷ４＝”Ｏｎ”へと遷移して行く。

そして電圧（Ｖｓｌｏｗ）を中心として振動する振幅が所定の値以下に収まった時点においてロックアップ状態にあると判定される。

図１０（Ｂ）は、図６（Ｂ）や図７（Ｂ）や図８（Ｂ）と同一の「Ｔｙｐ条件」入出力特性を示す。 図１０（Ｅ）は図６（Ｅ）と同一の入出力特性を示し、スイッチ素子のＳＷ１乃至ＳＷ４がＯｎ状態にある場合に基づく。 同様に図１０（Ｋ）は図７（Ｋ）と同一の入出力特性であるが、但しスイッチ素子のＳＷ１とＳＷ３がＯｎ状態且つスイッチ素子のＳＷ２とＳＷ４がＯｆｆ状態にある場合に基づく。 また図１０（Ｑ）は図８（Ｑ）と同一の入出力特性であるが、但しスイッチ素子のＳＷ１乃至ＳＷ４がＯｆｆ状態にある場合に基づく。

図１０（ＢＢ）は、ＶＣＯ（６）の、「Ｔｙｐ条件」における入出力特性を示す。 図１０（ＢＢ）は、スイッチ素子（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）の開閉状態に応じ図１０（Ｅ）、（Ｋ）、（Ｑ）と図１０（Ｂ）とを合成した特性を有する。 つまり制御電圧（Ｖｃｎｔ）が零ボルト以上且つ参照電圧（Ｖａ）未満の場合は、図１０（Ｑ）と図１０（Ｂ）とを合成した入出力特性を示し、参照電圧（Ｖａ）以上且つ参照電圧（Ｖｂ）未満の場合は、図１０（Ｋ）と図１０（Ｂ）とを合成した入出力特性を示す。

図１０（ＥＥ）は、「Ｔｙｐ条件」におけるロックアップ特性を表すグラフであり、図７で定義した電圧（Ｖｔｙｐ）に向かい時間と共に制御電圧（Ｖｃｎｔ）は上昇した後に振動しながら当該電圧（Ｖｔｙｐ）へ収束する。 そしてスイッチ素子は、制御電圧（Ｖｃｎｔ）の上昇過程において、ＳＷ１＝”Ｏｆｆ”、ＳＷ２＝”Ｏｆｆ”、ＳＷ３＝”Ｏｆｆ”、ＳＷ４＝”Ｏｆｆ”から、ＳＷ１＝”Ｏｎ”、ＳＷ２＝”Ｏｆｆ”、ＳＷ３＝”Ｏｎ”、ＳＷ４＝”Ｏｆｆ”へと遷移して行く。

そして電圧（Ｖｔｙｐ）を中心として振動する振幅が所定の値以下に収まった時点においてロックアップ状態にあると判定される。

図１１（Ａ）は、図６（Ａ）や図７（Ａ）や図８（Ａ）と同一の「Ｆａｓｔ条件」入出力特性を示す。 図１１（Ｄ）は図６（Ｄ）と同一の入出力特性を示し、スイッチ素子のＳＷ１乃至ＳＷ４がＯｎ状態にある場合に基づく。 同様に図１１（Ｊ）は図７（Ｊ）と同一の入出力特性であるが、但しスイッチ素子のＳＷ１とＳＷ３がＯｎ状態且つスイッチ素子のＳＷ２とＳＷ４がＯｆｆ状態にある場合に基づく。 また図１１（Ｐ）は図８（Ｐ）と同一の入出力特性であるが、但しスイッチ素子のＳＷ１乃至ＳＷ４がＯｆｆ状態にある場合に基づく。

図１１（ＣＣ）は、ＶＣＯ（６）の、「Ｆａｓｔ条件」における入出力特性を示す。 上述の「Ｓｌｏｗ条件」や「Ｔｙｐ条件」の場合とは異なり、図１１（ＣＣ）は、制御電圧（Ｖｃｎｔ）が零ボルト以上且つ参照電圧（Ｖａ）未満の場合だけであり、図１１（Ｐ）と図１１（Ａ）とを合成した入出力特性により示される。

図１１（ＦＦ）は、「Ｔｙｐ条件」におけるロックアップ特性を表すグラフであり、図８で定義した電圧（Ｖｆａｓｔ）に向かい時間と共に制御電圧（Ｖｃｎｔ）は上昇した後に振動しながら当該電圧（Ｖｆａｓｔ）へ収束する。 そしてスイッチ素子は、制御電圧（Ｖｃｎｔ）の上昇過程において、ＳＷ１＝”Ｏｆｆ”、ＳＷ２＝”Ｏｆｆ”、ＳＷ３＝”Ｏｆｆ”、ＳＷ４＝”Ｏｆｆ”のみの状態である。

そして電圧（Ｖｔｙｐ）を中心として振動する振幅が所定の値以下に収まった時点においてロックアップ状態にあると判定される。

以上説明したように、「Ｓｌｏｗ条件」、「Ｔｙｐ条件」、及び「Ｆａｓｔ条件」の各プロセス条件に相当するロックアップ特性のフラフである図９（ＤＤ）、図１０（ＥＥ）、及び図１１（ＦＦ）は、共通の目標周波数へロックアップするために、制御電圧（Ｖｃｎｔ）が各電圧Ｖｓｌｏｗ、Ｖｔｙｐ、及びＶｆａｓｔへ収束することを示す。

更にロックアップに至った時点におけるＶ／Ｉ変換器（７）の入出力特性は、ジッタ低減の観点から最も適した特性を有する図９（Ｆ）、図１０（Ｋ）、及び図１１（Ｐ）の各入出力特性が選定される。 そして、これらロックアップ動作は外部からの制御に依存せずに、製造されたＩＣ毎の製造条件のバラツキに応じ制御されることから自己制御性（Ｓｅｌｆ Ｒｅｇｕｌａｔｉｎｇ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を有する機構であると言える。

また、自己制御性を有する本発明は、ＩＣＯ（８）が内包する入出力特性、すなわち目標周波数を得るため「Ｆａｓｔ条件」、「Ｔｙｐ条件」、「Ｓｌｏｗ条件」の順番に制御電流（Ｉｃｎｔ）の電流値は多く、制御電圧値（Ｖｃｎｔ）の電圧値は大きくなる特性を看破し適用したことにもよる。

図１２は、本発明の一実施形態からなる調節回路（９）の構成を表すブロック図である。 電圧比較器（９１、９２）は、参照電圧（Ｖａ、Ｖｂ）に対する制御電圧（Ｖｃｎｔ）の大小関係を比較する。 さらに保持回路（９３、９４）は、ロックアップするまでの間は電圧比較器（９１、９２）の出力信号を開閉信号（Ｖｓｗ１、Ｖｓｗ２）としてそのまま通し、ロックアップ検出した後は直前の電圧比較器（９１、９２）の出力信号を開閉信号（Ｖｓｗ１、Ｖｓｗ２）として保持する動作を行う。

ここでロックアップ後に制御電圧（Ｖｃｎｔ）の電圧値に応じＶ／Ｉ変換器（７）の自走発振周波数や変換利得（Ｋｖｃｏ）を変化させない理由は、ＰＬＬ回路の発振状態を大きく不安定にさせる原因になるからである。

なお本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

従来のＰＬＬ回路のブロック図である。 本発明の実施の形態１に係るＶＣＯ回路及びそれを用いたＰＬＬ回路の構成を表すブロック図である 本発明の実施形態２に係るＶＣＯ回路の構成を表す回路図である。 本発明の実施形態３に係る調整回路の構成を表すブロック図である。 本発明の実施形態３に係る調節回路の動作を表す図表である。 本発明の実施形態３に係るＶＣＯの入出力特性を表すグラフである。 本発明の実施形態３に係るＶＣＯの入出力特性を表すグラフである。 本発明の実施形態３に係るＶＣＯの入出力特性を表すグラフである。 本発明の実施形態３に係るＶＣＯの「Slow条件」入出力特性を表すグラフである。 本発明の実施形態３に係るＶＣＯの「Ｔｙｐ条件」入出力特性を表すグラフである。 本発明の実施形態３に係るＶＣＯの「Ｆａｓｔ条件」入出力特性を表すグラフである。 本発明の実施形態４に係る調整回路の構成を表すブロック図である。

符号の説明

１ 位相比較器
２ 電圧制御発振器（ＶＣＯ）
２Ａ 電圧電流変換器（Ｖ／Ｉ変換器）
２Ｂ 電流制御発振器（ＩＣＯ）
２Ｃ ゲイン調節器（ＶＲ）
３ ループフィルタ
４ スイッチ
ＶＲＥＦ１、ＶＲＥＦ２ 基準電圧
５ 校正回路
６ 電圧制御発振器（ＶＣＯ）
７ 電圧電流変換器（Ｖ／Ｉ変換器）
８ 電流制御発振器（ＩＣＯ）
９ 調節回路
Ｆｒｅｆ 参照信号
Ｆｃｌｋ 発振信号
Ｖｃｎｔ 制御電圧
Ｉ１、Ｉ２、Ｉｃｎｔ 制御電流
Ｖｄｄ 電源電圧
Ｖｓｗ１、Ｖｓｗ２ 開閉信号
Ｖａ、Ｖｂ 参照電圧
７１ 回路
７１１、７１３、７１５ トランジスタ
７１２、７１４、７１６ 抵抗
７１７、７１８ スイッチ素子
ＳＷ１、ＳＷ２ スイッチ素子
７２ 回路
７２１、７２２、７２３、７２４ トランジスタ
７２５、７２６ スイッチ素子
ＳＷ３、ＳＷ４ スイッチ素子
７２７ 定電流源
７３ 回路
７３１、７３２ トランジスタ
９１、９２ 電圧比較器
Ｖａ，Ｖｂ 参照電圧
９３，９４ 保持回路

Claims (5)

1. 制御電圧に応じ制御電流を流す電圧電流変換器と前記制御電流に応じ所定の周波数で発振する電流制御発振器からなる電圧制御発振器において、
   前記制御電圧に応じ前記電圧電流変換器の変換利得を調節する第１の信号を出力する調節回路を備えたことを特徴とする電圧制御発振器。
2. 前記電圧電流変換器は前記制御電流に所定の電流を足し込む回路を含み、
   前記調節回路は前記制御電圧に応じ当該所定の電流を調節する第２の信号を出力する回路を更に備えたことを特徴とする請求項１に記載の電圧制御発振器。
3. 前記調節回路は、当該電圧制御発振器がロックアップ状態に達した時に直前の前記第１の信号及び前記第２の信号を保持する回路を更に備えたことを特徴とする請求項２に記載の電圧制御発振器。
4. 請求項１乃至３のいずれか１項に記載の電圧制御発振器を備えたことを特徴とするＰＬＬ回路。
5. 請求項１乃至４のいずれか１項に記載の電圧制御発振器が一つの半導体基板に形成されたことを特徴とする。

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